JPS59154693A

JPS59154693A - 半導体記憶装置

Info

Publication number: JPS59154693A
Application number: JP58027567A
Authority: JP
Inventors: Minoru Fukuda; 実福田; Yoshiaki Kamigaki; 良昭神垣; Jun Sugiura; 杉浦　順
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1983-02-23
Filing date: 1983-02-23
Publication date: 1984-09-03

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔技術分野〕この発明は、半導体記憶装置に関するもので、例えば、
ＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）で
構成され７（ＥｐＲｏＭ（エレクトリカリ・プログラマ
ブル・リー　ド・オンリー　・メモリ）装置に有効な技
術に関するものである。

〔背″月技術〕

ＦＡＭＯＳ（フローティング−アバランシュインジェク
ションＭＯＳＦＥＴ）のような半導体素子紮記憶素子（
メモリセル）とするＥＰＲＯＭ装１〆１゛が公知である
。

従来の１’ＤＦＲＯＭ装置においては、１つの！込み動
作に要する時間が２ｍｓ程度と比較的長く、全ビ２ト■
込みには和尚の時間を費やしてしまうという欠臓がある
。

ｉｆｒ、、従来のＩＤ　Ｐ　ＲＯＭ装置では、約２ｔＶ
もの高い聾込み面圧全必要とするので、特別力書込み用
市源が必要となるものである。そこで、本願発明渚は、
マイクロコンビ、−夕における電源常圧を利用し、て■
込みを行うことのできるＦＦＲＯＭ装置を検討したが、
そのＷ圧が１．２Ｖ程度と低いので、このような低重圧
ではフｏ−ディングゲートへの重荷注入効率が極端に悪
化するため実用に供し得々いことが判明し穴。

〔発明の目的〕

この発明の目的は、高速書込み動作音実現しｆｃ半導体
記憶装置ケ提イ１Ｆすることにある。

この発明の他の目的は、比軟的低電圧によっても効率よ
＜−ｉｔ込みを行うことのできる半導体記憶装置全提供
することにある。

この発明の更に他の目的は、比較的節片な構成によね、
上記高速書込みを行うことのできる半導体記憶装置を提
供することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔発明の概要〕

本願において量水これる発明のうち代表的なもののｅ　
’９　ｋ　ｆｌｉ’ｌ　Ｍ’に説明すれは、下言１２の
通りである。

す力わち、不揮発性記憶素子のコントロールゲートが接
続されるワード線にブー　トストラップ容量を設けるこ
とによって、このブートスドラ１．プ容量で形成した引
圧１圧によシ効出の高いｌ込み動作全達成するものであ
る。

只−ト、本発明を実施例とともに詳細に説明する。

〔実施例〕

第１図には、この発明’ｌｚ　’Ｋ　Ｐ　ＲＯＭに適用
した場合のメモリアレイ部の一実施例の回路図が示され
ている。

同図の各回路素子は、公知のＭ　ＯＳ半導体集積回路の
ｆｆｉ造技術によって、シリコンのような半漕体基板十
によ、・いて形ｒｊＹさり、る。

この実施例のＥＰＲＯＭ装遣は、図示しない外部端子か
らイＩＫ”＋　＊れるアト１／ス化号１．．　、＋Ｑけ
るアト１ノスバ、ッファケ５山し２て庄？ｂ−ｖされ介
相翁１−゛ドレスイ言響がアドレスデコー　タＸ−ＤＯ
Ｒ９Ｙ−ＤＯＲに入力される。

アドレスデコーダＸ−Ｄ　ＯＲｉｊ、ぞの（１７内アド
レス信号ニ従−）ｋメモリアレイＭ−ＡＲＹのワード線
Ｗｌ１７）選４１？　（ｉ−４号を形ＪＲする。

アドレスデコーダＹ−ＤＯＲは２、その相補アドレスイ
言分にｉｒ’ｆＥったメモリア（７４Ｍ　−Ａ　ＲＹの
５−−り線りの選択信号全形成する、。

」＝記メモリア１／イＭ−Ａ　ＲＹは、その代竹・とじ
て示さ第１ている皆砂のｉ！’　Ａ　ＭＯＳ）ランマス
タ（不揮発性メモリ素子・・Ｍ　（、）　Ｓ　Ｆ　Ｅ　
Ｔ　ＱＬ〜Ｑ６）ど、ワード線Ｗｔ、Ｗ２及びデー　タ
線Ｄ１〜ＤＤと（・（′より構成されている。

上記メモリアレイＭ　−Ａ、　ＲＹ　ＩＩ（ネーいて、
同じ行に配置ｊ１゛沁れたセ゛Ａ　Ｍ　ＯＳトランジス
タＱ１〜Ｑ３じ列に配置されたＦ　Ａ　Ｍ　ＯＥ３　ト
ランジスタＱ１゜Ｑ４〜Ｑ、３．Ｑ、６のドレインは、
それぞれ対応するデータ線Ｄ１〜Ｄｎに接続されている
。

そして、上記］ｌｌ″ＡＭＯ８）ランジスｌの共通ソー
ス線ａＳは、特に制限きれないが　書込み化分ｗｅｂ、
（受けるディプレッション型ＭＯ８ＦＥＴＱ１０會介し
て接地芒れている０１女、上記各デー４線Ｄ１〜・］）
ｎは、カラム（列）週択スイ、チＭＯ８ＦＥＴＱ７〜Ｑ
９ヶ介して、共通データ線ＣＤに接続されている。

この共通データ線ＣＤには、外部端１工１０から入力さ
れる書込み（０号を受ける咽込み用のデータ人カバ、）
ｒＤＩＢの出力端子が接続される。

１飽次に酸７明するレベルリミ、り回路と、このレベル
１１　Ｓツタ回路に設けられた増幅ＭＯ８ＦＥＴＱｉ５
に通しｆｒ出力信号を受けるセンスアンプＳＡと、この
センスアンプＳＡの増幅出力？受ケるデータ出カバ１．
ファＤＯＢとが設けられている。

上記レベル１１　Ｓツタ回路は、ｌ持に匍１限され々い
が、次のようが回路構成とされる。

直列形態のディプ１ノ、、ションフ入りＭＯ８ＦＫＴＱ
ｌｌ、Ｑ、１２は、そのコンダクタンス比により、箪源
電圧Ｖ。０を分圧して所定の中間レベル分形成する。十
言ｉＦ、ＭＯ８ＦＦｊＴＱ　１１．Ｃｔ　１２で形成さ
しｆｒ中間レベルは、リミッタ用Ｍ　ＯＥＩ　Ｆ　ＫＴ
　ｑｔ３及び増幅用ＭＯ８ＦＥＴＱＬ５のゲートに印加
される。これらのＭＯＥ！ＦＥＴＱ１３及びＭＯ８ＦＥ
ＴＱ　１５のソースは、共に上記共通データ線ＣＤＫ接
続さ′１する。そして、上且ピＭＯ８ＦＥＴＱ、１３の
ドレインは、市源箱圧■。ｏＫ４．１′続され、上記Ｍ
Ｏ８ＦＫＴＱ＋５のドレインは、負荷ＭＯ９ＦＥＴＱｔ
４全９ＦＥＴＱｔ電圧■。、に接続される。また、−ｔ
＝、　Ｈｒ“ＭＯ８ＦＥＴＱＩＩ、Ｑ１０と類イ１′Ｊ
の回路で形成され女中間レベルのバイアス′巾圧ＶＢが
、ＭＯ８Ｆ１ηＴＱ１６のゲートに印加さｔする。この
Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ、　１．６のソースは接地さ
れ、七〇ド（／インに↓上ト１共通データ線ＣＤに接続
されている。

メモリセルの記憶情報の読み出し時において、アドレス
デコーダＸ−ＤＯＲ、Ｙ−ＤＯＲによって選択されたメ
モリセルにｉ、ｉ、ｌＷｄＭ　ｏ　Ｓ　Ｆ　Ｋ　ＴＱｔ
３’に介してバイアス電圧が力えられる。選択されたメ
モリセルは、書込みデータに従って、ワード線選択レベ
ルに対して、高いしきい値電圧がヌは低いしきい値電圧
を持つものである。

□ 炉部されたメモリセルがワード線選択レベルに　　　　
　　１かかわらずにオン状態にされている場合、共通デ
ータ線ＣＤは、ＭＯ８ＦＥＴＱＬ３によって比較的ハイ
レベルにされる。

一方、選択されたメモリセルがワー　ド線選択レベルに
よってオン状態にされている場合、共通データ線ＣＤは
、比較的ロウレベルにされる。

この場合、共通データ線ＣＤのハイレベルは、ＭＯ８Ｆ
ＥＴＱ１３のゲート重圧が上記ＭＯ８ＦＥＴＱＬＩ、Ｑ
Ｌ２のコンダクタンス比に従って、片較的低くされてい
ることによって、比較的低いレベルにされる。

共通データ線ＣＤのロウレベルｉｉ：、ＭＯ８ＦＦｉＴ
ＱＬ３及びＭＯＥＩＦＥＴＱＬ５とメモリセルゲ＋ｊ青
ＷするＭ　ＯＳ　Ｆ　ＥＴとの寸法Ｊ−）を適当に設定
するごとによって比較的高いレベルにされる。す々わち
、共通データ線ＣＤがハイレベルのときのその重付と、
それがロウ１ノベルのときのその１位との間の山缶ノ（
が比較的小感くされている。

このように共通データ線ＣＤのハイ１ノベルトロウレベ
ルとを制限すると、この共通デー　タ線ＣＤ雪に信号変
化速度孕制限する浮遊客玉１等の容量が存在していても
、精み出しの高速化を図ることができる。、ず々わち、
相数のメモリセルからのデータを次々にｉｔ？ｒみ出す
よう々場合において、共通データ１ｉｌＯＤの−・方の
１７ベルが他方のレベ刀・へ変化させられる捷での時ｉ
４’ｌ　ｆ短くすることができる。

在お、十記貯ｊ幅用のＭＯ８ＦＫＴＱ１５ば、ゲート接
地型ソース入力の増幅動作４５行い、次段の差猟１増幅
回路で構成されたセンスアンプＥＩＡにその出力を伝え
る。そして、このセンスアンプＳＡの出力は、データ出
カバ、ファＤ　ＯＢ　７．（介して上記外部端子Ｉ　／
　Ｏから送出される。

制御回路０ＯＮＴは、外部端一′ＦＣＥ、ＯＫ。

ＰＲＧ及びｖＰＰに供給されるチオブイネーブル信号、
アウトプ、トイネーブル信号、プログラム信号及び書込
み用高１）圧に応じて、後述する内部制御係号ｃｅ　　
、Ｔ及びＰｒ□等を形成する。

この実施例では、書込み動作の高速化又は書込みＷＪ−
ｆ’のｔｌ＃Ｗ〒圧化會実現するｋめ、上記メモリアレ
イのワーＩＩＷ　ｔ　、　Ｗ　２等に次のよう々引圧回
路が設けらｆする。すηわち１、上記ワードｇｗｔ。

□ Ｗ２等にその一方の湘極が接続されに疼ヤバシタ　　　
　　　□０１　、Ｃ２がそれぞれ設けられる。そし７て
、これらのギャバシタＯＬ　＋　０２　等の（ｔ！！方
の１は、士　　　　　　□記で４込み１ＩＩＮ御１イパ
号７７の遅延イβ幅四′を受ける駆動回路の出力端子が
共通化きれて接続される。この駆動回路（ξｔ、％にｆ
ｔ１ｌ’限をれ力いが、ディプ１／、２シヨンノ〜’！
　ｆｘ　＃〒Ｍｏ５ＦＫ’ｌｃｌ　７とアンプ・ンスメ
ン巳」Ｘ動Ｍ　ＯＥＩ　Ｆ　Ｅ　Ｔ　Ｑ　１８とにより
構成され　　　　　　　□る・　　　　　　　　　　　
　　　　　　　　　　　　　　　　　　　　：第２図１
６は・上記アト″デ°−１１’Ｘ−Ｄ°Ｒ：の具体的一
実施例の回路図が示ζねている。

この実施例のアドレスデコーダＸ−ＤＯＲは、３分割さ
れたアドレス信号−　ダ部ＤａＲｔないしＤＯＲ３によ
り構成される。

上記アドレスデコーダ部ＤＯＲ３は、！持に制限されカ
いが、Ｎ０Ｒ−ＡＮＤ機能を持つ単位回路の袂数個から
構成されている。すなわち、学位回路は、実仙的に、検
数のアドレス信号（同図の例では、アドレス信号ａ６〜
ａ８）間でＮＯＲ論理演ｑを府庁い、この論理演算結果
と切にアドレスデコーダＤＣ！Ｒ１の出力信号（同図の
例では、出力信号ｄｃｒｌ　）との間でＡＮＤ論理演算
を行なって、出カイへ号を形成する。同図には、代表と
１２で１つの部位回路が示されている。この学位回路は
、図示のようにディグレッション型負荷ＭＯ８ＦＥＴＱ
２２と、それぞれのゲートに上位３ビットの内部アト１
／ス伯号８６〜ａ８及び次に説明するアドレスデコーダ
部ＤＣＲ１の出力信号ｄｃｒ１が供給されるエンハンス
メンｔ［！ｌ動Ｍｏ　８　Ｆ　ｇＴＱ２３ないしＱ２６
と、上記９＋荷Ｍ　ＯＳ　Ｆ　Ｅ　ＴＱ２２と電源重圧
■。０との間に設けられ、そのゲートに上記アドレスデ
コーダ部ＤＯＲＩの出力信号ｅＬ　ｏ　ｒ　１が供給さ
れたエンハンスメント型のバワースイ１１．チＭＯ８Ｆ
ＫＴＱ２ｔとから構成されている。特に制限されないが
、この１１位回路は、４本のワード線に対応される。ま
た、特に制限されないが、この実施例においては２５６
本のワード線が形成されている。したがって、この実施
例においては、６４個の単位回路が用策される。なお、
同図に示されていない６３個の即位回路も、上記学位回
路と妊ぼ同様々構成にきれでいる。世し、供給されるア
ドレス信号ヌは／及びアドレスデコーダ部ＤＯＲＩから
供給される出力信号が異方っている。例えば、上記学位
回路以外の１つの学位回路には、十位３ビ、、トのアド
レス信号の反転信号ａ（’＋〜ａ８と上記出力信号ｄｃ
ｒｌ、ａｃｒｌが供給され、他の１つの即位回路には、
上記アドレス信号ａ６〜ａ８と、次に述べるアドレスデ
コーダ部ＤＯＲＩにおいて、上記出力信号ｄｃｒｌ。

ｄｃｒｌｉ形成する学位回路以外の単位回路で形成され
反出力信号が供給される。

この実施例のようにアドレスデコーダを分割すると、集
積回路袋筒において、ワード線のピッチ（間隔）を制限
することなくアドレスデコーダ部ＤＣＲ３の単位回路ゲ
配省することができる。すなわち、メモリアレイＭ　−
Ａ　ｒ（Ｙ　ＶＣおける検数の記憶素子の隼積度分低下
をせないですむものとなる。

アドレスデコーダ部Ｉ）　ＣＲ１は、特に制限されない
が、アドレスデコーダＤＯＲ３と同様にＮ０Ｒ−Ａ、　
Ｎ　Ｄ機能ケ持つ単位回路の初か個から構成されている
。すなわち、部位回路は、実質的に、検数のアドレス伯
列（例えば、アドレス信号ａ１〜ａ３）間でＮ　ＯＲ論
理演算結果彦い、その結果と更に制御信号Ｃθとの間で
ＡＮＤ論理演算全行なって、出力信号會形成する。力赴
、同図には１つの７１位回路のみが示孕れている。アド
レスデコーダ部Ｄ　Ｃ！　Ｒｌの学位回路には、下位３
ビ５．トの内部アドレス信号ａ１〜ａ３と制御信号ｃｅ
とが供給される。特に制限され力いが、この実施例にお
いては、アドレスデコーダ部ＤａＲｔは、８個の１１′
］位回路を含んでおり、上記即位回路辺外の残υの７個
の学位回路も、上記単位回路とほぼ同様々′！Ｐ１ｊｋ
Ｔにさλ′シている。世し、供給されるアドレス信号が
、上述し−ｆｃアトＶスデコーダ部ＤＯＲ３の場合と同
様に異な−〕ている。１このアドレスデコーダ部ＤＯＪ（１は、下位３ピリドの
相補アト１／ス信号８１〜ａ３　、　ａ　ｔ〜ａ３が供
給され、シ、かも８個の単位回路全含Ｘ７でいるｋめ、
下位３ビツトの相補アドレス信号をデコードする。すな
わち１／８の選択を行なうことのできる出力信号？アド
レス信号・−ダ部ＤＣＲ１は、形成する。

このつ′ドレスデコーダ部ＤＣＲｔにおける即位回路の
出力イハ号ｄｃｒ１　、ｄｃｒｌは、それぞれ上記アド
レスデコード部ＤＯＲ３における８個づつの単位回路に
供給される。

アドレスデコード部ＤＯＲＩのそれぞれの単位回路から
それぞれデコードされた出力信号ｄｃｒＬが出力芒れる
ので、アト【／スデコード部ＤＯＲ３の即位回路におけ
る駆動ＭＯ８ＦＥＴのｉ’に減少させることができる。

上記構成により、アドレスデコード部ＤＯＲ３における
１つの即位回路の出力＠号ｄａｒ３は、６ビツトのアド
レス（６号、すなわち、上位３ビツトと１位３ビ、トの
アドレス化分か乃１定のしメル状態とされたときだけハ
イレベルにされる。すなわち、例えばアドレスデコード
部ＤＯＲ３における６４の即位回路の出力信号のうち、
アドレスデコード部ＤＣＲ１及びＤＯＲ３に供給びれる
６ビ。

トのアドレス化分の状１ハ゛に対応されるｔつのみがハ
イレベルに婆ねる７、アトレスデコー　ド音１ＸＤＯＲ３に丸・ける１つの単
位１１路のＬｌ−１力信号ｄ、ｃｒ３は、それぞれワー
ド線に＝一対一に郊Ｊ応埒れたエンハンスメント型の伝
送グー）ＭＯ８ＦＥＴＱ、２７　、Ｑ２９　、Ｑ３１及
びｑ、３３の一方の電極（ソース又はド１メイン）に共
通に伝えられる。そして、これらのＭＯ８ＦＥＴＱ２７
等のゲートには、アドレスデコード部ＤＯＲ２の出力信
号ｄｃｒ２が印加される。

このアドレスデコード部ＤＯＲ２は、それぞれ２ビツト
のアドレスイｆ１−号ａ４．ａ５’ｌＨデコードする即
位回路の４個から構成されている。彦お、同図には、デ
コードにより得られる４種類の出力信号のうち、１つの
出力信号ｄ、ｃｒ２　、ｄｃｒ２のみが示されている。

上記伝送ゲートＭＯＥＩＦＫＴＱ２７．Ｑ２９゜Ｑ、３
１及びＱ、３３は、アドレスデコード部ＤＯＲ２から供
給される出力信号によって折−的にオン状態とされる。

したがって、アドレスデコード部ＤＯＲ３の出力信号は
、４つの伝送グー）ＭＯ５ＦＥＴＱ、２７．Ｑ２９．Ｑ
３Ｌ及びＱ、３３のそれぞれの他方の電極（ワード線側
）の１つに伝送される。

上記エンハンスメントｍ伝送グー）ＭＯ５ＦＦｉＴＱ２
７　、Ｑ、２９　、Ｑ３１及びＱ３３のそれぞれの出力
側と回路の接地電位端子（Ｇ　Ｎ　Ｔ）　）との間にエ
ンハンスメント型ＭＯ日Ｆ　ＥＴＱ２８　、Ｑ３０゜Ｑ
、３２及びＱ、３４が設けられる。これらのＭＯ８ＦＥ
ＴＱ２８．Ｑ３０　、Ｑ３２及びＱ、３４のそれぞれの
ゲートには、対応するアドレスデコード部Ｄ　Ｃ、Ｒ２
の出力信号ｄＣｒ２が印加される。

″また、上記伝送ゲートＭＯ８ＦＢ！Ｔ’Ｑ２７゜Ｑ２
９．Ｑ３１及びＱ、３３のそれぞれの４ｔｅｌ方の電極
と、対応するワード線Ｗ１〜Ｗ４＠が接続されるワード
線ｆ析出力端子との間には、ディブレ、。

ジョン型の伝送グー）ＭＯ８ＦＫＴＱ３５ないしＱ３８
がそれぞれ設けられる。これらのＭＯ８ＦＫＴＱ３５な
いしＱ、３８のゲートには、共通に上記制御信号（書込
み制御信号）ｖｉｅが印加される。

上記ワード線選択出力端子と書込み高電圧端子■Ｐ１、
との間には、特に制限されないが、代表として示されて
いるように負荷としてのティプレ４２．ジョン型ＭＯ８
ＦＥＴＱ４０とエンハンスメント型Ｍ　ＯＳ　Ｆ　Ｅ　
Ｔ　Ｑ　３９がｉＲ列に般けられる。このエンハンスメ
ント型ＭＯ８ＦＥＴＱ３９のゲートには、はソ高電圧■
ＰＰと同じレベルまで？圧された上記プログラム化＋４
．　ｐオが印加される。また、上記ティゾレ、ンヨン型
ＭＯ８ＦＥＴＱ３５ないしＱ３８は、％に制限され力い
が、スタックドゲート構造とをれることによって、ｌ込
み高電圧端子ＶＰよ、に供給炉れる高電圧よりも大きい
値のドレイン耐圧を持つようにされる。

書込み動作においては、上記制御信号ｉがロウレベルに
され、＠込み高電圧端子”ＰＰに高電圧が供給されるの
で、ブａグラム信号Ｐ　ｒｇの電位も上記高電圧と同様
″ｆｒ窩電圧電圧れている。したがって、上記アドレス
デコーダＸ−ＤＯＨによって形成されたハイレベルのワ
ード線選択信号によって、上記１つのディプレッション
型伝送グー１−　Ｍ０８ＦＥＴＱ３５等がオフ状部とな
るので、そのワード線Ｗ１等のレベルは、ＭＯ８ＦＥＴ
Ｑ、３９　。

Ｑ、４０ｉ通しだ曹込み高電圧に従った高レベルに芒れ
る。一方、上記アドレスデコーダＸ、−Ｄ　ＯＨによっ
で形成されたロウレベルの非選択信号が出力されるディ
プレッション型伝送グー　トＭＯ８ＦＥＴＱ、３６等は
、オン状態を継続するので非選択信号のロウレベルをワ
ード２線に伝えるものとなる。

このように非選態のワード線をロウレベルにするため、
上記高電圧全ワード線に供給するＭＯＥＩＦＥＴＱ３９
．Ｑ４０等のインピーダンスは、ロウレベル金出力する
ＭＯ８ＦＥＴＧＬ２８　、Ｑ３５等のインピーダンスに
什べて十分大きく設定されている。

上記連部されたワード線の高レベルによって、上記昇圧
回路のキャパシタＣＩにチャーシア、９プが方される。

す力わち、上記遅延信号−一１′がこの時にはまだハイ
レベルに留１っているので、Ｍ。

５ＦＥＴＱ１８がオン状態と力っている。このため、キ
ャパシタＣＩは上記ワード線の高レベルによって充１さ
れる。そして、このチャージアップが完了した後、上記
遅延信号ｉ′がａウレベルになるので、ＭＯ８ＦｍＴＱ
、ｉ８がオフ状態となる。

これにより、キャパシタＣＩの他方の１「極が電源重圧
■。０に立ち士がり、その分ワード線Ｗ１のレイルを昇
圧させることになる。この昇圧動作により、ワード線Ｗ
１が高前圧ｖ、ｌ：＃）高くなるとＭｐ℃）Ｏ８ＦＢＴＱ３９がオフ状態と彦るので、上記昇圧レベ
ルが高電圧端子■アア側に抜けてしまうことはない。

なお、非速折のワード酸は、Ｘ−ＤＯＲの比較的低出力
インピーダンスによυロウレベｘｒ保持するものである
。従って、選択されたワード線のノベルのみを選択的に
昇圧させることができる。

なお、アドレスデコーダＹ−ＤＯＲも上記アトシスデコ
ーダＸ−ＤＣ！Ｒと同様な回路により構成されている。

第３図には、上記ワード線に設けられる昇圧回路’に＊
ｆｆするキャパシタと駆動回路のＭＯ８ＦＥｉＴのレイ
アウト図が示されている。

同図に実線１で示したつは、特に制限され力いが、ワー
ド線を１１１広す為配線手段と一体的に形成された電極
であシ、上記キャパシタＣ！１．０２等の一方の電極全
構成する。この配線手段及び電極は、例乏は導電性ポリ
シリコン層によって形成される。壕だ、破線２で示され
ているのはＭＯＳＦＥＴのゲート絶縁膜のような薄いＰ
Ｒ膜の下に形成されている半導体１であり、上記キャパ
シタ０１．０２等の他方の共通電極として利用される。

この半導体領琥は、特に制限されないが、駆動回路を構
成するＭＯ８Ｆ１ｎＴＱ１７．Ｑｌ８のソース、ドレイ
ン領域としても利用される。すなわち、この半導体領域
２に対向するように形成された半導体頭切３．４は、上
記ＭＯ８ＦＦｔＴＱ　１７　。

Ｑｌ８の他方のソース、ドレイン領域を構成する。

そしで、両者（２，３及び４）間には、ゲート電極を構
成する配線手段６．７がそれぞれ形成されている。上記
ＭＯ８ＦＥＴＱ１７のゲートは、コンタクト用の穴？介
して牛導体頓域２と電体的に接続され、ＭＯ８ＦＥＴＱ
１８のゲートには、特にＴｊ１１限され々いが、上記制
御信号ｉの遅延信号Ｖ；−′が＃を紹寧れる。

このようカレイアウト構ｆｆ［より、上記キャパシタ０
１，０２等と駆動回路に構成するＭＯ８ＦＥＴＱ１７．
Ｑｌ、８とを高密度に構成することができる。

〔効果〕

（１）上記ワード線に設けられたケイ圧回路によって、
選択されたＦＡＭＯ８）ランマスタのコントロールゲー
トの電圧ケ高くできる。このため、記憶情報としての電
荷の取込み効率？高めることができる。この結果、書込
み動作の高速化が図られるという効果が得られる。ちな
みに、コントロールゲ−４の電圧を１ｖ程度高くするこ
とによって、省込みに要する時間は、約１桁小さく彦る
。例えば、書込み高電圧■アＰ全約２１４とする従来の
ｌｌｌＰＲＯＭ装置にあっては、約２ｍ１１１程度であ
るが、この発明の適用によって、その１／１００ｆｒい
し１／１０以下の高速化全容易に達成することができる
。

（２）上記ワード線に設けられた昇圧回路によって、選
折されたＦＡＭＯＳトランジスタのコントロールゲート
の電圧を高くできる。このため、その分壱込み用高市用
ＶＰｐｋ約１２Ｖのようガ片較的低い電圧とすることが
できるという作用により、例えはマイクロコンビュ、−
タ用の電源電圧χ用いて書込みを行うことのできるＥＰ
ＲＯＭ装置ｋ得ることができるという効果が得られる。

（３）大記憶容量化のために記憶素子全ショートチャン
ネル化した場合には、そのドレイン耐圧が低下して、メ
モリアレイの共通データ線には、比較的低い書込み高電
圧しか供給することができ彦くなる。このだめに電荷の
取込み助出が悪化するが、この実施例のようにコントロ
ールゲートのレベルを昇圧することによって、上述のよ
うにその補償を行うことができるから、このような大容
量化（訂＃１ｓ化）？実現することができるという効果
が得られる。

（４）　　ワード線の列圧回路？第３図の実施例に示す
ようか構成にすることによって、その回路素子を高密度
に形広することができるという効果が得られる。

以上本願発明者によってなされた発明？実施例に邦づき
具体的に説明したが、この発明は上記実施例に限定され
るものではなく、その賛旨ゲ逸税し７ない範囲で種々変
要可能であることはいう１でもない。例えば、昇圧回路
は、各ワード線にそれぞれ駆動回路を設けるようにする
とともに、そのワード線選択信号を遅延した信号により
、昇圧回路を起動させるものであってもよい。このよう
に、七ノ、圧回路全起動させる制御信号は、ワード線の
還部タイミングから所定時間遅れた信号であれば何であ
ってもよい。また、駆動回路において、負荷ＭＯ８ＦＥ
ＴＱ、＋７の一方の市椿には、上記実施例のように電源
電圧Ｖ　が印加される必要はなく、Ｃ仲の電圧、例文は蓼にき込み用高電圧■Ｐ１、が印加さ
れるようにしてもよい。また、ＥＰＲＯＭを構成する各
回路の具体的回路構成は、種々の変形を行うことができ
るものである。

〔利用分野〕

以上の説明では主とし２て本願発明者によってなされた
発明ゲその背景と力った利用分野であるＥＦＲＯＭ装置
に適用した場合について説明したが、それに限定される
ものではなく、少ｌくともコントロールゲートトフロー
ティンクケートト金有シ、比較的窩い書込み用寅圧をコ
ントロールゲートが接続されたワード線に供給する形式
の半導体記憶装置に広く利用することができる。

【図面の簡単な説明】

第１図は、この発明の一実施例を示す回路図、第２図は
、そのアドレスデコーダＸ−ＤＣＨの具体的−実施例を
示す回路図、第３図は、その昇圧回路の一実施例を示すレイアウト図
である。Ｘ−Ｔ）ＯＴ（、Ｙ−ＤＯＩ文・・・アドレぢデコーダ
、Ｍ−ＡＲＹ・・メモリアレイ、ＳＡ・・・センスアン
プ、１１１Ｂ・・データ人カバ５．ファ、ＤＯＢ・・・
データ出７］バ、フ丁、■・・・配線手段、２，３．４
・・半導体頒城、　５．６・・・ゲート電極。４９７Ｘ−θ（Ｐ第　　３　　図

Claims

【特許請求の範囲】１　コントロールケートとフローティングケ−）とを４
１″し、フローティングゲー）ＫＷ荷を取り込むことに
より情報記憶を行う不揮発性半導体記憶素子がマトリッ
クス状に配置されて構成されｆｃメモリアレイ金含む半
導体＝Ｃ憶装置において、上記コントロールゲートが接
続されるワード線にその一方の電極が接続されｆｃ容弾
手股と、この容量手段の他方の電極にその出力端子が接
続され、活込みパルスに従った信月又は苅応するワード
線選択化すの遅延信号を受け、その反転信号を出力する
駆動回路とからなるレベル列用回路を設けたことを特徴
とする半導体記憶装置。２、上記不揮発性記憶素子は、ＦＡＭｏｓトランジスタ
であることを特徴とする請求１項記載の半導体記憶装置。３、　上記容量手段は、十訃ｉワード線と一体的に形成
された配線手段が一力の電極と芒れ、この配線手段と絶
縁膜を介して形成されている半導体領域を他方の↑電極
とするＭＯＳ容ｔｉｉＶＣより構成されるものであるこ
と？特徴とする特Ｗ＋請求の静，間第１又は２．２項Ｆ
＄の半導体記憶装置。４　土Ｗｅ　Ｍ　Ｏ　Ｓ客引の他方の電極を構成する半
導体領域は、上言１駆動回路を構成するＭＯｓＦＥＴの
ソース，ドレインと共用されるものであることを特徴と
する特許請求の範囲第３頂記ｊｌ（Ｊｚの半導体記憶装
置。