JPS59221894A - 不揮発性半導体メモリのアドレスデコ−ド回路 - Google Patents
不揮発性半導体メモリのアドレスデコ−ド回路Info
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- JPS59221894A JPS59221894A JP58097141A JP9714183A JPS59221894A JP S59221894 A JPS59221894 A JP S59221894A JP 58097141 A JP58097141 A JP 58097141A JP 9714183 A JP9714183 A JP 9714183A JP S59221894 A JPS59221894 A JP S59221894A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は浮遊ゲートを有する不揮発性半導体メモリのア
ドレスデコード回路に関するものである。
ドレスデコード回路に関するものである。
電気的に書き換えのできる半導体不揮発性メモリ （Ｅ
ＡＲＯＭ二 Ｅｌｅｃｔｒｉｃａｌｌｙ Ａｌｔｅ
ｒａｂｌｅＲｅａｄ ０ｎｌｙ Ｍｅｍｏｒｙ ）のメ
モリ構造の１つとして浮遊ゲートを有するものが知られ
ている。
ＡＲＯＭ二 Ｅｌｅｃｔｒｉｃａｌｌｙ Ａｌｔｅ
ｒａｂｌｅＲｅａｄ ０ｎｌｙ Ｍｅｍｏｒｙ ）のメ
モリ構造の１つとして浮遊ゲートを有するものが知られ
ている。
その−例の断面構造図を第１図に示し説明すると、図に
おいて、（１）はＰ型Ｓｉ基板、（２） 、 （３）は
即“拡散層、（４）はトンネル酸化膜、（５）は浮遊ゲ
ート、（６）は制御ゲートである。
おいて、（１）はＰ型Ｓｉ基板、（２） 、 （３）は
即“拡散層、（４）はトンネル酸化膜、（５）は浮遊ゲ
ート、（６）は制御ゲートである。
このようなメモリ素子においては、制御ゲート（６）に
高電圧を与え、ソースをＯｖにすることにより書き込み
が行なわれる。また、消去は制御ゲート（６）をＯＶに
し、ソースに高電圧を与えることによりなされる。
高電圧を与え、ソースをＯｖにすることにより書き込み
が行なわれる。また、消去は制御ゲート（６）をＯＶに
し、ソースに高電圧を与えることによりなされる。
第２図は第１図に示すような構造の素子を用いた従来の
アドレスデコード回路の一例を示す回路図である。図に
おいて、（Ｑｌｌ ） 、 （Ｑ１２） 、 （ＱＬ
）は選択用ＭＯＳトランジスタ、（Ｑｔ３） 、 （Ｑ
＋ｓ ）はメモリ用ＭＯ８）ランジスタである。そして
、ＮＯＲはアドレス信号に、ｔ、ｍ、、ｎを入力とする
ノア回路で、その出力端はＭＯＳ ）ランジスタ（Ｑ
ｏ ） 、 （Ｃ１２） 、 （Ｃ１４）のゲートに接
続されている。なお、ａ、ｂ、ｅは高電圧電位の点を示
す。
アドレスデコード回路の一例を示す回路図である。図に
おいて、（Ｑｌｌ ） 、 （Ｑ１２） 、 （ＱＬ
）は選択用ＭＯＳトランジスタ、（Ｑｔ３） 、 （Ｑ
＋ｓ ）はメモリ用ＭＯ８）ランジスタである。そして
、ＮＯＲはアドレス信号に、ｔ、ｍ、、ｎを入力とする
ノア回路で、その出力端はＭＯＳ ）ランジスタ（Ｑ
ｏ ） 、 （Ｃ１２） 、 （Ｃ１４）のゲートに接
続されている。なお、ａ、ｂ、ｅは高電圧電位の点を示
す。
このように構成された回路の動作を説明する。
まず、書き込みのときには、選択されたアト°レスにの
ノア回路のみ高電圧が出力し、これに伴って選択用ＭＯ
８）ランジスタ（Ｑｌｌ ） 、（Ｃ１２）力；オンの
状態となり、点ａｌＶ高電圧が選択されたメモリ用ＭＯ
８）ランジスタ（Ｃ１３）のゲートに印加される０そし
て、このメモリ用ＭＯ８）ランジスタ（Ｃ１３）のソー
スにはこのとき、はぼ０■力よ印加さ租選択されたアド
レスのメモリ用ＭＯ８）ランジスタすべてが書き込まれ
る０ つぎに、同アドレスにおいて、消去したいメモリトラン
ジスタのソースにのみ高電圧が印加されるようにするこ
とにより１選択されたアドレスに１つのデータが書き込
まれたことになる。
ノア回路のみ高電圧が出力し、これに伴って選択用ＭＯ
８）ランジスタ（Ｑｌｌ ） 、（Ｃ１２）力；オンの
状態となり、点ａｌＶ高電圧が選択されたメモリ用ＭＯ
８）ランジスタ（Ｃ１３）のゲートに印加される０そし
て、このメモリ用ＭＯ８）ランジスタ（Ｃ１３）のソー
スにはこのとき、はぼ０■力よ印加さ租選択されたアド
レスのメモリ用ＭＯ８）ランジスタすべてが書き込まれ
る０ つぎに、同アドレスにおいて、消去したいメモリトラン
ジスタのソースにのみ高電圧が印加されるようにするこ
とにより１選択されたアドレスに１つのデータが書き込
まれたことになる。
そして、読み出しのときには、選択されたメモリトラン
ジスタのゲートのみ電源電圧、例えば、５ｖが印加され
ればよく、これによりメモリトランジスタの書き込み、
消去の状態を検知すればよしかしながら、このような浮
遊ゲートを用いた不揮発性半導体メモリのアドレスデコ
ード回路においては、外部より高電圧を印加しなければ
ならず、内部で高電圧を発生させ回路（以下、昇圧回路
と呼称する）を取り入れる場合には、第２図に示すよう
なアドレスデコード回路をそのまま用いることはできな
いという欠点がある。
ジスタのゲートのみ電源電圧、例えば、５ｖが印加され
ればよく、これによりメモリトランジスタの書き込み、
消去の状態を検知すればよしかしながら、このような浮
遊ゲートを用いた不揮発性半導体メモリのアドレスデコ
ード回路においては、外部より高電圧を印加しなければ
ならず、内部で高電圧を発生させ回路（以下、昇圧回路
と呼称する）を取り入れる場合には、第２図に示すよう
なアドレスデコード回路をそのまま用いることはできな
いという欠点がある。
本発明は以上の点に鑑み、このような問題を解決すると
共にかかる欠点を除去すべくなされたもので、その目的
は外部からの高電圧を不要とする不揮発性半導体メモリ
のアドレスデコード回路を提供することにある。
共にかかる欠点を除去すべくなされたもので、その目的
は外部からの高電圧を不要とする不揮発性半導体メモリ
のアドレスデコード回路を提供することにある。
このような目的を達成するため、本発明は不揮発性半導
体メモリセルのドレインを基準電圧源に接続し、ゲート
がアドレス選択用ノア回路に接続されると共ＶＣＭＯ８
）ランジスタとコンデンサを直列に介して高電圧を発生
させる回路に接続され、かつソースがメモリトランジス
タのソース電圧設定用ＭＯ８）ランジスタとＭＯＳ）ラ
ンジスタおよびコンデンサを直列に介して上記高電圧を
発生させる回路に接続されると共に上記ソース電圧設定
用ＭＯ８）ランジスクを介して入出力／くツファ回路に
接続されるようにしたものでちるＯし発明の実施例〕 以下、図面に基づき本発明の実施例を詳細に説明する〇 第３図は本発明による不揮発性半導体メそりのアドレス
デコード回路の一実施例を示す回路図で、アドレスが１
６ワード、１ワードが４ビツトの場合の一例を示すもの
である０ 図ニオイテ、（ＸＩ ）〜（ＸＩ６）および（Ｙ＋ ）
−（Ｙ２Ｏ）はアドレス選択用ノア回路で、そのライン
（ＷＡ＋ ）はメモリトランジスタ（ｂ’ｈ ） 、
（Ｍｚ）、（Ｍ３） 、 （Ｍ４ ）の各ゲートに接
続され、また、ライン（ＷＢｌ）はメモリトランジスタ
（Ｍｉ）〜（、Ｍ４）のソース電圧設定用トランジスタ
（Ｃ２１） 、 （Ｃ２２） 、 （Ｃ２３） 、 （
Ｃ２４）の各ゲートに接続されている。そして、このト
ランジスタ（ＱＺＩ）〜 （Ｃ２４）の各ゲート・ドレ
イン間にはコンデンサを挿入させ、ブートストランプ回
路を構成している。ここで、このアドレス選択用ノア回
路閃）はＭＯＳ ）ランジスタ（Ｃ３０） 、 （Ｃ
３１） 、 （Ｃ３２）、 （Ｃ３３） 、 （Ｃ３４
） 、 （Ｃ３５）などによって構成されている。
体メモリセルのドレインを基準電圧源に接続し、ゲート
がアドレス選択用ノア回路に接続されると共ＶＣＭＯ８
）ランジスタとコンデンサを直列に介して高電圧を発生
させる回路に接続され、かつソースがメモリトランジス
タのソース電圧設定用ＭＯ８）ランジスタとＭＯＳ）ラ
ンジスタおよびコンデンサを直列に介して上記高電圧を
発生させる回路に接続されると共に上記ソース電圧設定
用ＭＯ８）ランジスクを介して入出力／くツファ回路に
接続されるようにしたものでちるＯし発明の実施例〕 以下、図面に基づき本発明の実施例を詳細に説明する〇 第３図は本発明による不揮発性半導体メそりのアドレス
デコード回路の一実施例を示す回路図で、アドレスが１
６ワード、１ワードが４ビツトの場合の一例を示すもの
である０ 図ニオイテ、（ＸＩ ）〜（ＸＩ６）および（Ｙ＋ ）
−（Ｙ２Ｏ）はアドレス選択用ノア回路で、そのライン
（ＷＡ＋ ）はメモリトランジスタ（ｂ’ｈ ） 、
（Ｍｚ）、（Ｍ３） 、 （Ｍ４ ）の各ゲートに接
続され、また、ライン（ＷＢｌ）はメモリトランジスタ
（Ｍｉ）〜（、Ｍ４）のソース電圧設定用トランジスタ
（Ｃ２１） 、 （Ｃ２２） 、 （Ｃ２３） 、 （
Ｃ２４）の各ゲートに接続されている。そして、このト
ランジスタ（ＱＺＩ）〜 （Ｃ２４）の各ゲート・ドレ
イン間にはコンデンサを挿入させ、ブートストランプ回
路を構成している。ここで、このアドレス選択用ノア回
路閃）はＭＯＳ ）ランジスタ（Ｃ３０） 、 （Ｃ
３１） 、 （Ｃ３２）、 （Ｃ３３） 、 （Ｃ３４
） 、 （Ｃ３５）などによって構成されている。
また、不揮発性半導体メモリセルを構成するメモリトラ
ンジスタ（Ｍり〜（Ｍ４）の各ドレインはそれぞれ５■
の基準電圧源Ｖｓに接続され、ゲートはアドレス選択用
ノア回路（Ｘｌ）に接続されると共にＭＯＳ ）ランジ
スタ（Ｑｌ）とコンデンサ（Ｃ１）を直列に介して高電
圧を発生させる回路、すなわち、昇圧回路（ＢＳＴ）か
らの出力ラインＬに接続され、かつメモリトランジスタ
（Ｍｓ ）のソースはトランジスタ（Ｃ２１）とＭＯＳ
）ランジスタ（Ｃ２）およびコンデンサ（Ｃ２）ｆ：直
列に介して上記昇圧回路（ＢＳＴ）からの出力２イン（
Ｉ、）に接続されると共に、トランジスタ（Ｃ２１）
を介して入出力７２７７回路に接続されている。
ンジスタ（Ｍり〜（Ｍ４）の各ドレインはそれぞれ５■
の基準電圧源Ｖｓに接続され、ゲートはアドレス選択用
ノア回路（Ｘｌ）に接続されると共にＭＯＳ ）ランジ
スタ（Ｑｌ）とコンデンサ（Ｃ１）を直列に介して高電
圧を発生させる回路、すなわち、昇圧回路（ＢＳＴ）か
らの出力ラインＬに接続され、かつメモリトランジスタ
（Ｍｓ ）のソースはトランジスタ（Ｃ２１）とＭＯＳ
）ランジスタ（Ｃ２）およびコンデンサ（Ｃ２）ｆ：直
列に介して上記昇圧回路（ＢＳＴ）からの出力２イン（
Ｉ、）に接続されると共に、トランジスタ（Ｃ２１）
を介して入出力７２７７回路に接続されている。
（ＸＡ）および（ＸＢ）はそれぞれ入出力端子（Ｉｌｏ
）に接続された入力データ回路、およびセンス回路Ｓを
含む出力データ回路で、これらは入出力バッファ回路を
構成している。
）に接続された入力データ回路、およびセンス回路Ｓを
含む出力データ回路で、これらは入出力バッファ回路を
構成している。
（Ｑ４（＋） 、 （Ｑ４１） 、 （Ｑ４２）Ｕぞれ
ぞれＭＯＳ）ランシスター、（Ｑ１６１ ） 、 （Ｑ
１６２） 、 （Ｑ１６３）、（Ｑ１８４）はアドレス
選択用ノア回路（ＹＩ６）の出力が各ゲートに供給され
るメモリトランジスタのノース電圧設定用トランジスタ
で、このトランジスタ（Ｑ＋ａ＋ ）＝ （Ｑ１６４
）の各ゲート・ドレイン間にはコンデンサを挿入させ、
上記トランジスタ（Ｑ２１ ）〜（Ｑ２４ ）と同様に
ブートストラップ回路を構成している。
ぞれＭＯＳ）ランシスター、（Ｑ１６１ ） 、 （Ｑ
１６２） 、 （Ｑ１６３）、（Ｑ１８４）はアドレス
選択用ノア回路（ＹＩ６）の出力が各ゲートに供給され
るメモリトランジスタのノース電圧設定用トランジスタ
で、このトランジスタ（Ｑ＋ａ＋ ）＝ （Ｑ１６４
）の各ゲート・ドレイン間にはコンデンサを挿入させ、
上記トランジスタ（Ｑ２１ ）〜（Ｑ２４ ）と同様に
ブートストラップ回路を構成している。
第４図は７ドレス入力に係る部分を抽出して示した回路
図で、アドレス信号ＡＯ，ＡＩ・・・Ａ３をそれぞれイ
ンバータＩＶｏ 、 ＩＶ＋・・・ ＩＶ３を介した
反転出力ＡＯ，ＡＩ・・・Ａ３ と反転 しないアドレ
スＡＯ，ＡＩ・・・ Ａ３を出力するように構成されて
いる。
図で、アドレス信号ＡＯ，ＡＩ・・・Ａ３をそれぞれイ
ンバータＩＶｏ 、 ＩＶ＋・・・ ＩＶ３を介した
反転出力ＡＯ，ＡＩ・・・Ａ３ と反転 しないアドレ
スＡＯ，ＡＩ・・・ Ａ３を出力するように構成されて
いる。
そして、この出力であるＡＯ，ＡＩ、Ａ２．Ａ３は第３
図においてはアドレス選択用ノア回路（Ｘｌ）およびノ
ア回路（’Ｌ）のＭＯＳトランジスタの各ゲートに印加
されるように構成され、反転出力ＡＯ，ＡＩ、Ａ２．Ａ
３は例えば図示しない第２番目のアドレス選択用ノア回
路の（Ｘｌ）、（Ｙ２）の各ゲートに印加し、以下、Ａ
ＯｔたはＡＯ，ＡＩまたはＡＩ、Ａ２またＩＩ′ｉＡ２
．Ａ３ またはＡ３の各組合せによるアドレス出力が各
アドレス選択用ノア回路（Ｘ−・）、（Ｙ・・・）のＭ
ＯＳ ）ランシスタのゲートに供給されるように構成
されている。
図においてはアドレス選択用ノア回路（Ｘｌ）およびノ
ア回路（’Ｌ）のＭＯＳトランジスタの各ゲートに印加
されるように構成され、反転出力ＡＯ，ＡＩ、Ａ２．Ａ
３は例えば図示しない第２番目のアドレス選択用ノア回
路の（Ｘｌ）、（Ｙ２）の各ゲートに印加し、以下、Ａ
ＯｔたはＡＯ，ＡＩまたはＡＩ、Ａ２またＩＩ′ｉＡ２
．Ａ３ またはＡ３の各組合せによるアドレス出力が各
アドレス選択用ノア回路（Ｘ−・）、（Ｙ・・・）のＭ
ＯＳ ）ランシスタのゲートに供給されるように構成
されている。
つぎにこの第３図に示す実施例の動作を説明する。
まず、選択されたメモリトランジスタすべての書き込み
を６行なうには、選択アドレス用ノア回路（Ｘ、）のト
ランジスタ（Ｑ３ｏ）のゲート共通ラインｅを １Ｌ“
レベルにする。ここで、このゲート共通ラインｅは選択
アドレス用ノア回路（’Ｘ＋ ）’〜（Ｘ１６） に
おいてすべて共通である。
を６行なうには、選択アドレス用ノア回路（Ｘ、）のト
ランジスタ（Ｑ３ｏ）のゲート共通ラインｅを １Ｌ“
レベルにする。ここで、このゲート共通ラインｅは選択
アドレス用ノア回路（’Ｘ＋ ）’〜（Ｘ１６） に
おいてすべて共通である。
そして、ノア回路（ＸＩ’）において、トランジスタ（
Ｑ３＋）〜（Ｑ３４ ） のゲートがすべて１Ｌ″レ
ベルになったとすれば、ノア回路（Ｘｓ）の出力のみ’
Ｈ“レベルとなり、他のノア回路（Ｘｌ）〜（Ｘ＋ｒ）
の出力レベルけ １Ｌ“レベルとなってほぼＯｖと
なる。
Ｑ３＋）〜（Ｑ３４ ） のゲートがすべて１Ｌ″レ
ベルになったとすれば、ノア回路（Ｘｓ）の出力のみ’
Ｈ“レベルとなり、他のノア回路（Ｘｌ）〜（Ｘ＋ｒ）
の出力レベルけ １Ｌ“レベルとなってほぼＯｖと
なる。
一方、メモリトランジスタには昇圧回路（ＢＳＴ）から
高電圧が印加されるが、前述の動作によ力選択されてい
々いライン（ＷＡ ２ ）〜（ＷＡ １ｇ ）はほぼＯ
ｖになシ、選択されたライン（ＷＡＩ）のみ高電圧がか
かるようにする。なお、ノア回路（Ｘｌ）におけるトラ
ンジスタ（Ｑｓｓ）（ノア回路（Ｘｌ）〜（Ｘｌ６）に
ついても同じ）のグー）ｈには常時電源電圧をかけてお
き、非選択ノア回路の入力トランジスタに高電圧がかか
らないようにする。このとき、選択されたメモリトラン
ジスタのノースはほぼＯＶに接地される。
高電圧が印加されるが、前述の動作によ力選択されてい
々いライン（ＷＡ ２ ）〜（ＷＡ １ｇ ）はほぼＯ
ｖになシ、選択されたライン（ＷＡＩ）のみ高電圧がか
かるようにする。なお、ノア回路（Ｘｌ）におけるトラ
ンジスタ（Ｑｓｓ）（ノア回路（Ｘｌ）〜（Ｘｌ６）に
ついても同じ）のグー）ｈには常時電源電圧をかけてお
き、非選択ノア回路の入力トランジスタに高電圧がかか
らないようにする。このとき、選択されたメモリトラン
ジスタのノースはほぼＯＶに接地される。
すなわち、アドレス選択用ノア回路（Ｙ＋）〜（Ｉ６）
によシ選択されたアドレスのみ出力が１Ｈ″レベルとな
シ、例えば、メモリトランジスタ（Ｑ２＋ ）〜 （Ｑ
２４ ） はオン状態になる。一方、入出力端子（Ｉ
ｌｏ）より１Ｈ″レベル信号を入力し、入力デ−タ回路
（Ｘ、Ａ） の制御端子ｆにも ＠ ＨＩＴレベル信号
を入力すれば、入力データ回路（ＸＡ）の出力ライン（
ＸＣ）はほぼＯＶになシ、昇圧回路ＢＳＴからの出力ラ
イン（Ｌ）による高電圧をぬくかたちになる。そして、
この入力データ回路（ＸＡ）の出力ライン（ＸＣ）に挿
入されたトランジスタ（Ｑ１０ ）は前述のアドレス選
択用ノア回路（Ｘｌ）におけるトランジスタ（Ｑ３．）
と同様の目的で用いられる。
によシ選択されたアドレスのみ出力が１Ｈ″レベルとな
シ、例えば、メモリトランジスタ（Ｑ２＋ ）〜 （Ｑ
２４ ） はオン状態になる。一方、入出力端子（Ｉ
ｌｏ）より１Ｈ″レベル信号を入力し、入力デ−タ回路
（Ｘ、Ａ） の制御端子ｆにも ＠ ＨＩＴレベル信号
を入力すれば、入力データ回路（ＸＡ）の出力ライン（
ＸＣ）はほぼＯＶになシ、昇圧回路ＢＳＴからの出力ラ
イン（Ｌ）による高電圧をぬくかたちになる。そして、
この入力データ回路（ＸＡ）の出力ライン（ＸＣ）に挿
入されたトランジスタ（Ｑ１０ ）は前述のアドレス選
択用ノア回路（Ｘｌ）におけるトランジスタ（Ｑ３．）
と同様の目的で用いられる。
したがって、選択されたメモリトランジスタのソースは
、はぼＯｖになり、選択されたアドレスに全ビット書き
込みを行なうことができる。
、はぼＯｖになり、選択されたアドレスに全ビット書き
込みを行なうことができる。
つぎに、選択されたメモリトランジスタの特定ビットの
み消去を行なう動作について説明する。
み消去を行なう動作について説明する。
まず、アドレス選択用ノア回路（Ｘｌ）〜（Ｘ＋ｓ）の
ゲート共通ラインｅは ＳＨ＃レベルにセットされ、す
べてのメモリトランジスタ（Ｍｌ）〜（Ｍ４）のグー）
ＨはぼＯＶにおちる。そして、そのソース側はアドレス
選択用ノア回路（Ｙ＋）〜（ＹＩ６）のうち、選択され
たアドレスのみ出力は’Ｈ“レベルとなり、前述のよう
に、メモリトランジスタのソース電圧設定用トランジス
タ（Ｃ２１）〜（Ｃ２４）のゲートのみ％Ｈ”レベルが
印加される。
ゲート共通ラインｅは ＳＨ＃レベルにセットされ、す
べてのメモリトランジスタ（Ｍｌ）〜（Ｍ４）のグー）
ＨはぼＯＶにおちる。そして、そのソース側はアドレス
選択用ノア回路（Ｙ＋）〜（ＹＩ６）のうち、選択され
たアドレスのみ出力は’Ｈ“レベルとなり、前述のよう
に、メモリトランジスタのソース電圧設定用トランジス
タ（Ｃ２１）〜（Ｃ２４）のゲートのみ％Ｈ”レベルが
印加される。
一方、選択されたアドレスのすべて書き込まれたメモリ
トランジスタのうち、特定のビットのみ消去を行なうた
めに、その入出力端子（Ｉｌｏ）に′ＬＨレベル信号を
入力する。入力データ回路（ＸＡ）の制御端子ｆｕ ’
Ｌ”レベルにセットされ、入力データ回路（ＸＡ）の出
力ライン（ＸＣ）にはほぼ電源電圧に近い値が出ること
になる。しかるに、トランジスタ（Ｃ４０） のため
、トランジスタ（Ｃ１２）には高電圧がかからなくなシ
、ブレークダウン防止に役立つ。そして、昇圧回路（Ｂ
ＳＴ）からの出力ライン（Ｌ）である高電圧ラインはコ
ンデンサ（Ｃ２）とトランジスタ（Ｃ２）を介してメモ
リトランジスタのソース電圧設定用トランジスタに接続
されているが、前述のように、トランジスタ（Ｃ２＋）
〜（Ｃ２４）のみオン状態であり、さらに、これら各ト
ランジスタ（Ｃ２１）〜（Ｃ２４） の各ドレインと
ゲートの間にはコンデンサを挿入しているため、プート
ストラップ回路を形成し、昇圧回路（ＢＳＴ）の出力ラ
イン（Ｌ）からの高電圧はそのままぬけてメモリトラン
ジスタのソースに印加されることになる。この結果、書
き込まれた全ビットのうち特定のビットのみ消去が行な
われ、１つのアドレスに１つのデータが記憶される。
トランジスタのうち、特定のビットのみ消去を行なうた
めに、その入出力端子（Ｉｌｏ）に′ＬＨレベル信号を
入力する。入力データ回路（ＸＡ）の制御端子ｆｕ ’
Ｌ”レベルにセットされ、入力データ回路（ＸＡ）の出
力ライン（ＸＣ）にはほぼ電源電圧に近い値が出ること
になる。しかるに、トランジスタ（Ｃ４０） のため
、トランジスタ（Ｃ１２）には高電圧がかからなくなシ
、ブレークダウン防止に役立つ。そして、昇圧回路（Ｂ
ＳＴ）からの出力ライン（Ｌ）である高電圧ラインはコ
ンデンサ（Ｃ２）とトランジスタ（Ｃ２）を介してメモ
リトランジスタのソース電圧設定用トランジスタに接続
されているが、前述のように、トランジスタ（Ｃ２＋）
〜（Ｃ２４）のみオン状態であり、さらに、これら各ト
ランジスタ（Ｃ２１）〜（Ｃ２４） の各ドレインと
ゲートの間にはコンデンサを挿入しているため、プート
ストラップ回路を形成し、昇圧回路（ＢＳＴ）の出力ラ
イン（Ｌ）からの高電圧はそのままぬけてメモリトラン
ジスタのソースに印加されることになる。この結果、書
き込まれた全ビットのうち特定のビットのみ消去が行な
われ、１つのアドレスに１つのデータが記憶される。
つぎに、このようにして記憶されたデータを読み出す動
作について説明する。
作について説明する。
読み出しのときには、アドレス選択用ノア回路（ＸＩ
） 〜（Ｘｓｔ、 ）のゲート共通ラインｅは１Ｌ″レ
ベルにセットされ、一方、昇圧回路（ＢＳＴ）からは高
電圧が発生しないようにしておく。したがって、選択さ
れたアドレスのノア回路のライン、例えば、ライン（Ｗ
ＡＩ）！−１：％Ｈ＃レベルとなり、はぼ電源電圧に近
い値を出力する。
） 〜（Ｘｓｔ、 ）のゲート共通ラインｅは１Ｌ″レ
ベルにセットされ、一方、昇圧回路（ＢＳＴ）からは高
電圧が発生しないようにしておく。したがって、選択さ
れたアドレスのノア回路のライン、例えば、ライン（Ｗ
ＡＩ）！−１：％Ｈ＃レベルとなり、はぼ電源電圧に近
い値を出力する。
そして、このライン（ＷＡｌ）をゲートに入力するメモ
リトランジスタのゲートにかかる電圧は読み出しのため
の基準電圧であり、と、れによりメモリトランジスタの
オン・オフを判断する。このように、選択されたアドレ
スのノア回路のみ１Ｈ″レベルとな夛、メモリトランジ
スタのソース電圧設定用トランジスタをオンさせ、セン
ス回路［Ｆ］）ｔ−含む出力回路（ＸＢ）を通して入出
力端子（Ｉｌｏ）にデータが出力する。
リトランジスタのゲートにかかる電圧は読み出しのため
の基準電圧であり、と、れによりメモリトランジスタの
オン・オフを判断する。このように、選択されたアドレ
スのノア回路のみ１Ｈ″レベルとな夛、メモリトランジ
スタのソース電圧設定用トランジスタをオンさせ、セン
ス回路［Ｆ］）ｔ−含む出力回路（ＸＢ）を通して入出
力端子（Ｉｌｏ）にデータが出力する。
なお、入力データ回路（ＸＡ）の制御端子ｆに印加され
る制御信号は、読み出しのとき １Ｈ“レベルにセット
し、トランジスタ（Ｃ４１） 、 （Ｃ４２） をと
もにオフ状態にして高インピーダンスなる状態をつくっ
ておく。
る制御信号は、読み出しのとき １Ｈ“レベルにセット
し、トランジスタ（Ｃ４１） 、 （Ｃ４２） をと
もにオフ状態にして高インピーダンスなる状態をつくっ
ておく。
以上本発明を１６ワード×４ビツトの構成の場合を例に
とって説明したが、本発明はこれに限定されるものでは
なく、他の構成でも、もちろん使用することができる。
とって説明したが、本発明はこれに限定されるものでは
なく、他の構成でも、もちろん使用することができる。
また、上記実施例においては、入出力端子（Ｉｌｏ）よ
りデータを与えて書き込み、消去を行ガつたが、他の端
子を用いたモード設定により書き換えを行なうこともで
きる。
りデータを与えて書き込み、消去を行ガつたが、他の端
子を用いたモード設定により書き換えを行なうこともで
きる。
以上説明したように、本発明によれば、浮遊ゲート型不
揮発性半導体メモリを有し、かつ昇圧回路をも含んだア
ドレスデコード回路を構成したので、外部からの高電圧
を必要としない浮遊ゲート型不揮発性半導体メモリをつ
くることができるので、実用上の効果は極めて大である
。
揮発性半導体メモリを有し、かつ昇圧回路をも含んだア
ドレスデコード回路を構成したので、外部からの高電圧
を必要としない浮遊ゲート型不揮発性半導体メモリをつ
くることができるので、実用上の効果は極めて大である
。
第１図は浮遊ゲート型不揮発性メモリの構造の一例を示
す断面図、第２図は第１図に示す浮遊ゲート型不揮発性
メモリを用いた従来のアドレスデコード回路の一例を示
す回路図、第３図は本発明による不揮発性半導体メモリ
のアドレスデコード回路の一実施例を示す回路図、第４
図は第３図に示す実施例におけるアドレス信号に係る部
分を抽出して示した説明図である。 （ＸＩ）〜（Ｘｔｓ） 、 （Ｙｔ）〜（Ｙｔｓ）・・
・・アドレス選択用ノア回路、（Ｍ＋’）〜（Ｍ４）・
・・・メモリトランジスタ、（Ｃ２１）〜（Ｃ２４）
・・・・メモリトランジスタのソース電圧設定用トラ
ンジスタ、（ＢＳＴ） ・・・・昇圧回路、（Ｑｌ）’
。 （Ｃ２）拳・・・ＭＯＳ）ランジスタ、（Ｃｓ ） 、
（Ｃ２）・・・・コンデンサ、（ＸＡ） ・・・・
入力データ回路、（ＸＢ）・・・・出力回路。 代理人 大岩増雄 手 続 補 正 ：ｉＦ （自発） 昭和 年 月 日 ２ 発明０名称 不揮発性半導体メモリのアドレス
デコード回路 ：３．補正をする者 代表者片山仁へ部 ６、補正の内容 （１）明細書第３頁第２行のｒａ、ｂ、ｃは・・・の点
」をｒ ａ ＋ ｂ ＋ ａは高電圧または０７０点」
と補正する。 （２１回書同頁第５行のｒｋＪを削除する。 （３）同書同頁第８行のｒ（Ｑ ｔａ）Ｊをｒ（Ｑｔａ
）〜（Ｑｔｓ）Ｊと補正する。 （４）同書第９頁第２０行の「にも’ ｌ−１”」を［
には！Ｌ’Ｊと補正する。 （５）第３図を別紙の通シ補正する。 以上 １
す断面図、第２図は第１図に示す浮遊ゲート型不揮発性
メモリを用いた従来のアドレスデコード回路の一例を示
す回路図、第３図は本発明による不揮発性半導体メモリ
のアドレスデコード回路の一実施例を示す回路図、第４
図は第３図に示す実施例におけるアドレス信号に係る部
分を抽出して示した説明図である。 （ＸＩ）〜（Ｘｔｓ） 、 （Ｙｔ）〜（Ｙｔｓ）・・
・・アドレス選択用ノア回路、（Ｍ＋’）〜（Ｍ４）・
・・・メモリトランジスタ、（Ｃ２１）〜（Ｃ２４）
・・・・メモリトランジスタのソース電圧設定用トラ
ンジスタ、（ＢＳＴ） ・・・・昇圧回路、（Ｑｌ）’
。 （Ｃ２）拳・・・ＭＯＳ）ランジスタ、（Ｃｓ ） 、
（Ｃ２）・・・・コンデンサ、（ＸＡ） ・・・・
入力データ回路、（ＸＢ）・・・・出力回路。 代理人 大岩増雄 手 続 補 正 ：ｉＦ （自発） 昭和 年 月 日 ２ 発明０名称 不揮発性半導体メモリのアドレス
デコード回路 ：３．補正をする者 代表者片山仁へ部 ６、補正の内容 （１）明細書第３頁第２行のｒａ、ｂ、ｃは・・・の点
」をｒ ａ ＋ ｂ ＋ ａは高電圧または０７０点」
と補正する。 （２１回書同頁第５行のｒｋＪを削除する。 （３）同書同頁第８行のｒ（Ｑ ｔａ）Ｊをｒ（Ｑｔａ
）〜（Ｑｔｓ）Ｊと補正する。 （４）同書第９頁第２０行の「にも’ ｌ−１”」を［
には！Ｌ’Ｊと補正する。 （５）第３図を別紙の通シ補正する。 以上 １
Claims (1)
- 不揮発性半導体メモリセルのドレインが基準電圧源に接
続され、ゲートがアドレス選択用ノア回路に接続される
と共に第１のＭＯＳ）ランジスタと第１のコンデンサを
直列に介して高電圧を発生させる回路に接続され、かつ
ソースがメモリトランジスタのソース電圧設定用ＭＯ８
）ランジスタと第２のＭＯＳトランジスタおよび第２の
コンデンサを直列に介して前記高電圧を発生させる回路
に接続されると共に前記ソース電圧設定用ＭＯＳトラン
ジスタを介して入出力バッファ回路に接続されることを
特徴とするアドレスデコード回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58097141A JPS59221894A (ja) | 1983-05-30 | 1983-05-30 | 不揮発性半導体メモリのアドレスデコ−ド回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58097141A JPS59221894A (ja) | 1983-05-30 | 1983-05-30 | 不揮発性半導体メモリのアドレスデコ−ド回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59221894A true JPS59221894A (ja) | 1984-12-13 |
Family
ID=14184289
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58097141A Pending JPS59221894A (ja) | 1983-05-30 | 1983-05-30 | 不揮発性半導体メモリのアドレスデコ−ド回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59221894A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4811292A (en) * | 1985-07-01 | 1989-03-07 | Nec Corporation | Semiconductor memory in which data readout operation is carried out over wide power voltage range |
| US9715845B2 (en) | 2009-09-16 | 2017-07-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor display device |
-
1983
- 1983-05-30 JP JP58097141A patent/JPS59221894A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4811292A (en) * | 1985-07-01 | 1989-03-07 | Nec Corporation | Semiconductor memory in which data readout operation is carried out over wide power voltage range |
| US9715845B2 (en) | 2009-09-16 | 2017-07-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor display device |
| US10019924B2 (en) | 2009-09-16 | 2018-07-10 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor display device |
| US10360831B2 (en) | 2009-09-16 | 2019-07-23 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor display device |
| US10977977B2 (en) | 2009-09-16 | 2021-04-13 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor display device |
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