JPH09237493A - 温度及び供給電圧補償出力バッファー - Google Patents
温度及び供給電圧補償出力バッファーInfo
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- JPH09237493A JPH09237493A JP8250647A JP25064796A JPH09237493A JP H09237493 A JPH09237493 A JP H09237493A JP 8250647 A JP8250647 A JP 8250647A JP 25064796 A JP25064796 A JP 25064796A JP H09237493 A JPH09237493 A JP H09237493A
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Abstract
(57)【要約】 （修正有）
【課題】 最悪ケース速度条件下で最大速度を可能にす
ると共に最悪ケース速度条件下でのノイズを抑制するバ
ッファー回路を提供する。 【解決手段】 本発明の回路は、最悪ケースノイズ条件
中のノイズを抑制する一方、最悪速度条件中に最大速度
で動作するように遷移ノイズの条件が増加するとき、出
力切り換え速度を減少させる電流補償出力バッファーＯ
ＢＣを含んでいる。出力プリドライバ段１５、１６のト
ランジスタＭ３５−Ｍ４２が出力段１４の充電及び放電
速度を制限するように使用される。これらの制限プリド
ライバトランジスタＭ３５−Ｍ４２は供給電圧ＶCCおよ
び温度補償回路ＢＧＣによって制御される。補償回路Ｂ
ＧＣは、温度によって基準電流ＩREF を増加させそして
供給電圧ＶCCの増加により基準電流Ｉ REF を減少させる
ように形成された長チャンネルトランジスタを含み、補
償回路ＢＧＣは出力段１４へのバイアス電流ＩREFNおよ
びＩREFPを提供する。
ると共に最悪ケース速度条件下でのノイズを抑制するバ
ッファー回路を提供する。 【解決手段】 本発明の回路は、最悪ケースノイズ条件
中のノイズを抑制する一方、最悪速度条件中に最大速度
で動作するように遷移ノイズの条件が増加するとき、出
力切り換え速度を減少させる電流補償出力バッファーＯ
ＢＣを含んでいる。出力プリドライバ段１５、１６のト
ランジスタＭ３５−Ｍ４２が出力段１４の充電及び放電
速度を制限するように使用される。これらの制限プリド
ライバトランジスタＭ３５−Ｍ４２は供給電圧ＶCCおよ
び温度補償回路ＢＧＣによって制御される。補償回路Ｂ
ＧＣは、温度によって基準電流ＩREF を増加させそして
供給電圧ＶCCの増加により基準電流Ｉ REF を減少させる
ように形成された長チャンネルトランジスタを含み、補
償回路ＢＧＣは出力段１４へのバイアス電流ＩREFNおよ
びＩREFPを提供する。
Description
【０００１】
【発明の属する技術分野】本発明は不揮発性メモリおよ
びダイナミックランダムアクセスメモリ（ＤＲＡＭ）を
含む集積回路メモリに関する。さらに詳細には、本発明
はそのようなメモリ装置に使用するバッファー回路であ
って、改良された速度およびノイズ性能を達成するため
に温度および供給電圧変動に対し補償するように設計さ
れたバッファー回路に関する。
びダイナミックランダムアクセスメモリ（ＤＲＡＭ）を
含む集積回路メモリに関する。さらに詳細には、本発明
はそのようなメモリ装置に使用するバッファー回路であ
って、改良された速度およびノイズ性能を達成するため
に温度および供給電圧変動に対し補償するように設計さ
れたバッファー回路に関する。
【０００２】
【従来の技術】ある環境下においては、ＣＭＯＳバッフ
ァーの動作速度は最悪ケース速度条件によって制限さ
れ、それは低い供給電圧および高温度である。しかしな
がら、ＣＭＯＳバッファー回路が高供給電圧温度および
低い温度条件にさらされると、速度は、低い供給電圧お
よび高温度の最悪ケース速度条件を使用する速度設定か
ら増加する。
ァーの動作速度は最悪ケース速度条件によって制限さ
れ、それは低い供給電圧および高温度である。しかしな
がら、ＣＭＯＳバッファー回路が高供給電圧温度および
低い温度条件にさらされると、速度は、低い供給電圧お
よび高温度の最悪ケース速度条件を使用する速度設定か
ら増加する。
【０００３】他の環境下においては、ＣＭＯＳバッファ
ーの動作速度は最悪ケース速度条件によって制限され、
それは高い供給電圧および低温度である。後者の条件
は、特にチップ上の多くのバッファーが同時に切り換わ
るときに、過剰な遷移ノイズを発生する傾向にある。よ
り高いデータ転送速度でのバッファーの動作は遷移ノイ
ズの問題を増加させる。
ーの動作速度は最悪ケース速度条件によって制限され、
それは高い供給電圧および低温度である。後者の条件
は、特にチップ上の多くのバッファーが同時に切り換わ
るときに、過剰な遷移ノイズを発生する傾向にある。よ
り高いデータ転送速度でのバッファーの動作は遷移ノイ
ズの問題を増加させる。
【０００４】先行技術においては、遷移ノイズを許容レ
ベルまで減少させるために、速度を最悪ケース速度条件
下限よりさらに低い速度に設定することがしばしば必要
である。
ベルまで減少させるために、速度を最悪ケース速度条件
下限よりさらに低い速度に設定することがしばしば必要
である。
【０００５】切り換えノイズを制御する１つの方法は、
バッファー回路の動作速度を低下させるために、プリド
ライバ段中に抵抗を使用することである。その方法はプ
リドライバ出力段にソースおよび／またはドレーン側抵
抗を使用することを含む。この側抵抗は出力段の切り換
え速度を制限する。他の補償回路の他の例が、米国特許
第4,975,598 号、１９９０年１２月４日発行"TEMPERATU
RE、 VOLTAGE,AND PROCESS COMPENSATED OUTPUT DRIVE
R"、米国特許第4,978,905 号、１９９０年１２月１８日
発行"NOISE REDUCTION OUTPUT BUFFER" および米国特許
第5,021,684 号、１９９１年６月４日発行、"PROCESS,S
UPPLY,TEMPERATURE COMPENSATING CMOS OUTPUT BUFFER"
に記載されている。
バッファー回路の動作速度を低下させるために、プリド
ライバ段中に抵抗を使用することである。その方法はプ
リドライバ出力段にソースおよび／またはドレーン側抵
抗を使用することを含む。この側抵抗は出力段の切り換
え速度を制限する。他の補償回路の他の例が、米国特許
第4,975,598 号、１９９０年１２月４日発行"TEMPERATU
RE、 VOLTAGE,AND PROCESS COMPENSATED OUTPUT DRIVE
R"、米国特許第4,978,905 号、１９９０年１２月１８日
発行"NOISE REDUCTION OUTPUT BUFFER" および米国特許
第5,021,684 号、１９９１年６月４日発行、"PROCESS,S
UPPLY,TEMPERATURE COMPENSATING CMOS OUTPUT BUFFER"
に記載されている。
【０００６】
【発明が解決しようとする課題】上述の問題を解決し、
最悪ケース速度条件下で最大速度を可能にすると共に最
悪ケース速度条件下でのノイズを抑制するような代替的
バッファー回路が望まれている。
最悪ケース速度条件下で最大速度を可能にすると共に最
悪ケース速度条件下でのノイズを抑制するような代替的
バッファー回路が望まれている。
【０００７】
【課題を解決するための手段】本発明の回路は、遷移ノ
イズの条件が増加すると出力切り換え速度を減少させる
電流補償出力バッファーを使用することにより、これら
の問題を解決する。このように、本発明の出力バッファ
ーは最悪ケース速度条件間に最大速度で動作し、そして
最悪ケース速度条件間のノイズを抑制する。
イズの条件が増加すると出力切り換え速度を減少させる
電流補償出力バッファーを使用することにより、これら
の問題を解決する。このように、本発明の出力バッファ
ーは最悪ケース速度条件間に最大速度で動作し、そして
最悪ケース速度条件間のノイズを抑制する。
【０００８】本発明の温度および供給電圧補償出力バッ
ファーは、出力段充電および放電速度を制限するために
出力プリドライバ段にトランジスタを使用する。これら
の制限プリドライバトランジスタは、温度感知抵抗を備
えた長チャンネルトランジスタを含む供給電圧および温
度補償回路によって制御される。
ファーは、出力段充電および放電速度を制限するために
出力プリドライバ段にトランジスタを使用する。これら
の制限プリドライバトランジスタは、温度感知抵抗を備
えた長チャンネルトランジスタを含む供給電圧および温
度補償回路によって制御される。
【０００９】
【発明の実施の形態】従来の出力バッファーにおいて
は、低温／高供給電圧環境において、速度は一般的に早
いがノイズが高い。本発明のバイアス発生回路は、低温
／高供給電圧環境下で出力ドライバによって発生したノ
イズが減少するように、出力バッファーのドライバのゲ
ートを制御する。
は、低温／高供給電圧環境において、速度は一般的に早
いがノイズが高い。本発明のバイアス発生回路は、低温
／高供給電圧環境下で出力ドライバによって発生したノ
イズが減少するように、出力バッファーのドライバのゲ
ートを制御する。
【００１０】図１のバイアス発生回路ＢＧＣは、端子Ｂ
ＩＡＳＰおよびＢＩＡＳＮに２つのバイアス電流ＩREFP
およびＩREFNを提供する。これらのバイアス電流ＩREFP
およびＩREFNは図２のバッファー回路の出力段のプリド
ライバ回路の電流を制御する。これらの供給電圧ＶCCお
よび温度補償バイアス電流ＩREFPおよびＩREFNを使用す
ることにより、図２の出力バッファーの速度が広い範囲
の条件下において、最適化されると共に、遷移ノイズが
減少する。ノイズ問題は、温度が低くそして供給電圧Ｖ
CCが高い時に重大となる。しかしながら、典型的には、
速度は高温および低供給電圧ＶCCで最適化される。バイ
アス発生回路ＢＧＣは出力バッファーのノイズおよび速
度を補償するために使用され、この出力バッファーは図
２の回路の記載に関連して後に説明される。
ＩＡＳＰおよびＢＩＡＳＮに２つのバイアス電流ＩREFP
およびＩREFNを提供する。これらのバイアス電流ＩREFP
およびＩREFNは図２のバッファー回路の出力段のプリド
ライバ回路の電流を制御する。これらの供給電圧ＶCCお
よび温度補償バイアス電流ＩREFPおよびＩREFNを使用す
ることにより、図２の出力バッファーの速度が広い範囲
の条件下において、最適化されると共に、遷移ノイズが
減少する。ノイズ問題は、温度が低くそして供給電圧Ｖ
CCが高い時に重大となる。しかしながら、典型的には、
速度は高温および低供給電圧ＶCCで最適化される。バイ
アス発生回路ＢＧＣは出力バッファーのノイズおよび速
度を補償するために使用され、この出力バッファーは図
２の回路の記載に関連して後に説明される。
【００１１】図１のバイアス発生回路ＢＧＣは開始段１
０、基準段１１、２つの温度／供給電圧ＶCC補償段１
２、およびトリミングおよび出力段１３から成る。
０、基準段１１、２つの温度／供給電圧ＶCC補償段１
２、およびトリミングおよび出力段１３から成る。
【００１２】電力上昇間の供給電圧ＶCC傾斜後に適性動
作を提供するために、開始段１０のトランジスタＭ０−
Ｍ３が基準段１１を初期化する。トランジスタＭ０、Ｍ
１、Ｍ２およびＭ３のチャンネル長対幅比は、例えば、
それぞれ３対４、３対３８、１. ２対８０および１５対
０. ９である。初期化後、初期基準電流ＩREF が成立
し、そしてフィードバックによって、開始回路１０をタ
ーンオフする。基準段１１はトランジスタＭ４−Ｍ８お
よび抵抗Ｒ１を含む。トランジスタＭ４−Ｍ８および抵
抗Ｒ１は所望の初期基準電流ＩREF を受け入れるような
大きさにされ、一方同時に取り扱い可能なレイアウトを
実現する。トランジスタＭ４、Ｍ５、Ｍ６、Ｍ７および
Ｍ８のチャンネル長対幅比は、例えば、それぞれ２対１
０、１. ２対３０、２対１０、１．２対３０および１.
２対３０である。抵抗Ｒ１は例えば３０, ０００オーム
である。初期基準電流ＩREF は供給電圧ＶCC範囲で約６
％、そして温度範囲で約１２％変化できる。典型的に
は、初期基準電流ＩREF は供給電圧ＶCCの増加および温
度減少と共に増加する。しかしながら、補償段１２は、
供給電圧ＶCCの増加および温度減少と共に初期基準電流
ＩREF の増加を補償するための減少した基準バイアス電
流ＩREFBを供給するように初期基準電流ＩREF を変換す
る。補償段１２はトランジスタＭ９−Ｍ１８および抵抗
Ｒ２−Ｒ３を有する２つの段を有する。トランジスタＭ
９、Ｍ１０、Ｍ１１Ａ−Ｍ１１Ｄ、Ｍ１２、Ｍ１３、Ｍ
１４、Ｍ１５、Ｍ１６Ａ−Ｍ１６Ｄ、Ｍ１７およびＭ１
８のチャンネル長対幅比は、例えば、それぞれ２対１
０、１. ２対３０、６対１０（各々）、２対１０、１.
２対３０、２対１０、および１. ２対３０、１. ２対３
０、６対１０（各々）、２対１０および１. ２対３０で
ある。抵抗Ｒ２およびＲ３は、例えばそれぞれ３０, ０
００オームおよび１５０，０００オームである。これら
２つの段は、ミラーにより、各々飽和領域で動作する長
チャンネルＮ−チャンネルトランジスタＭ１１Ａ−Ｍ１
１ＤおよびＭ１６Ａ−Ｍ１６Ｄの直列接続に渡る供給電
圧ＶCCおよび温度の変動を補償する基準バイアス電流Ｉ
REFBを提供する。この補償された基準バイアス電流Ｉ
REFBは２つの出力段１３に結合され、この出力段１３は
端子ＢＬＡＳＮおよびＢＬＡＳＰにそれぞれバイアス電
流ＩおよびＩ REFPを発生する。出力段は図１のトランジ
スタＭ１９−Ｍ３２を有する。トランジスタＭ１９−Ｍ
２４のチャンネル長対幅比は、例えば２対１０（各々）
である。トランジスタＭ２５、Ｍ２６、Ｍ２７、Ｍ２
８、Ｍ２９、Ｍ３０、Ｍ３１およびＭ３２のチャンネル
長対幅比は、例えば、それぞれ０. ９対４. ５、２対２
０、２対２０、０. ９対３０、０. ９対３０、２対３
０、２対３０および０. ９対３０である。端子ＢＬＡＳ
Ｐのバイアス電流Ｉは出力バッファーのプルアップ段に
影響する一方、端子ＢＬＡＳＮのバイアス電流ＩREFNは
出力バッファーのプルダウン段に影響する。速度が問題
ではないがノイズが問題である低温度および高供給電圧
ＶCCのとき、出力バッファーのプリドライバ段の電流は
制限され、そして出力切り換えが遅くなり、ノイズを低
減する。高温度および低供給電圧ＶCCにおいては、速度
は最も遅くそしてノイズは最小である。それ故、電流Ｉ
REFPおよびＩREFNのバイアスレベルは最大プリドライバ
電流を可能とし、総体的出力バッファー速度が最大化さ
れる。
作を提供するために、開始段１０のトランジスタＭ０−
Ｍ３が基準段１１を初期化する。トランジスタＭ０、Ｍ
１、Ｍ２およびＭ３のチャンネル長対幅比は、例えば、
それぞれ３対４、３対３８、１. ２対８０および１５対
０. ９である。初期化後、初期基準電流ＩREF が成立
し、そしてフィードバックによって、開始回路１０をタ
ーンオフする。基準段１１はトランジスタＭ４−Ｍ８お
よび抵抗Ｒ１を含む。トランジスタＭ４−Ｍ８および抵
抗Ｒ１は所望の初期基準電流ＩREF を受け入れるような
大きさにされ、一方同時に取り扱い可能なレイアウトを
実現する。トランジスタＭ４、Ｍ５、Ｍ６、Ｍ７および
Ｍ８のチャンネル長対幅比は、例えば、それぞれ２対１
０、１. ２対３０、２対１０、１．２対３０および１.
２対３０である。抵抗Ｒ１は例えば３０, ０００オーム
である。初期基準電流ＩREF は供給電圧ＶCC範囲で約６
％、そして温度範囲で約１２％変化できる。典型的に
は、初期基準電流ＩREF は供給電圧ＶCCの増加および温
度減少と共に増加する。しかしながら、補償段１２は、
供給電圧ＶCCの増加および温度減少と共に初期基準電流
ＩREF の増加を補償するための減少した基準バイアス電
流ＩREFBを供給するように初期基準電流ＩREF を変換す
る。補償段１２はトランジスタＭ９−Ｍ１８および抵抗
Ｒ２−Ｒ３を有する２つの段を有する。トランジスタＭ
９、Ｍ１０、Ｍ１１Ａ−Ｍ１１Ｄ、Ｍ１２、Ｍ１３、Ｍ
１４、Ｍ１５、Ｍ１６Ａ−Ｍ１６Ｄ、Ｍ１７およびＭ１
８のチャンネル長対幅比は、例えば、それぞれ２対１
０、１. ２対３０、６対１０（各々）、２対１０、１.
２対３０、２対１０、および１. ２対３０、１. ２対３
０、６対１０（各々）、２対１０および１. ２対３０で
ある。抵抗Ｒ２およびＲ３は、例えばそれぞれ３０, ０
００オームおよび１５０，０００オームである。これら
２つの段は、ミラーにより、各々飽和領域で動作する長
チャンネルＮ−チャンネルトランジスタＭ１１Ａ−Ｍ１
１ＤおよびＭ１６Ａ−Ｍ１６Ｄの直列接続に渡る供給電
圧ＶCCおよび温度の変動を補償する基準バイアス電流Ｉ
REFBを提供する。この補償された基準バイアス電流Ｉ
REFBは２つの出力段１３に結合され、この出力段１３は
端子ＢＬＡＳＮおよびＢＬＡＳＰにそれぞれバイアス電
流ＩおよびＩ REFPを発生する。出力段は図１のトランジ
スタＭ１９−Ｍ３２を有する。トランジスタＭ１９−Ｍ
２４のチャンネル長対幅比は、例えば２対１０（各々）
である。トランジスタＭ２５、Ｍ２６、Ｍ２７、Ｍ２
８、Ｍ２９、Ｍ３０、Ｍ３１およびＭ３２のチャンネル
長対幅比は、例えば、それぞれ０. ９対４. ５、２対２
０、２対２０、０. ９対３０、０. ９対３０、２対３
０、２対３０および０. ９対３０である。端子ＢＬＡＳ
Ｐのバイアス電流Ｉは出力バッファーのプルアップ段に
影響する一方、端子ＢＬＡＳＮのバイアス電流ＩREFNは
出力バッファーのプルダウン段に影響する。速度が問題
ではないがノイズが問題である低温度および高供給電圧
ＶCCのとき、出力バッファーのプリドライバ段の電流は
制限され、そして出力切り換えが遅くなり、ノイズを低
減する。高温度および低供給電圧ＶCCにおいては、速度
は最も遅くそしてノイズは最小である。それ故、電流Ｉ
REFPおよびＩREFNのバイアスレベルは最大プリドライバ
電流を可能とし、総体的出力バッファー速度が最大化さ
れる。
【００１３】例示的適用例において、図１のバイアス発
生回路ＢＧＣの出力は、図２に示した回路のような１６
個の出力バッファー回路を制御する。電力低下の間、バ
イアス電流ＩREFPおよびＩREFNは接地ＶSSおよび供給電
圧ＶCCレールにそれぞれ引っ張られ、不必要な電流の引
き込みを除外する。ＢＬＡＳＰおよびＢＬＡＳＮ端子の
経路およびゲート容量は大きく、そしてバイアス電流Ｉ
REFPおよびＩREFNが電力上昇する間に適性バイアスレベ
ルに切り換わるために必要な時間は通常は長すぎる。こ
の問題を軽減するために、トランジスタが各出力ミラー
に平行に接続されて、効果的に高容量接続点の急速切り
換えを可能にする一層強いミラーを形成する。これらの
平行ミラーは短時間の電力上昇間にＰＷＤＮＳＨＯＴ端
子の信号を介してターンオンされ、そしてバイアス電流
ＩREFPおよびＩREFNのバイアスレベルが確立された後タ
ーンオフされる。
生回路ＢＧＣの出力は、図２に示した回路のような１６
個の出力バッファー回路を制御する。電力低下の間、バ
イアス電流ＩREFPおよびＩREFNは接地ＶSSおよび供給電
圧ＶCCレールにそれぞれ引っ張られ、不必要な電流の引
き込みを除外する。ＢＬＡＳＰおよびＢＬＡＳＮ端子の
経路およびゲート容量は大きく、そしてバイアス電流Ｉ
REFPおよびＩREFNが電力上昇する間に適性バイアスレベ
ルに切り換わるために必要な時間は通常は長すぎる。こ
の問題を軽減するために、トランジスタが各出力ミラー
に平行に接続されて、効果的に高容量接続点の急速切り
換えを可能にする一層強いミラーを形成する。これらの
平行ミラーは短時間の電力上昇間にＰＷＤＮＳＨＯＴ端
子の信号を介してターンオンされ、そしてバイアス電流
ＩREFPおよびＩREFNのバイアスレベルが確立された後タ
ーンオフされる。
【００１４】図２を参照すると、出力バッファー回路Ｏ
ＢＣは典型的に大きいオフチップ負荷を駆動し、これを
トランジスタＭ３３−Ｍ３４を有する大きいオンチップ
駆動段により達成する。トランジスタＭ３３およびＭ３
４チャンネル長対幅比は、例えば、それぞれ１. ８対８
００および１. ８対６００である。多重出力ドライバＭ
３３−Ｍ３４の切り換えによって作られる遷移ノイズは
好ましくなく、そして動作が高供給電圧ＶCCおよび低温
度において最悪である。図２の回路は電流制御プリドラ
イバ１５および１６、および出力段１４を示している。
供給電圧ＶCCおよび図１の温度補償バイアス発生回路Ｂ
ＧＣに結合されると、図２の回路は高供給電圧ＶCCおよ
び／または低温度において遷移ノイズを減少させるが、
同時に、低供給電圧ＶCCおよび／または高温度におけ
る、より早い出力切り換え速度を可能とする。
ＢＣは典型的に大きいオフチップ負荷を駆動し、これを
トランジスタＭ３３−Ｍ３４を有する大きいオンチップ
駆動段により達成する。トランジスタＭ３３およびＭ３
４チャンネル長対幅比は、例えば、それぞれ１. ８対８
００および１. ８対６００である。多重出力ドライバＭ
３３−Ｍ３４の切り換えによって作られる遷移ノイズは
好ましくなく、そして動作が高供給電圧ＶCCおよび低温
度において最悪である。図２の回路は電流制御プリドラ
イバ１５および１６、および出力段１４を示している。
供給電圧ＶCCおよび図１の温度補償バイアス発生回路Ｂ
ＧＣに結合されると、図２の回路は高供給電圧ＶCCおよ
び／または低温度において遷移ノイズを減少させるが、
同時に、低供給電圧ＶCCおよび／または高温度におけ
る、より早い出力切り換え速度を可能とする。
【００１５】プリドライバ段への入力は出力段のデータ
を示す。図２の回路には２つのプリドライバ段が存在す
る。Ｐチャンネルプリドライバサブ回路１５はトランジ
スタＭ３５−Ｍ３８を含む。トランジスタＭ３５、Ｍ３
６、Ｍ３７およびＭ３８のチャンネル長対幅比は、例え
ば、それぞれ０. ９対４０、１対４０、２対８０および
０. ９対８０である。Ｐチャンネルプリドライバサブ回
路１５の出力はトランジスタＭ３３のゲートを制御し、
このトランジスタは出力段１４のプルアップトランジス
タである。それらのドレーンにそれぞれ接続されたトラ
ンジスタＭ３６およびＭ３７を備えたトランジスタＭ３
５およびＭ３８はプリドライバサブ回路１５の反転利得
段を提供する。トランジスタＭ３７は電流制限トランジ
スタであり、出力ドライバトランジスタＭ３３のターン
オン速度を制御する。トランジスタＭ３７を流れる電流
は局部的なミラー段からのものであり、一方この段は供
給電圧ＶCCおよび温度補償電流のミラーである。トラン
ジスタＭ３６は同様にトランジスタＭ３３のターンオフ
速度を制御する。トランジスタＭ３６は、トランジスタ
Ｍ３３のＯＮ投入速度がトランジスタＭ３４のターンオ
ン速度よりも僅かに早くなるような大きさにされる。こ
れにより、両トランジスタＭ３３およびＭ３４が時間的
にＯＮである時の重なり電流を最小にする傾向がある。
を示す。図２の回路には２つのプリドライバ段が存在す
る。Ｐチャンネルプリドライバサブ回路１５はトランジ
スタＭ３５−Ｍ３８を含む。トランジスタＭ３５、Ｍ３
６、Ｍ３７およびＭ３８のチャンネル長対幅比は、例え
ば、それぞれ０. ９対４０、１対４０、２対８０および
０. ９対８０である。Ｐチャンネルプリドライバサブ回
路１５の出力はトランジスタＭ３３のゲートを制御し、
このトランジスタは出力段１４のプルアップトランジス
タである。それらのドレーンにそれぞれ接続されたトラ
ンジスタＭ３６およびＭ３７を備えたトランジスタＭ３
５およびＭ３８はプリドライバサブ回路１５の反転利得
段を提供する。トランジスタＭ３７は電流制限トランジ
スタであり、出力ドライバトランジスタＭ３３のターン
オン速度を制御する。トランジスタＭ３７を流れる電流
は局部的なミラー段からのものであり、一方この段は供
給電圧ＶCCおよび温度補償電流のミラーである。トラン
ジスタＭ３６は同様にトランジスタＭ３３のターンオフ
速度を制御する。トランジスタＭ３６は、トランジスタ
Ｍ３３のＯＮ投入速度がトランジスタＭ３４のターンオ
ン速度よりも僅かに早くなるような大きさにされる。こ
れにより、両トランジスタＭ３３およびＭ３４が時間的
にＯＮである時の重なり電流を最小にする傾向がある。
【００１６】同様に、Ｎチャンネルプリドライバサブ回
路１６はトランジスタＭ３９−Ｍ４２を含む。トランジ
スタＭ３９、Ｍ４０、Ｍ４１およびＭ４２のチャンネル
長対幅比は、例えば、それぞれ０. ９対４０、２対４
０、１対８０および０. ９対２０である。Ｎチャンネル
プリドライバサブの出力はトランジスタＭ３４のゲート
を制御し、このトランジスタは出力段１４のプルダウン
装置である。それらのドレーンにそれぞれ接続されたト
ランジスタＭ４０およびＭ４１を備えたトランジスタＭ
３９およびＭ４２はプリドライバサブ回路１６の反転利
得段を提供する。トランジスタＭ４０は電流制限トラン
ジスタであり、出力ドライバトランジスタＭ３４のター
ンオン速度を制御する。トランジスタＭ４０を流れる電
流は局部的なミラー段からのものであり、一方この段は
供給電圧ＶCCおよび温度補償電流のミラーである。トラ
ンジスタＭ４１は同様にトランジスタＭ３４のターンオ
フ速度を制御する。トランジスタＭ４１は、トランジス
タＭ３４のターンオフ速度がトランジスタＭ３３のター
ンオン速度よりも僅かに早くなるような大きさにされ
る。これにより、両トランジスタＭ３３およびＭ３４が
時間的にＯＮである時の重なり電流を最小にする傾向が
ある。
路１６はトランジスタＭ３９−Ｍ４２を含む。トランジ
スタＭ３９、Ｍ４０、Ｍ４１およびＭ４２のチャンネル
長対幅比は、例えば、それぞれ０. ９対４０、２対４
０、１対８０および０. ９対２０である。Ｎチャンネル
プリドライバサブの出力はトランジスタＭ３４のゲート
を制御し、このトランジスタは出力段１４のプルダウン
装置である。それらのドレーンにそれぞれ接続されたト
ランジスタＭ４０およびＭ４１を備えたトランジスタＭ
３９およびＭ４２はプリドライバサブ回路１６の反転利
得段を提供する。トランジスタＭ４０は電流制限トラン
ジスタであり、出力ドライバトランジスタＭ３４のター
ンオン速度を制御する。トランジスタＭ４０を流れる電
流は局部的なミラー段からのものであり、一方この段は
供給電圧ＶCCおよび温度補償電流のミラーである。トラ
ンジスタＭ４１は同様にトランジスタＭ３４のターンオ
フ速度を制御する。トランジスタＭ４１は、トランジス
タＭ３４のターンオフ速度がトランジスタＭ３３のター
ンオン速度よりも僅かに早くなるような大きさにされ
る。これにより、両トランジスタＭ３３およびＭ３４が
時間的にＯＮである時の重なり電流を最小にする傾向が
ある。
【００１７】トランジスタＭ４０およびＭ３７のバイア
ス電流は、Ｐチャンネルミラー１７およびＮチャンネル
ミラー１８それぞれから鏡映される。Ｐチャンネルトラ
ンジスタＭ４３およびＭ４４は出力段１４のプルアップ
特性を制御するＰチャンネルミラー段１７を有する。ト
ランジスタＭ４３およびＭ４４のチャンネル長対幅比
は、例えば、それぞれ２対１０および２対６０である。
ＮチャンネルトランジスタＭ４５およびＭ４６は出力段
１４のプルダウン特性を制御するＮチャンネルミラー段
１８を有する。トランジスタＭ４５およびＭ４６のチャ
ンネル長対幅比は、例えば、それぞれ２対６０および２
対１０である。これらのミラー段１７および１８は最適
電流利得用の大きさとされ、そして局部的バッファー機
能を提供し、バイアスレベル全体に渡り制御する。ミラ
ー段１７および１８への入力は、それぞれ端子ＢＩＡＳ
ＮおよびＢＩＡＳＰの２つの供給電圧補償および温度補
償バイアス電流ＩREFPおよびＩREFNであり、それらは全
ての出力バッファーに対してたぶん適用できる。信号Ｅ
ＮおよびＥＮ は、低電力またはスリープモード動作間
にミラー段１７および１８を非動作にする。図３を参照
すると、図はＰチャンネルプリドライバ電流およびＮチ
ャンネルプリドライバ電流が温度の増加により如何に増
加しそして増加する供給電圧ＶCCにより如何に減少する
かを示している。
ス電流は、Ｐチャンネルミラー１７およびＮチャンネル
ミラー１８それぞれから鏡映される。Ｐチャンネルトラ
ンジスタＭ４３およびＭ４４は出力段１４のプルアップ
特性を制御するＰチャンネルミラー段１７を有する。ト
ランジスタＭ４３およびＭ４４のチャンネル長対幅比
は、例えば、それぞれ２対１０および２対６０である。
ＮチャンネルトランジスタＭ４５およびＭ４６は出力段
１４のプルダウン特性を制御するＮチャンネルミラー段
１８を有する。トランジスタＭ４５およびＭ４６のチャ
ンネル長対幅比は、例えば、それぞれ２対６０および２
対１０である。これらのミラー段１７および１８は最適
電流利得用の大きさとされ、そして局部的バッファー機
能を提供し、バイアスレベル全体に渡り制御する。ミラ
ー段１７および１８への入力は、それぞれ端子ＢＩＡＳ
ＮおよびＢＩＡＳＰの２つの供給電圧補償および温度補
償バイアス電流ＩREFPおよびＩREFNであり、それらは全
ての出力バッファーに対してたぶん適用できる。信号Ｅ
ＮおよびＥＮ は、低電力またはスリープモード動作間
にミラー段１７および１８を非動作にする。図３を参照
すると、図はＰチャンネルプリドライバ電流およびＮチ
ャンネルプリドライバ電流が温度の増加により如何に増
加しそして増加する供給電圧ＶCCにより如何に減少する
かを示している。
【００１８】再び図１を参照すると、温度補償はそこに
示された補償段を介して達成される。初期基準電流Ｉ
REF は基準回路によって供給される。初期基準電流Ｉ
REF はトランジスタＭ９−Ｍ１１Ｄから成る第１の補償
段の回路に鏡映される。トランジスタＭ４およびＭ９は
適合するので、類似した電流Ｉ1 が第１の補償段を介し
て加えられる。温度の増加は、飽和した長チャンネルト
ランジスタＭ１１Ａ−Ｍ１１Ｄの『ターンオン』抵抗の
増加を引き起こす。一方、これはまたゲート−ソース電
圧およびトランジスタＭ１１を介する電圧降下［Ｖｇｓ
（Ｍ１０）＋Ｖ（Ｍ１１）］を増加させる。電流Ｉ1 は
トランジスタＭ１２およびＭ１３と抵抗Ｒ２から成る第
２の補償段に鏡映される。第１の補償段の電圧［Ｖｇｓ
（Ｍ１０）＋Ｖ（Ｍ１１）］と同一の電圧［Ｖｇｓ（Ｍ
１３）＋Ｖ（Ｒ２）］を維持するために、この段のＩ2
の電流が増加しなければならない。これら２つの補償段
は再び繰り返されて温度変動に対する十分な補償を達成
する。それ故、温度の増加につれて、出力における鏡映
された基準バイアス電流ＩREFBは増加する。
示された補償段を介して達成される。初期基準電流Ｉ
REF は基準回路によって供給される。初期基準電流Ｉ
REF はトランジスタＭ９−Ｍ１１Ｄから成る第１の補償
段の回路に鏡映される。トランジスタＭ４およびＭ９は
適合するので、類似した電流Ｉ1 が第１の補償段を介し
て加えられる。温度の増加は、飽和した長チャンネルト
ランジスタＭ１１Ａ−Ｍ１１Ｄの『ターンオン』抵抗の
増加を引き起こす。一方、これはまたゲート−ソース電
圧およびトランジスタＭ１１を介する電圧降下［Ｖｇｓ
（Ｍ１０）＋Ｖ（Ｍ１１）］を増加させる。電流Ｉ1 は
トランジスタＭ１２およびＭ１３と抵抗Ｒ２から成る第
２の補償段に鏡映される。第１の補償段の電圧［Ｖｇｓ
（Ｍ１０）＋Ｖ（Ｍ１１）］と同一の電圧［Ｖｇｓ（Ｍ
１３）＋Ｖ（Ｒ２）］を維持するために、この段のＩ2
の電流が増加しなければならない。これら２つの補償段
は再び繰り返されて温度変動に対する十分な補償を達成
する。それ故、温度の増加につれて、出力における鏡映
された基準バイアス電流ＩREFBは増加する。
【００１９】供給電圧ＶCCの変動に対する殆どの補償は
バイアス回路の基準部分からくる。供給電圧ＶCCが増加
すると、初期基準電流ＩREF もまた増加して、オープン
ループ利得を１に維持する。それ故、供給電圧ＶCCが増
加すると、補償回路の第１段への初期基準電流ＩREF も
また増加し、そして飽和した長チャンネルトランジスタ
の『ターンオン』抵抗が減少する。温度補償と同様に、
第２段の電流が［Ｖｇｓ（Ｍ１３）＋Ｖ（Ｒ２）］電圧
を低下させる。供給電圧ＶCCの増加につれ、［Ｖｇｓ
（Ｍ１３）＋Ｖ（Ｒ２）］は減少し、そして鏡映された
電流は減少する。しかしながら、＋／−１５％の供給電
圧ＶCCの変動に対する完全な補償は＋／−１０％の駆動
電流変動に減少する。供給電圧ＶCC変動の総合的な除去
は望ましくはない、というのはＣＭＯＳ出力切り換え時
間が供給電圧ＶCCのパーセンテージとして基準化される
からである。
バイアス回路の基準部分からくる。供給電圧ＶCCが増加
すると、初期基準電流ＩREF もまた増加して、オープン
ループ利得を１に維持する。それ故、供給電圧ＶCCが増
加すると、補償回路の第１段への初期基準電流ＩREF も
また増加し、そして飽和した長チャンネルトランジスタ
の『ターンオン』抵抗が減少する。温度補償と同様に、
第２段の電流が［Ｖｇｓ（Ｍ１３）＋Ｖ（Ｒ２）］電圧
を低下させる。供給電圧ＶCCの増加につれ、［Ｖｇｓ
（Ｍ１３）＋Ｖ（Ｒ２）］は減少し、そして鏡映された
電流は減少する。しかしながら、＋／−１５％の供給電
圧ＶCCの変動に対する完全な補償は＋／−１０％の駆動
電流変動に減少する。供給電圧ＶCC変動の総合的な除去
は望ましくはない、というのはＣＭＯＳ出力切り換え時
間が供給電圧ＶCCのパーセンテージとして基準化される
からである。
【００２０】要約すると、図１に示したバイアス発生回
路ＢＧＣは供給電圧ＶCCおよび温度補償段を有してい
る。バイアス発生回路ＢＧＣの第１および第２のバイア
ス電流出力ＩREFPおよびＩREFNは、それぞれ第１および
第２の出力バッファープリドライバ段１５および１６へ
の入力として使用される。この回路の温度および／また
は供給電圧ＶCCに依存して、出力段１４の切り換え速度
は１）一層早い速度に対してフル電位で振れることが出
来るか、または２）ノイズを抑制する切り換えの間に制
限される。
路ＢＧＣは供給電圧ＶCCおよび温度補償段を有してい
る。バイアス発生回路ＢＧＣの第１および第２のバイア
ス電流出力ＩREFPおよびＩREFNは、それぞれ第１および
第２の出力バッファープリドライバ段１５および１６へ
の入力として使用される。この回路の温度および／また
は供給電圧ＶCCに依存して、出力段１４の切り換え速度
は１）一層早い速度に対してフル電位で振れることが出
来るか、または２）ノイズを抑制する切り換えの間に制
限される。
【００２１】本発明は イ）開始段１０、 ロ）基準段１１、 ハ）２つの供給電圧ＶCCおよび温度補償段１２、および ニ）出力およびトリミング段１３ を有するバイアス発生回路と、 イ）２つの電流制限プリドライバ段１５および１６、 ロ）許可機能を備えた２つの電流ミラー段１７および１
８、および ハ）アンド出力段１４ を有する出力バッファー回路ＯＢＣを特徴とする。
８、および ハ）アンド出力段１４ を有する出力バッファー回路ＯＢＣを特徴とする。
【００２２】本発明が図示の実施例に関連して記載され
たが、この記載は限定的な意味には制限されない。この
記載に基づき、図示実施例の種々の変更および本発明の
他の実施例も、当業者には自明である。付随の特許請求
の範囲はそのような変更または実施例が本発明の範囲内
に入ることを意図したものである。
たが、この記載は限定的な意味には制限されない。この
記載に基づき、図示実施例の種々の変更および本発明の
他の実施例も、当業者には自明である。付随の特許請求
の範囲はそのような変更または実施例が本発明の範囲内
に入ることを意図したものである。
【００２３】以上の説明に関してさらに以下の項を開示
する。 （１）第１及び第２の出力段信号入力を有する出力段、
および前記第１及び第２の出力段入力にそれぞれ結合さ
れた第１及び第２のプリドライバ出力を有し、第１及び
第２のプリドライバ信号入力をそれぞれ有し、そして第
１及び第２のプリドライバ速度制御入力をそれぞれ有す
る第１及び第２のプリドライバ段、を有する補償出力バ
ッファーであって、前記第１及び第２のプリドライバ速
度制御入力それぞれは第１及び第２のバイアス電流にそ
れぞれ結合され、前記第１及び第２のバイアス電流の大
きさは長チャンネルトランジスタの温度により増加す
る、前記の補償出力バッファー。 （２）前記長チャンネルトランジスタを含む補償回路を
さらに有し、前記第１及び第２のバイアス電流が前記補
償回路によって供給された基準バイアス電流から鏡映さ
れる、第１項記載の出力バッファー。 （３）前記長チャンネルトランジスタが前記第１及び第
２のバイアス電流を基準電流から変化させる、第１項記
載の出力バッファー。
する。 （１）第１及び第２の出力段信号入力を有する出力段、
および前記第１及び第２の出力段入力にそれぞれ結合さ
れた第１及び第２のプリドライバ出力を有し、第１及び
第２のプリドライバ信号入力をそれぞれ有し、そして第
１及び第２のプリドライバ速度制御入力をそれぞれ有す
る第１及び第２のプリドライバ段、を有する補償出力バ
ッファーであって、前記第１及び第２のプリドライバ速
度制御入力それぞれは第１及び第２のバイアス電流にそ
れぞれ結合され、前記第１及び第２のバイアス電流の大
きさは長チャンネルトランジスタの温度により増加す
る、前記の補償出力バッファー。 （２）前記長チャンネルトランジスタを含む補償回路を
さらに有し、前記第１及び第２のバイアス電流が前記補
償回路によって供給された基準バイアス電流から鏡映さ
れる、第１項記載の出力バッファー。 （３）前記長チャンネルトランジスタが前記第１及び第
２のバイアス電流を基準電流から変化させる、第１項記
載の出力バッファー。
【００２４】（４）前記長チャンネルトランジスタが前
記第１及び第２のバイアス電流を初期基準電流から変化
させ、そして前記初期基準電流が供給電圧の増加により
増加する、第１項記載の出力バッファー。 （５）前記長チャンネルトランジスタが前記第１及び第
２のバイアス電流を初期基準電流から変化させ、前記初
期基準電流が供給電圧の増加により増加し、そして前記
長チャンネルトランジスタが前記第１及び第２のバイア
ス電流を供給電圧の増加によりその大きさを減少させ
る、第１項記載の出力バッファー。 （６）前記第１及び第２のバイアス電流が少なくとも第
２の出力バッファーのプリドライバ段に鏡映される、第
１項記載の出力バッファー。 （７）前記第１及び第２のバイアス電流が供給電圧感応
である、第１項記載の出力バッファー。 （８）前記第１及び第２のバイアス電流が高温度におい
て前記出力バッファーの速度を減少させる、第１項記載
の出力バッファー。
記第１及び第２のバイアス電流を初期基準電流から変化
させ、そして前記初期基準電流が供給電圧の増加により
増加する、第１項記載の出力バッファー。 （５）前記長チャンネルトランジスタが前記第１及び第
２のバイアス電流を初期基準電流から変化させ、前記初
期基準電流が供給電圧の増加により増加し、そして前記
長チャンネルトランジスタが前記第１及び第２のバイア
ス電流を供給電圧の増加によりその大きさを減少させ
る、第１項記載の出力バッファー。 （６）前記第１及び第２のバイアス電流が少なくとも第
２の出力バッファーのプリドライバ段に鏡映される、第
１項記載の出力バッファー。 （７）前記第１及び第２のバイアス電流が供給電圧感応
である、第１項記載の出力バッファー。 （８）前記第１及び第２のバイアス電流が高温度におい
て前記出力バッファーの速度を減少させる、第１項記載
の出力バッファー。
【００２５】（９）前記長チャンネルトランジスタの４
個のソース−ドレーン通路が直列に接続され、そして各
々の前記４個の長チャンネルトランジスタのゲートが供
給電源に接続された、第１項記載の出力バッファー。 （１０）前記長チャンネルトランジスタの各々が６対１
０の長さ対幅比を有する、第１項記載の出力バッファ
ー。 （１１）前記第１及び第２のバイアス電流が前記長チャ
ンネルトランジスタの２つの掛け算段の温度により増加
する、第１項記載の出力バッファー。
個のソース−ドレーン通路が直列に接続され、そして各
々の前記４個の長チャンネルトランジスタのゲートが供
給電源に接続された、第１項記載の出力バッファー。 （１０）前記長チャンネルトランジスタの各々が６対１
０の長さ対幅比を有する、第１項記載の出力バッファ
ー。 （１１）前記第１及び第２のバイアス電流が前記長チャ
ンネルトランジスタの２つの掛け算段の温度により増加
する、第１項記載の出力バッファー。
【００２６】（１２）集積回路用出力バッファー回路で
あって、前記出力バッファー回路は第１及び第２のバイ
アス入力を有する出力回路、および前記出力回路の前記
第１及び第２のバイアス入力にそれぞれ結合された第１
及び第２のバイアス出力を有するバイアス発生回路、を
有し、前記バイアス発生回路はさらに供給電圧により増
加する初期基準電流を供給する基準回路、および第１及
び第２の出力回路を備えた補償回路であって、前記補償
回路は前記初期基準電流を受け、そして前記初期基準電
流を基準バイアス電流に変換し、前記基準バイアス電流
は前記第１及び第２の出力回路に供給され、前記第１及
び第２の出力回路は前記基準バイアス電流を第１及び第
２のバイアス電流に変換し、前記第１及び第２のバイア
ス電流はそれぞれ前記バイアス発生回路の前記第１及び
第２のバイアス出力に供給される、前記の補償回路を有
し、前記補償回路は長チャンネルトランジスタを含み、
各長チャンネルトランジスタは温度変化に感応する抵抗
を有し、前記長チャンネルトランジスタは温度増加に応
じて前記第１及び第２のバイアス電流を増加させるよう
に、そして前記供給電圧の増加に応じて前記第１及び第
２のバイアス電流を減少させるように接続されている、
前記集積回路用出力バッファー回路。
あって、前記出力バッファー回路は第１及び第２のバイ
アス入力を有する出力回路、および前記出力回路の前記
第１及び第２のバイアス入力にそれぞれ結合された第１
及び第２のバイアス出力を有するバイアス発生回路、を
有し、前記バイアス発生回路はさらに供給電圧により増
加する初期基準電流を供給する基準回路、および第１及
び第２の出力回路を備えた補償回路であって、前記補償
回路は前記初期基準電流を受け、そして前記初期基準電
流を基準バイアス電流に変換し、前記基準バイアス電流
は前記第１及び第２の出力回路に供給され、前記第１及
び第２の出力回路は前記基準バイアス電流を第１及び第
２のバイアス電流に変換し、前記第１及び第２のバイア
ス電流はそれぞれ前記バイアス発生回路の前記第１及び
第２のバイアス出力に供給される、前記の補償回路を有
し、前記補償回路は長チャンネルトランジスタを含み、
各長チャンネルトランジスタは温度変化に感応する抵抗
を有し、前記長チャンネルトランジスタは温度増加に応
じて前記第１及び第２のバイアス電流を増加させるよう
に、そして前記供給電圧の増加に応じて前記第１及び第
２のバイアス電流を減少させるように接続されている、
前記集積回路用出力バッファー回路。
【００２７】（１３）前記長チャンネルトランジスタの
４個のソース−ドレーン通路が直列に接続され、そして
各々の前記４個の長チャンネルトランジスタのゲートが
供給電源に接続された、第１２項記載の出力バッファー
回路。 （１４）前記長チャンネルトランジスタの４個のソース
−ドレーン通路が直列に接続され、そして各々の前記４
個の長チャンネルトランジスタのゲートが供給電源に接
続された、第１２項記載の出力バッファー回路。
４個のソース−ドレーン通路が直列に接続され、そして
各々の前記４個の長チャンネルトランジスタのゲートが
供給電源に接続された、第１２項記載の出力バッファー
回路。 （１４）前記長チャンネルトランジスタの４個のソース
−ドレーン通路が直列に接続され、そして各々の前記４
個の長チャンネルトランジスタのゲートが供給電源に接
続された、第１２項記載の出力バッファー回路。
【００２８】（１５）集積回路用出力バッファー回路で
あって、前記出力バッファー回路は第１及び第２のバイ
アス入力を有する出力回路、および前記出力回路の前記
第１及び第２のバイアス入力にそれぞれ結合された第１
及び第２のバイアス出力を有するバイアス発生回路、を
有し、前記バイアス発生回路はさらに初期基準電流を供
給する基準回路、および第１及び第２の出力回路を備え
た補償回路であって、前記補償回路は前記初期基準電流
を受け、そして前記初期基準電流を基準バイアス電流に
変換し、前記基準バイアス電流は前記第１及び第２の出
力回路に供給され、前記第１及び第２の出力回路は前記
基準バイアス電流を第１及び第２のバイアス電流に変換
し、前記第１及び第２のバイアス電流はそれぞれ前記バ
イアス発生回路の前記第１及び第２のバイアス出力に供
給される、前記の補償回路を有し、前記補償回路は長チ
ャンネルトランジスタを含み、各長チャンネルトランジ
スタは温度変化に感応する抵抗を有し、前記長チャンネ
ルトランジスタは温度増加に応じて前記第１及び第２の
バイアス電流を増加させるように接続されている、前記
集積回路用出力バッファー回路。
あって、前記出力バッファー回路は第１及び第２のバイ
アス入力を有する出力回路、および前記出力回路の前記
第１及び第２のバイアス入力にそれぞれ結合された第１
及び第２のバイアス出力を有するバイアス発生回路、を
有し、前記バイアス発生回路はさらに初期基準電流を供
給する基準回路、および第１及び第２の出力回路を備え
た補償回路であって、前記補償回路は前記初期基準電流
を受け、そして前記初期基準電流を基準バイアス電流に
変換し、前記基準バイアス電流は前記第１及び第２の出
力回路に供給され、前記第１及び第２の出力回路は前記
基準バイアス電流を第１及び第２のバイアス電流に変換
し、前記第１及び第２のバイアス電流はそれぞれ前記バ
イアス発生回路の前記第１及び第２のバイアス出力に供
給される、前記の補償回路を有し、前記補償回路は長チ
ャンネルトランジスタを含み、各長チャンネルトランジ
スタは温度変化に感応する抵抗を有し、前記長チャンネ
ルトランジスタは温度増加に応じて前記第１及び第２の
バイアス電流を増加させるように接続されている、前記
集積回路用出力バッファー回路。
【００２９】（１６）前記長チャンネルトランジスタの
４個のソース−ドレーン通路が直列に接続され、そして
各々の前記４個の長チャンネルトランジスタのゲートが
供給電源に接続された、第１５項記載の出力バッファー
回路。 （１７）前記長チャンネルトランジスタの４個のソース
−ドレーン通路が直列に接続され、そして各々の前記４
個の長チャンネルトランジスタのゲートが供給電源に接
続された、第１５項記載の出力バッファー回路。 （１８）前記初期基準電流が供給電圧により増加する、
第１５項記載の出力バッファー回路。 （１９）前記初期基準電流が供給電圧により増加し、そ
して前記長チャンネルトランジスタが前記供給電圧の増
加に応じて前記第１及び第２のバイアス電流を減少させ
るように接続されている、第１５項記載の出力バッファ
ー回路。
４個のソース−ドレーン通路が直列に接続され、そして
各々の前記４個の長チャンネルトランジスタのゲートが
供給電源に接続された、第１５項記載の出力バッファー
回路。 （１７）前記長チャンネルトランジスタの４個のソース
−ドレーン通路が直列に接続され、そして各々の前記４
個の長チャンネルトランジスタのゲートが供給電源に接
続された、第１５項記載の出力バッファー回路。 （１８）前記初期基準電流が供給電圧により増加する、
第１５項記載の出力バッファー回路。 （１９）前記初期基準電流が供給電圧により増加し、そ
して前記長チャンネルトランジスタが前記供給電圧の増
加に応じて前記第１及び第２のバイアス電流を減少させ
るように接続されている、第１５項記載の出力バッファ
ー回路。
【００３０】（２０）本発明の回路は、最悪ケースノイ
ズ条件中のノイズを抑制する一方、最悪速度条件中に最
大速度で動作するように遷移ノイズの条件が増加すると
き、出力切り換え速度を減少させる電流補償出力バッフ
ァーＯＢＣを含んでいる。出力プリドライバ段１５、１
６のトランジスタＭ３５−Ｍ４２が出力段１４の充電及
び放電速度を制限するように使用される。これらの制限
プリドライバトランジスタＭ３５−Ｍ４２は供給電圧Ｖ
CCおよび温度補償回路ＢＧＣによって制御される。補償
回路ＢＧＣは、温度によって基準電流ＩREF を増加させ
そして供給電圧Ｖ CCの増加により基準電流ＩREF を減少
させるように形成された長チャンネルトランジスタを含
み、補償回路ＢＧＣは出力段１４へのバイアス電流Ｉ
REFNおよびＩ REFPを提供する。
ズ条件中のノイズを抑制する一方、最悪速度条件中に最
大速度で動作するように遷移ノイズの条件が増加すると
き、出力切り換え速度を減少させる電流補償出力バッフ
ァーＯＢＣを含んでいる。出力プリドライバ段１５、１
６のトランジスタＭ３５−Ｍ４２が出力段１４の充電及
び放電速度を制限するように使用される。これらの制限
プリドライバトランジスタＭ３５−Ｍ４２は供給電圧Ｖ
CCおよび温度補償回路ＢＧＣによって制御される。補償
回路ＢＧＣは、温度によって基準電流ＩREF を増加させ
そして供給電圧Ｖ CCの増加により基準電流ＩREF を減少
させるように形成された長チャンネルトランジスタを含
み、補償回路ＢＧＣは出力段１４へのバイアス電流Ｉ
REFNおよびＩ REFPを提供する。
【図１】本発明の供給電圧ＶCCおよび温度補償回路の概
略図。
略図。
【図２】プリドライバおよび出力段を含む、本発明の出
力バッファーの概略回路図。
力バッファーの概略回路図。
【図３】Ｐチャンネルプリドライバ電流およびＮチャン
ネルプリドライバ電流が温度上昇により増加し、そして
供給電圧ＶCCの増加により減少する方法を示すグラフ。
ネルプリドライバ電流が温度上昇により増加し、そして
供給電圧ＶCCの増加により減少する方法を示すグラフ。
１４ アンド出力段 １５、１６ 出力プリドライバ段 ＯＢＣ 電流補償出力バッファー Ｍ３５−Ｍ４２ トランジスタ ＢＧＣ 供給電圧および温度補償回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 スン − ウェイ リン アメリカ合衆国テキサス州ヒューストン, グランド ノールズ ドライブ 8423 (72)発明者 ティム エム．コッフマン アメリカ合衆国テキサス州シュガー ラン ド，サウス イエグア リバー サークル 1511 (72)発明者 デニス アール．ロビンソン アメリカ合衆国テキサス州ニードビル，ト リニティ ドライブ 5908 (72)発明者 ロナルド ジェイ．シィズデク アメリカ合衆国テキサス州シュガー ラン ド，アディソン プレイス 114
Claims (1)
- 【請求項１】 第１及び第２の出力段信号入力を有する
出力段、および前記第１及び第２の出力段入力にそれぞ
れ結合された第１及び第２のプリドライバ出力を有し、
第１及び第２のプリドライバ信号入力をそれぞれ有し、
そして第１及び第２のプリドライバ速度制御入力をそれ
ぞれ有する第１及び第２のプリドライバ段、を有する補
償出力バッファーであって、 前記第１及び第２のプリドライバ速度制御入力それぞれ
は第１及び第２のバイアス電流にそれぞれ結合され、前
記第１及び第２のバイアス電流の大きさは長チャンネル
トランジスタの温度により増加する、前記の補償出力バ
ッファー。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US53126695A | 1995-09-20 | 1995-09-20 | |
| US531266 | 1995-09-20 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09237493A true JPH09237493A (ja) | 1997-09-09 |
Family
ID=24116949
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8250647A Pending JPH09237493A (ja) | 1995-09-20 | 1996-09-20 | 温度及び供給電圧補償出力バッファー |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0765037A3 (ja) |
| JP (1) | JPH09237493A (ja) |
| KR (1) | KR970017655A (ja) |
| TW (1) | TW408337B (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008529358A (ja) * | 2005-01-20 | 2008-07-31 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 反比例するプロセス依存参照電流を使用してスルーレート制御する出力バッファ |
| JP2009111470A (ja) * | 2007-10-26 | 2009-05-21 | Denso Corp | ドライブ回路 |
| JP2017175313A (ja) * | 2016-03-23 | 2017-09-28 | ウィンボンド エレクトロニクス コーポレーション | 出力回路 |
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|---|---|---|---|---|
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| US6437622B1 (en) * | 2001-03-27 | 2002-08-20 | Texas Instruments Incorporated | Temperature compensated slew rate control circuit |
| KR102463921B1 (ko) * | 2016-02-19 | 2022-11-07 | 에스케이하이닉스 주식회사 | 넓은 동작 영역을 갖는 불휘발성 메모리 소자 |
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| KR940003406B1 (ko) * | 1991-06-12 | 1994-04-21 | 삼성전자 주식회사 | 내부 전원전압 발생회로 |
| US5428303A (en) * | 1994-05-20 | 1995-06-27 | National Semiconductor Corporation | Bias generator for low ground bounce output driver |
-
1996
- 1996-09-11 EP EP96114778A patent/EP0765037A3/en not_active Withdrawn
- 1996-09-19 KR KR1019960040832A patent/KR970017655A/ko not_active Application Discontinuation
- 1996-09-20 JP JP8250647A patent/JPH09237493A/ja active Pending
-
1997
- 1997-03-06 TW TW086102693A patent/TW408337B/zh not_active IP Right Cessation
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008529358A (ja) * | 2005-01-20 | 2008-07-31 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 反比例するプロセス依存参照電流を使用してスルーレート制御する出力バッファ |
| JP2009111470A (ja) * | 2007-10-26 | 2009-05-21 | Denso Corp | ドライブ回路 |
| JP2017175313A (ja) * | 2016-03-23 | 2017-09-28 | ウィンボンド エレクトロニクス コーポレーション | 出力回路 |
| US9837131B2 (en) | 2016-03-23 | 2017-12-05 | Winbond Electronics Corp. | Semiconductor device and output circuit thereof |
Also Published As
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|---|---|
| TW408337B (en) | 2000-10-11 |
| EP0765037A3 (en) | 1998-01-14 |
| KR970017655A (ko) | 1997-04-30 |
| EP0765037A2 (en) | 1997-03-26 |
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