JP4447209B2 - 電圧供給回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、電圧供給回路に係り、特に、消費電力を低めるとともに動作速度を向上させることが可能な電圧供給回路に関する。
【０００２】
【従来の技術】
図１は従来の技術に係る電圧供給回路を説明するための回路図である。図１に示すように、電源供給回路は、待機モード(Standby mode)時に待機動作を行うための待機制御信号ＳＴＡに応じて、外部から供給される高電位電源電圧ＶＥＸＴを所定のレベルの高電位待機電源電圧ＶＤＤに調節して内部回路１００へ供給する待機モードバイアス供給部１２０、及び動作モード時に正常動作を行うための動作制御信号ＡＣＴに応じて、外部から供給される高電位電源電圧ＶＥＸＴを待機モード電源電圧ＶSHより低いレベルの動作モード電源電圧ＶAHに調節して内部回路１００へ供給する動作モードバイアス供給部１３０とからなる。
【０００３】
待機モードバイアス供給部１２０は、外部の高電位電源電圧ＶＥＸＴ端子と出力端子である内部回路１００の高電位電源電圧ノードＱ１１との間に接続されたスイッチング手段Ｓ１１、及び待機制御信号ＳＴＡに応じて高電位電源電圧ノードＱ１１の電圧と待機モードの高電位基準電圧ＶrefSHとを比較してスイッチング手段Ｓ１１を制御する比較手段Ａ１１からなる。
【０００４】
動作モードバイアス供給部１３０は、外部の高電位電源電圧ＶＥＸＴ端子と出力端子である内部回路１００の高電位電源電圧ノードＱ１１との間に接続されたスイッチング手段Ｓ１２、及び動作制御信号ＡＣＴに応じて高電位電源電圧ノードＱ１１の電圧と動作モードの高電位基準電圧ＶrefAHとを比較してスイッチング手段Ｓ１２を制御する比較手段Ａ１２からなる。
【０００５】
高電位電源電圧ノードＱ１１と外部の低電位電源電圧端子との間にはキャパシタＣ１１が接続され、リップル現象の発生を抑制する。
【０００６】
このような構成を有する電圧供給回路は、待機モード時には、待機制御信号ＳＴＡに応じて外部の高電位電源電圧ＶＥＸＴを高電位の待機モード電圧ＶSHに調節して高電位電源電圧ノードＱ１１を介して内部回路１００へ印加する。この際、待機モード電源電圧ＶSHは、内部回路１００の第１バックバイアス端子Ｑ１２を介して、トランジスタが形成されたウェル領域にも印加される。
【０００７】
動作モード時には、動作制御信号ＡＣＴに応じて高電位電源電圧ＶＥＸＴを待機モードの高電位電源電圧ＶrefSHより低い高電位の動作モード電源電圧ＶAHに調節して高電位電源電圧ノードＱ１１を介して内部回路１００へ印加する。この際、動作モード電源電圧ＶAHは、内部回路１００の第１バックバイアス端子Ｑ１２を介して、ＰＭＯＳトランジスタが形成されたウェル領域にも印加される。
【０００８】
外部の低電位電源電圧ＶＳＳは、低電位電源電圧ノードＱ１３を介して内部回路１００へ印加され、内部回路１００の第２バックバイアス端子Ｑ１４を介して、ＮＭＯＳトランジスタが形成されたウェル領域にも印加される。
【０００９】
内部回路１００は、多数の入力信号ＩＮ１〜ＩＮｎに応じて多数の出力信号ＯＵＴ１〜ＯＵＴｎを発生させるが、出力信号（ＯＵＴ１のみを図示する）は、ＰＭＯＳトランジスタＰ１１及びＮＭＯＳトランジスタＮ１１からなる出力バッファ１１０を介して安定化された出力信号Ｔｘとして発生される。
【００１０】
出力バッファ１１０も、待機モード時には、高電位電源電圧ノードＱ１１及び第３ノードＱ１３を介して印加される高電位の待機電源電圧ＶSH及び外部の低電位電源電圧ＶＳＳを電源として使用する。この際、待機電源電圧ＶSHは、第１バックバイアスノードＱ１２を介して、ＰＭＯＳトランジスタＰ１１が形成されたウェル領域に印加され、外部の低電位電源電圧ＶＳＳは、第２バックバイアスノードＱ１４を介して、ＮＭＯＳトランジスタＮ１１が形成されたウェル領域に印加される。
【００１１】
また、動作モード時には、高電位電源電圧ノードＱ１１及び第３ノードＱ１３を介して印加される高電位の動作電源電圧ＶAH及び外部の低電位電源電圧ＶＳＳを電源として使用する。この際、動作電源電圧ＶAHは、第１バックバイアスノードＱ１２を介して、ＰＭＯＳトランジスタＰ１１が形成されたウェル領域に印加され、外部の低電位電源電圧ＶＳＳは、第２バックバイアスノードＱ１４を介して、ＮＭＯＳトランジスタＮ１１が形成されたウェル領域に印加される。
【００１２】
前記のように、従来の技術に係る電源供給回路は、外部の高電位電源電圧ＶＥＸＴを高電位の待機電源電圧ＶSHまたは動作電源電圧ＶAHに調節して電源として使用し、外部の低電位電源電圧ＶＳＳはそのまま使用する。
【００１３】
これにより、内部回路１００のスイッチング動作に応じてグランドバウンシング(Ground bouncing)によるノイズが増加するという問題点がある。また、内部回路１００のトランジスタに印加されるバックバイアス電圧が固定されているので、ボディイエフェクト(Body-effect)を用いてしきい値電圧を可変させることができない。
【００１４】
このため、ボディイエフェクトを用いるためには、低いしきい値電圧を有するトランジスタを製造する過程においてドーピング濃度を異にしなければならないが、このためには別途のマスクをさらに必要とするので、工程の段階が増加しかつ生産コストが増加するという問題点が生ずる。
【００１５】
【発明が解決しようとする課題】
したがって、本発明は、かかる問題点を解決するためのもので、その目的は、下降した内部電源電圧だけでなく、上昇した内部接地電圧を外部電源から発生させて内部回路へ供給することにより、回路動作時に信号のスイング幅を小さくして駆動電力(Dynamic power)を減少させ、内部回路が低圧で動作する場合にはトランジスタのバックバイアス(Back Bias)を可変させてしきい値電圧を低めることにより動作速度を補償し、待機時にはしきい値電圧を上昇させてしきい値電圧以下(Subthreshold)の電圧における電流の流量を最小化することにより、待機電力(Static power)も減少させることが可能な電圧供給回路を提供することにある。
【００１６】
【課題を解決するための手段】
上記目的を達成するために、本発明に係る電圧供給回路は、待機モード及び動作モードに区分動作する回路と、前記待機モード及び動作モードに区分動作する回路が待機モードの場合、待機制御信号に応じて外部の高電位電源電圧及び外部の低電位電源電圧をそれぞれ一定の電位に調節して前記回路へ供給する待機モードバイアス供給部と、前記回路が動作モードの場合、動作制御信号に応じて前記外部の高電位電源電圧と前記外部の低電位電源電圧間のレベル幅を減少させて前記回路へ供給する動作モードバイアス供給部と、前記待機制御信号の反転信号及び前記動作制御信号の反転信号に応答して、外部から供給される高電位電源電圧及び前記動作モードバイアス供給部から発生した高電位動作電源電圧のうち、いずれか一つを内部回路のＰＭＯＳトランジスタのバックバイアス端子へ印加する第１バックバイアス印加部と、前記待機制御信号及び前記動作制御信号に応じて、外部から供給される低電位電源電圧及び前記動作モードバイアス供給部から発生した低電位動作電源電圧のうちいずれか一つを内部回路のＮＭＯＳトランジスタのバックバイアス端子へ印加する第２バックバイアス印加部とからなることを特徴とする。
【００１７】
また、電圧供給回路は、動作モード時に内部回路からの出力信号を受信回路の電源電圧レベルにそれぞれ調節して受信回路へ印加するためのレベルシフタをさらに含んでなる。
【００１８】
【発明の実施の形態】
以下、添付図に基づいて本発明の実施例をより詳細に説明する。
【００１９】
図２は本発明に係る電圧供給回路を説明するための回路図である。図２に示すように、本発明に係る電圧供給回路の構成は、待機モード時に高電位電源電圧ノードＱ２１及び低電位電源電圧ノードＱ２３を介して内部回路２００へ高電位及び低電位の待機電源電圧ＶSH及びＶSLをそれぞれ供給する待機モードバイアス供給部２２０と、動作モード時に内部回路２００へ高電位及び低電位の動作電源電圧ＶAH及びＶALをそれぞれ供給する動作モードバイアス供給部２３０とからなる。
【００２０】
待機モードバイアス供給部２２０は、高電位の待機電源電圧ＶSHを発生させて内部回路２００へ供給する高電位バイアス供給部２２１、及び低電位の待機電源電圧ＶSLを発生させて内部回路２００へ供給する低電位バイアス供給部２２２からなる。
【００２１】
高電位バイアス供給部２２１は、外部の高電位電源電圧ＶＥＸＴ端子と出力端子である内部回路２００の高電位電源電圧ノードＱ２１との間に接続されたスイッチング手段Ｓ２１と、待機制御信号ＳＴＡに応じて高電位電源電圧ノードＱ２１の電圧と待機モードの基準高電位電源電圧である高電位基準電圧ＶrefSHとを比較してスイッチング手段Ｓ２１を制御する比較手段Ａ２１とからなる。
【００２２】
低電位バイアス供給部２２２は、外部の低電位電源電圧ＶＳＳ端子と出力端子である内部回路２００の低電位電源電圧ノードＱ２３との間に接続されたスイッチング手段Ｓ２２、及び待機制御信号ＳＴＡに応じて低電位電源電圧ノードＱ２３の電圧と待機モードの基準低電位電源電圧である低電位基準電圧ＶrefSLとを比較してスイッチング手段Ｓ２２を制御する比較手段Ａ２２からなる。
【００２３】
動作モードバイアス供給部２３０は、高電位の動作電源電圧ＶAHを発生させて内部回路２００へ供給する高電位バイアス供給部２３１と、低電位の動作電源電圧ＶALを発生させて内部回路２００へ供給する低電位バイアス供給部２３２とからなる。
【００２４】
高電位バイアス供給部２３１は、外部の高電位電源電圧ＶＥＸＴ端子と出力端子である内部回路２００の高電位電源電圧ノードＱ２１との間に接続されたスイッチング手段Ｓ２３、及び動作制御信号ＡＣＴに応じて高電位電源電圧ノードＱ２１の電圧と動作モードの高電位基準電圧ＶrefAHとを比較してスイッチング手段Ｓ２３を制御する比較手段Ａ２３からなる。この際、動作モードの高電位基準電圧ＶrefAHは待機モードの高電位基準電圧ＶrefSHより低い。
【００２５】
低電位バイアス供給部２３２は、外部の低電位電源電圧ＶＳＳ端子と出力端子である内部回路２００の低電位電源電圧ノードＱ２３との間に接続されたスイッチング手段Ｓ２４、及び動作制御信号ＡＣＴに応じて低電位電源電圧ノードＱ２３の電圧と動作モードの低電位基準電圧ＶrefALとを比較してスイッチング手段Ｓ２４を制御する比較手段Ａ２４からなる。この際、動作モードの低電位基準電圧ＶrefALは待機モードの低電位基準電圧ＶrefSLより高い。
【００２６】
内部回路２００の高電位電源電圧ノードＱ２１及び低電位電源電圧ノードＱ２３には、リップル現象の発生を抑制するために、第１及び第２キャパシタＣ２１及びＣ２２がそれぞれ接続される。一方、高電位電源電圧ノードＱ２１と低電位電源電圧ノードＱ２３との間に第３キャパシタＣ２３を接続して動作モード時に一般モードで動作するようにすることにより、高電位の動作電源電圧ＶAHと低電位の動作電源電圧ＶAL間の電圧差を常に一定に維持して回路の信頼性を向上させる。
【００２７】
このような構成により、高電位の動作電源電圧ＶAHとしては高電位の待機電源電圧ＶSHより低いレベルの電圧を発生し、低電位の動作電源電圧ＶALとしては低電位の待機電源電圧ＶSLより高いレベルの電圧を発生する。従って、動作モードバイアス供給部２３０から発生した高電位の動作電源電圧ＶAHと低電位の動作電源電圧ＶAL間の電圧幅は、待機モードバイアス供給部２２０から発生した高電位の待機電源電圧ＶSHと低電位の待機電源電圧ＶSL間の電圧幅より小さい。
【００２８】
前記の構成からなる電圧供給回路は、反転された待機制御信号ＳＴＡＢ及び反転された動作制御信号ＡＣＴＢに応じて第１バックバイアスノードＱ２２を介して外部の高電位電源電圧ＶＥＸＴまたは高電位の動作電源電圧ＶAHを、選択的に内部回路２００のＰＭＯＳトランジスタが形成されたウェル領域へ印加する第１バックバイアス印加部２４１と、待機制御信号ＳＴＡ及び動作制御信号ＡＣＴに応じて第２バックバイアスノードＱ２４を介して外部の低電位電源電圧ＶＳＳまたは低電位の動作電源電圧ＶALを、選択的に内部回路２００のＮＭＯＳトランジスタが形成されたウェル領域へ印加する第２バックバイアス印加部２４２とからなるバックバイアス印加部をさらに含んでなる。
【００２９】
第１バックバイアス印加部２４１は、ＰＭＯＳトランジスタのウェル領域に接続される第１バックバイアス端子Ｑ２２と外部の高電位電源電圧ＶＥＸＴ端子との間に接続され、反転された待機制御信号ＳＴＡＢに応じて駆動される第５スイッチング手段Ｓ２５と、第１バックバイアス端子Ｑ２２と動作モードバイアス供給部２３０の高電位バイアス供給部２３１との間に接続され、反転された動作制御信号ＡＣＴＢに応じて駆動される第６スイッチング手段Ｓ２６とからなる。
【００３０】
第２バックバイアス印加部２４２は、ＮＭＯＳトランジスタのウェル領域に接続される第２バックバイアス端子Ｑ２４と外部の低電位電源電圧ＶＳＳ端子との間に接続され、待機制御信号ＳＴＡに応じて駆動される第７スイッチング手段Ｓ２７と、第２バックバイアス端子Ｑ２４と動作モードバイアス供給部２３０の低電位バイアス供給部２３２との間に接続され、動作制御信号ＡＣＴに応じて駆動される第８スイッチング手段Ｓ２８とからなる。
【００３１】
図３を参照して、内部回路２００のＰＭＯＳトランジスタ及びＮＭＯＳトランジスタにバックバイアスが印加される状態を説明すると、次の通りである。
【００３２】
図３に示すように、半導体基板４１にトリプルｎウェル４２が形成され、トリプルｎウェル４２の所定の領域にはｐウェル４３ａ及びｎウェル４３ｂが形成される。
【００３３】
ｎウェル４３ｂには、ゲート電極４４とソース／ドレインとしてのｐ型不純物領域４５とからなるＰＭＯＳトランジスタ４５０が形成される。さらに、ｎウェル４３ｂにはｎ型不純物領域４６が形成される。ｎ型不純物領域４６は図２の高電位電源電圧ノードＱ２１に連結され、高電位の待機電源電圧ＶSHまたは高電位の動作電源電圧ＶAHが選択的にｎウェル４３ｂに印加される。ｎウェル４３ｂに印加される電圧に応じてＰＭＯＳトランジスタ４５０のしきい値電圧が変わる。
【００３４】
一方、ｐウェル４３ａにはゲート電極４４とソース／ドレインとしてのｎ型不純物領域４６からなるＮＭＯＳトランジスタ４６０が形成される。さらに、ｐウェル４３ａにはｐ型不純物領域4５が形成される。ｐ型不純物領域４５は図２の低電位電源電圧ノードＱ２３に連結され、低電位の待機電源電圧ＶSLまたは低電位の動作電源電圧ＶALが選択的にｐウェル４３ａに印加される。ｐウェル４３ａに印加される電圧に応じてＮＭＯＳトランジスタ４６０のしきい値電圧が変わる。
【００３５】
以下、前記の構成からなる電圧供給回路の動作を図４を参照して説明する。図４は本発明に係る電圧供給回路の動作波形図である。
【００３６】
まず、待機モード時の電圧供給回路の動作を説明すると、次のとおりである。待機モード時には、待機制御信号ＳＴＡはハイレベルで印加されて待機モードバイアス供給部２２０が動作し、動作制御信号ＡＣＴはローレベルで印加されて動作モードバイアス供給部２３０が動作しない。
【００３７】
待機モードバイアス供給部２２０の高電位バイアス供給部２２１は、待機モードの高電位基準電圧ＶrefSHと内部回路２００の高電位電源電圧ノードＱ２１の電圧とを比較し、スイッチング手段Ｓ２１を制御して高電位の待機電源電圧ＶSHを発生させる。高電位の待機電源電圧ＶSHは高電位電源電圧ノードＱ２１を介して内部回路２００及び出力バッファ２１０へ印加される。
【００３８】
低電位バイアス供給部２２２は、待機モードの低電位基準電圧ＶrefSLと内部回路２００の低電位電源電圧ノードＱ２３の電圧とを比較し、スイッチング手段Ｓ２２を制御して低電位の待機電源電圧ＶSLを発生させる。低電位の待機電源電圧ＶSLは、低電位電源電圧ノードＱ２３を介して内部回路２００及び出力バッファ２１０へ印加される。これにより、内部回路２００及び出力バッファ２１０の高電位電源電圧及び低電位電源電圧レベルの幅は一定の幅Ｌ２１に調節される。
【００３９】
この際、第１バックバイアス印加部２４１の第６スイッチング手段Ｓ２６は、反転された動作制御信号ＳＴＡＢによって動作せず、第５スイッチング手段Ｓ２５は反転された待機制御信号ＳＴＡＢによって動作する。これにより、外部の高電位電源電圧ＶＥＸＴは、第１バックバイアスノードＱ２２を介して、内部回路２００のＰＭＯＳトランジスタが形成されたウェルにバックバイアス電圧として印加されてＰＭＯＳトランジスタのしきい値電圧を上昇させる。
【００４０】
一方、第２バックバイアス印加部２４２の第８スイッチング手段Ｓ２８は動作制御信号ＡＣＴによって動作せず、第７スイッチング手段Ｓ２７は待機制御信号ＳＴＡによって動作する。これにより、外部の低電位電源電圧ＶＳＳは、第２バックバイアスノードＱ２４を介して、内部回路２００のＮＭＯＳトランジスタが形成されたウェルにバックバイアス電圧として印加されてＮＭＯＳトランジスタのしきい値電圧を上昇させる。
【００４１】
第１及び第２バックバイアス印加部２４１及び２４２によって内部回路２００のＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのしきい値電圧が上昇し、待機モード時にしきい値電圧より低い電圧領域における電流の流量を最小化して待機消費電力(Static power)を低めることができる。
【００４２】
次に、動作モード時の電圧供給回路の動作を説明する。動作モード時、待機制御信号ＳＴＡはローレベルで印加されて待機モードバイアス供給部２２０が動作せず、動作制御信号ＡＣＴはハイレベルで印加されて動作モードバイアス供給部２３０が動作する。
【００４３】
動作モードバイアス供給部２３０の高電位バイアス供給部２３１は、動作モードの高電位基準電圧ＶrefAHと内部回路２００の高電位電源電圧ノードＱ２１の電圧とを比較し、スイッチング手段Ｓ２３を制御して高電位の動作電源電圧ＶAHを発生させる。高電位の待機電源電圧ＶAHは高電位電源電圧ノードＱ２１を介して内部回路２００及び出力バッファ２１０へ印加される。
【００４４】
低電位バイアス供給部２３２は、動作モードの低電位基準電圧ＶrefALと内部回路２００の低電位電源電圧ノードＱ２３の電圧とを比較し、スイッチング手段Ｓ２４を制御して低電位の動作電源電圧ＶALを発生させる。低電位の動作電源電圧ＶALは、低電位電源電圧ノードＱ２３を介して内部回路２００及び出力バッファ２１０へ印加される。これにより、内部回路２００及び出力バッファ２１０の高電位電源電圧と低電位電源電圧間のレベル幅は一定の幅Ｌ２２に調節される。
【００４５】
動作モードバイアス供給部２３０によって調節された高電位電源電圧と低電位電源電圧間のレベル幅Ｌ２２は、待機モードバイアス供給部２２０によって調節された高電位電源電圧と低電位電源電圧間のレベル幅Ｌ２１より狭い。従って、内部回路２００のスイッチング手段のスイング幅が減って動作消費電力(Dynamic power)を減少させる。
【００４６】
この際、第１バックバイアス印加部２４１の第６スイッチング手段Ｓ２６は、反転された動作制御信号ＡＣＴＢによって動作し、第５スイッチング手段Ｓ２５は反転された待機制御信号ＳＴＡＢによって動作しない。
【００４７】
動作モードバイアス供給部２３０の高電位バイアス供給部２３１から発生した高電位の動作電源電圧ＶAHは、第６スイッチング手段Ｓ２６のスイッチング動作によって第１バックバイアスノードＱ２２へ伝達され、内部回路２００のＰＭＯＳトランジスタが形成されたウェルにバックバイアス電圧として印加される。これにより、ＰＭＯＳトランジスタのしきい値電圧が低くなる。
【００４８】
一方、第２バックバイアス印加部２４２の第８スイッチング手段Ｓ２８は動作制御信号ＡＣＴによって動作し、第７スイッチング手段Ｓ２７は待機制御信号ＳＴＡによって動作しない。
【００４９】
動作モードバイアス供給部２３０の低電位バイアス供給部２３２から発生した低電位の動作電源電圧ＶALは、第８スイッチング手段Ｓ２８のスイッチング動作によって第２バックバイアスノードＱ２４へ伝達され、内部回路２００のＮＭＯＳトランジスタが形成されたウェルにバックバイアス電圧として印加される。これにより、ＮＭＯＳトランジスタのしきい値電圧が低くなる。
【００５０】
上述したように、第１及び第２バックバイアス印加部２４１及び２４２を用いてＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのしきい値電圧を低めることにより、高電位の動作電源電圧ＶAH及び低電位の動作電源電圧ＶALのレベルが小さい幅で印加されても動作速度を向上させることができる。
【００５１】
結局、動作モードバイアス供給部２３０と、第１及び第２バックバイアス印加部２４１及び２４２を用いることにより、動作消費電力を減少させながら素子の動作速度を向上させることができる。
【００５２】
さらに、待機モードになると、動作モードバイアス供給部２３０は動作せず、待機モードバイアス供給部２２０は動作し、内部回路２００のＰＭＯＳトランジスタ及びＮＭＯＳトランジスタが形成されたウェルには外部の高電位電源電圧ＶＥＸＴ及び低電位電源電圧ＶＳＳがそれぞれ印加されて待機消費電力を最小化する。
【００５３】
このような構成及び動作によって、待機モード時には待機消費電力を最小化し、動作モード時には動作消費電力を減少させながら素子の動作速度を向上させることができる。
【００５４】
一方、動作モード時、内部回路２００から発生した出力信号ＯＵＴ１〜ＯＵＴｎは、動作モードバイアス供給部２３０から発生した高電位の動作電源電圧ＶAHと低電位の動作電源電圧ＶALとの間でスイングし、この信号を受信する受信回路は別のレベルの電圧で動作することができるので、この信号を受信回路の電源電圧レベルに合わせてそれぞれ調節しなければならない。このため、電圧供給回路はレベルシフタをさらに含んでなる。
【００５５】
次に、レベルシフタの構成及び動作を説明する。図５は本発明に係る電圧供給回路のレベルシフタを説明するための回路図である。図５に示すように、レベルシフタの構成は、第１ノードＱ５１と第２ノードＱ５２との間に接続され、クリック信号ＣＬＫに応じて駆動される第１スイッチング手段Ｓ５１と、第３ノードＱ５３と第４ノードＱ５４との間に接続され、クロック信号ＣＬＫに応じて駆動される第２スイッチング手段Ｓ５２と、第４ノードＱ５４と低電位電源電圧端子ＶＳＳ３との間に接続され、内部回路２００の出力信号Ｔｘに応じて駆動される第３スイッチング手段Ｓ５３と、第２ノードＱ５２と低電位電源電圧端子ＶＳＳ３との間に接続され、内部回路２００の反転された出力信号ＴｘＢに応じて駆動される第４スイッチング手段Ｓ５４と、第４ノードＱ５４と低電位電源電圧端子ＶＳＳ３との間に接続され、第２ノードＱ５２の電位に応じて駆動される第５スイッチング手段Ｓ５５と、第２ノードＱ５２と低電位電源電圧端子ＶＳＳ３との間に接続され、第４ノードＱ５４の電位に応じて駆動される第６スイッチング手段Ｓ５６と、第３ノードＱ５３と高電位電源電圧端子ＶＤＤ３との間に接続され、第１ノードＱ５１の電位に応じて駆動される第７スイッチング手段Ｓ５７と、第１ノードＱ５１と高電位電源電圧端子ＶＤＤ３との間に接続され、第３ノードＱ５３の電位に応じて駆動される第８スイッチング手段Ｓ５８とからなる。
【００５６】
また、レベルシフタは、第３ノードＱ５３と高電位電源電圧端子ＶＤＤ３との間に接続され、クロック信号ＣＬＫに応じて駆動される第９スイッチング手段Ｓ５９と、第１ノードＱ５１と高電位電源電圧端子ＶＤＤ３との間に接続され、クロック信号ＣＬＫの電位に応じて駆動される第１０スイッチング手段Ｓ６０と、第１ノードＱ５１と第３ノードＱ５３との間に接続され、クロック信号ＣＬＫに応じて駆動される第１１スイッチング手段Ｓ６１とからなる第１及び第３ノードＱ５１及びＱ５３のプリチャージ手段をさらに含んでなる。
【００５７】
プリチャージ手段Ｓ５９〜Ｓ６１は、クロック信号ＣＬＫに応じて第１及び第３ノードＱ５１及びＱ５３をプリチャージさせて回路の動作速度を向上させる。
【００５８】
出力ノードである第１及び第３ノードＱ５１及びＱ５３の信号Ｒｘ及びＲｘＢは、第１及び第２出力バッファＢ５１及びＢ５２を介して安定された信号として出力される。第１出力バッファＢ５１は、高電位電源電圧端子ＶＤＤ３及び低電位電源電圧端子ＶＳＳ３との間に直列に接続され、第１ノードＱ５１の電圧が印加されるＰＭＯＳトランジスタＰ５１及びＮＭＯＳトランジスタＮ５１からなる。第２出力バッファＢ５２は、高電位電源電圧端子ＶＤＤ３と低電位電源電圧端子ＶＳＳ３との間に直列に接続され、第３ノードＱ５３の電圧が印加されるＰＭＯＳトランジスタＰ５２及びＮＭＯＳトランジスタＮ５２からなる。
【００５９】
前記ＰＭＯＳトランジスタからなるスイッチング手段Ｓ５７〜Ｓ６１、ＰＭＯＳトランジスタＰ５１及びＰ５２が形成されたウェルには、第１バックバイアス電圧ＶＢＰ３が印加され、ＮＭＯＳトランジスタからなるスイッチング手段Ｓ５１〜Ｓ５６、ＮＭＯＳトランジスタＮ５１及びＮ５２が形成されたウェルには、第２バックバイアス電圧ＶＢＮ３が印加される。
【００６０】
次に、前記の構成を有するレベルシフタの動作を説明する。まず、クロック信号ＣＬＫがローレベルで印加されると、第１及び第２スイッチング手段Ｓ５１及びＳ５２は動作せず、第９〜第１１スイッチング手段Ｓ５９〜Ｓ６１は駆動され、第９〜第１１スイッチング手段Ｓ５９〜Ｓ６１のスイッチング動作によって第１及び第３ノードＱ５１及びＱ５３はプリチャージされる。
【００６１】
クロック信号ＣＬＫがハイレベルで印加されると、第９〜第１１スイッチング手段Ｓ５９〜Ｓ６１は動作せず、第１及び第２スイッチング手段Ｓ５１及びＳ５２は動作する。この際、第３及び第４スイッチング手段Ｓ５３及びＳ５４は、図２に示す出力バッファ２１０から発生した信号Ｔｘと反転された信号ＴｘＢに応じていずれか一つのみが駆動される。
【００６２】
例えば、信号Ｔｘがハイレベルで印加される場合、第４スイッチング手段Ｓ５４は動作せず、第３スイッチング手段Ｓ５３は動作し、スイッチング動作によって低電位電源電圧ＶＳＳ３は第４ノードＱ５４に印加される。第４ノードＱ５４に印加された低電位電源電圧ＶＳＳ３は第２スイッチング手段Ｓ５２のスイッチング動作によって第３ノードＱ５３へ印加され、これにより第８スイッチング手段Ｓ５８が駆動されて高電位電源電圧ＶＤＤ３が第１ノードＱ５１へ印加される。出力ノードとしての第１ノードＱ５１に印加された高電位電源電圧ＶＤＤ３は、第１出力バッファＢ５１を介して反転された出力信号ＲｘＢとして発生される。また、第３ノードＱ５３に印加された低電位電源電圧ＶＳＳ３は第２出力バッファＢ５２を介して出力信号Ｒｘとして発生する。
【００６３】
このような動作によって、図２の内部回路２００から発生した出力信号のハイレベルは、受信回路の高電位電源電圧ＶＤＤ３のレベルに調節され、ローレベルは低電位電源電圧ＶＳＳ３のレベルに調節される。
【００６４】
信号Ｔｘがローレベルで印加される場合には、前記の動作と反対に動作する。
【００６５】
【発明の効果】
上述したように、本発明は、待機モード時、トランジスタのしきい値電圧を上昇させてしきい値電圧以下の電圧における電流の流量を最小化し、動作モード時、高電位電源電圧と低電位電源電圧間のレベル幅を減らすと同時に、トランジスタのしきい値電圧を低めて動作速度を向上させることにより、低電力の高速動作素子を低い消費電力で高い動作速度の回路を実現することができるため、ブルートゥース(Bluetooth)またはＩＭＴ−２０００などの移動通信機器に適用することができる。
【００６６】
また、トランジスタのしきい値電圧を調節することができるので、グランドバウンシングを制御することができて動作の安定性が向上し、工程上マスクを追加しなくてもいろいろのレベルのしきい値電圧を有する素子の実現が可能である。
【図面の簡単な説明】
【図１】 従来の技術に係る電圧供給回路を説明するための回路図である。
【図２】 本発明に係る電圧供給回路を説明するための回路図である。
【図３】 トランジスタにバックバイアスが印加される状態を説明するための断面図である。
【図４】 本発明に係る電圧供給回路の動作波形図である。
【図５】 本発明に係る電圧供給回路のレベルシフタを説明するための回路図である。
【符号の説明】
１００、２００ 内部回路
１１０、２１０、Ｂ５１、Ｂ５２ 出力バッファ
１２０、２２０ 動作モードバイアス供給部
１３０、２３０ 待機モードバイアス供給部
２２１、２３１ 高電位バイアス供給部
２２２、２３２ 低電位バイアス供給部
２４１ 第１バックバイアス印加部
２４２ 第２バックバイアス印加部
【発明の属する技術分野】
本発明は、電圧供給回路に係り、特に、消費電力を低めるとともに動作速度を向上させることが可能な電圧供給回路に関する。
【０００２】
【従来の技術】
図１は従来の技術に係る電圧供給回路を説明するための回路図である。図１に示すように、電源供給回路は、待機モード(Standby mode)時に待機動作を行うための待機制御信号ＳＴＡに応じて、外部から供給される高電位電源電圧ＶＥＸＴを所定のレベルの高電位待機電源電圧ＶＤＤに調節して内部回路１００へ供給する待機モードバイアス供給部１２０、及び動作モード時に正常動作を行うための動作制御信号ＡＣＴに応じて、外部から供給される高電位電源電圧ＶＥＸＴを待機モード電源電圧ＶSHより低いレベルの動作モード電源電圧ＶAHに調節して内部回路１００へ供給する動作モードバイアス供給部１３０とからなる。
【０００３】
待機モードバイアス供給部１２０は、外部の高電位電源電圧ＶＥＸＴ端子と出力端子である内部回路１００の高電位電源電圧ノードＱ１１との間に接続されたスイッチング手段Ｓ１１、及び待機制御信号ＳＴＡに応じて高電位電源電圧ノードＱ１１の電圧と待機モードの高電位基準電圧ＶrefSHとを比較してスイッチング手段Ｓ１１を制御する比較手段Ａ１１からなる。
【０００４】
動作モードバイアス供給部１３０は、外部の高電位電源電圧ＶＥＸＴ端子と出力端子である内部回路１００の高電位電源電圧ノードＱ１１との間に接続されたスイッチング手段Ｓ１２、及び動作制御信号ＡＣＴに応じて高電位電源電圧ノードＱ１１の電圧と動作モードの高電位基準電圧ＶrefAHとを比較してスイッチング手段Ｓ１２を制御する比較手段Ａ１２からなる。
【０００５】
高電位電源電圧ノードＱ１１と外部の低電位電源電圧端子との間にはキャパシタＣ１１が接続され、リップル現象の発生を抑制する。
【０００６】
このような構成を有する電圧供給回路は、待機モード時には、待機制御信号ＳＴＡに応じて外部の高電位電源電圧ＶＥＸＴを高電位の待機モード電圧ＶSHに調節して高電位電源電圧ノードＱ１１を介して内部回路１００へ印加する。この際、待機モード電源電圧ＶSHは、内部回路１００の第１バックバイアス端子Ｑ１２を介して、トランジスタが形成されたウェル領域にも印加される。
【０００７】
動作モード時には、動作制御信号ＡＣＴに応じて高電位電源電圧ＶＥＸＴを待機モードの高電位電源電圧ＶrefSHより低い高電位の動作モード電源電圧ＶAHに調節して高電位電源電圧ノードＱ１１を介して内部回路１００へ印加する。この際、動作モード電源電圧ＶAHは、内部回路１００の第１バックバイアス端子Ｑ１２を介して、ＰＭＯＳトランジスタが形成されたウェル領域にも印加される。
【０００８】
外部の低電位電源電圧ＶＳＳは、低電位電源電圧ノードＱ１３を介して内部回路１００へ印加され、内部回路１００の第２バックバイアス端子Ｑ１４を介して、ＮＭＯＳトランジスタが形成されたウェル領域にも印加される。
【０００９】
内部回路１００は、多数の入力信号ＩＮ１〜ＩＮｎに応じて多数の出力信号ＯＵＴ１〜ＯＵＴｎを発生させるが、出力信号（ＯＵＴ１のみを図示する）は、ＰＭＯＳトランジスタＰ１１及びＮＭＯＳトランジスタＮ１１からなる出力バッファ１１０を介して安定化された出力信号Ｔｘとして発生される。
【００１０】
出力バッファ１１０も、待機モード時には、高電位電源電圧ノードＱ１１及び第３ノードＱ１３を介して印加される高電位の待機電源電圧ＶSH及び外部の低電位電源電圧ＶＳＳを電源として使用する。この際、待機電源電圧ＶSHは、第１バックバイアスノードＱ１２を介して、ＰＭＯＳトランジスタＰ１１が形成されたウェル領域に印加され、外部の低電位電源電圧ＶＳＳは、第２バックバイアスノードＱ１４を介して、ＮＭＯＳトランジスタＮ１１が形成されたウェル領域に印加される。
【００１１】
また、動作モード時には、高電位電源電圧ノードＱ１１及び第３ノードＱ１３を介して印加される高電位の動作電源電圧ＶAH及び外部の低電位電源電圧ＶＳＳを電源として使用する。この際、動作電源電圧ＶAHは、第１バックバイアスノードＱ１２を介して、ＰＭＯＳトランジスタＰ１１が形成されたウェル領域に印加され、外部の低電位電源電圧ＶＳＳは、第２バックバイアスノードＱ１４を介して、ＮＭＯＳトランジスタＮ１１が形成されたウェル領域に印加される。
【００１２】
前記のように、従来の技術に係る電源供給回路は、外部の高電位電源電圧ＶＥＸＴを高電位の待機電源電圧ＶSHまたは動作電源電圧ＶAHに調節して電源として使用し、外部の低電位電源電圧ＶＳＳはそのまま使用する。
【００１３】
これにより、内部回路１００のスイッチング動作に応じてグランドバウンシング(Ground bouncing)によるノイズが増加するという問題点がある。また、内部回路１００のトランジスタに印加されるバックバイアス電圧が固定されているので、ボディイエフェクト(Body-effect)を用いてしきい値電圧を可変させることができない。
【００１４】
このため、ボディイエフェクトを用いるためには、低いしきい値電圧を有するトランジスタを製造する過程においてドーピング濃度を異にしなければならないが、このためには別途のマスクをさらに必要とするので、工程の段階が増加しかつ生産コストが増加するという問題点が生ずる。
【００１５】
【発明が解決しようとする課題】
したがって、本発明は、かかる問題点を解決するためのもので、その目的は、下降した内部電源電圧だけでなく、上昇した内部接地電圧を外部電源から発生させて内部回路へ供給することにより、回路動作時に信号のスイング幅を小さくして駆動電力(Dynamic power)を減少させ、内部回路が低圧で動作する場合にはトランジスタのバックバイアス(Back Bias)を可変させてしきい値電圧を低めることにより動作速度を補償し、待機時にはしきい値電圧を上昇させてしきい値電圧以下(Subthreshold)の電圧における電流の流量を最小化することにより、待機電力(Static power)も減少させることが可能な電圧供給回路を提供することにある。
【００１６】
【課題を解決するための手段】
上記目的を達成するために、本発明に係る電圧供給回路は、待機モード及び動作モードに区分動作する回路と、前記待機モード及び動作モードに区分動作する回路が待機モードの場合、待機制御信号に応じて外部の高電位電源電圧及び外部の低電位電源電圧をそれぞれ一定の電位に調節して前記回路へ供給する待機モードバイアス供給部と、前記回路が動作モードの場合、動作制御信号に応じて前記外部の高電位電源電圧と前記外部の低電位電源電圧間のレベル幅を減少させて前記回路へ供給する動作モードバイアス供給部と、前記待機制御信号の反転信号及び前記動作制御信号の反転信号に応答して、外部から供給される高電位電源電圧及び前記動作モードバイアス供給部から発生した高電位動作電源電圧のうち、いずれか一つを内部回路のＰＭＯＳトランジスタのバックバイアス端子へ印加する第１バックバイアス印加部と、前記待機制御信号及び前記動作制御信号に応じて、外部から供給される低電位電源電圧及び前記動作モードバイアス供給部から発生した低電位動作電源電圧のうちいずれか一つを内部回路のＮＭＯＳトランジスタのバックバイアス端子へ印加する第２バックバイアス印加部とからなることを特徴とする。
【００１７】
また、電圧供給回路は、動作モード時に内部回路からの出力信号を受信回路の電源電圧レベルにそれぞれ調節して受信回路へ印加するためのレベルシフタをさらに含んでなる。
【００１８】
【発明の実施の形態】
以下、添付図に基づいて本発明の実施例をより詳細に説明する。
【００１９】
図２は本発明に係る電圧供給回路を説明するための回路図である。図２に示すように、本発明に係る電圧供給回路の構成は、待機モード時に高電位電源電圧ノードＱ２１及び低電位電源電圧ノードＱ２３を介して内部回路２００へ高電位及び低電位の待機電源電圧ＶSH及びＶSLをそれぞれ供給する待機モードバイアス供給部２２０と、動作モード時に内部回路２００へ高電位及び低電位の動作電源電圧ＶAH及びＶALをそれぞれ供給する動作モードバイアス供給部２３０とからなる。
【００２０】
待機モードバイアス供給部２２０は、高電位の待機電源電圧ＶSHを発生させて内部回路２００へ供給する高電位バイアス供給部２２１、及び低電位の待機電源電圧ＶSLを発生させて内部回路２００へ供給する低電位バイアス供給部２２２からなる。
【００２１】
高電位バイアス供給部２２１は、外部の高電位電源電圧ＶＥＸＴ端子と出力端子である内部回路２００の高電位電源電圧ノードＱ２１との間に接続されたスイッチング手段Ｓ２１と、待機制御信号ＳＴＡに応じて高電位電源電圧ノードＱ２１の電圧と待機モードの基準高電位電源電圧である高電位基準電圧ＶrefSHとを比較してスイッチング手段Ｓ２１を制御する比較手段Ａ２１とからなる。
【００２２】
低電位バイアス供給部２２２は、外部の低電位電源電圧ＶＳＳ端子と出力端子である内部回路２００の低電位電源電圧ノードＱ２３との間に接続されたスイッチング手段Ｓ２２、及び待機制御信号ＳＴＡに応じて低電位電源電圧ノードＱ２３の電圧と待機モードの基準低電位電源電圧である低電位基準電圧ＶrefSLとを比較してスイッチング手段Ｓ２２を制御する比較手段Ａ２２からなる。
【００２３】
動作モードバイアス供給部２３０は、高電位の動作電源電圧ＶAHを発生させて内部回路２００へ供給する高電位バイアス供給部２３１と、低電位の動作電源電圧ＶALを発生させて内部回路２００へ供給する低電位バイアス供給部２３２とからなる。
【００２４】
高電位バイアス供給部２３１は、外部の高電位電源電圧ＶＥＸＴ端子と出力端子である内部回路２００の高電位電源電圧ノードＱ２１との間に接続されたスイッチング手段Ｓ２３、及び動作制御信号ＡＣＴに応じて高電位電源電圧ノードＱ２１の電圧と動作モードの高電位基準電圧ＶrefAHとを比較してスイッチング手段Ｓ２３を制御する比較手段Ａ２３からなる。この際、動作モードの高電位基準電圧ＶrefAHは待機モードの高電位基準電圧ＶrefSHより低い。
【００２５】
低電位バイアス供給部２３２は、外部の低電位電源電圧ＶＳＳ端子と出力端子である内部回路２００の低電位電源電圧ノードＱ２３との間に接続されたスイッチング手段Ｓ２４、及び動作制御信号ＡＣＴに応じて低電位電源電圧ノードＱ２３の電圧と動作モードの低電位基準電圧ＶrefALとを比較してスイッチング手段Ｓ２４を制御する比較手段Ａ２４からなる。この際、動作モードの低電位基準電圧ＶrefALは待機モードの低電位基準電圧ＶrefSLより高い。
【００２６】
内部回路２００の高電位電源電圧ノードＱ２１及び低電位電源電圧ノードＱ２３には、リップル現象の発生を抑制するために、第１及び第２キャパシタＣ２１及びＣ２２がそれぞれ接続される。一方、高電位電源電圧ノードＱ２１と低電位電源電圧ノードＱ２３との間に第３キャパシタＣ２３を接続して動作モード時に一般モードで動作するようにすることにより、高電位の動作電源電圧ＶAHと低電位の動作電源電圧ＶAL間の電圧差を常に一定に維持して回路の信頼性を向上させる。
【００２７】
このような構成により、高電位の動作電源電圧ＶAHとしては高電位の待機電源電圧ＶSHより低いレベルの電圧を発生し、低電位の動作電源電圧ＶALとしては低電位の待機電源電圧ＶSLより高いレベルの電圧を発生する。従って、動作モードバイアス供給部２３０から発生した高電位の動作電源電圧ＶAHと低電位の動作電源電圧ＶAL間の電圧幅は、待機モードバイアス供給部２２０から発生した高電位の待機電源電圧ＶSHと低電位の待機電源電圧ＶSL間の電圧幅より小さい。
【００２８】
前記の構成からなる電圧供給回路は、反転された待機制御信号ＳＴＡＢ及び反転された動作制御信号ＡＣＴＢに応じて第１バックバイアスノードＱ２２を介して外部の高電位電源電圧ＶＥＸＴまたは高電位の動作電源電圧ＶAHを、選択的に内部回路２００のＰＭＯＳトランジスタが形成されたウェル領域へ印加する第１バックバイアス印加部２４１と、待機制御信号ＳＴＡ及び動作制御信号ＡＣＴに応じて第２バックバイアスノードＱ２４を介して外部の低電位電源電圧ＶＳＳまたは低電位の動作電源電圧ＶALを、選択的に内部回路２００のＮＭＯＳトランジスタが形成されたウェル領域へ印加する第２バックバイアス印加部２４２とからなるバックバイアス印加部をさらに含んでなる。
【００２９】
第１バックバイアス印加部２４１は、ＰＭＯＳトランジスタのウェル領域に接続される第１バックバイアス端子Ｑ２２と外部の高電位電源電圧ＶＥＸＴ端子との間に接続され、反転された待機制御信号ＳＴＡＢに応じて駆動される第５スイッチング手段Ｓ２５と、第１バックバイアス端子Ｑ２２と動作モードバイアス供給部２３０の高電位バイアス供給部２３１との間に接続され、反転された動作制御信号ＡＣＴＢに応じて駆動される第６スイッチング手段Ｓ２６とからなる。
【００３０】
第２バックバイアス印加部２４２は、ＮＭＯＳトランジスタのウェル領域に接続される第２バックバイアス端子Ｑ２４と外部の低電位電源電圧ＶＳＳ端子との間に接続され、待機制御信号ＳＴＡに応じて駆動される第７スイッチング手段Ｓ２７と、第２バックバイアス端子Ｑ２４と動作モードバイアス供給部２３０の低電位バイアス供給部２３２との間に接続され、動作制御信号ＡＣＴに応じて駆動される第８スイッチング手段Ｓ２８とからなる。
【００３１】
図３を参照して、内部回路２００のＰＭＯＳトランジスタ及びＮＭＯＳトランジスタにバックバイアスが印加される状態を説明すると、次の通りである。
【００３２】
図３に示すように、半導体基板４１にトリプルｎウェル４２が形成され、トリプルｎウェル４２の所定の領域にはｐウェル４３ａ及びｎウェル４３ｂが形成される。
【００３３】
ｎウェル４３ｂには、ゲート電極４４とソース／ドレインとしてのｐ型不純物領域４５とからなるＰＭＯＳトランジスタ４５０が形成される。さらに、ｎウェル４３ｂにはｎ型不純物領域４６が形成される。ｎ型不純物領域４６は図２の高電位電源電圧ノードＱ２１に連結され、高電位の待機電源電圧ＶSHまたは高電位の動作電源電圧ＶAHが選択的にｎウェル４３ｂに印加される。ｎウェル４３ｂに印加される電圧に応じてＰＭＯＳトランジスタ４５０のしきい値電圧が変わる。
【００３４】
一方、ｐウェル４３ａにはゲート電極４４とソース／ドレインとしてのｎ型不純物領域４６からなるＮＭＯＳトランジスタ４６０が形成される。さらに、ｐウェル４３ａにはｐ型不純物領域4５が形成される。ｐ型不純物領域４５は図２の低電位電源電圧ノードＱ２３に連結され、低電位の待機電源電圧ＶSLまたは低電位の動作電源電圧ＶALが選択的にｐウェル４３ａに印加される。ｐウェル４３ａに印加される電圧に応じてＮＭＯＳトランジスタ４６０のしきい値電圧が変わる。
【００３５】
以下、前記の構成からなる電圧供給回路の動作を図４を参照して説明する。図４は本発明に係る電圧供給回路の動作波形図である。
【００３６】
まず、待機モード時の電圧供給回路の動作を説明すると、次のとおりである。待機モード時には、待機制御信号ＳＴＡはハイレベルで印加されて待機モードバイアス供給部２２０が動作し、動作制御信号ＡＣＴはローレベルで印加されて動作モードバイアス供給部２３０が動作しない。
【００３７】
待機モードバイアス供給部２２０の高電位バイアス供給部２２１は、待機モードの高電位基準電圧ＶrefSHと内部回路２００の高電位電源電圧ノードＱ２１の電圧とを比較し、スイッチング手段Ｓ２１を制御して高電位の待機電源電圧ＶSHを発生させる。高電位の待機電源電圧ＶSHは高電位電源電圧ノードＱ２１を介して内部回路２００及び出力バッファ２１０へ印加される。
【００３８】
低電位バイアス供給部２２２は、待機モードの低電位基準電圧ＶrefSLと内部回路２００の低電位電源電圧ノードＱ２３の電圧とを比較し、スイッチング手段Ｓ２２を制御して低電位の待機電源電圧ＶSLを発生させる。低電位の待機電源電圧ＶSLは、低電位電源電圧ノードＱ２３を介して内部回路２００及び出力バッファ２１０へ印加される。これにより、内部回路２００及び出力バッファ２１０の高電位電源電圧及び低電位電源電圧レベルの幅は一定の幅Ｌ２１に調節される。
【００３９】
この際、第１バックバイアス印加部２４１の第６スイッチング手段Ｓ２６は、反転された動作制御信号ＳＴＡＢによって動作せず、第５スイッチング手段Ｓ２５は反転された待機制御信号ＳＴＡＢによって動作する。これにより、外部の高電位電源電圧ＶＥＸＴは、第１バックバイアスノードＱ２２を介して、内部回路２００のＰＭＯＳトランジスタが形成されたウェルにバックバイアス電圧として印加されてＰＭＯＳトランジスタのしきい値電圧を上昇させる。
【００４０】
一方、第２バックバイアス印加部２４２の第８スイッチング手段Ｓ２８は動作制御信号ＡＣＴによって動作せず、第７スイッチング手段Ｓ２７は待機制御信号ＳＴＡによって動作する。これにより、外部の低電位電源電圧ＶＳＳは、第２バックバイアスノードＱ２４を介して、内部回路２００のＮＭＯＳトランジスタが形成されたウェルにバックバイアス電圧として印加されてＮＭＯＳトランジスタのしきい値電圧を上昇させる。
【００４１】
第１及び第２バックバイアス印加部２４１及び２４２によって内部回路２００のＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのしきい値電圧が上昇し、待機モード時にしきい値電圧より低い電圧領域における電流の流量を最小化して待機消費電力(Static power)を低めることができる。
【００４２】
次に、動作モード時の電圧供給回路の動作を説明する。動作モード時、待機制御信号ＳＴＡはローレベルで印加されて待機モードバイアス供給部２２０が動作せず、動作制御信号ＡＣＴはハイレベルで印加されて動作モードバイアス供給部２３０が動作する。
【００４３】
動作モードバイアス供給部２３０の高電位バイアス供給部２３１は、動作モードの高電位基準電圧ＶrefAHと内部回路２００の高電位電源電圧ノードＱ２１の電圧とを比較し、スイッチング手段Ｓ２３を制御して高電位の動作電源電圧ＶAHを発生させる。高電位の待機電源電圧ＶAHは高電位電源電圧ノードＱ２１を介して内部回路２００及び出力バッファ２１０へ印加される。
【００４４】
低電位バイアス供給部２３２は、動作モードの低電位基準電圧ＶrefALと内部回路２００の低電位電源電圧ノードＱ２３の電圧とを比較し、スイッチング手段Ｓ２４を制御して低電位の動作電源電圧ＶALを発生させる。低電位の動作電源電圧ＶALは、低電位電源電圧ノードＱ２３を介して内部回路２００及び出力バッファ２１０へ印加される。これにより、内部回路２００及び出力バッファ２１０の高電位電源電圧と低電位電源電圧間のレベル幅は一定の幅Ｌ２２に調節される。
【００４５】
動作モードバイアス供給部２３０によって調節された高電位電源電圧と低電位電源電圧間のレベル幅Ｌ２２は、待機モードバイアス供給部２２０によって調節された高電位電源電圧と低電位電源電圧間のレベル幅Ｌ２１より狭い。従って、内部回路２００のスイッチング手段のスイング幅が減って動作消費電力(Dynamic power)を減少させる。
【００４６】
この際、第１バックバイアス印加部２４１の第６スイッチング手段Ｓ２６は、反転された動作制御信号ＡＣＴＢによって動作し、第５スイッチング手段Ｓ２５は反転された待機制御信号ＳＴＡＢによって動作しない。
【００４７】
動作モードバイアス供給部２３０の高電位バイアス供給部２３１から発生した高電位の動作電源電圧ＶAHは、第６スイッチング手段Ｓ２６のスイッチング動作によって第１バックバイアスノードＱ２２へ伝達され、内部回路２００のＰＭＯＳトランジスタが形成されたウェルにバックバイアス電圧として印加される。これにより、ＰＭＯＳトランジスタのしきい値電圧が低くなる。
【００４８】
一方、第２バックバイアス印加部２４２の第８スイッチング手段Ｓ２８は動作制御信号ＡＣＴによって動作し、第７スイッチング手段Ｓ２７は待機制御信号ＳＴＡによって動作しない。
【００４９】
動作モードバイアス供給部２３０の低電位バイアス供給部２３２から発生した低電位の動作電源電圧ＶALは、第８スイッチング手段Ｓ２８のスイッチング動作によって第２バックバイアスノードＱ２４へ伝達され、内部回路２００のＮＭＯＳトランジスタが形成されたウェルにバックバイアス電圧として印加される。これにより、ＮＭＯＳトランジスタのしきい値電圧が低くなる。
【００５０】
上述したように、第１及び第２バックバイアス印加部２４１及び２４２を用いてＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのしきい値電圧を低めることにより、高電位の動作電源電圧ＶAH及び低電位の動作電源電圧ＶALのレベルが小さい幅で印加されても動作速度を向上させることができる。
【００５１】
結局、動作モードバイアス供給部２３０と、第１及び第２バックバイアス印加部２４１及び２４２を用いることにより、動作消費電力を減少させながら素子の動作速度を向上させることができる。
【００５２】
さらに、待機モードになると、動作モードバイアス供給部２３０は動作せず、待機モードバイアス供給部２２０は動作し、内部回路２００のＰＭＯＳトランジスタ及びＮＭＯＳトランジスタが形成されたウェルには外部の高電位電源電圧ＶＥＸＴ及び低電位電源電圧ＶＳＳがそれぞれ印加されて待機消費電力を最小化する。
【００５３】
このような構成及び動作によって、待機モード時には待機消費電力を最小化し、動作モード時には動作消費電力を減少させながら素子の動作速度を向上させることができる。
【００５４】
一方、動作モード時、内部回路２００から発生した出力信号ＯＵＴ１〜ＯＵＴｎは、動作モードバイアス供給部２３０から発生した高電位の動作電源電圧ＶAHと低電位の動作電源電圧ＶALとの間でスイングし、この信号を受信する受信回路は別のレベルの電圧で動作することができるので、この信号を受信回路の電源電圧レベルに合わせてそれぞれ調節しなければならない。このため、電圧供給回路はレベルシフタをさらに含んでなる。
【００５５】
次に、レベルシフタの構成及び動作を説明する。図５は本発明に係る電圧供給回路のレベルシフタを説明するための回路図である。図５に示すように、レベルシフタの構成は、第１ノードＱ５１と第２ノードＱ５２との間に接続され、クリック信号ＣＬＫに応じて駆動される第１スイッチング手段Ｓ５１と、第３ノードＱ５３と第４ノードＱ５４との間に接続され、クロック信号ＣＬＫに応じて駆動される第２スイッチング手段Ｓ５２と、第４ノードＱ５４と低電位電源電圧端子ＶＳＳ３との間に接続され、内部回路２００の出力信号Ｔｘに応じて駆動される第３スイッチング手段Ｓ５３と、第２ノードＱ５２と低電位電源電圧端子ＶＳＳ３との間に接続され、内部回路２００の反転された出力信号ＴｘＢに応じて駆動される第４スイッチング手段Ｓ５４と、第４ノードＱ５４と低電位電源電圧端子ＶＳＳ３との間に接続され、第２ノードＱ５２の電位に応じて駆動される第５スイッチング手段Ｓ５５と、第２ノードＱ５２と低電位電源電圧端子ＶＳＳ３との間に接続され、第４ノードＱ５４の電位に応じて駆動される第６スイッチング手段Ｓ５６と、第３ノードＱ５３と高電位電源電圧端子ＶＤＤ３との間に接続され、第１ノードＱ５１の電位に応じて駆動される第７スイッチング手段Ｓ５７と、第１ノードＱ５１と高電位電源電圧端子ＶＤＤ３との間に接続され、第３ノードＱ５３の電位に応じて駆動される第８スイッチング手段Ｓ５８とからなる。
【００５６】
また、レベルシフタは、第３ノードＱ５３と高電位電源電圧端子ＶＤＤ３との間に接続され、クロック信号ＣＬＫに応じて駆動される第９スイッチング手段Ｓ５９と、第１ノードＱ５１と高電位電源電圧端子ＶＤＤ３との間に接続され、クロック信号ＣＬＫの電位に応じて駆動される第１０スイッチング手段Ｓ６０と、第１ノードＱ５１と第３ノードＱ５３との間に接続され、クロック信号ＣＬＫに応じて駆動される第１１スイッチング手段Ｓ６１とからなる第１及び第３ノードＱ５１及びＱ５３のプリチャージ手段をさらに含んでなる。
【００５７】
プリチャージ手段Ｓ５９〜Ｓ６１は、クロック信号ＣＬＫに応じて第１及び第３ノードＱ５１及びＱ５３をプリチャージさせて回路の動作速度を向上させる。
【００５８】
出力ノードである第１及び第３ノードＱ５１及びＱ５３の信号Ｒｘ及びＲｘＢは、第１及び第２出力バッファＢ５１及びＢ５２を介して安定された信号として出力される。第１出力バッファＢ５１は、高電位電源電圧端子ＶＤＤ３及び低電位電源電圧端子ＶＳＳ３との間に直列に接続され、第１ノードＱ５１の電圧が印加されるＰＭＯＳトランジスタＰ５１及びＮＭＯＳトランジスタＮ５１からなる。第２出力バッファＢ５２は、高電位電源電圧端子ＶＤＤ３と低電位電源電圧端子ＶＳＳ３との間に直列に接続され、第３ノードＱ５３の電圧が印加されるＰＭＯＳトランジスタＰ５２及びＮＭＯＳトランジスタＮ５２からなる。
【００５９】
前記ＰＭＯＳトランジスタからなるスイッチング手段Ｓ５７〜Ｓ６１、ＰＭＯＳトランジスタＰ５１及びＰ５２が形成されたウェルには、第１バックバイアス電圧ＶＢＰ３が印加され、ＮＭＯＳトランジスタからなるスイッチング手段Ｓ５１〜Ｓ５６、ＮＭＯＳトランジスタＮ５１及びＮ５２が形成されたウェルには、第２バックバイアス電圧ＶＢＮ３が印加される。
【００６０】
次に、前記の構成を有するレベルシフタの動作を説明する。まず、クロック信号ＣＬＫがローレベルで印加されると、第１及び第２スイッチング手段Ｓ５１及びＳ５２は動作せず、第９〜第１１スイッチング手段Ｓ５９〜Ｓ６１は駆動され、第９〜第１１スイッチング手段Ｓ５９〜Ｓ６１のスイッチング動作によって第１及び第３ノードＱ５１及びＱ５３はプリチャージされる。
【００６１】
クロック信号ＣＬＫがハイレベルで印加されると、第９〜第１１スイッチング手段Ｓ５９〜Ｓ６１は動作せず、第１及び第２スイッチング手段Ｓ５１及びＳ５２は動作する。この際、第３及び第４スイッチング手段Ｓ５３及びＳ５４は、図２に示す出力バッファ２１０から発生した信号Ｔｘと反転された信号ＴｘＢに応じていずれか一つのみが駆動される。
【００６２】
例えば、信号Ｔｘがハイレベルで印加される場合、第４スイッチング手段Ｓ５４は動作せず、第３スイッチング手段Ｓ５３は動作し、スイッチング動作によって低電位電源電圧ＶＳＳ３は第４ノードＱ５４に印加される。第４ノードＱ５４に印加された低電位電源電圧ＶＳＳ３は第２スイッチング手段Ｓ５２のスイッチング動作によって第３ノードＱ５３へ印加され、これにより第８スイッチング手段Ｓ５８が駆動されて高電位電源電圧ＶＤＤ３が第１ノードＱ５１へ印加される。出力ノードとしての第１ノードＱ５１に印加された高電位電源電圧ＶＤＤ３は、第１出力バッファＢ５１を介して反転された出力信号ＲｘＢとして発生される。また、第３ノードＱ５３に印加された低電位電源電圧ＶＳＳ３は第２出力バッファＢ５２を介して出力信号Ｒｘとして発生する。
【００６３】
このような動作によって、図２の内部回路２００から発生した出力信号のハイレベルは、受信回路の高電位電源電圧ＶＤＤ３のレベルに調節され、ローレベルは低電位電源電圧ＶＳＳ３のレベルに調節される。
【００６４】
信号Ｔｘがローレベルで印加される場合には、前記の動作と反対に動作する。
【００６５】
【発明の効果】
上述したように、本発明は、待機モード時、トランジスタのしきい値電圧を上昇させてしきい値電圧以下の電圧における電流の流量を最小化し、動作モード時、高電位電源電圧と低電位電源電圧間のレベル幅を減らすと同時に、トランジスタのしきい値電圧を低めて動作速度を向上させることにより、低電力の高速動作素子を低い消費電力で高い動作速度の回路を実現することができるため、ブルートゥース(Bluetooth)またはＩＭＴ−２０００などの移動通信機器に適用することができる。
【００６６】
また、トランジスタのしきい値電圧を調節することができるので、グランドバウンシングを制御することができて動作の安定性が向上し、工程上マスクを追加しなくてもいろいろのレベルのしきい値電圧を有する素子の実現が可能である。
【図面の簡単な説明】
【図１】 従来の技術に係る電圧供給回路を説明するための回路図である。
【図２】 本発明に係る電圧供給回路を説明するための回路図である。
【図３】 トランジスタにバックバイアスが印加される状態を説明するための断面図である。
【図４】 本発明に係る電圧供給回路の動作波形図である。
【図５】 本発明に係る電圧供給回路のレベルシフタを説明するための回路図である。
【符号の説明】
１００、２００ 内部回路
１１０、２１０、Ｂ５１、Ｂ５２ 出力バッファ
１２０、２２０ 動作モードバイアス供給部
１３０、２３０ 待機モードバイアス供給部
２２１、２３１ 高電位バイアス供給部
２２２、２３２ 低電位バイアス供給部
２４１ 第１バックバイアス印加部
２４２ 第２バックバイアス印加部
Claims (13)
- 待機モード及び動作モードに区分動作する回路と、
前記待機モード及び動作モードに区分動作する回路が待機モードの場合、待機制御信号に応じて外部の高電位電源電圧及び外部の低電位電源電圧をそれぞれ一定の電位に調節して前記回路へ供給する待機モードバイアス供給部と、
前記回路が動作モードの場合、動作制御信号に応じて前記外部の高電位電源電圧と前記外部の低電位電源電圧間のレベル幅を減少させて前記回路へ供給する動作モードバイアス供給部と、
前記待機制御信号の反転信号及び前記動作制御信号の反転信号に応答して、外部から供給される高電位電源電圧及び前記動作モードバイアス供給部から発生した高電位動作電源電圧のうち、いずれか一つを内部回路のＰＭＯＳトランジスタのバックバイアス端子へ印加する第１バックバイアス印加部と、
前記待機制御信号及び前記動作制御信号に応じて、外部から供給される低電位電源電圧及び前記動作モードバイアス供給部から発生した低電位動作電源電圧のうちいずれか一つを内部回路のＮＭＯＳトランジスタのバックバイアス端子へ印加する第２バックバイアス印加部と、
からなることを特徴とする電圧供給回路。 - 前記待機モードバイアス供給部は、外部から供給される前記電圧のうち高電位電源電圧を目標の高電位電源電圧に調節して待機モード時に前記回路へ供給する高電位バイアス供給部と、
外部から供給される前記電圧のうち低電位電源電圧を目標の低電位電源電圧に調節して待機モード時に前記回路へ供給する低電位バイアス供給部とからなることを特徴とする請求項１記載の電圧供給回路。 - 前記高電位バイアス供給部は、外部の高電位電源電圧端子と出力端子との間に接続されたスイッチング手段と、
前記待機制御信号に応じて前記出力端子の電圧と待機モードの基準高電位電源電圧とを比較して前記スイッチング手段を制御する比較手段とからなることを特徴とする請求項２記載の電圧供給回路。 - 前記低電位バイアス供給部は、外部の低電位電源電圧端子と出力端子との間に接続されたスイッチング手段と、
前記待機制御信号に応じて前記出力端子の電圧と待機モードの基準低電位電源電圧とを比較して前記スイッチング手段を制御する比較手段とからなることを特徴とする請求項２記載の電圧供給回路。 - 前記動作モードバイアス供給部は、外部から供給される前記電圧のうち高電位電源電圧を前記待機モードバイアス供給部からの高電位電源電圧より低いレベルに降下させ、動作モード時に前記回路へ供給する高電位バイアス供給部と、
外部から供給される前記電圧のうち低電位電源電圧を前記待機モードバイアス供給部からの低電位電源電圧より高いレベルに上昇させ、動作モード時に前記回路へ供給する低電位バイアス供給部とからなることを特徴とする請求項１記載の電圧供給回路。 - 前記高電位バイアス供給部は、外部の高電位電源電圧端子と出力端子との間に接続されたスイッチング手段と、
前記待機制御信号に応じて前記出力端子の電圧と待機モードの基準高電位電源電圧とを比較して前記スイッチング手段を制御する比較手段とからなることを特徴とする請求項５記載の電圧供給回路。 - 前記低電位バイアス供給部は、外部の低電位電源電圧端子と出力端子との間に接続されたスイッチング手段と、
前記待機制御信号に応じて前記出力端子の電圧と待機モードの基準低電位電源電圧とを比較して前記スイッチング手段を制御する比較手段とからなることを特徴とする請求項５記載の電圧供給回路。 - 前記高電位電源電圧と前記低電位電源電圧の出力端子との間に接続されたキャパシタをさらに含んでなることを特徴とする請求項２または５記載の電圧供給回路。
- 前記第１バックバイアス印加部は、前記ＰＭＯＳトランジスタのバックバイアス端子と外部の高電位電源電圧端子との間に接続され、反転された前記待機制御信号に応じて駆動される第１スイッチング手段と、
前記ＰＭＯＳトランジスタのバックバイアス端子と前記動作モードバイアス供給部の高電位バイアス供給部との間に接続され、反転された前記動作制御信号に応じて駆動される第２スイッチング手段とからなることを特徴とする請求項１記載の電圧供給回路。 - 前記第２バックバイアス印加部は、前記ＮＭＯＳトランジスタのバックバイアス端子と外部の低電位電源電圧端子との間に接続され、前記待機制御信号に応じて駆動される第１スイッチング手段と、
前記ＮＭＯＳトランジスタのバックバイアス端子と前記動作モードバイアス供給部の低電位バイアス供給部との間に接続され、前記動作制御信号に応じて駆動される第２スイッチング手段と、からなることを特徴とする請求項１記載の電圧供給回路。 - 前記動作モード時に前記回路から発生した出力信号を受信回路の電源電圧レベルにそれぞれ調節して前記受信回路へ印加するためのレベルシフタをさらに含んでなることを特徴とする請求項１記載の電圧供給回路。
- 前記レベルシフタは、第１ノードと第２ノードとの間に接続され、クロック信号に応じて駆動される第１スイッチング手段と、
第３ノードと第４ノードとの間に接続され、クロック信号に応じて駆動される第２スイッチング手段と、
前記第４ノードと低電位電源電圧端子との間に接続され、内部回路の出力信号に応じて駆動される第３スイッチング手段と、
前記第２ノードと前記低電位電源電圧端子との間に接続され、前記内部回路の反転された出力信号に応じて駆動される第４スイッチング手段と、
前記第４ノードと前記低電位電源電圧端子との間に接続され、前記第２ノードの電位に応じて駆動される第５スイッチング手段と、
前記第２ノードと前記低電位電源電圧端子との間に接続され、前記第４ノードの電位に応じて駆動される第６スイッチング手段と、
前記第３ノードと高電位電源電圧端子との間に接続され、前記第１ノードの電位に応じて駆動される第７スイッチング手段と、
前記第１ノードと前記高電位電源電圧端子との間に接続され、前記第３ノードの電位に応じて駆動される第８スイッチング手段と、からなることを特徴とする請求項１１記載の電圧供給回路。 - 前記レベルシフタは、前記第３ノードと前記高電位電源電圧端子との間に接続され、前記クロック信号に応じて駆動される第９スイッチング手段と、
前記第１ノードと前記高電位電源電圧端子との間に接続され、前記クロック信号に応じて駆動される第１０スイッチング手段と、
前記第１ノードと第３ノードとの間に接続され、クロック信号に応じて駆動される第１１スイッチング手段からなる第１及び第３ノードのプリチャージ手段をさらに含んでなることを特徴とする請求項１２記載の電圧供給回路。
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