KR20030045461A - 전압 공급 회로 - Google Patents

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Abstract

본 발명에 따른 전압 공급 회로는 소비 전력을 낮춤과 동시에 동작 속도를 향상시킬 수 있는 전압 공급 회로에 관한 것으로, 외부 전원으로부터 강압된 내부 전원 전압 및 상승된 내부 접지 전압을 발생시켜 내부 회로에 공급하므로써 회로 동작시 신호의 스윙폭을 작게하여 구동 전력(Dynamic power)을 감소시키고, 내부 회로가 낮은 전압에서 동작할 경우 트랜지스터의 백 바이어스(Back Bias)를 가변시켜 문턱 전압을 낮추므로써 동작 속도를 향상시키며, 대기 시에는 문턱 전압을 상승시켜 문턱 전압 이하(Subthreshold)의 전압에서 흐르는 전류의 량을 최소화하므로써 대기 전력(Static power)도 감소시킬 수 있는 전압 공급 회로가 개시된다.

Description

전압 공급 회로{Voltage supply circuit}
본 발명은 전압 공급 회로에 관한 것으로, 특히 소비 전력을 낮춤과 동시에 동작 속도를 향상시킬 수 있는 전압 공급 회로에 관한 것이다.
도 1은 종래 기술에 따른 전압 공급 회로를 설명하기 위한 회로도이다.
도 1에 도시된 바와 같이, 전원 공급 회로는 대기 모드(Standby mode) 시 대기동작을 위한 대기 제어 신호(STA)에 따라 외부로부터 공급되는 고전위 전원 전압(VEXT)을 소정 레벨의 고전위 대기 전원 전압(VDD)으로 조절하여 내부 회로(100)에 공급하는 대기모드 바이어스 공급부(120) 및, 동작 모드(Active mode) 시 정상동작을 위한 동작 제어 신호(ACT)에 따라 외부로부터 공급되는 고전위 전원 전압(VEXT)을 대기 모드 전원 전압(VSH)보다 낮은 레벨의 동작 모드 전원 전압(VAH)으로 조절하여 내부 회로(100)로 공급하는 동작모드 바이어스 공급부(130)로 이루어진다.
대기모드 바어이스 공급부(120)는 외부 고전위 전원 전압(VEXT) 단자 및 출력 단자인 내부 회로(100)의 고전위 전원 전압 노드(Q11)간에 접속된 스위칭 수단(S11)과, 대기 제어 신호(STA)에 따라 고전위 전원 전압 노드(Q11)의 전압 및 대기 모드의 고전위 기준 전압(VrefSH)을 비교하여 스위칭 수단(S11)을 제어하는 비교 수단(A11)으로 이루어진다.
동작모드 바어이스 공급부(130)는 외부 고전위 전원 전압(VEXT) 단자 및 출력 단자인 내부 회로(100)의 고전위 전원 전압 노드(Q11)간에 접속된 스위칭 수단(S12)과, 동작 제어 신호(ACT)에 따라 고전위 전원 전압 노드(Q11)의 전압 및 동작 모드의 고전위 기준 전압(VrefAH)을 비교하여 스위칭 수단(S12)을 제어하는 비교 수단(A12)으로 이루어진다.
고전위 전원 전압 노드(Q11)와 외부의 저전위 전원 전압 단자간에는 커패시터(C11)가 접속되어 리플 현상이 발생되는 것을 억제한다.
상기의 구성으로 이루어진 전압 공급 회로는, 대기 모드시 대기 제어 신호(STA)에 따라 외부 고전위 전원 전압(VEXT)을 고전위의 대기모드 전압(VSH)으로 조절하여 고전위 전원 전압 노드(Q11)를 통해 내부 회로(100)로 인가한다. 이때, 대기모드 전원 전압(VSH)은 내부 회로(100)의 제 1 백바이어스 단자(Q12)를 통해 트랜지스터가 형성된 웰 영역에도 인가된다.
동작 모드 시에는 동작 제어 신호(ACT)에 따라 고전위 전원 전압(VEXT)을 대기 모드의 고전위 전원 전압(VrefSH)보다 낮은 고전위의 동작모드 전원 전압(VAH)으로 조절하여 고전위 전원 전압 노드(Q11)를 통해 내부 회로(100)로 인가한다. 이때, 동작모드 전원 전압(VAH)은 내부 회로(100)의 제 1 백바이어스 단자(Q12)를 통해 PMOS 트랜지스터가 형성된 웰 영역에도 인가된다.
외부의 저전위 전원 전압(VSS)은 저전위 전원 전압 노드(Q13)를 통해 내부 회로(100)로 인가되며, 내부 회로(100)의 제 2 백바이어스 단자(Q14)를 통해 NMOS 트랜지스터가 형성된 웰 영역에도 인가된다.
내부 회로(100)는 다수의 입력 신호(IN1 내지 INn)에 따라 다수의 출력 신호(OUT1 내지 OUTn)를 발생시키며, 출력 신호(도면에서는 OUT1만 도시됨)는 PMOS 트랜지스터(P11)와 NMOS 트랜지스터(N11)로 이루어진 출력 버퍼(110)를 통해 안정화된 출력 신호(Tx)로 발생된다.
출력 버퍼(110)도 대기 모드 시에는 고전위 전원 전압 노드(Q11) 및 제 3 노드(Q13)를 통해 인가되는 고전위의 대기 전원 전압(VSH) 및 외부의 저전위 전원 전압(VSS)을 전원으로 사용한다. 이때, 대기 전원 전압(VSH)은 제 1 백바이어스 노드(Q12)를 통해 PMOS 트랜지스터(P11)가 형성된 웰 영역에 인가되며, 외부의 저전위 전원 전압(VSS)은 제 2 백바이어스 노드(Q14)를 통해 NMOS 트랜지스터(N11)가 형성된 웰 영역에 인가된다.
또한, 동작 모드 시에는 고전위 전원 전압 노드(Q11) 및 제 3 노드(Q13)를 통해 인가되는 고전위의 동작 전원 전압(VAH) 및 외부의 저전위 전원 전압(VSS)을 전원으로 사용한다. 이때, 동작 전원 전압(VAH)은 제 1 백바이어스 노드(Q12)를 통해 PMOS 트랜지스터(P11)가 형성된 웰 영역에 인가되며, 외부의 저전위 전원 전압(VSS)은 제 2 백바이어스 노드(Q14)를 통해 NMOS 트랜지스터(N11)가 형성된 웰 영역에 인가된다.
상기와 같이, 종래 기술에 따른 전압 공급 회로는 외부의 고전위 전원 전압(VEXT)을 고전위의 대기 전원 전압(VSH) 또는 동작 전원 전압(VAH)으로 조절하여 전원으로 사용하며, 외부의 저전위 전원 전압(VSS)은 그대로 사용한다.
이로 인하여, 내부 회로(100)의 스위칭 동작에 따라 그라운드 바운싱(Ground bouncing)에 의한 노이즈가 증가하는 문제점이 있다. 또한, 내부 회로(100)의 트랜지스터로 인가되는 백바이어스 전압이 고정되어 있으므로 바디 이펙트(Body-effect)를 이용하여 문턱 전압을 가변시킬 수 없다.
따라서, 바디 이펙트를 이용하기 위해서는 낮은 문턱 전압을 갖는 트랜지스터를 제조하는 과정에서 도핑 농도를 다르게 해주어야하는데, 이를 위해서는 별도의 마스크가 추가적으로 필요하여 공정의 단계가 증가하고, 생산 비용이 증가하는 문제점이 발생된다.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 외부 전원으로부터 강압된 내부 전원 전압뿐만 아니라 상승된 내부 접지 전압을 발생시켜 내부 회로에 공급하므로써 회로 동작시 신호의 스윙폭을 작게하여 구동 전력(Dynamic power)을 감소시키고, 내부 회로가 낮은 전압에서 동작할 경우 트랜지스터의 백 바이어스(Back Bias)를 가변시켜 문턱 전압을 낮추므로써 동작 속도를 보상하며, 대기시에는 문턱 전압을 상승시켜 문턱 전압 이하(Subthreshold)의 전압에서 흐르는 전류의 량을 최소화하므로써 대기 전력(Static power)도 감소시킬 수 있는 전압 공급 회로를 제공하는데 그 목적이 있다.
도 1은 종래 기술에 따른 전압 공급 회로를 설명하기 위한 회로도.
도 2는 본 발명에 따른 전압 공급 회로를 설명하기 위한 회로도.
도 3은 트랜지스터에 백바이어스가 인가되는 상태를 설명하기 위한 단면도.
도 4는 본 발명에 따른 전압 공급 회로의 동작 파형도.
도 5는 본 발명에 따른 전압 공급 회로의 레벨 쉬프터를 설명하기 위한 회로도.
<도면의 주요 부분에 대한 부호의 설명>
100, 200 : 내부 회로110, 210, B51, B52 : 출력 버퍼
120, 220 : 동작모드 바이어스 공급부
130, 230 : 대기모드 바이어스 공급부
221, 231 : 고전위 바이어스 공급부
222, 232 : 저전위 바이어스 공급부
241 : 제 1 백바이어스 인가부242 : 제 2 백바이어스 인가부
본 발명에 따른 전압 공급 회로는 대기 모드 및 동작 모드로 구분 동작하는 회로와, 회로가 대기 모드일 경우 대기 제어 신호에 따라 외부 고전위 전원 전압 및 외부 저전위 전원 전압을 각각 일정 전위로 조절하여 회로로 공급하는 대기 모드 바이어스 공급부 및 회로가 동작 모드일 경우 동작 제어 신호에 따라 외부 고전위 전원 전압 및 외부 저전위 전원 전압 레벨의 폭을 감소시켜 회로로 공급하는 동작 모드 바이어스 공급부로 이루어진 것을 특징으로 한다.
한편, 전원 공급 회로는 반전된 대기 제어 신호 및 반전된 동작 제어 신호에 따라, 외부로부터 공급되는 고전위 전원 전압 및 동작모드 바이어스 공급부에서 발생된 고전위의 동작 전원 전압 중 어느 하나를 내부 회로의 PMOS 트랜지스터의 백바이어스 단자에 인가하는 제 1 백바이어스 인가부와, 대기 제어 신호 및 동작 제어 신호에 따라, 외부로부터 공급되는 저전위 전원 전압 및 동작모드 바이어스 공급부에서 발생된 저전위의 동작 전원 전압 중 어느 하나를 내부 회로의 NMOS 트랜지스터의 백바이어스 단자에 인가하는 제 2 백바이어스 인가부를 더 포함하여 이루어진다.
또한, 전원 공급 회로는 동작 모드시 내부 회로로부터 발생된 출력 신호를 수신 회로의 전원 전압 레벨로 각각 조절하여 수신 회로로 인가하기 위한 레벨 쉬프터를 더 포함하여 이루어진다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다.
도 2는 본 발명에 따른 전압 공급 회로를 설명하기 위한 회로도이다. 도 2를 참조하여 전압 공급 회로의 구성을 살펴보면 다음과 같다.
도 2에 도시한 바와 같이, 본 발명에 따른 전압 공급 회로는 대기 모드 시 고전위 전원 전압 노드(Q21) 및 저전위 전원 전압 노드(Q23)를 통해 내부 회로(200)로 고전위 및 저전위의 대기 전원 전압(VSH및 VSL)을 각각 공급하는 대기모드 바이어스 공급부(220)와, 동작 모드 시 내부 회로(200)로 고전위 및 저전위의 동작 전원 전압(VAH및 VAL)을 각각 공급하는 동작 모드 바이어스 공급부(230)로 이루어진다.
대기모드 바이어스 공급부(220)는 고전위의 대기 전원 전압(VSH)을 발생시켜 내부 회로(200)로 공급하는 고전위 바이어스 공급부(221)와 저전위의 대기 전원 전압(VSL)을 발생시켜 내부 회로(200)로 공급하는 저전위 바이어스 공급부(222)로 이루어진다.
고전위 바이어스 공급부(221)는 외부 고전위 전원 전압(VEXT) 단자 및 출력단자인 내부 회로(200)의 고전위 전원 전압 노드(Q21)간에 접속된 스위칭 수단(S21)과, 대기 제어 신호(STA)에 따라 고전위 전원 전압 노드(Q21)의 전압 및 대기 모드의 고전위 기준 전압(VrefSH)을 비교하여 스위칭 수단(S21)을 제어하는 비교 수단(A21)으로 이루어진다.
저전위 바이어스 공급부(222)는 외부 저전위 전원 전압(VSS) 단자 및 출력 단자인 내부 회로(200)의 저전위 전원 전압 노드(Q23)간에 접속된 스위칭 수단(S22)과, 대기 제어 신호(STA)에 따라 저전위 전원 전압 노드(Q23)의 전압 및 대기 모드의 저전위 기준 전압(VrefSL)을 비교하여 스위칭 수단(S22)을 제어하는 비교 수단(A22)으로 이루어진다.
동작모드 바이어스 공급부(230)는 고전위의 동작 전원 전압(VAH)을 발생시켜 내부 회로(200)로 공급하는 고전위 바이어스 공급부(231)와 저전위의 동작 전원 전압(VAL)을 발생시켜 내부 회로(200)로 공급하는 저전위 바이어스 공급부(232)로 이루어진다.
고전위 바이어스 공급부(231)는 외부 고전위 전원 전압(VEXT) 단자 및 출력 단자인 내부 회로(200)의 고전위 전원 전압 노드(Q21)간에 접속된 스위칭 수단(S23)과, 동작 제어 신호(ACT)에 따라 고전위 전원 전압 노드(Q21)의 전압 및 동작 모드의 고전위 기준 전압(VrefAH)을 비교하여 스위칭 수단(S23)을 제어하는 비교 수단(A23)으로 이루어진다. 이때, 동작 모드의 고전위 기준 전압(VrefAH)은 대기모드의 고전위 기준 전압(VrefSH)보다 낮다.
저전위 바이어스 공급부(232)는 외부 저전위 전원 전압(VSS) 단자 및 출력 단자인 내부 회로(200)의 저전위 전원 전압 노드(Q23)간에 접속된 스위칭 수단(S24)과, 동작 제어 신호(ACT)에 따라 저전위 전원 전압 노드(Q23)의 전압 및 동작모드의 저전위 기준 전압(VrefAL)을 비교하여 스위칭 수단(S24)을 제어하는 비교 수단(A24)으로 이루어진다. 이때, 동작모드의 저전위 기준 전압(VrefAL)은 대기모드의 저전위 기준 전압(VrefSL)보다 높다.
내부 회로(200)의 고전위 전원 전압 노드(Q21) 및 저전위 전원 전압 노드(Q23)에는 리플 현상이 발생되는 것을 억제하기 위하여 제 1 및 제 2 캐패시터(C21 및 C22)가 각각 접속된다. 한편, 고전위 전원 전압 노드(Q21) 및 저전위 전원 전압 노드(Q23)간에는 제 3 캐패시터(C23)를 접속하여 동작 모드시 일반 모드(Common mode)로 동작하게 하므로써, 고전위의 동작 전원 전압(VAH) 및 저전위의 동작 전원 전압(VAL)간의 전압차를 항상 일정하게 유지하여 회로의 신뢰성을 향상시킨다.
상기의 구성에 의해, 고전위의 동작 전원 전압(VAH)은 고전위의 대기 전원 전압(VSH)보다 낮은 레벨의 전압으로 발생되며, 저전위의 동작 전원 전압(VAL)은 저전위의 대기 전원 전압(VSL)보다 높은 레벨의 전압으로 발생된다. 따라서, 동작모드바이어스 공급부(230)에서 발생된 고전위의 동작 전원 전압(VAH) 및 저전위의 동작 전원 전압(VAL)간의 전압 폭은 대기모드 바이어스 공급부(220)에서 발생된 고전위의 대기 전원 전압(VSH) 및 저전위의 대기 전원 전압(VSL)간의 전압 폭보다 작다.
상기의 구성으로 이루어진 전압 공급 회로는 반전된 대기 제어 신호(STAB) 및 반전된 동작 제어 신호(ACTB)에 따라 제 1 백바이어스 노드(Q22)를 통해 외부의 고전위 전원 전압(VEXT) 또는 고전위의 동작 전원 전압(VAH)을 선택적으로 내부 회로(200)의 PMOS 트랜지스터가 형성된 웰 영역에 인가하는 제 1 백바이어스 인가부(241)와, 대기 제어 신호(STA) 및 동작 제어 신호(ACT)에 따라 제 2 백바이어스 노드(Q24)를 통해 외부의 저전위 전원 전압(VSS) 또는 저전위의 동작 전원 전압(VAL)을 선택적으로 내부 회로(200)의 NMOS 트랜지스터가 형성된 웰 영역에 인가하는 제 2 백바이어스 인가부(242)로 이루어진 백바이어스 인가부를 더 포함하여 이루어진다.
제 1 백바이어스 인가부(241)는 PMOS 트랜지스터의 웰 영역에 접속되는 제 1 백바이어스 단자(Q22) 및 외부의 고전위 전원 전압 단자간에 접속되며 반전된 대기 제어 신호(STAB)에 따라 구동되는 제 5 스위칭 수단(S25)과, 제 1 백바어스 단자(Q22) 및 동작모드 바이어스 공급부(230)의 고전위 바이어스 공급부(231)간에 접속되며, 반전된 동작 제어 신호(ACTB)에 따라 구동되는 제 6 스위칭 수단(S26)으로 이루어진다.
제 2 백바이어스 인가부(242)는 NMOS 트랜지스터의 웰 영역에 접속되는 제 2 백바이어스 단자(Q24) 및 외부의 저전위 전원 전압 단자간에 접속되며 대기 제어 신호(STA)에 따라 구동되는 제 7 스위칭 수단(S27)과, 제 2 백바어스 단자(Q24) 및 동작모드 바이어스 공급부(230)의 저전위 바이어스 공급부(232)간에 접속되며, 동작 제어 신호(ACT)에 따라 구동되는 제 8 스위칭 수단(S28)으로 이루어진다.
도 3을 참조하여, 내부 회로의 PMOS 트랜지스터 및 NMOS 트랜지스터에 백바이어스가 인가되는 상태를 설명하면 다음과 같다.
도 3에 도시된 바와 같이, 반도체 기판(41)에 트리플 n웰(41)이 형성되고, 트리플 n웰(41)의 소정 영역에는 p웰(43a) 및 n웰(43b)이 형성된다.
n웰(43b)에는 게이트 전극(45)과 소오스/드레인인 p타입 불순물 영역(45)으로 이루어진 PMOS 트랜지스터(450)가 형성된다. 또한, n웰(43b)에는 n타입 불순물 영역(46)이 형성되고, n타입 불순물 영역(46)은 도 2의 고전위 전원 전압 노드(Q21)와 연결되어 고전위의 대기 전원 전압(VSH)이나 고전위의 동작 전원 전압(VAH)이 선택적으로 n웰(43b)에 인가된다. n웰(43b)로 인가되는 전압에 따라 PMOS 트랜지스터(450)의 문턱 전압이 달라진다.
한편, p웰(43a)에는 게이트 전극(45)과 소오스/드레인인 n타입 불순물 영역(46)으로 이루어진 NMOS 트랜지스터(460)가 형성된다. 또한, p웰(43a)에는 p타입 불순물 영역(45)이 형성되고, p타입 불순물 영역(45)은 도 2의 저전위 전원 전압 노드(Q23)와 연결되어 저전위의 대기 전원 전압(VSL)이나 저전위의 동작 전원 전압(VAL)이 선택적으로 p웰(43b)에 인가된다. p웰(43b)로 인가되는 전압에 따라 NMOS 트랜지스터(460)의 문턱 전압이 달라진다.
이하, 상기의 구성으로 이루어진 전압 공급 회로의 동작을 도 4를 참조하여 설명하기로 한다. 도 4는 본 발명에 따른 전압 공급 회로의 동작 파형도이다.
먼저, 대기 모드 시 전압 공급 회로의 동작을 설명하면 다음과 같다.
대기 모드 시에는 대기 제어 신호(STA)가 하이 레벨로 인가되어 대기모드 바이어스 공급부(220)가 동작하고, 동작 제어 신호(ACT)는 로우 레벨로 인가되어 동작모드 바이어스 공급부(230)는 동작하지 않는다.
대기모드 바이어스 공급부(220)의 고전위 바이어스 공급부(221)는 대기모드의 고전위 기준 전압(VrefSH)과 내부 회로(200)의 고전위 전원 전압 노드(Q21)의 전압을 비교하고 스위칭 수단(S21)을 제어하여 고전위의 대기 전원 전압(VSH)을 발생시킨다. 고전위의 대기 전원 전압(VSH)은 고전위 전원 전압 노드(Q21)를 통해 내부 회로(200) 및 출력 버퍼(210)로 인가된다.
저전위 바이어스 공급부(222)는 대기모드의 저전위 기준 전압(VrefSL)과 내부 회로(200)의 저전위 전원 전압 노드(Q23)의 전압을 비교하고 스위칭 수단(S22)을 제어하여 저전위의 대기 전원 전압(VSL)을 발생시킨다. 저전위의 대기 전원 전압(VSL)은 저전위 전원 전압 노드(Q23)를 통해 내부 회로(200) 및 출력 버퍼(210)로 인가된다. 이로써, 내부 회로(200) 및 출력 버퍼(210)의 고전위 전원 전압 및 저전위 전원 전압 레벨의 폭은 일정 폭(L21)으로 조절된다.
이때, 제 1 백바이어스 인가부(241)의 제 6 스위칭 수단(S26)은 반전된 동작 제어 신호(ACTB)에 의해 동작하지 않고, 제 5 스위칭 수단(S25)이 반전된 대기 제어 신호(STAB)에 의해 동작한다. 이로써, 외부의 고전위 전원 전압(VEXT)은 제 1 백바이어스 노드(Q22)를 통해 내부 회로(200)의 PMOS 트랜지스터가 형성된 웰에 백바이어스 전압으로 인가되어 PMOS 트랜지스터의 문턱 전압을 상승시킨다.
한편, 제 2 백바이어스 인가부(242)의 제 8 스위칭 수단(S28)은 동작 제어 신호(ACT)에 의해 동작하지 않고, 제 7 스위칭 수단(S27)이 대기 제어 신호(STA)에 의해 동작한다. 이로써, 외부의 저전위 전원 전압(VSS)은 제 2 백바이어스 노드(Q24)를 통해 내부 회로(200)의 NMOS 트랜지스터가 형성된 웰에 백바이어스 전압으로 인가되어 NMOS 트랜지스터의 문턱 전압을 상승시킨다.
제 1 및 제 2 백바어스 인가부(241 및 242)에 의해 내부 회로(200)의 PMOS 트랜지스터 및 NMOS 트랜지스터의 문턱 전압이 상승되어, 대기 모드 시 문턱 전압보다 낮은 전압 영역에서 흐르는 전류의 량을 최소화하여 대기 소비 전력(Static power)을 낮출 수 있다.
동작 모드 시 전압 공급 회로의 동작을 설명하면 다음과 같다.
동작 모드 시 대기 제어 신호(STA)는 로우 레벨로 인가되어 대기모드 바이어스 공급부(220)가 동작하지 않고, 동작 제어 신호(ACT)는 하이 레벨로 인가되어 동작모드 바이어스 공급부(230)가 동작한다.
동작모드 바이어스 공급부(230)의 고전위 바이어스 공급부(231)는 동작모드의 고전위 기준 전압(VrefAH)과 내부 회로(200)의 고전위 전원 전압 노드(Q21)의 전압을 비교하고 스위칭 수단(S23)을 제어하여 고전위의 동작 전원 전압(VAH)을 발생시킨다. 고전위의 대기 전원 전압(VAH)은 고전위 전원 전압 노드(Q21)를 통해 내부 회로(200) 및 출력 버퍼(210)로 인가된다.
저전위 바이어스 공급부(232)는 동작모드의 저전위 기준 전압(VrefAL)과 내부 회로(200)의 저전위 전원 전압 노드(Q23)의 전압을 비교하고 스위칭 수단(S24)을 제어하여 저전위의 동작 전원 전압(VAL)을 발생시킨다. 저전위의 동작 전원 전압(VAL)은 저전위 전원 전압 노드(Q23)를 통해 내부 회로(200) 및 출력 버퍼(210)로 인가된다. 이로써, 내부 회로(200) 및 출력 버퍼(210)의 고전위 전원 전압 및 저전위 전원 전압 레벨의 폭은 일정 폭(L22)으로 조절된다.
동작모드 바이어스 공급부(230)에 의해 조절된 고전위 전원 전압 및 저전위 전원 전압 레벨의 폭(L22)은 대기모드 바이어스 공급부(220)에 의해 조절된 고전위 전원 전압 및 저전위 전원 전압 레벨의 폭(L21)보다 좁다. 따라서, 내부 회로(200)의 스위칭 수단의 스윙폭이 줄어들어 동작 소비 전력(Dinamic power)을 감소시킨다.
이때, 제 1 백바이어스 인가부(241)의 제 6 스위칭 수단(S26)은 반전된 동작 제어 신호(ACTB)에 의해 동작하고, 제 5 스위칭 수단(S25)은 반전된 대기 제어 신호(STAB)에 의해 동작하지 않는다.
동작모드 바이어스 공급부(230)의 고전위 바이어스 공급부(231)에서 발생된 고전위의 동작 전원 전압(VAH)은 제 6 스위칭 수단(S26)의 스위칭 동작에 의하여 제 1 백바이어스 노드(Q22)로 전달되어 내부 회로(200)의 PMOS 트랜지스터가 형성된 웰에 백바이어스 전압으로 인가된다. 이로써, PMOS 트랜지스터의 문턱 전압이 낮아진다.
한편, 제 2 백바이어스 인가부(242)의 제 8 스위칭 수단(S28)이 동작 제어 신호(ACT)에 의해 동작하고, 제 7 스위칭 수단(S27)은 대기 제어 신호(STA)에 의해 동작하지 않는다.
동작모드 바이어스 공급부(230)의 저전위 바이어스 공급부(232)에서 발생된 저전위의 동작 전원 전압(VAL)은 제 8 스위칭 수단(S28)의 스위칭 동작에 의하여 제 2 백바이어스 노드(Q22)로 전달되어 내부 회로(200)의 NMOS 트랜지스터가 형성된 웰에 백바이어스 전압으로 인가된다. 이로써, NMOS 트랜지스터의 문턱 전압이 낮아진다.
상기와 같이, 제 1 및 제 2 백바이어스 인가부(241 및 242)를 이용하여 PMOS 트랜지스터 및 NMOS 트랜지스터의 문턱 전압을 낮추므로써, 고전위의 동작 전원 전압(VAH) 및 저전위 동작 전원 전압(VAL)의 레벨이 작은 폭으로 인가되어도 동작 속도를 향상시킬 수 있다.
결국, 동작모드 바이어스 공급부(230)와, 제 1 및 제 2 백바이어스인가부(241 및 242)를 이용하므로써, 동작 소비 전력(Dinamic power)을 감소시키면서 소자의 동작 속도를 향상시킬 수 있다.
다시, 대기 모드가 되면, 동작모드 바이어스 공급부(230)는 동작하지 않고, 대기모드 바이어스 공급부(220)가 동작하며, 내부 회로(200)의 PMOS 트랜지스터 및 NMOS 트랜지스터가 형성된 웰에는 외부의 고전위 전원 전압(VEXT) 및 저전위 전원 전압(VSS)이 각각 인가되어 대기 소비 전력을 최소화한다.
상기의 구성 및 동작에 의해, 대기 모드시에는 대기 소비 전력을 최소화하고, 동작 모드시에는 동작 소비 전력을 감소시키면서 소자의 동작 속도를 향상시킬 수 있다.
한편, 동작 모드시 내부 회로(200)로부터 발생된 출력 신호(OUT1 내지 OUTn)는 동작모드 바이어스 발생부(230)에서 발생된 고전위의 동작 전원 전압(VAH) 및 저전위의 동작 전원 전압(VAL) 사이에서 스윙하며, 이 신호를 수신하는 수신 회로는 다른 레벨의 전압에서 동작할 수 있으므로, 이 신호를 수신 회로의 전원 전압 레벨에 맞게 각각 조절하여야 한다. 이를 위하여, 전압 공급 회로는 레벨 쉬프터를 더 포함하여 이루어진다.
이하, 레벨 쉬프터의 구성 및 동작을 설명하기로 한다.
도 5는 본 발명에 따른 전압 공급 회로의 레벨 쉬프터를 설명하기 위한 회로도이다.
먼저, 레벨 쉬트터의 구성을 설명하면 다음과 같다.
도 5에 도시한 바와 같이, 레벨 쉬프터는 제 1 노드(Q51) 및 제 2 노드(Q52)간에 접속되며 클럭 신호(CLK)에 따라 구동되는 제 1 스위칭 수단(S51)과, 제 3 노드(Q53) 및 제 4 노드(Q54)간에 접속되며 클럭 신호(CLK)에 따라 구동되는 제 2 스위칭 수단(S52)과, 제 4 노드(Q54) 및 저전위 전원 전압 단자(Nss)간에 접속되며 내부 회로의 출력 신호(Tx)에 따라 구동되는 제 3 스위칭 수단(S53)과, 제 2 노드(Q52) 및 저전위 전원 전압 단자(Nss)간에 접속되며 내부 회로의 반전된 출력 신호(TxB)에 따라 구동되는 제 4 스위칭 수단(S54)과, 제 4 노드(Q54) 및 저전위 전원 전압 단자(Nss)간에 접속되며 제 2 노드(Q52)의 전위에 따라 구동되는 제 5 스위칭 수단(S55)과, 제 2 노드(Q52) 및 저전위 전원 전압 단자(Nss)간에 접속되며 제 4 노드(Q54)의 전위에 따라 구동되는 제 6 스위칭 수단(S56)과, 제 3 노드(Q53) 및 고전위 전원 전압 단자(Ndd)간에 접속되며 제 1 노드(Q51)의 전위에 따라 구동되는 제 7 스위칭 수단(S57)과, 제 1 노드(Q51) 및 고전위 전원 전압 단자(Ndd)간에 접속되며 제 3 노드(Q53)의 전위에 따라 구동되는 제 8 스위칭 수단(S58)으로 이루어진다.
또한, 레벨 쉬프터는 제 3 노드(Q53) 및 고전위 전원 전압 단자(Ndd)간에 접속되며 클럭 신호(CLK)에 따라 구동되는 제 9 스위칭 수단(S59)과, 제 1 노드(Q51) 및 고전위 전원 전압 단자(Ndd)간에 접속되며 클럭 신호(CLK)의 전위에 따라 구동되는 제 10 스위칭 수단(S60)과, 제 1 및 제 3 노드(Q51 및 Q53)간에 접속되며 클럭 신호(CLK)에 따라 구동되는 제 11 스위칭 수단(S61)으로 이루어진 제 1 및 제 3노드(Q51 및 Q53)의 프리차지 수단을 더 포함하여 이루어진다.
프리차지 수단(S59 내지 S61)은 클럭 신호에 따라 제 1 및 제 3 노드(Q51 및 Q53)를 프리차지시켜 회로의 동작 속도를 향상시킨다.
출력 노드인 제 1 및 제 3 노드(Q51 및 Q53)의 신호(Rx 및 RxB)는 제 1 및 제 2 출력 버퍼(B51 및 B52)를 통해 안정된 신호로 출력된다. 제 1 출력 버퍼(B51)는 고전위 전원 전압 단자(Ndd) 및 저전위 전원 전압 단자(Nss) 간에 직렬로 접속되며, 제 1 노드(Q51)의 전압이 인가되는 PMOS 트랜지스터(P51) 및 NMOS 트랜지스터(N51)로 이루어진다. 제 2 출력 버퍼(B52)는 고전위 전원 전압 단자(Ndd) 및 저전위 전원 전압 단자(Nss) 간에 직렬로 접속되며, 제 3 노드(Q53)의 전압이 인가되는 PMOS 트랜지스터(P52) 및 NMOS 트랜지스터(N52)로 이루어진다.
상기의 구성 중 PMOS 트랜지스터로 이루어진 스위칭 수단(S57 내지 S61, P51 및 P52)이 형성된 웰에는 제 1 백바이어스 전압(VBP3)이 인가되고, NMOS 트랜지스터로 이루어진 스위칭 수단(S51 내지 S56, N51 및 N52)이 형성된 웰에는 제 2 백바이어스 전압(VBN3)이 인가된다.
이하, 상기의 구성으로 이루어진 레벨 쉬프터의 동작을 설명하면 다음과 같다.
먼저, 클럭 신호(CLK)가 로우 레벨로 인가되면, 제 1 및 제 2 스위칭 수단(S51 및 S52)은 동작하지 않고, 제 9 내지 제 11 스위칭 수단(S59 내지 S61)이 구동되며, 제 9 내지 제 11 스위칭 수단(S59 내지 S61)의 스위칭 동작에 의해 제 1 및 제 3 노드(Q51 및 Q53)가 프리차지 된다.
클럭 신호(CLK)가 하이 레벨로 인가되면, 제 9 내지 제 11 스위칭 수단(S59 내지 S61)은 동작하지 않고, 제 1 및 제 2 스위칭 수단(S51 및 S52)이 동작한다. 이때, 제 3 및 제 4 스위칭 수단(S53 및 S54)은 2의 출력 버퍼(210)에서 발생된 신호(Tx)와 반전된 신호(TxB)에 따라 어느 하나만이 구동된다.
예를 들어, 신호(Tx)가 하이 레벨로 인가될 경우 제 4 스위칭 수단(S54)은 동작하지 않고, 제 3 스위칭 수단(S53)이 동작하며, 스위칭 동작에 의해 저전위 전원 전압(VSS3)이 제 4 노드(Q54)로 인가된다. 제 4 노드(Q54)로 인가된 저전위 전원 전압(VSS3)은 제 2 스위칭 수단(S52)의 스위칭 동작에 의해 제 3 노드(Q53)로 인가되고, 이로 인해 제 8 스위칭 수단(S58)이 구동되어 고전위 전원 전압(VDD3)이 제 1 노드(Q51)로 인가된다. 출력 노드인 제 1 노드(Q51)로 인가된 고전위 전원 전압(VDD3)은 제 1 출력 버퍼(B51)를 통해 반전된 출력 신호(RxB)로 발생된다. 또한, 제 3 노드(Q53)로 인가된 저전위 전원 전압(VSS3)은 제 2 출력 버퍼(B52)를 통해 출력 신호(Rx)로 발생된다.
상기의 동작에 의해, 도 2의 내부 회로(200)에서 발생된 출력 신호의 하이 레벨은 수신 회로의 고전위 전원 전압(VDD3)이 레벨로 조절되며, 로우 레벨은 저전위 전원 전압(VSS3)의 레벨로 조절된다.
신호(Tx)가 로우 레벨로 인가될 경우에는 상기의 동작과 반대로 동작한다.
상술한 바와 같이, 본 발명은 대기 모드 시 트랜지스터의 문턱 전압을 상승시켜 문턱 전압 이하의 전압에서 흐르는 전류의 량을 최소화하고, 동작 모드 시 고전위 전원 전압 및 저전위 전원 전압 레벨의 폭을 줄임과 동시에 트랜지스터의 문턱 전압을 낮추어 동작 속도를 향상시키므로써 저전력의 고속 동작 소자를 낮은 소비 전력으로 높은 동작 속도의 회로를 구현할 수 있어 블루 투스(Bluetooth)나 IMT-2000 등의 이동(Mobile) 통신 기기에 적용할 수 있다.
또한, 트랜지스터의 문턱 전압을 조절할 수 있으므로 그라운드 바운싱을 제어할 수 있어 동작의 안정성이 향상되며, 공정상 마스크를 추가하지 않고도 여러 레벨의 문턱 전압(Multi level)을 가지는 소자의 구현이 가능하다.

Claims (14)

  1. 대기 모드 및 동작 모드로 구분 동작하는 회로와,
    상기 회로가 대기 모드일 경우 대기 제어 신호에 따라 외부 고전위 전원 전압 및 외부 저전위 전원 전압을 각각 일정 전위로 조절하여 상기 회로로 공급하는 대기 모드 바이어스 공급부 및
    상기 회로가 동작 모드일 경우 동작 제어 신호에 따라 상기 외부 고전위 전원 전압 및 상기 외부 저전위 전원 전압 레벨의 폭을 감소시켜 상기 회로로 공급하는 동작 모드 바이어스 공급부로 이루어진 것을 특징으로 하는 전압 공급 회로.
  2. 제 1 항에 있어서,
    상기 대기 모드 바이어스 공급부는 외부로부터 공급되는 상기 전압 중 고전위 전원 전압을 목표 고전위 전원 전압으로 조절하여 대기 모드 시 상기 회로로 공급하는 고전위 바이어스 공급부 및,
    외부로부터 공급되는 상기 전압 중 저전위 전원 전압을 목표 저전위 전원 전압으로 조절하여 대기 모드 시 상기 회로로 공급하는 저전위 바이어스 공급부로 이루어진 것을 특징으로 하는 전압 공급 회로.
  3. 제 2 항에 있어서,
    상기 고전위 바어이스 공급부는 외부 고전위 전원 전압 단자 및 출력 단자간에 접속된 스위칭 수단 및,
    상기 대기 제어 신호에 따라 상기 출력 단자의 전압 및 대기 모드의 기준 고전위 전원 전압을 비교하여 상기 스위칭 수단을 제어하는 비교 수단으로 이루어진 것을 특징으로 하는 전압 공급 회로.
  4. 제 2 항에 있어서,
    상기 저전위 바어이스 공급부는 외부 저전위 전원 전압 단자 및 출력 단자간에 접속된 스위칭 수단 및,
    상기 대기 제어 신호에 따라 상기 출력 단자의 전압 및 대기 모드의 기준 저전위 전원 전압을 비교하여 상기 스위칭 수단을 제어하는 비교 수단으로 이루어진 것을 특징으로 하는 전압 공급 회로.
  5. 제 1 항에 있어서,
    상기 동작 모드 바이어스 공급부는 외부로부터 공급되는 상기 전압 중 고전위 전원 전압을 상기 대기 모드 바이어스 공급부에서 발생된 고전위 전원 전압보다 낮은 레벨로 강하시켜 동작 모드 시 상기 회로로 공급하는 고전위 전원 공급부 및,
    외부로부터 공급되는 상기 전압 중 저전위 전원 전압을 상기 대기 모드 바이어스 공급부에서 발생된 저전위 전원 전압보다 높은 레벨로 상승시켜 동작 모드 시 상기 회로로 공급하는 저전위 전원 공급부로 이루어진 것을 특징으로 하는 전압 공급 회로.
  6. 제 5 항에 있어서,
    상기 고전위 바어이스 공급부는 외부 고전위 전원 전압 단자 및 출력 단자간에 접속된 스위칭 수단 및,
    상기 동작 제어 신호에 따라 상기 출력 단자의 전압 및 동작 모드의 기준 고전위 전원 전압을 비교하여 상기 스위칭 수단을 제어하는 비교 수단으로 이루어진 것을 특징으로 하는 전압 공급 회로.
  7. 제 5 항에 있어서,
    상기 저전위 바어이스 공급부는 외부 저전위 전원 전압 단자 및 출력 단자간에 접속된 스위칭 수단 및,
    상기 동작 제어 신호에 따라 상기 출력 단자의 전압 및 동작 모드의 기준 저전위 전원 전압을 비교하여 상기 스위칭 수단을 제어하는 비교 수단으로 이루어진 것을 특징으로 하는 전압 공급 회로.
  8. 제 2 항 또는 제 5 항에 있어서,
    상기 고전위 전원 전압 발생부 및 상기 저전위 발생부의 출력 단자간에 접속된 캐패시터를 더 포함하여 이루어진 것을 특징으로 하는 전압 공급 회로.
  9. 제 1 항에 있어서,
    반전된 상기 대기 제어 신호 및 반전된 상기 동작 제어 신호에 따라, 외부로부터 공급되는 고전위 전원 전압 및 상기 동작 모드 바이어스 공급부에서 발생된 고전위 동작 전원 전압 중 어느 하나를 내부 회로의 PMOS 트랜지스터의 백바이어스 단자에 인가하는 제 1 백바이어스 인가부 및,
    상기 대기 제어 신호 및 상기 동작 제어 신호에 따라, 외부로부터 공급되는 저전위 전원 전압 및 상기 동작 모드 바이어스 공급부에서 발생된 저전위 동작 전원 전압 중 어느 하나를 내부 회로의 NMOS 트랜지스터의 백바이어스 단자에 인가하는 제 2 백바이어스 인가부를 더 포함하여 이루어진 것을 특징으로 하는 전압 공급 회로.
  10. 제 9 항에 있어서,
    상기 제 1 백바이어스 인가부는 상기 PMOS 트랜지스터의 백바이어스 단자 및 외부의 고전위 전원 전압 단자간에 접속되며, 반전된 상기 대기 제어 신호에 따라 구동되는 제 1 스위칭 수단 및,
    상기 PMOS 트랜지스터의 백바어스 단자 및 상기 동작모드 바이어스 공급부의 고전위 바이어스 공급부간에 접속되며, 반전된 상기 동작 제어 신호에 따라 구동되는 제 2 스위칭 수단으로 이루어진 것을 특징으로 하는 전압 공급 회로.
  11. 제 9 항에 있어서,
    상기 제 2 백바이어스 인가부는 상기 NMOS 트랜지스터의 백바이어스 단자 및 외부의 저전위 전원 전압 단자간에 접속되며, 상기 대기 제어 신호에 따라 구동되는 제 1 스위칭 수단 및,
    상기 NMOS 트랜지스터의 백바어스 단자 및 상기 동작모드 바이어스 공급부의 저전위 바이어스 공급부간에 접속되며, 상기 동작 제어 신호에 따라 구동되는 제 2 스위칭 수단으로 이루어진 것을 특징으로 하는 전압 공급 회로.
  12. 제 1 항에 있어서,
    상기 동작 모드시 상기 내부 회로로부터 발생된 출력 신호를 수신 회로의 전원 전압 레벨로 각각 조절하여 상기 수신 회로로 인가하기 위한 레벨 쉬프터를 더포함하여 이루어진 것을 특징으로 하는 전압 공급 회로.
  13. 제 12 항에 있어서,
    상기 레벨 쉬프터는 제 1 노드 및 제 2 노드간에 접속되며, 클럭 신호에 따라 구동되는 제 1 스위칭 수단과,
    제 3 노드 및 제 4 노드간에 접속되며, 클럭 신호에 따라 구동되는 제 2 스위칭 수단과,
    상기 제 4 노드 및 상기 레벨 쉬프터의 저전위 전원 전압 단자간에 접속되며, 상기 내부 회로의 출력 신호에 따라 구동되는 제 3 스위칭 수단과,
    상기 제 2 노드 및 상기 레벨 쉬프터의 저전위 전원 전압 단자간에 접속되며, 상기 내부 회로의 반전된 출력 신호에 따라 구동되는 제 4 스위칭 수단과,
    상기 제 4 노드 및 상기 레벨 쉬프터의 저전위 전원 전압 단자간에 접속되며, 상기 제 2 노드의 전위에 따라 구동되는 제 5 스위칭 수단과,
    상기 제 2 노드 및 상기 레벨 쉬프터의 저전위 전원 전압 단자간에 접속되며, 상기 제 4 노드의 전위에 따라 구동되는 제 6 스위칭 수단과,
    상기 제 3 노드 및 상기 레벨 쉬프터의 고전위 전원 전압 단자간에 접속되며, 상기 제 1 노드의 전위에 따라 구동되는 제 7 스위칭 수단 및,
    상기 제 1 노드 및 상기 레벨 쉬프터의 고전위 전원 전압 단자간에 접속되며, 상기 제 3 노드의 전위에 따라 구동되는 제 8 스위칭 수단으로 이루어진 것을특징으로 하는 전압 공급 회로.
  14. 제 13 항에 있어서,
    상기 레벨 쉬프터는 상기 제 3 노드 및 상기 레벨 쉬프터의 고전위 전원 전압 단자간에 접속되며, 상기 클럭 신호에 따라 구동되는 제 9 스위칭 수단과,
    상기 제 1 노드 및 상기 레벨 쉬프터의 고전위 전원 전압 단자간에 접속되며, 상기 클럭 신호에 따라 구동되는 제 10 스위칭 수단 및,
    상기 제 1 및 제 3 노드간에 접속되며 클럭 신호에 따라 구동되는 제 11 스위칭 수단으로 이루어진 제 1 및 제 3 노드의 프리챠지 수단을 더 포함하여 이루어진 것을 특징으로 하는 전압 공급 회로.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170031707A (ko) * 2014-07-08 2017-03-21 차오로직스, 아이엔씨. 보안 로직 애플리케이션을 위한 연속적으로 충전되는 격리된 공급장치 네트워크

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003168735A (ja) * 2001-11-30 2003-06-13 Hitachi Ltd 半導体集積回路装置
FI118306B (fi) * 2001-12-07 2007-09-28 Sandvik Tamrock Oy Menetelmä ja laitteisto kallionporauslaitteen toiminnan ohjaamiseksi
JP3681063B2 (ja) * 2002-10-04 2005-08-10 松下電器産業株式会社 バイアス電位発生回路
JP2005102086A (ja) * 2003-09-26 2005-04-14 Renesas Technology Corp 半導体装置およびレベル変換回路
US7372764B2 (en) * 2004-08-11 2008-05-13 Stmicroelectronics Pvt. Ltd. Logic device with reduced leakage current
JP4587746B2 (ja) * 2004-08-30 2010-11-24 富士通セミコンダクター株式会社 半導体装置
US20060077002A1 (en) * 2004-10-08 2006-04-13 White Richard T Apparatus and methods for saving power and reducing noise in integrated circuits
TWI290717B (en) * 2004-11-08 2007-12-01 Zmos Technology Inc High speed and low power SRAM macro architecture and method
US7215147B1 (en) * 2004-12-10 2007-05-08 National Semiconductor Corporation System and method for providing power managed CML transmitters for use with main and auxiliary power sources
JP2006172264A (ja) * 2004-12-17 2006-06-29 Matsushita Electric Ind Co Ltd 半導体集積回路装置および信号処理システム
US7348793B2 (en) * 2006-01-19 2008-03-25 International Business Machines Corporation Method and apparatus for detection and prevention of bulk CMOS latchup
KR100746616B1 (ko) 2006-03-27 2007-08-08 주식회사 하이닉스반도체 스윙폭조절회로 및 이를 이용한 고전압 펌핑회로
TWI318344B (en) * 2006-05-10 2009-12-11 Realtek Semiconductor Corp Substrate biasing apparatus
US7385435B2 (en) * 2006-06-29 2008-06-10 Intel Corporation Programmable power gating circuit
GB0707582D0 (en) * 2007-04-19 2007-05-30 Melexis Nv Standby modes for integrated circuit devices
JP4971970B2 (ja) * 2007-12-27 2012-07-11 ルネサスエレクトロニクス株式会社 降圧回路及び半導体装置並びに降圧回路制御方法
US7812662B2 (en) * 2008-10-07 2010-10-12 Via Technologies, Inc. System and method for adjusting supply voltage levels to reduce sub-threshold leakage
US8710916B2 (en) * 2011-02-03 2014-04-29 Freescale Semiconductor, Inc. Electronic circuit having shared leakage current reduction circuits
US8890602B2 (en) * 2013-01-16 2014-11-18 Freescale Semiconductor, Inc. Well-biasing circuit for integrated circuit
US10812138B2 (en) 2018-08-20 2020-10-20 Rambus Inc. Pseudo-differential signaling for modified single-ended interface
US20240210972A1 (en) * 2022-12-21 2024-06-27 Sigmastar Technology Ltd. Digital circuitry and power supply method

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0164814B1 (ko) * 1995-01-23 1999-02-01 김광호 반도체 메모리장치의 전압 구동회로
TW400650B (en) * 1996-11-26 2000-08-01 Hitachi Ltd Semiconductor integrated circuit device
KR100269643B1 (ko) * 1997-11-27 2000-10-16 김영환 전력소비 억제회로
JP3324646B2 (ja) * 1999-07-01 2002-09-17 日本電気株式会社 回路装置、その動作方法
JP2001230664A (ja) * 2000-02-15 2001-08-24 Mitsubishi Electric Corp 半導体集積回路
JP2001339045A (ja) * 2000-05-25 2001-12-07 Hitachi Ltd 半導体集積回路装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170031707A (ko) * 2014-07-08 2017-03-21 차오로직스, 아이엔씨. 보안 로직 애플리케이션을 위한 연속적으로 충전되는 격리된 공급장치 네트워크

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