JPH1198003A - 入力バッファ回路 - Google Patents
入力バッファ回路Info
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- JPH1198003A JPH1198003A JP10207339A JP20733998A JPH1198003A JP H1198003 A JPH1198003 A JP H1198003A JP 10207339 A JP10207339 A JP 10207339A JP 20733998 A JP20733998 A JP 20733998A JP H1198003 A JPH1198003 A JP H1198003A
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- din
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018507—Interface arrangements
- H03K19/018521—Interface arrangements of complementary type, e.g. CMOS
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- Computing Systems (AREA)
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Abstract
(57)【要約】
【課題】 ＴＴＬロジック信号をＣＭＯＳロジック信号
に正確に変換して出力しうる高速動作に適した入力バッ
ファ回路を提供すること。 【解決手段】 電源電圧（Ｖｃｃ）と接地電圧（Ｖｓ
ｓ）との間にプルアップ用のＰＭＯＳトランジスタ１０
１とプルダウン用のＮＭＯＳトランジスタ１０２とが共
通連結され、ＴＴＬ入力信号（Ｄｉｎ）を反転して出力
するインバータ部１０と、入力信号（Ｄｉｎ）がゲート
に、接地電圧（Ｖｓｓ）がソースに印加されるＮＭＯＳ
トランジスタ４０１と、トランジスタ４０１の出力とイ
ンバータ部１０の出力とがゲートに共通印加され、電源
電圧（Ｖｃｃ）がソースに印加されるＰＭＯＳトランジ
スタ４０２と、該トランジスタ４０２とトランジスタ１
０１とがドレインに共通連結され、内部電源電圧（Ｖｉ
ｎｔ）がゲートに印加して、ＴＴＬ入力信号（Ｄｉｎ）
によりパス機能を行うＮＭＯＳトランジスタ４０３と、
を備えたＰＭＯＳ調節部２０と、から構成される。
に正確に変換して出力しうる高速動作に適した入力バッ
ファ回路を提供すること。 【解決手段】 電源電圧（Ｖｃｃ）と接地電圧（Ｖｓ
ｓ）との間にプルアップ用のＰＭＯＳトランジスタ１０
１とプルダウン用のＮＭＯＳトランジスタ１０２とが共
通連結され、ＴＴＬ入力信号（Ｄｉｎ）を反転して出力
するインバータ部１０と、入力信号（Ｄｉｎ）がゲート
に、接地電圧（Ｖｓｓ）がソースに印加されるＮＭＯＳ
トランジスタ４０１と、トランジスタ４０１の出力とイ
ンバータ部１０の出力とがゲートに共通印加され、電源
電圧（Ｖｃｃ）がソースに印加されるＰＭＯＳトランジ
スタ４０２と、該トランジスタ４０２とトランジスタ１
０１とがドレインに共通連結され、内部電源電圧（Ｖｉ
ｎｔ）がゲートに印加して、ＴＴＬ入力信号（Ｄｉｎ）
によりパス機能を行うＮＭＯＳトランジスタ４０３と、
を備えたＰＭＯＳ調節部２０と、から構成される。
Description
【０００１】
【発明の属する技術分野】本発明は、入力バッファ回路
に係るもので、詳しくは、半導体集積回路におけるＴＴ
Ｌ（Transistor Transistor Logic）電圧レベルの入力
をＣＭＯＳ（Complementary Metal Oxide Semi-Conduct
or）電圧レベルに正確に変換して出力し得る入力バッフ
ァ回路に関するものである。
に係るもので、詳しくは、半導体集積回路におけるＴＴ
Ｌ（Transistor Transistor Logic）電圧レベルの入力
をＣＭＯＳ（Complementary Metal Oxide Semi-Conduct
or）電圧レベルに正確に変換して出力し得る入力バッフ
ァ回路に関するものである。
【０００２】
【従来の技術】一般に、高速通信、及びシステム等を相
互交換するため、多くのシステムにＴＴＬインタフェー
スを用いているが、最近の半導体集積回路においては、
ＣＭＯＳに適したＴＴＬ−ＴＯ−ＣＭＯＳインタフェー
スが広く用いられている。
互交換するため、多くのシステムにＴＴＬインタフェー
スを用いているが、最近の半導体集積回路においては、
ＣＭＯＳに適したＴＴＬ−ＴＯ−ＣＭＯＳインタフェー
スが広く用いられている。
【０００３】従って、ＣＭＯＳ集積回路にはＴＴＬ電圧
レベルの入力をＣＭＯＳ電圧レベルに変換させる入力バ
ッファ回路が必要となり、特に、半導体メモリ回路にお
いてはアドレス、データ、及び制御信号等を処理するた
め、ＴＴＬロジック信号をＣＭＯＳロジック信号に変換
させる複数の入力バッファ回路を適用して、高速化を図
っている。
レベルの入力をＣＭＯＳ電圧レベルに変換させる入力バ
ッファ回路が必要となり、特に、半導体メモリ回路にお
いてはアドレス、データ、及び制御信号等を処理するた
め、ＴＴＬロジック信号をＣＭＯＳロジック信号に変換
させる複数の入力バッファ回路を適用して、高速化を図
っている。
【０００４】そして、従来の半導体メモリの入力バッフ
ァ回路の第１例においては、図３に示したように、電源
電圧（Ｖｃｃ）と接地電圧（Ｖｓｓ）間にプルアップ用
のＰＭＯＳトランジスタ１０１とプルダウン用のＮＭＯ
Ｓトランジスタ１０２とのドレインが共通連結して形成
され、外部から印加するＴＴＬ入力信号（Ｄｉｎ）を反
転させて出力するインバータ部１０と、該インバータ部
１０の出力信号を反転させて入力バッファ回路の出力信
号（Ｄｏｕｔ）として出力するインバータ１０３と、か
ら構成されていた。
ァ回路の第１例においては、図３に示したように、電源
電圧（Ｖｃｃ）と接地電圧（Ｖｓｓ）間にプルアップ用
のＰＭＯＳトランジスタ１０１とプルダウン用のＮＭＯ
Ｓトランジスタ１０２とのドレインが共通連結して形成
され、外部から印加するＴＴＬ入力信号（Ｄｉｎ）を反
転させて出力するインバータ部１０と、該インバータ部
１０の出力信号を反転させて入力バッファ回路の出力信
号（Ｄｏｕｔ）として出力するインバータ１０３と、か
ら構成されていた。
【０００５】以下、このように構成された従来の半導体
メモリの入力バッファ回路の第１例の動作を説明する。
メモリの入力バッファ回路の第１例の動作を説明する。
【０００６】先ず、外部からローレベルのＴＴＬ入力信
号（Ｄｉｎ）がインバータ部１０に印加すると、プルア
ップ用のＰＭＯＳトランジスタ１０１がターンオンさ
れ、プルダウン用のＮＭＯＳトランジスタ１０２はター
ンオフされて、上記インバータ部１０の出力はハイレベ
ルになり、上記入力バッファ回路の出力信号（Ｄｏｕ
ｔ）はローレベルになる。
号（Ｄｉｎ）がインバータ部１０に印加すると、プルア
ップ用のＰＭＯＳトランジスタ１０１がターンオンさ
れ、プルダウン用のＮＭＯＳトランジスタ１０２はター
ンオフされて、上記インバータ部１０の出力はハイレベ
ルになり、上記入力バッファ回路の出力信号（Ｄｏｕ
ｔ）はローレベルになる。
【０００７】反対に、外部からハイレベルのＴＴＬ入力
信号（Ｄｉｎ）がインバータ部１０に印加されると、該
インバータ部１０のプルアップ用のトランジスタ１０１
がターンオフされ、プルダウン用のＮＭＯＳトランジス
タ１０２はターンオンされて、上記インバータ部１０の
出力はローレベルになり、入力バッファ回路の出力信号
（Ｄｏｕｔ）はハイレベルになるが、このとき、上記プ
ルダウン用のＮＭＯＳトランジスタ１０２だけではなく
上記プルアップ用のＰＭＯＳトランジスタ１０１も一緒
にターンオンされるため、電源電圧（Ｖｃｃ）から接地
へ流れる静的電流（static current）が発生して静的電
力（static power）が消耗され、上記インバータ部１０
の出力電圧レベルは完全なローレベルまでに至らない
（例えば、約１Ｖ程度に維持される）。
信号（Ｄｉｎ）がインバータ部１０に印加されると、該
インバータ部１０のプルアップ用のトランジスタ１０１
がターンオフされ、プルダウン用のＮＭＯＳトランジス
タ１０２はターンオンされて、上記インバータ部１０の
出力はローレベルになり、入力バッファ回路の出力信号
（Ｄｏｕｔ）はハイレベルになるが、このとき、上記プ
ルダウン用のＮＭＯＳトランジスタ１０２だけではなく
上記プルアップ用のＰＭＯＳトランジスタ１０１も一緒
にターンオンされるため、電源電圧（Ｖｃｃ）から接地
へ流れる静的電流（static current）が発生して静的電
力（static power）が消耗され、上記インバータ部１０
の出力電圧レベルは完全なローレベルまでに至らない
（例えば、約１Ｖ程度に維持される）。
【０００８】そこで、このようなことを防止するため、
上記プルアップ用のＰＭＯＳトランジスタ１０１、及び
プルダウン用のＮＭＯＳトランジスタ１０２の大きさを
適切に調節して設計するとき、負荷の大きいキャパシタ
ンスを有する内部回路を安定的に駆動させないためイン
バータ１０３を出力端に連結しているが、該インバータ
１０３は負荷の大きさに従い１段以上を追加して構成す
ることもあって、それらインバータ１０３により入力信
号（Ｄｉｎ）に対するゲートの遅延が誘発されるという
短所があった。
上記プルアップ用のＰＭＯＳトランジスタ１０１、及び
プルダウン用のＮＭＯＳトランジスタ１０２の大きさを
適切に調節して設計するとき、負荷の大きいキャパシタ
ンスを有する内部回路を安定的に駆動させないためイン
バータ１０３を出力端に連結しているが、該インバータ
１０３は負荷の大きさに従い１段以上を追加して構成す
ることもあって、それらインバータ１０３により入力信
号（Ｄｉｎ）に対するゲートの遅延が誘発されるという
短所があった。
【０００９】ここで、上記静的電流及び静的電力は、Ｔ
ＴＬ電圧レベルの入力信号（Ｄｉｎ）が遷移される場合
を意味せず、ハイレベル、又はローレベルに維持する区
間における電流及び電力を意味する。
ＴＬ電圧レベルの入力信号（Ｄｉｎ）が遷移される場合
を意味せず、ハイレベル、又はローレベルに維持する区
間における電流及び電力を意味する。
【００１０】又、従来の半導体メモリの入力バッファ回
路の第２例として米国特許第５，４０６，１３９に記載
の発明においては、図４に示したように、電源電圧（Ｖ
ｃｃ）と接地電圧（Ｖｓｓ）間にプルアップ用のＰＭＯ
Ｓトランジスタ１０１とプルダウン用のＮＭＯＳトラン
ジスタ１０２とのドレインが共通連結して形成され、外
部から印加されるＴＴＬ入力信号（Ｄｉｎ）を反転させ
て出力するインバータ部１０と、該インバータ部１０の
出力をフィードバックして反転するインバータ２０１
と、該インバータ２０１の出力がゲートに印加し、外部
からＴＴＬ入力信号（Ｄｉｎ）がソースに印加するスイ
ッチング用の第１ＮＭＯＳトランジスタ２０２と、該第
１ＮＭＯＳトランジスタ２０２のドレインがソースに連
結され、第１制御信号（ｒｅｆ１）がゲートに印加する
カスコード（Cascode）第２ＮＭＯＳトランジスタ２０
３と、該第２ＮＭＯＳトランジスタ２０３のドレインが
ドレインに連結され電源電圧（Ｖｃｃ）がソースに印加
し、第２制御信号（ｒｅｆ２）がゲートに印加する電流
源の第１ＰＭＯＳトランジスタ２０４と、上記第２ＮＭ
ＯＳトランジスタ２０３及び第１ＰＭＯＳトランジスタ
２０４の共通ドレインの出力がゲートに印加し、電源電
圧（Ｖｃｃ）がソースに印加し、上記インバータ部１０
の出力がドレインに連結されたプルアップ強化用の第２
ＰＭＯＳトランジスタ２０５と、を包含して構成されて
いた。
路の第２例として米国特許第５，４０６，１３９に記載
の発明においては、図４に示したように、電源電圧（Ｖ
ｃｃ）と接地電圧（Ｖｓｓ）間にプルアップ用のＰＭＯ
Ｓトランジスタ１０１とプルダウン用のＮＭＯＳトラン
ジスタ１０２とのドレインが共通連結して形成され、外
部から印加されるＴＴＬ入力信号（Ｄｉｎ）を反転させ
て出力するインバータ部１０と、該インバータ部１０の
出力をフィードバックして反転するインバータ２０１
と、該インバータ２０１の出力がゲートに印加し、外部
からＴＴＬ入力信号（Ｄｉｎ）がソースに印加するスイ
ッチング用の第１ＮＭＯＳトランジスタ２０２と、該第
１ＮＭＯＳトランジスタ２０２のドレインがソースに連
結され、第１制御信号（ｒｅｆ１）がゲートに印加する
カスコード（Cascode）第２ＮＭＯＳトランジスタ２０
３と、該第２ＮＭＯＳトランジスタ２０３のドレインが
ドレインに連結され電源電圧（Ｖｃｃ）がソースに印加
し、第２制御信号（ｒｅｆ２）がゲートに印加する電流
源の第１ＰＭＯＳトランジスタ２０４と、上記第２ＮＭ
ＯＳトランジスタ２０３及び第１ＰＭＯＳトランジスタ
２０４の共通ドレインの出力がゲートに印加し、電源電
圧（Ｖｃｃ）がソースに印加し、上記インバータ部１０
の出力がドレインに連結されたプルアップ強化用の第２
ＰＭＯＳトランジスタ２０５と、を包含して構成されて
いた。
【００１１】即ち、前記従来の第１例においてＴＴＬ入
力信号（Ｄｉｎ）がハイであるときインバータ部１０か
ら発生する静的電力の消耗を防止するため、プルダウン
用のＮＭＯＳトランジスタ１０２をプルアップ用のＮＭ
ＯＳトランジスタ１０１より大きく設計する場合、例え
ばプルアップ用のＰＭＯＳトランジスタをプルダウン用
のＮＭＯＳトランジスタの大きさの２／１程度に設計す
る場合、該プルアップ用のＰＭＯＳトランジスタ１０１
によりプルアップ機能が弱化して大きい負荷をドライブ
し得なくなることを補完するために、ゲートの遅延を誘
発するインバータ１０３を使用せず、プルアップ強化用
のＰＭＯＳトランジスタ２０５と該ＰＭＯＳトランジス
タ２０５を制御するカスコードＮＭＯＳトランジスタ２
０３と、を包含して構成していた。
力信号（Ｄｉｎ）がハイであるときインバータ部１０か
ら発生する静的電力の消耗を防止するため、プルダウン
用のＮＭＯＳトランジスタ１０２をプルアップ用のＮＭ
ＯＳトランジスタ１０１より大きく設計する場合、例え
ばプルアップ用のＰＭＯＳトランジスタをプルダウン用
のＮＭＯＳトランジスタの大きさの２／１程度に設計す
る場合、該プルアップ用のＰＭＯＳトランジスタ１０１
によりプルアップ機能が弱化して大きい負荷をドライブ
し得なくなることを補完するために、ゲートの遅延を誘
発するインバータ１０３を使用せず、プルアップ強化用
のＰＭＯＳトランジスタ２０５と該ＰＭＯＳトランジス
タ２０５を制御するカスコードＮＭＯＳトランジスタ２
０３と、を包含して構成していた。
【００１２】更に、このように構成された従来の第２例
の作用においては、インバータ部１０の出力信号（Ｄｏ
ｕｔ）により動作する第１ＮＭＯＳトランジスタ２０２
と外部から入力する各制御信号（ｒｅｆ１，ｒｅｆ２）
とにより動作するカスコード（cascode）用の第２ＮＭ
ＯＳトランジスタ２０３及び電流源用の第１ＰＭＯＳト
ランジスタ２０４との出力により、インバータ部１０の
出力端に連結されたプルアップ強化用の第２ＰＭＯＳト
ランジスタ２０５が動作し、該第２ＰＭＯＳトランジス
タ２０５の出力により上記インバータ部１０の出力信号
（Ｄｏｕｔ）がローレベルからハイレベルに遷移される
ときのプルアップ機能が強化される。
の作用においては、インバータ部１０の出力信号（Ｄｏ
ｕｔ）により動作する第１ＮＭＯＳトランジスタ２０２
と外部から入力する各制御信号（ｒｅｆ１，ｒｅｆ２）
とにより動作するカスコード（cascode）用の第２ＮＭ
ＯＳトランジスタ２０３及び電流源用の第１ＰＭＯＳト
ランジスタ２０４との出力により、インバータ部１０の
出力端に連結されたプルアップ強化用の第２ＰＭＯＳト
ランジスタ２０５が動作し、該第２ＰＭＯＳトランジス
タ２０５の出力により上記インバータ部１０の出力信号
（Ｄｏｕｔ）がローレベルからハイレベルに遷移される
ときのプルアップ機能が強化される。
【００１３】そして、従来、半導体メモリの入力バッフ
ァ回路の第３例としてＩＥＥＥ Journal of Solid Stat
e Circuits Vol．30，No．5，1995，PP616-620に記載さ
れた発明においては、図５に示したように、電源電圧
（Ｖｃｃ）と接地電圧（Ｖｓｓ）の間にプルアップ用の
ＰＭＯＳトランジスタ１０１とプルダウン用のＮＭＯＳ
トランジスタ１０２とのドレインが共通連結して形成さ
れ、外部から印加されるＴＴＬ入力信号（Ｄｉｎ）を反
転させて出力するインバータ部１０と、外部からＴＴＬ
入力信号（Ｄｉｎ）がゲートに印加され接地電圧（Ｖｓ
ｓ）がソースに印加される第１ＰＭＯＳトランジスタ３
０１と、該第１ＰＭＯＳトランジスタ３０１のドレイン
がソースに連結され電源電圧（Ｖｓｓ）がゲートに印加
されるＮＭＯＳトランジスタ３０２と、該ＮＭＯＳトラ
ンジスタ３０２のドレインに連結されたドレインが上記
インバータ部１０のプルアップ用のＰＭＯＳトランジス
タ１０１のゲートに連結され、該インバータ部１０の出
力信号（Ｄｏｕｔ）がゲートに印加され、電源電圧（Ｖ
ｃｃ）がソースに印加される第２ＰＭＯＳトランジスタ
３０３と、を包含して構成されていた。
ァ回路の第３例としてＩＥＥＥ Journal of Solid Stat
e Circuits Vol．30，No．5，1995，PP616-620に記載さ
れた発明においては、図５に示したように、電源電圧
（Ｖｃｃ）と接地電圧（Ｖｓｓ）の間にプルアップ用の
ＰＭＯＳトランジスタ１０１とプルダウン用のＮＭＯＳ
トランジスタ１０２とのドレインが共通連結して形成さ
れ、外部から印加されるＴＴＬ入力信号（Ｄｉｎ）を反
転させて出力するインバータ部１０と、外部からＴＴＬ
入力信号（Ｄｉｎ）がゲートに印加され接地電圧（Ｖｓ
ｓ）がソースに印加される第１ＰＭＯＳトランジスタ３
０１と、該第１ＰＭＯＳトランジスタ３０１のドレイン
がソースに連結され電源電圧（Ｖｓｓ）がゲートに印加
されるＮＭＯＳトランジスタ３０２と、該ＮＭＯＳトラ
ンジスタ３０２のドレインに連結されたドレインが上記
インバータ部１０のプルアップ用のＰＭＯＳトランジス
タ１０１のゲートに連結され、該インバータ部１０の出
力信号（Ｄｏｕｔ）がゲートに印加され、電源電圧（Ｖ
ｃｃ）がソースに印加される第２ＰＭＯＳトランジスタ
３０３と、を包含して構成されていた。
【００１４】このように構成された従来の入力バッファ
回路の第３例の動作を説明すると次のようであった。
回路の第３例の動作を説明すると次のようであった。
【００１５】先ず、外部から印加されるＴＴＬ入力信号
（Ｄｉｎ）がハイレベルであるとき、インバータ部１０
のプルダウン用のＮＭＯＳトランジスタ１０２がターン
オンされて出力信号（Ｄｏｕｔ）がローレベルにプルダ
ウンすると、該出力信号（Ｄｏｕｔ）がゲートに印加さ
れる第２ＰＭＯＳトランジスタ３０３がターンオンされ
る。
（Ｄｉｎ）がハイレベルであるとき、インバータ部１０
のプルダウン用のＮＭＯＳトランジスタ１０２がターン
オンされて出力信号（Ｄｏｕｔ）がローレベルにプルダ
ウンすると、該出力信号（Ｄｏｕｔ）がゲートに印加さ
れる第２ＰＭＯＳトランジスタ３０３がターンオンされ
る。
【００１６】次いで、該第２ＰＭＯＳトランジスタ３０
３のハイレベルの出力信号により上記インバータ部１０
のＰＭＯＳトランジスタ１０１は完全にターンオフさ
れ、その結果、静的電力の消耗が低減される。
３のハイレベルの出力信号により上記インバータ部１０
のＰＭＯＳトランジスタ１０１は完全にターンオフさ
れ、その結果、静的電力の消耗が低減される。
【００１７】反対に、上記入力信号（Ｄｉｎ）がローレ
ベルであるとき、上記第１ＰＭＯＳトランジスタ３０１
及びＮＭＯＳトランジスタ３０２の出力により、上記イ
ンバータ部１０のプルアップ用のＰＭＯＳトランジスタ
１０１がターンオンされ、出力信号（Ｄｏｕｔ）がハイ
レベルに転換されるようになっていた。
ベルであるとき、上記第１ＰＭＯＳトランジスタ３０１
及びＮＭＯＳトランジスタ３０２の出力により、上記イ
ンバータ部１０のプルアップ用のＰＭＯＳトランジスタ
１０１がターンオンされ、出力信号（Ｄｏｕｔ）がハイ
レベルに転換されるようになっていた。
【００１８】
【発明が解決しようとする課題】然るに、このような従
来の入力バッファ回路の第１及び第２例の発明において
は、ＴＴＬ入力信号（Ｄｉｎ）がハイレベルであると
き、プルアップ用のＰＭＯＳトランジスタ１０１が完全
にターンオフされず、更にプルダウン用のＮＭＯＳトラ
ンジスタ１０２も同時にターンオンされるため、バイア
ス電圧が高くなる場合、上記ＰＭＯＳトランジスタ１０
１のゲートとソースの間の電圧差（Ｖｇｓ）がしきい電
圧（Ｖｔ）より極めて大きくなって静的電流（static c
urrent）が増加すると共に出力信号（Ｄｏｕｔ）の電圧
レベルが完全な（fully）ローレベルにプルダウンされ
ず、よって、静的電力が消耗されるという不都合な点が
あった。
来の入力バッファ回路の第１及び第２例の発明において
は、ＴＴＬ入力信号（Ｄｉｎ）がハイレベルであると
き、プルアップ用のＰＭＯＳトランジスタ１０１が完全
にターンオフされず、更にプルダウン用のＮＭＯＳトラ
ンジスタ１０２も同時にターンオンされるため、バイア
ス電圧が高くなる場合、上記ＰＭＯＳトランジスタ１０
１のゲートとソースの間の電圧差（Ｖｇｓ）がしきい電
圧（Ｖｔ）より極めて大きくなって静的電流（static c
urrent）が増加すると共に出力信号（Ｄｏｕｔ）の電圧
レベルが完全な（fully）ローレベルにプルダウンされ
ず、よって、静的電力が消耗されるという不都合な点が
あった。
【００１９】且つ、従来の入力バッファ回路の第３例に
おいては、入力信号がローレベルで、出力信号（Ｄｏｕ
ｔ）がローレベルからハイレベルに遷移するとき、２段
のトランジスタ３０１、３０２を経てプルアップ用のト
ランジスタ１０１がターンオンされるため、上記出力信
号（Ｄｏｕｔ）の遷移速度（low-to-high transitionSp
eed）が遅くなるという不都合な点があった。
おいては、入力信号がローレベルで、出力信号（Ｄｏｕ
ｔ）がローレベルからハイレベルに遷移するとき、２段
のトランジスタ３０１、３０２を経てプルアップ用のト
ランジスタ１０１がターンオンされるため、上記出力信
号（Ｄｏｕｔ）の遷移速度（low-to-high transitionSp
eed）が遅くなるという不都合な点があった。
【００２０】本発明は、このような従来の課題に鑑みて
なされたもので、ＴＴＬロジック信号をＣＭＯＳロジッ
ク信号に正確に変換して該ＣＭＯＳの出力レベルを調節
させ、外部から印加されるバイアス電圧が変化しても静
的電力を消耗せず、出力信号の遷移速度を向上し、省エ
ネー及び高速動作を図り得る入力バッファ回路を提供す
ることを目的とする。
なされたもので、ＴＴＬロジック信号をＣＭＯＳロジッ
ク信号に正確に変換して該ＣＭＯＳの出力レベルを調節
させ、外部から印加されるバイアス電圧が変化しても静
的電力を消耗せず、出力信号の遷移速度を向上し、省エ
ネー及び高速動作を図り得る入力バッファ回路を提供す
ることを目的とする。
【００２１】
【課題を解決するための手段】上記のような目的を達成
するため、本発明に係る入力バッファ回路においては、
電源電圧と接地電圧間にプルアップ用のＰＭＯＳトラン
ジスタとプルダウン用のＮＭＯＳトランジスタとのドレ
インが共通連結して形成され、外部から印加するＴＴＬ
入力信号（Ｄｉｎ）を反転させて出力するインバータ部
と、該インバータ部の出力信号がフィードバックして印
加し、前記ＴＴＬ入力信号（Ｄｉｎ）がハイレベルであ
るときは上記プルアップ用のＰＭＯＳトランジスタを完
全にターンオフさせ、又、ローレベルであるときは上記
プルアップ用のＰＭＯＳトランジスタが完全にターンオ
ンするように調節して、上記インバータ部の出力信号を
迅速に遷移させるＰＭＯＳ調節部と、を包含して構成さ
れている。
するため、本発明に係る入力バッファ回路においては、
電源電圧と接地電圧間にプルアップ用のＰＭＯＳトラン
ジスタとプルダウン用のＮＭＯＳトランジスタとのドレ
インが共通連結して形成され、外部から印加するＴＴＬ
入力信号（Ｄｉｎ）を反転させて出力するインバータ部
と、該インバータ部の出力信号がフィードバックして印
加し、前記ＴＴＬ入力信号（Ｄｉｎ）がハイレベルであ
るときは上記プルアップ用のＰＭＯＳトランジスタを完
全にターンオフさせ、又、ローレベルであるときは上記
プルアップ用のＰＭＯＳトランジスタが完全にターンオ
ンするように調節して、上記インバータ部の出力信号を
迅速に遷移させるＰＭＯＳ調節部と、を包含して構成さ
れている。
【００２２】
【発明の実施の形態】以下、本発明に係る入力バッファ
回路の実施形態に対し図面を用いて説明する。
回路の実施形態に対し図面を用いて説明する。
【００２３】本発明に係る半導体メモリの入力バッファ
回路の第１実施形態においては、図１に示したように、
電源電圧（Ｖｃｃ）と接地電圧（Ｖｓｓ）間にプルアッ
プ用のＰＭＯＳトランジスタ１０１とプルダウン用のＮ
ＭＯＳトランジスタ１０２とのドレインが共通連結して
形成され、外部から印加されるＴＴＬ入力信号（Ｄｉ
ｎ）を反転させて出力するインバータ部１０と、該イン
バータ部１０の出力信号（Ｄｏｕｔ）がフィードバック
して印加し、外部から印加されるＴＴＬ入力信号（Ｄｉ
ｎ）がハイレベルであるときは上記プルアップ用のＰＭ
ＯＳトランジスタ１０１を完全にターンオフさせ、又、
ローレベルであるときは該プルアップ用のＰＭＯＳトラ
ンジスタ１０１が完全にターンオンするように調節し
て、上記インバータ部１０の出力信号を迅速に遷移させ
るＰＭＯＳ調節部２０と、を包含して構成されている。
回路の第１実施形態においては、図１に示したように、
電源電圧（Ｖｃｃ）と接地電圧（Ｖｓｓ）間にプルアッ
プ用のＰＭＯＳトランジスタ１０１とプルダウン用のＮ
ＭＯＳトランジスタ１０２とのドレインが共通連結して
形成され、外部から印加されるＴＴＬ入力信号（Ｄｉ
ｎ）を反転させて出力するインバータ部１０と、該イン
バータ部１０の出力信号（Ｄｏｕｔ）がフィードバック
して印加し、外部から印加されるＴＴＬ入力信号（Ｄｉ
ｎ）がハイレベルであるときは上記プルアップ用のＰＭ
ＯＳトランジスタ１０１を完全にターンオフさせ、又、
ローレベルであるときは該プルアップ用のＰＭＯＳトラ
ンジスタ１０１が完全にターンオンするように調節し
て、上記インバータ部１０の出力信号を迅速に遷移させ
るＰＭＯＳ調節部２０と、を包含して構成されている。
【００２４】そして、上記ＰＭＯＳ調節部２０は、外部
からのＴＴＬ入力信号（Ｄｉｎ）がゲートに印加され、
接地電圧（Ｖｓｓ）がソースに印加される第１ＮＭＯＳ
トランジスタ４０１と、該第１ＮＭＯＳトランジスタ４
０１のドレイン端と上記インバータ部１０の出力端間に
連結された第１ノード４１０と、該第１ノード４１０が
ゲートに接続され、電源電圧（Ｖｃｃ）がソースに印加
されるＰＭＯＳトランジスタ４０２と、該ＰＭＯＳトラ
ンジスタ４０２のドレイン端と上記プルアップ用のＰＭ
ＯＳトランジスタ１０１のゲートとに連結された第２ノ
ード４１１と、該第２ノード４１１がドレインに接続さ
れ、内部電源電圧（Ｖｉｎｔ）がゲートに印加され、上
記入力信号（Ｄｉｎ）がソースに印加されて、該入力信
号（Ｄｉｎ）によりパス機能を行う第２ＮＭＯＳトラン
ジスタ４０３と、から構成されている。
からのＴＴＬ入力信号（Ｄｉｎ）がゲートに印加され、
接地電圧（Ｖｓｓ）がソースに印加される第１ＮＭＯＳ
トランジスタ４０１と、該第１ＮＭＯＳトランジスタ４
０１のドレイン端と上記インバータ部１０の出力端間に
連結された第１ノード４１０と、該第１ノード４１０が
ゲートに接続され、電源電圧（Ｖｃｃ）がソースに印加
されるＰＭＯＳトランジスタ４０２と、該ＰＭＯＳトラ
ンジスタ４０２のドレイン端と上記プルアップ用のＰＭ
ＯＳトランジスタ１０１のゲートとに連結された第２ノ
ード４１１と、該第２ノード４１１がドレインに接続さ
れ、内部電源電圧（Ｖｉｎｔ）がゲートに印加され、上
記入力信号（Ｄｉｎ）がソースに印加されて、該入力信
号（Ｄｉｎ）によりパス機能を行う第２ＮＭＯＳトラン
ジスタ４０３と、から構成されている。
【００２５】以下、このように構成された本発明に係る
入力バッファ回路の第１実施形態の動作を説明する。
入力バッファ回路の第１実施形態の動作を説明する。
【００２６】先ず、外部から印加するＴＴＬ入力信号
（Ｄｉｎ）がハイレベルであるとき、プルダウン用のＮ
ＭＯＳトランジスタ１０２がターンオンされてインバー
タ部１０の出力信号（Ｄｏｕｔ）をローレベルにプルダ
ウンさせる。
（Ｄｉｎ）がハイレベルであるとき、プルダウン用のＮ
ＭＯＳトランジスタ１０２がターンオンされてインバー
タ部１０の出力信号（Ｄｏｕｔ）をローレベルにプルダ
ウンさせる。
【００２７】このとき、上記入力信号（Ｄｉｎ）がゲー
トに印加される第１ＮＭＯＳトランジスタ４０１がター
ンオンされて第１ノード４１０はローレベルになり、該
第１ノード４１０の信号がゲートに印加されるＰＭＯＳ
トランジスタ４０２がターンオンされて第２ノード４１
１はハイレベルになる。
トに印加される第１ＮＭＯＳトランジスタ４０１がター
ンオンされて第１ノード４１０はローレベルになり、該
第１ノード４１０の信号がゲートに印加されるＰＭＯＳ
トランジスタ４０２がターンオンされて第２ノード４１
１はハイレベルになる。
【００２８】これと同時に、ローレベルの出力信号（Ｄ
ｏｕｔ）がフィードバックされて上記第１ノード４１０
のレベルを上記第１ＮＭＯＳトランジスタ４０１の出力
と共にローレベルに安定化させ、該第１ノード４１０の
信号により第２ノード４１１は完全にハイレベルにな
り、よって、プルアップ用のＰＭＯＳトランジスタ１０
１は完全にターンオフされて、電流が流れなくなる。
ｏｕｔ）がフィードバックされて上記第１ノード４１０
のレベルを上記第１ＮＭＯＳトランジスタ４０１の出力
と共にローレベルに安定化させ、該第１ノード４１０の
信号により第２ノード４１１は完全にハイレベルにな
り、よって、プルアップ用のＰＭＯＳトランジスタ１０
１は完全にターンオフされて、電流が流れなくなる。
【００２９】且つ、上記入力信号（Ｄｉｎ）と内部電源
電圧（Ｖｉｎｔ）間の差であるゲートとソース間の差
（Ｖｇｓ）がしきい電圧（Ｖｔ）より大きくないため、
第２ＮＭＯＳトランジスタ４０３はターンオフされ、上
記プルアップ用のＰＭＯＳトランジスタ１０１はＰＭＯ
Ｓ調節部２０のＰＭＯＳトランジスタ４０２の出力のみ
により影響を受ける。従って、出力信号（Ｄｏｕｔ）は
完全にローレベルを維持し、静的電力の消耗は発生しな
い。
電圧（Ｖｉｎｔ）間の差であるゲートとソース間の差
（Ｖｇｓ）がしきい電圧（Ｖｔ）より大きくないため、
第２ＮＭＯＳトランジスタ４０３はターンオフされ、上
記プルアップ用のＰＭＯＳトランジスタ１０１はＰＭＯ
Ｓ調節部２０のＰＭＯＳトランジスタ４０２の出力のみ
により影響を受ける。従って、出力信号（Ｄｏｕｔ）は
完全にローレベルを維持し、静的電力の消耗は発生しな
い。
【００３０】ここで、上記内部電源電圧（Ｖｉｎｔ）は
内部電源電圧発生回路（図示されず）から供給される
が、若し、メモリの内部に電源電圧回路を備えていない
集積回路においては外部から供給するように設計すべき
である。更に、上記内部電源電圧（Ｖｉｎｔ）は次式１
の条件を満足させるようにする。
内部電源電圧発生回路（図示されず）から供給される
が、若し、メモリの内部に電源電圧回路を備えていない
集積回路においては外部から供給するように設計すべき
である。更に、上記内部電源電圧（Ｖｉｎｔ）は次式１
の条件を満足させるようにする。
【００３１】｜ＴＴＬl o w＋ＶT H ( 4 0 3 )｜＜ＶI N T＜｜Ｔ
ＴＬh i g h＋ＶT H ( 4 0 3 )｜
ＴＬh i g h＋ＶT H ( 4 0 3 )｜
【００３２】即ち、上記内部電源電圧（Ｖｉｎｔ）は外
部から印加するバイアス電圧より低い電圧で、ＴＴＬ入
力信号（Ｄｉｎ）の電圧レベルがローレベルであると上
記パス用のＮＭＯＳトランジスタ４０３がターンオンさ
れ、又、ハイレベルであるとターンオフされるようにす
る。
部から印加するバイアス電圧より低い電圧で、ＴＴＬ入
力信号（Ｄｉｎ）の電圧レベルがローレベルであると上
記パス用のＮＭＯＳトランジスタ４０３がターンオンさ
れ、又、ハイレベルであるとターンオフされるようにす
る。
【００３３】一方、上記入力信号（Ｄｉｎ）がハイレベ
ルからローレベルに遷移すると、プルダウン用のＮＭＯ
Ｓトランジスタ１０２がターンオフされ、ＰＭＯＳ調節
部２０の第１ＮＭＯＳトランジスタ４０１もターンオフ
される。
ルからローレベルに遷移すると、プルダウン用のＮＭＯ
Ｓトランジスタ１０２がターンオフされ、ＰＭＯＳ調節
部２０の第１ＮＭＯＳトランジスタ４０１もターンオフ
される。
【００３４】このとき、上記入力信号（Ｄｉｎ）と内部
電源電圧（Ｖｉｎｔ）との差であるゲートとソースの間
の差（Ｖｇｓ）が第２ＮＭＯＳトランジスタ４０３のし
きい電圧（Ｖｔ）より大きくなるため、該入力信号（Ｄ
ｉｎ）がソースに印加する第２ＮＭＯＳトランジスタ４
０３はターンオンされて、第２ノード４１１の電圧レベ
ルを迅速にプルダウンさせながらプルアップ用のＰＭＯ
Ｓトランジスタ１０１がターンオンされて、上記インバ
ータ部１０の出力信号（Ｖｏｕｔ）はハイレベルにな
る。
電源電圧（Ｖｉｎｔ）との差であるゲートとソースの間
の差（Ｖｇｓ）が第２ＮＭＯＳトランジスタ４０３のし
きい電圧（Ｖｔ）より大きくなるため、該入力信号（Ｄ
ｉｎ）がソースに印加する第２ＮＭＯＳトランジスタ４
０３はターンオンされて、第２ノード４１１の電圧レベ
ルを迅速にプルダウンさせながらプルアップ用のＰＭＯ
Ｓトランジスタ１０１がターンオンされて、上記インバ
ータ部１０の出力信号（Ｖｏｕｔ）はハイレベルにな
る。
【００３５】これと同時に、ハイレベルにプルアップさ
れた出力信号（Ｄｏｕｔ）がフィードバックされてＰＭ
ＯＳ調節部２０のＰＭＯＳトランジスタ４０２をターン
オフさせ、よって、上記第２ノード４１１は上記第２Ｎ
ＭＯＳトランジスタ４０３により完全なＴＴＬローレベ
ルになり、上記出力信号（Ｄｏｕｔ）も完全なハイレベ
ルを維持するようになる。
れた出力信号（Ｄｏｕｔ）がフィードバックされてＰＭ
ＯＳ調節部２０のＰＭＯＳトランジスタ４０２をターン
オフさせ、よって、上記第２ノード４１１は上記第２Ｎ
ＭＯＳトランジスタ４０３により完全なＴＴＬローレベ
ルになり、上記出力信号（Ｄｏｕｔ）も完全なハイレベ
ルを維持するようになる。
【００３６】更に、上記入力信号（Ｄｉｎ）がローレベ
ルからハイレベルに再び遷移するときは、前述した動作
を反復して遂行する。
ルからハイレベルに再び遷移するときは、前述した動作
を反復して遂行する。
【００３７】このように本発明の第１実施形態に係る入
力バッファ回路の作用においては、スイッチング速度が
向上され、外部から印加する入力信号（Ｄｉｎ）がロー
レベルであるときも静的電力（static power）は全く消
耗されない。
力バッファ回路の作用においては、スイッチング速度が
向上され、外部から印加する入力信号（Ｄｉｎ）がロー
レベルであるときも静的電力（static power）は全く消
耗されない。
【００３８】そして、本発明に係る入力バッファ回路の
第２実施形態として、バイアス電圧より低い内部電源電
圧（Vint）を発生する電源電圧発生回路を同一集積回路
内に備えていないとき、又は外部から供給することが難
しいとき適用するように次のように構成することもでき
る。
第２実施形態として、バイアス電圧より低い内部電源電
圧（Vint）を発生する電源電圧発生回路を同一集積回路
内に備えていないとき、又は外部から供給することが難
しいとき適用するように次のように構成することもでき
る。
【００３９】即ち、図２に示したように、電源電圧（Ｖ
ｃｃ）と接地電圧（Ｖｓｓ）間にプルアップ用のＰＭＯ
Ｓトランジスタ１０１とプルダウン用のＮＭＯＳトラン
ジスタ１０２とのドレインが共通連結して形成され、外
部から印加するＴＴＬ入力信号（Ｄｉｎ）を反転させて
出力するインバータ部１０と、該インバータ部１０の出
力信号（Ｄｏｕｔ）がフィードバックして印加され、外
部から印加するＴＴＬ入力信号（Ｄｉｎ）がハイレベル
であるときは上記プルアップ用のＰＭＯＳトランジスタ
１０１を完全にターンオフさせ、又、ローレベルである
ときは該プルアップ用のＰＭＯＳトランジスタ１０１が
完全にターンオンするように調節して、上記インバータ
部１０の出力信号を迅速に遷移させるＰＭＯＳ調節部３
０と、を包含して構成されている。
ｃｃ）と接地電圧（Ｖｓｓ）間にプルアップ用のＰＭＯ
Ｓトランジスタ１０１とプルダウン用のＮＭＯＳトラン
ジスタ１０２とのドレインが共通連結して形成され、外
部から印加するＴＴＬ入力信号（Ｄｉｎ）を反転させて
出力するインバータ部１０と、該インバータ部１０の出
力信号（Ｄｏｕｔ）がフィードバックして印加され、外
部から印加するＴＴＬ入力信号（Ｄｉｎ）がハイレベル
であるときは上記プルアップ用のＰＭＯＳトランジスタ
１０１を完全にターンオフさせ、又、ローレベルである
ときは該プルアップ用のＰＭＯＳトランジスタ１０１が
完全にターンオンするように調節して、上記インバータ
部１０の出力信号を迅速に遷移させるＰＭＯＳ調節部３
０と、を包含して構成されている。
【００４０】且つ、上記ＰＭＯＳ調節部３０は、外部か
らのＴＴＬ入力信号（Ｄｉｎ）がゲートに印加され、接
地電圧（Ｖｓｓ）がソースに印加される第１ＮＭＯＳト
ランジスタ５０１と、該第１ＮＭＯＳトランジスタ５０
１のドレイン出力端と上記インバータ部１０の出力端と
が第１ノード５１０を介してゲートに共通接続され、電
源電圧（Ｖｃｃ）がソースに印加するＰＭＯＳトランジ
スタ５０２と、電源電圧（Ｖｃｃ）がソース及びゲート
に印加される第２ＮＭＯＳトランジスタ５０３と、該第
２ＮＭＯＳトランジスタ５０３のドレインが次のＮＭＯ
Ｓトランジスタ５０５のソース及びゲートに印加され、
該ＮＭＯＳトランジスタ５０５のドレインがゲートに連
結され、上記ＰＭＯＳトランジスタ５０２のドレイン端
と上記プルアップ用のＰＭＯＳトランジスタ１０１のゲ
ートとが第２ノード５１１を介してドレインに共通連結
され、上記入力信号（Ｄｉｎ）がソースに印加して該入
力信号（Ｄｉｎ）によりパス機能を行う第３ＮＭＯＳト
ランジスタ５０４と、から構成されている。
らのＴＴＬ入力信号（Ｄｉｎ）がゲートに印加され、接
地電圧（Ｖｓｓ）がソースに印加される第１ＮＭＯＳト
ランジスタ５０１と、該第１ＮＭＯＳトランジスタ５０
１のドレイン出力端と上記インバータ部１０の出力端と
が第１ノード５１０を介してゲートに共通接続され、電
源電圧（Ｖｃｃ）がソースに印加するＰＭＯＳトランジ
スタ５０２と、電源電圧（Ｖｃｃ）がソース及びゲート
に印加される第２ＮＭＯＳトランジスタ５０３と、該第
２ＮＭＯＳトランジスタ５０３のドレインが次のＮＭＯ
Ｓトランジスタ５０５のソース及びゲートに印加され、
該ＮＭＯＳトランジスタ５０５のドレインがゲートに連
結され、上記ＰＭＯＳトランジスタ５０２のドレイン端
と上記プルアップ用のＰＭＯＳトランジスタ１０１のゲ
ートとが第２ノード５１１を介してドレインに共通連結
され、上記入力信号（Ｄｉｎ）がソースに印加して該入
力信号（Ｄｉｎ）によりパス機能を行う第３ＮＭＯＳト
ランジスタ５０４と、から構成されている。
【００４１】以下、このように構成された本発明の第２
実施形態に係る入力バッファ回路の動作を説明する。
実施形態に係る入力バッファ回路の動作を説明する。
【００４２】先ず、外部から印加するＴＴＬ入力信号
（Ｄｉｎ）がハイレベルであるとき、プルダウン用のＮ
ＭＯＳトランジスタ１０２がターンオンされ、出力信号
（Ｄｏｕｔ）はローレベルにプルダウンされると同時
に、上記入力信号（Ｄｉｎ）がゲートに印加して第１Ｎ
ＭＯＳトランジスタ５０１がターンオンされ、該第１Ｎ
ＭＯＳトランジスタ５０１の出力により第１ノード５１
０がローレベルになり、該第１ノード５１０信号がゲー
トに印加してＰＭＯＳトランジスタ５０２もターンオン
されて、第２ノード５１１がハイレベルにプルアップさ
れる。
（Ｄｉｎ）がハイレベルであるとき、プルダウン用のＮ
ＭＯＳトランジスタ１０２がターンオンされ、出力信号
（Ｄｏｕｔ）はローレベルにプルダウンされると同時
に、上記入力信号（Ｄｉｎ）がゲートに印加して第１Ｎ
ＭＯＳトランジスタ５０１がターンオンされ、該第１Ｎ
ＭＯＳトランジスタ５０１の出力により第１ノード５１
０がローレベルになり、該第１ノード５１０信号がゲー
トに印加してＰＭＯＳトランジスタ５０２もターンオン
されて、第２ノード５１１がハイレベルにプルアップさ
れる。
【００４３】このとき、出力信号（Ｄｏｕｔ）がフィー
ドバックされて、上記第１ノード５１０のレベルを第１
ＮＭＯＳトランジスタ５０１の出力と共にローレベルに
安定化させ、上記ＰＭＯＳトランジスタ５０２の出力に
より上記第２ノード５１１は完全なハイレベルになり、
よって、プルアップ用のＰＭＯＳトランジスタ１０１は
完全にオフされて、電流が流れないようになる。
ドバックされて、上記第１ノード５１０のレベルを第１
ＮＭＯＳトランジスタ５０１の出力と共にローレベルに
安定化させ、上記ＰＭＯＳトランジスタ５０２の出力に
より上記第２ノード５１１は完全なハイレベルになり、
よって、プルアップ用のＰＭＯＳトランジスタ１０１は
完全にオフされて、電流が流れないようになる。
【００４４】なお、電源電圧（Ｖｃｃ）がゲートに印加
されると第２ＮＭＯＳトランジスタ５０３及び次段のＮ
ＭＯＳトランジスタ５０５が常にターンオンされ、パス
機能を行う第３ＮＭＯＳトランジスタ５０４がハイレベ
ルの入力信号（Ｄｉｎ）によりターンオフされ、上記第
２ノード５１１は上記ＰＭＯＳトランジスタ５０２の出
力のみによりハイレベルを維持する。よって、上記出力
信号（Ｄｏｕｔ）は完全なローレベルを維持し、静的電
力の消耗が発生されない。
されると第２ＮＭＯＳトランジスタ５０３及び次段のＮ
ＭＯＳトランジスタ５０５が常にターンオンされ、パス
機能を行う第３ＮＭＯＳトランジスタ５０４がハイレベ
ルの入力信号（Ｄｉｎ）によりターンオフされ、上記第
２ノード５１１は上記ＰＭＯＳトランジスタ５０２の出
力のみによりハイレベルを維持する。よって、上記出力
信号（Ｄｏｕｔ）は完全なローレベルを維持し、静的電
力の消耗が発生されない。
【００４５】ここで、上記第２ＮＭＯＳトランジスタ５
０３における電源電圧（Ｖｃｃ）のしきい電圧降下（Ｖ
ｔ ｄｒｏｐ）により、パス用のＮＭＯＳトランジスタ
５０４のゲート入力電圧は、前記第１実施形態のパス用
のＮＭＯＳトランジスタ４０３と同様に、入力信号（Ｄ
ｉｎ）がローレベルであると上記ＮＭＯＳトランジスタ
５０４がターンオンされ、又、入力信号（Ｄｉｎ）がハ
イレベルであるとターンオフされる条件を満足させる。
０３における電源電圧（Ｖｃｃ）のしきい電圧降下（Ｖ
ｔ ｄｒｏｐ）により、パス用のＮＭＯＳトランジスタ
５０４のゲート入力電圧は、前記第１実施形態のパス用
のＮＭＯＳトランジスタ４０３と同様に、入力信号（Ｄ
ｉｎ）がローレベルであると上記ＮＭＯＳトランジスタ
５０４がターンオンされ、又、入力信号（Ｄｉｎ）がハ
イレベルであるとターンオフされる条件を満足させる。
【００４６】即ち、上記入力信号（Ｄｉｎ）がハイレベ
ルであるとき、ゲートとソース間の電圧差（Ｖｇｓ）が
しきい電圧（Ｖｔ）より小さくなって上記ＮＭＯＳトラ
ンジスタ５０４がターンオフされ、又、該入力信号（Ｄ
ｉｎ）がローレベルであるときゲートとソース間の電圧
差（Ｖｇｓ）がしきい電圧（Ｖｔ）より大きくなって上
記ＮＭＯＳトランジスタ５０４がターンオンされる。
ルであるとき、ゲートとソース間の電圧差（Ｖｇｓ）が
しきい電圧（Ｖｔ）より小さくなって上記ＮＭＯＳトラ
ンジスタ５０４がターンオフされ、又、該入力信号（Ｄ
ｉｎ）がローレベルであるときゲートとソース間の電圧
差（Ｖｇｓ）がしきい電圧（Ｖｔ）より大きくなって上
記ＮＭＯＳトランジスタ５０４がターンオンされる。
【００４７】更に、この場合、電源電圧（Ｖｃｃ）に対
する適切な電圧降下を得るため、上記第２ＮＭＯＳトラ
ンジスタ５０３と第３ＮＭＯＳトランジスタ５０４との
向上に、もう１段、例えばドレインをゲートに接続した
ＮＭＯＳトランジスタ５０５を直列に連結することもで
きる。
する適切な電圧降下を得るため、上記第２ＮＭＯＳトラ
ンジスタ５０３と第３ＮＭＯＳトランジスタ５０４との
向上に、もう１段、例えばドレインをゲートに接続した
ＮＭＯＳトランジスタ５０５を直列に連結することもで
きる。
【００４８】一方、上記ＴＴＬ入力信号（Ｄｉｎ）がハ
イレベルからローレベルに遷移するとき、プルダウン用
のＮＭＯＳトランジスタ１０２がターンオフされ、該入
力信号（Ｄｉｎ）がゲートに印加する第１ＮＭＯＳトラ
ンジスタ５０１もターンオフされる。
イレベルからローレベルに遷移するとき、プルダウン用
のＮＭＯＳトランジスタ１０２がターンオフされ、該入
力信号（Ｄｉｎ）がゲートに印加する第１ＮＭＯＳトラ
ンジスタ５０１もターンオフされる。
【００４９】そして、電源電圧（Ｖｃｃ）がゲートに印
加される第２ＮＭＯＳトランジスタ５０３が常にターン
オンされ、該第２ＮＭＯＳトランジスタ５０３の出力信
号とローレベルの入力信号（Ｄｉｎ）とにより第３ＮＭ
ＯＳトランジスタ５０４がターンオンされて、ハイレベ
ルの第２ノード５１１をローレベルに迅速にプルダウン
させ、該第２ノード５１１の信号によりプルアップ用の
ＰＭＯＳトランジスタ１０１がターンオンされる。
加される第２ＮＭＯＳトランジスタ５０３が常にターン
オンされ、該第２ＮＭＯＳトランジスタ５０３の出力信
号とローレベルの入力信号（Ｄｉｎ）とにより第３ＮＭ
ＯＳトランジスタ５０４がターンオンされて、ハイレベ
ルの第２ノード５１１をローレベルに迅速にプルダウン
させ、該第２ノード５１１の信号によりプルアップ用の
ＰＭＯＳトランジスタ１０１がターンオンされる。
【００５０】このとき、上記出力信号（Ｄｏｕｔ）がハ
イレベルにプルアップされながらフィードバックされ、
ＰＭＯＳ調節部３０のＰＭＯＳトランジスタ５０２をタ
ーンオフさせ、よって、上記第２ノード５１１はパス用
の第３ＮＭＯＳトランジスタ５０４の出力により完全な
ＴＴＬローレベルになり、上記プルアップ用のＰＭＯＳ
トランジスタ１０１は完全にターンオンされるため、出
力信号（Ｄｏｕｔ）は完全なハイレベルになる。
イレベルにプルアップされながらフィードバックされ、
ＰＭＯＳ調節部３０のＰＭＯＳトランジスタ５０２をタ
ーンオフさせ、よって、上記第２ノード５１１はパス用
の第３ＮＭＯＳトランジスタ５０４の出力により完全な
ＴＴＬローレベルになり、上記プルアップ用のＰＭＯＳ
トランジスタ１０１は完全にターンオンされるため、出
力信号（Ｄｏｕｔ）は完全なハイレベルになる。
【００５１】更に、該入力信号（Ｄｉｎ）がローレベル
からハイレベルに再び遷移するときは、前述した動作が
反復して遂行される。
からハイレベルに再び遷移するときは、前述した動作が
反復して遂行される。
【００５２】このように本発明の第２実施形態は、入力
バッファ回路のスイッチング速度が向上され、外部から
印加する入力信号（Ｄｉｎ）がローレベルであるときも
静的電力の消耗が発生しなくなる。
バッファ回路のスイッチング速度が向上され、外部から
印加する入力信号（Ｄｉｎ）がローレベルであるときも
静的電力の消耗が発生しなくなる。
【００５３】
【発明の効果】以上説明したように、請求項１の発明に
かかる入力バッファ回路によれば、ＴＴＬロジック信号
をＣＭＯＳロジック信号に正確に変換して該ＣＭＯＳの
出力レベルを調節するため、バイアス電圧が変化しても
静的電流が増加することを防止して、静的電力の消耗を
なくし、且つ、出力信号の遷移速度を向上し得るという
効果がある。
かかる入力バッファ回路によれば、ＴＴＬロジック信号
をＣＭＯＳロジック信号に正確に変換して該ＣＭＯＳの
出力レベルを調節するため、バイアス電圧が変化しても
静的電流が増加することを防止して、静的電力の消耗を
なくし、且つ、出力信号の遷移速度を向上し得るという
効果がある。
【００５４】又、請求項２及び３の発明にかかる装置に
よれば、パス用のＮＭＯＳトランジスタは入力信号の電
圧レベルがハイレベルであるときターンオフされ、ロー
レベルであるときターンオンされて、プルアップ用のＰ
ＭＯＳトランジスタを完全にハイレベル、又はローレベ
ルにするため、静的電力の消耗をなくし、出力信号の遷
移速度を向上し得るという効果がある。特に、請求項３
の発明は、外部のバイアス電圧より低い内部電源電圧を
同一集積回路内に備えていない場合に適用し得るという
効果がある。
よれば、パス用のＮＭＯＳトランジスタは入力信号の電
圧レベルがハイレベルであるときターンオフされ、ロー
レベルであるときターンオンされて、プルアップ用のＰ
ＭＯＳトランジスタを完全にハイレベル、又はローレベ
ルにするため、静的電力の消耗をなくし、出力信号の遷
移速度を向上し得るという効果がある。特に、請求項３
の発明は、外部のバイアス電圧より低い内部電源電圧を
同一集積回路内に備えていない場合に適用し得るという
効果がある。
【００５５】更に、本発明は高速動作を要求する集積回
路及び低電力、特にノートブックＰＣのようなバッテリ
により動作する装置のチップーメモリは勿論でその他の
ロジック回路等に広用し得るという効果がある。
路及び低電力、特にノートブックＰＣのようなバッテリ
により動作する装置のチップーメモリは勿論でその他の
ロジック回路等に広用し得るという効果がある。
【図１】本発明に係る入力バッファ回路の第１実施形態
を示した回路図である。
を示した回路図である。
【図２】本発明に係る入力バッファ回路の第２実施形態
を示した回路図である。
を示した回路図である。
【図３】従来入力バッファ回路の第１例を示した回路図
である。
である。
【図４】従来入力バッファ回路の第２例を示した回路図
である。
である。
【図５】従来入力バッファ回路の第３例を示した回路図
である。
である。
１０ インバータ部 ２０、３０ ＰＭＯＳ調節部 １０１、４０２、５０２ ＰＭＯＳトランジスタ １０２、４０１、４０３、５０１、５０３、５０４、５
０５ ＮＭＯＳトランジスタ ４１０、５１０ 第１ノード ４１１、５１１ 第２ノード
０５ ＮＭＯＳトランジスタ ４１０、５１０ 第１ノード ４１１、５１１ 第２ノード
Claims (3)
- 【請求項１】 入力バッファ回路であって、 電源電圧（Ｖｃｃ）と接地電圧（Ｖｓｓ）の間にプルア
ップ用のＰＭＯＳトランジスタとプルダウン用のＮＭＯ
Ｓトランジスタとのドレインが共通連結して形成され、
外部から印加するＴＴＬ入力信号（Ｄｉｎ）を反転させ
て出力するインバータ部と、 該インバータ部の出力信号（Ｄｏｕｔ）がフィードバッ
クして印加され、上記ＴＴＬ入力信号（Ｄｉｎ）がハイ
レベルであるときは上記プルアップ用のＰＭＯＳトラン
ジスタを完全にターンオフさせ、又、ローレベルである
ときは該プルアップ用のＰＭＯＳトランジスタが完全に
ターンオンするように調節して、上記インバータ部の出
力を迅速に遷移させるＰＭＯＳ調節部と、を包含して構
成されたことを特徴とする入力バッファ回路。 - 【請求項２】 上記ＰＭＯＳ調節部は、 外部からのＴＴＬ入力信号（Ｄｉｎ）がゲートに印加さ
れ、接地電圧（Ｖｓｓ）がソースに印加される第１ＮＭ
ＯＳトランジスタと、 該第１ＮＭＯＳトランジスタのドレイン端と上記インバ
ータ部の出力端とが第１ノードを介してゲートに共通接
続され、電源電圧（Ｖｃｃ）がソースに印加されるＰＭ
ＯＳトランジスタと、 該ＰＭＯＳトランジスタのドレイン端と上記プルアップ
用のＰＭＯＳトランジスタのゲートとが第２ノードを介
してドレインに共通連結され、外部のバイアス電圧より
低い内部電源電圧（Ｖｉｎｔ）がゲートに印加され、上
記入力信号（Ｄｉｎ）がソースに印加されて、該入力信
号（Ｄｉｎ）の電圧レベルがハイレベル（即ち、ゲート
とソース間の電圧差Ｖｇｓがしきい電圧Ｖｔより小さ
い）であるときターンオフされ、又、ローレベル（即
ち、ゲートとソース間の電圧差Ｖｇｓがしきい電圧より
大きい）であるときターンオンされる第２ＮＭＯＳトラ
ンジスタと、から構成されたことを特徴とする請求項１
記載の入力バッファ回路。 - 【請求項３】 上記ＰＭＯＳ調節部は、 外部からのＴＴＬ入力信号（Ｄｉｎ）がゲートに印加さ
れ、接地電圧（Ｖｓｓ）がソースに印加される第１ＮＭ
ＯＳトランジスタと、 該第１ＮＭＯＳトランジスタのドレイン端と上記インバ
ータ部の出力端とが第１ノードを介してゲートに共通接
続され、電源電圧（Ｖｃｃ）がソースに印加するＰＭＯ
Ｓトランジスタと、電源電圧（Ｖｃｃ）がソース及びゲ
ートに印加される第２ＮＭＯＳトランジス タと、 該第２ＮＭＯＳトランジスタのドレインがゲートに連結
され、ドレインは上記ＰＭＯＳトランジスタのドレイン
と上記プルアップ用のＰＭＯＳトランジスタのゲートと
に共通連結され、上記入力信号（Ｄｉｎ）がソースに印
加し、該入力信号（Ｄｉｎ）がハイレベル（即ち、ゲー
トとソース間の電圧差Ｖｇｓがしきい電圧Ｖｔより小さ
い）であるときターンオフされ、又、ローレベル（即
ち、ゲートとソースと間の電圧差Ｖｇｓがしきい電圧よ
り大きい）であるときターンオンされる第３ＮＭＯＳト
ランジスタと、から構成されたことを特徴とする請求項
１記載の入力バッファ回路。
Applications Claiming Priority (2)
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|---|---|---|---|
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| KR1019970046089A KR100266628B1 (ko) | 1997-09-06 | 1997-09-06 | 입력버퍼 회로 |
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| Publication Number | Publication Date |
|---|---|
| JPH1198003A true JPH1198003A (ja) | 1999-04-09 |
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ID=19520960
Family Applications (1)
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|---|---|---|---|
| JP10207339A Pending JPH1198003A (ja) | 1997-09-06 | 1998-07-23 | 入力バッファ回路 |
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| JP (1) | JPH1198003A (ja) |
| KR (1) | KR100266628B1 (ja) |
Cited By (1)
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|---|---|---|---|---|
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| KR100668747B1 (ko) * | 2005-04-01 | 2007-01-26 | 주식회사 하이닉스반도체 | 데이터 입출력 장치 |
| KR100788356B1 (ko) * | 2006-10-26 | 2008-01-02 | 동부일렉트로닉스 주식회사 | 전압차가 큰 레벨 변환이 가능한 단일 전원 레벨 변환기 |
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1997
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-
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- 1998-07-23 JP JP10207339A patent/JPH1198003A/ja active Pending
- 1998-08-11 US US09/132,530 patent/US6191617B1/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006140928A (ja) * | 2004-11-15 | 2006-06-01 | Toshiba Corp | 半導体装置 |
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|---|---|
| KR100266628B1 (ko) | 2000-09-15 |
| US6191617B1 (en) | 2001-02-20 |
| KR19990024754A (ko) | 1999-04-06 |
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