JP3878607B2 - 半導体集積回路 - Google Patents

Description

本発明は、ＡＤ変換器またはＤＡ変換器を有する半導体集積回路に関し、特に消費電力を削減する技術に関する。

ＡＤ変換器は、アナログ信号をサンプリングパルスに同期して複数ビットのディジタル信号に変換する。同様に、ＤＡ変換器は、複数ビットのディジタル信号をサンプリングパルスに同期してアナログ信号に変換する。ＡＤ変換器およびＤＡ変換器の動作速度は、サンプリングパルスの周波数（サンプリング周波数）に依存して決まり、それらの消費電力は、サンプリング周波数が高いときほど大きくなる。このため、ＡＤ変換器およびＤＡ変換器は、サンプリング周波数が最大のときに、十分な電源電流が供給できるように設計される。一般に、ＡＤ変換器およびＤＡ変換器に定常的に流れる電流は、サンプリング周波数に依存しない。したがって、サンプリング周波数が低いときも、必要以上の電源電流が消費されてしまう。

ＡＤ変換器の消費電力を最適にするために、動作モードを示す制御信号によりＡＤ変換器の電源電流を段階的に調整する技術が提案されている（例えば、特許文献１）。
特開２０００−２０１０７６号公報

電源電流を制御信号により調整する場合、制御信号の本数が”ｎ”のとき、調整できる電源電流のパターンは、２のｎ乗通りである。このため、電源電流をサンプリング周波数に対応して最適に設定するためには、制御信号の本数を多くする必要があり、電源電流の調整回路は複雑になる。また、制御信号は、ＡＤ変換器を制御するシステムが生成するため、実際に動作しているＡＤ変換器に最適な電源電流が設定されるとは限らない。このような問題は、ＤＡ変換器でも同様である。

本発明の目的は、ＡＤ変換器のサンプリング周波数に応じて、最適な電源電流をＡＤ変換器に供給することにある。

本発明の別の目的は、ＤＡ変換器のサンプリング周波数に応じて、最適な電源電流をＤＡ変換器に供給することにある。

本発明の第１の側面によれば、半導体集積回路では、ＡＤ変換器は、サンプリングパルスに同期して受信したアナログ信号をデジタル信号に変換する。周波数検出回路は、サンプリングパルスの周波数を検出し、検出した周波数を検出値として出力する。電流調整回路は、ＡＤ変換器に供給される電源電流を検出値に応じて調整する。例えば、ＡＤ変換器に供給される電源電流は、サンプリングパルスの周波数が高いときに増加し、サンプリングパルスの周波数が低いときに減少する。電源電流は、サンプリング周波数に追従して連続的に変化する。

ＡＤ変換器に定常的に流れる電源電流（ＡＤ変換動作に寄与しない電流）は、サンプリング周波数の低下とともに減少する。この結果、常に最適な電源電流をＡＤ変換器の動作周波数に応じて供給できる。すなわち、消費電力を削減できる。サンプリング周波数に応じて電源電流を調整できるため、広い周波数帯域を有するＡＤ変換器を形成できる。特に
、外部からの制御信号を受けることなく自動的に電源電流を調整できるため、汎用性の高いＡＤ変換器を形成できる。

上記第１の側面の好ましい例の半導体集積回路では、ＡＤ変換器は、演算回路および縦続接続された複数のＡＤ変換部を有している。各ＡＤ変換部は、保持部、サブＡＤ変換器、サブＤＡ変換器、減算器および乗算器を有している。保持部は、ＡＤ変換器の外部からのアナログ信号または前段のＡＤ変換部から出力されるアナログ値をサンプリングパルスに同期して受信し保持する。サブＡＤ変換器は、保持部に保持されたアナログ信号またはアナログ値をｋビットのディジタル値に変換する。サブＤＡ変換器は、サブＡＤ変換器により変換されたｋビットのディジタル値をアナログ値に変換する。減算器は、保持部に保持されたアナログ信号またはアナログ値とサブＤＡ変換器で変換したアナログ値との差を求め、求めた差をアナログ値として出力する。乗算器は、減算器から出力されるアナログ値に２のｋ乗を乗じ、乗じた値を次段の保持部に供給する。そして、ＡＤ変換部は、複数ビットからなるディジタル信号のうちの互いに異なるｋビットをそれぞれ順次生成する。

演算回路は、順次生成されたｋビットのディジタル値を合成して複数ビットのディジタル信号を生成する。このように、本発明では、いわゆるパイプライン方式のＡＤ変換器が構成されている。電流調整回路は、ＡＤ変換部の乗算器に供給される電源電流をそれぞれ調整するための複数種のバイアス電圧を検出値に応じて調整する。したがって、パイプライン方式のＡＤ変換器において、乗算器の電源電流をサンプリング周波数に応じて調整でき、ＡＤ変換器の消費電力を削減できる。

上記第１の側面の好ましい例の半導体集積回路では、電流調整回路は、バイアス電圧を生成するバイアス生成部を有している。また、電流調整回路は、電源線とバイアス生成部の電源端子との間に配置されたトランジスタを有している。周波数検出回路は、検出値を検出電圧としてトランジスタのゲートに出力する。このため、バイアス電圧を、サンプリング周波数に対応するゲート電圧に応じて連続的に変化させることができ、常に最適な値に設定できる。この結果、乗算器の電源電流をサンプリング周波数に応じて最適に調整でき、消費電力を削減できる。

本発明の第２の側面によれば、半導体集積回路では、ＤＡ変換器は、サンプリングパルスに同期して受信したデジタル信号をアナログ信号に変換する。周波数検出回路は、サンプリングパルスの周波数を検出し、検出した周波数を検出値として出力する。電流調整回路は、ＤＡ変換器に供給する電源電流を検出値に応じて調整する。例えば、ＤＡ変換器に供給される電源電流は、サンプリングパルスの周波数が高いときに増加し、サンプリングパルスの周波数が低いときには減少する。電源電流は、サンプリング周波数に追従して連続的に変化する。

ＤＡ変換器に定常的に流れる電源電流（ＤＡ変換動作に寄与しない電流）は、サンプリング周波数の低下とともに減少する。この結果、常に最適な電源電流をＤＡ変換器の動作周波数に応じて供給できる。すなわち、消費電力を削減できる。サンプリング周波数に応じて電源電流を調整できるため、広い周波数帯域を有するＤＡ変換器を形成できる。特に、外部からの制御信号を受けることなく自動的に電源電流を調整できるため、汎用性の高いＤＡ変換器を形成できる。

上記第１および第２の側面の好ましい例の半導体集積回路では、電流調整回路は、電源線とＡＤ変換器の電源端子との間に配置されたトランジスタを有している。周波数検出回路は、検出値を検出電圧としてトランジスタのゲートに出力する。このため、電源電流を、サンプリング周波数に対応するゲート電圧に応じて連続的に変化させることができ、常に最適な値に設定できる。

上記第１および第２の側面の好ましい例の半導体集積回路では、周波数検出回路は、パルス生成回路、タイマ回路および平滑回路を有している。パルス生成回路は、サンプリングパルスの立ち上がりエッジおよび立ち下がりエッジの一方に同期してエッジ検出パルスを生成する。タイマ回路は、エッジ検出パルスに同期して所定時間の計測を開始し、計測中に低レベルを保持し、非計測中に高レベルを保持する矩形パルスを出力する。平滑回路は、矩形パルスの電圧を平滑し、検出電圧として出力する。上記回路構成により、サンプリングパルスの周波数に応じて連続的に変化する検出電圧を容易に生成できる。

本発明の半導体集積回路では、ＡＤ変換器のサンプリング周波数に応じて、最適な電源電流をＡＤ変換器に供給できる。また、ＤＡ変換器のサンプリング周波数に応じて、最適な電源電流をＤＡ変換器に供給できる。したがって、ＡＤ変換器およびＤＡ変換器の消費電力を削減できる。

以下、本発明の実施形態を図面を用いて説明する。外部端子を介して供給される信号には、端子名と同じ符号を使用する。また、信号が伝達される信号線には、信号名と同じ符号を使用する。

図１は、本発明の半導体集積回路の第１の実施形態を示している。この半導体集積回路は、シリコン基板上にＣＭＯＳプロセスを使用して携帯電話等の携帯端末に搭載されるシステムＬＳＩとして形成されている。半導体集積回路は、周波数検出回路１０、電流調整回路２０およびＡＤ変換器３０を有している。半導体集積回路は、図示した以外にもＣＰＵコア、内蔵メモリ、ＤＡ変換器、ＤＳＰ、タイマ等を搭載している。周波数検出回路１０は、微分回路１２（パルス生成回路）、タイマ回路１４および平滑回路１６を有している。

周波数検出回路１０は、ＡＤ変換器３０の動作周波数を決めるサンプリングパルスＳＰを受け、サンプリングパルスＳＰの周波数であるサンプリング周波数を示す検出電圧ＶＯＵＴを出力する。周波数検出回路１０の詳細は、図２で説明する。電流調整回路２０は、ソースおよびドレインが電源線ＶＤＤおよびＡＤ変換器３０の電源端子ＶＤにそれぞれ接続されたｐＭＯＳトランジスタ２０ａを有している。ｐＭＯＳトランジスタ２０ａのゲートは、周波数検出回路１０からの検出電圧ＶＯＵＴを受けている。ＡＤ変換器３０は、サンプリングパルスＳＰに同期してアナログ信号ＡＩＮを受信し、受信したアナログ信号ＡＩＮをデジタル信号ＤＯＵＴに変換し、出力する。

図２は、図１に示した周波数検出回路１０の詳細を示している。微分回路１２は、サンプリングパルスＳＰの入力ノードとエッジ検出パルスＥＰの出力ノードとの間に配置された容量Ｃ１と、出力ノードＥＰと参照電圧線ＲＥＦ１（例えば、接地線）との間に配置された抵抗Ｒ１とを有している。微分回路１２は、サンプリングパルスＳＰの遷移エッジに同期したエッジ検出パルスＥＰ（微分信号）を生成する。

タイマ回路１４は、差動増幅器からなるコンパレータＣＭＰ１、ＣＭＰ２と、コンパレータＣＭＰ１、ＣＭＰ２の出力をリセット端子Ｒおよびセット端子Ｓでそれぞれ受けるＲＳフリップフロップＦＦと、ゲートがＲＳフリップフロップＦＦの／Ｑ出力に接続されたｎＭＯＳトランジスタＭ２と、ＲＳフリップフロップＦＦのＱ出力に接続されたインバータＩＮＶと、電源線ＶＤＤと接地線ＶＳＳとの間にそれぞれ直列に接続された抵抗Ｒ２、ｎＭＯＳトランジスタＭ１と、抵抗Ｒ３、容量Ｃ２と、抵抗Ｒ４、Ｒ５、Ｒ６とを有している。

コンパレータＣＭＰ１の”−入力”および”＋入力”は、抵抗Ｒ４、Ｒ５の接続ノードＮＤ３および抵抗３、容量Ｃ２の接続ノードＮＤ２にそれぞれ接続されている。コンパレータＣＭＰ２の”＋入力”および”−入力”は、抵抗Ｒ５、Ｒ６の接続ノードＮＤ４および抵抗Ｒ２、ｎＭＯＳトランジスタＭ１の接続ノードＮＤ１にそれぞれ接続されている。ｎＭＯＳトランジスタＭ２は、ソースを接地線ＶＳＳに接続し、ドレインをノードＮＤ２に接続している。インバータＩＮＶは、平滑回路１６にタイマ出力信号ＴＯＵＴを出力する。

タイマ回路１４は、以下のように動作する。コンパレータＣＭＰ２は、微分回路１２が生成するエッジ検出パルスＥＰのうち正のパルスを受けたときに高レベルを出力し、フリップフロップＦＦをセットする。コンパレータＣＭＰ２は、低レベルのエッジ検出パルスＥＰを受けたときに低レベルを出力する。ノードＮＤ２は、フリップフロップＦＦがリセットされたときに（／Ｑ＝高レベル）、容量Ｃ２の電荷を引き抜くことで低レベルに変化し、フリップフロップＦＦがセットされたときに（／Ｑ＝低レベル）、容量Ｃ２を充電しながら徐々に高レベルに変化する。このため、フリップフロップＦＦは、セットされてから容量Ｃ２の容量値に応じた所定時間後にリセットされる。

タイマ回路１４は、フリップフロップＦＦのＱ出力をインバータＩＮＶで反転した後にタイマ出力信号ＴＯＵＴとして出力する。したがって、タイマ回路１４は、エッジ検出パルスＥＰの正パルス（サンプリングパルスＳＰの立ち上がりエッジ）に同期して所定時間の計測を開始し、計測中にタイマ出力信号ＴＯＵＴを低レベルを保持し、非計測中（計測後）にタイマ出力信号ＴＯＵＴを高レベルに保持する。そして、タイマ回路１４は、サンプリングパルスＳＰの周波数が高いときに短い高レベル期間を有し、サンプリングパルスＳＰの周波数が低いときに長い高レベル期間を有する矩形パルスをタイマ出力信号ＴＯＵＴとして出力する。なお、タイマ回路１４の時間計測を、サンプリングパルスＳＰの立ち下がりエッジに同期して開始してもよい。

平滑回路１６は、タイマ出力信号ＴＯＵＴの入力ノードと検出電圧ＶＯＵＴの出力ノードとの間に配置された抵抗Ｒ７と、出力ノードＶＯＵＴと参照電圧線ＲＥＦ２（例えば、接地線）との間に並列に配置された容量Ｃ３および抵抗Ｒ８とを有している。平滑回路１６は、タイマ回路１４から出力されるタイマ出力信号ＴＯＵＴの電圧を平滑（平均化）し、検出電圧ＶＯＵＴとして出力する。検出電圧ＶＯＵＴは、サンプリングパルスＳＰの周波数が高くなると低くなり、サンプリングパルスＳＰの周波数が低くなると高くなる。上記回路構成により、サンプリングパルスＳＰの周波数に応じて連続的に変化する検出電圧検出電圧ＶＯＵＴを容易に生成できる。

図３は、図２に示した周波数検出回路１０の動作を示している。図中、フリップフロップＦＦのＱ出力の高レベル期間Ｔ１は、タイマ回路１４の計測中を示し、Ｑ出力の低レベル期間は、タイマ回路１４の非計測中を示している。期間Ｔ１は、サンプリングパルスＳＰの周波数に依存せず一定である。一方、タイマ回路１４の非計測期間であるタイマ出力信号ＴＯＵＴの高レベル期間（Ｑ出力の低レベル期間）は、上述したように、サンプリングパルスＳＰの周波数が高いときに短くなり、サンプリングパルスＳＰの周波数が低いときに長くなる。したがって、タイマ出力信号ＴＯＵＴの電圧を平滑化した検出電圧ＶＯＵＴは、サンプリングパルスＳＰの周波数が高いときに低くなり、サンプリングパルスＳＰの周波数が低いときに高くなる。検出電圧ＶＯＵＴは、図１に示した電流調整回路２０のｐＭＯＳトランジスタ２０ａのゲートに供給される。したがって、ＡＤ変換器３０に供給される電源電流Ｉｖｄは、消費電力が大きくなるサンプリングパルスＳＰの周波数が高いときに増加し、消費電力が小さくなるサンプリングパルスＳＰの周波数が低いときに減少する。電源電流Ｉｖｄは、サンプリングパルスＳＰの周波数に応じて連続的に変化する。
この結果、常に最適な電源電流ＩｖｄをＡＤ変換器３０の動作周波数に応じて供給できる。

以上、本実施形態では、ＡＤ変換器３０に供給される電源電流Ｉｖｄをサンプリング周波数に追従して連続的に変化させることができる。この結果、常に最適な電源電流ＩｖｄをＡＤ変換器３０の動作周波数に応じて供給でき、消費電力を削減できる。サンプリング周波数に応じて電源電流Ｉｖｄを調整できるため、広い周波数帯域を有するＡＤ変換器３０を形成できる。特に、外部からの制御信号を受けることなくサンプリング周波数に応じて自動的に電源電流Ｉｖｄを調整できるため、汎用性の高いＡＤ変換器３０を形成できる。

広い周波数帯域を有するＡＤ変換器３０を形成できるため、例えば、ＧＳＭ（Global System for Mobile Communications）方式のＡＤ変換機能とＷ−ＣＤＭＡ（Wideband Code Division Multiple Access）方式のＡＤ変換機能を、１つのＡＤ変換器で実現できる。換言すれば、ＧＳＭ方式とＷ−ＣＤＭＡ方式での通話が可能なデュアルモード機能を有する携帯電話に搭載される半導体集積回路において、半導体集積回路に形成するＡＤ変換器の数を削減できる。この結果、半導体集積回路のチップサイズおよびチップコストを削減できる。

汎用性の高いＡＤ変換器３０を形成できるため、様々な要求仕様に対応することができる。したがって、要求仕様に合わないためにＡＤ変換器を新たに設計する頻度を下げることができる。この結果、ビジネスチャンスを逃すことを防止でき、設計のリソースを削減できる。

電源線ＶＤＤとＡＤ変換器３０の電源端子ＶＤとの間に配置したｐＭＯＳトランジスタ２０ａのゲートに検出電圧ＶＯＵＴを供給することで、電源電流Ｉｖｄを、サンプリング周波数に対応するゲート電圧に応じて連続的に変化させることができる。微分回路１２、タイマ回路１４および平滑回路１６により構成される周波数検出回路１０により、サンプリングパルスＳＰの周波数に応じて連続的に変化する検出電圧ＶＯＵＴを容易に生成できる。

図４は、本発明の半導体集積回路の第２の実施形態を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この半導体集積回路は、第１の実施形態と同様に、シリコン基板上にＣＭＯＳプロセスを使用して携帯電話等の携帯端末に搭載されるシステムＬＳＩとして形成されている。半導体集積回路は、図示した以外にもＣＰＵコア、内蔵メモリ、ＤＡ変換器、ＤＳＰ、タイマ等を搭載している。半導体集積回路は、周波数検出回路１０、バイアス回路４０（電流調整回路）およびＡＤ変換器５０を有している。

バイアス回路４０は、周波数検出回路１０からの検出電圧ＶＯＵＴを受け、検出電圧ＶＯＵＴに応じてバイアス電圧ＶＢ１〜ＶＢ４を生成する。バイアス電圧ＶＢ１〜ＶＢ４は、増幅器ＡＭＰの電源電流を調整するために、ＡＤ変換器５０の４つのＡＤ変換部５２の増幅器ＡＭＰ（乗算器）に供給される。

ＡＤ変換器５０は、縦続接続された４つのＡＤ変換部５２、最終段のＡＤ変換部５２の出力を受けるサブＡＤ変換器ＡＤＣおよび出力コード演算回路５４を有している。各ＡＤ変換部５２は、保持部Ｓ／Ｈ、サブＡＤ変換器ＡＤＣ、サブＤＡ変換器ＤＡＣ、減算器ＳＵＢおよび差動増幅器ＡＭＰを有している。このＡＤ変換器５０は、一般に、パイプライン方式と称される。この種のＡＤ変換器は、アナログ信号を複数のサンプリング期間を用いて上位ビットから順にディジタル値に変換する。このため、各ＡＤ変換部５２は、一つ
の時刻において、異なるアナログ信号をディジタル値に変換する。出力コード演算回路５４は、異なる時刻に生成されるディジタル値を合成し、入力されたアナログ信号に対応するディジタル信号ＤＯＵＴを生成する。すなわち、ＡＤ変換器５０は、サンプリングパルスＳＰに同期してアナログ信号ＡＩＮを受信し、受信したアナログ信号ＡＩＮを１０ビットのデジタル信号ＤＯＵＴに変換し、出力する。

初段のＡＤ変換部５２の保持部Ｓ／Ｈは、ＡＤ変換器５０の外部から供給されるアナログ信号ＡＩＮをサンプリングパルスＳＰに同期して受信し、保持する。２段から４段目のＡＤ変換部５２の各保持部Ｓ／Ｈは、前段のＡＤ変換部５２から出力されるアナログ値をサンプリングパルスＳＰに同期して受信し、保持する。サブＡＤ変換器ＡＤＣは、保持部Ｓ／Ｈに保持されたアナログ信号またはアナログ値をｋビットのディジタル値に変換する。この実施形態では、”ｋ”は、”２”である。２ビットのディジタル値は、出力コード演算回路５４に出力される。

サブＤＡ変換器ＤＡＣは、サブＡＤ変換器ＡＤＣにより変換された２ビットのディジタル値をアナログ値に変換する。減算器ＳＵＢは、保持部Ｓ／Ｈに保持されたアナログ信号またはアナログ値とサブＤＡ変換器ＤＡＣで変換されたアナログ値との差を求め、求めた差をアナログ値として出力する。増幅器ＡＭＰは、減算器ＳＵＢから出力されるアナログ値に２のｋ乗（この例では”４”）を乗じ、乗じた値を次段の保持部Ｓ／Ｈに供給する。そして、ＡＤ変換部５２は、互いに異なるｋビット（２ビット）をそれぞれ順次生成する。最終段のＡＤ変換部５２からアナログ値を受けるサブＡＤ変換器ＡＤＣは、このアナログ値をｋビット（２ビット）のディジタル値に変換する。変換されたディジタル値は、出力コード演算回路５４に出力される。ここで、ＡＤ変換部５２から出力されるディジタル値は、初段側が上位ビットに対応し、後段側が下位ビットに対応する。出力コード演算回路５４は、異なる時刻に順次生成された２ビットのディジタル値を合成して１０ビットのディジタル信号を生成する。

図５は、図４のバイアス回路４０の詳細を示している。バイアス回路４０は、電流調整回路４２およびバイアス生成部４４を有している。電流調整回路４２は、ソースおよびドレインが電源線ＶＤＤおよびバイアス生成部４４の電源端子ＶＤ１、ＶＤ２にそれぞれ接続されたｐＭＯＳトランジスタ４４ａ、４４ｂを有している。ｐＭＯＳトランジスタ４４ａ、４４ｂのゲートは、検出電圧ＶＯＵＴを受けている。バイアス生成部４４は、複数のｐＭＯＳトランジスタおよびｎＭＯＳトランジスタを有しており、互いに異なる所定のバイアス電圧ＶＢ１〜ＶＢ４を生成する。図では、ｐＭＯＳトランジスタは、ゲートに向く矢印を有するトランジスタで表し、ｎＭＯＳトランジスタは、ゲートと反対側に向く矢印を有するトランジスタで表している。

検出電圧ＶＯＵＴがサンプリングパルスＳＰの周波数に応じて変化すると、バイアス生成部４４に供給されるバイアス電流Ｉｂ１、Ｉｂ２が連続的に変化し、バイアス電圧ＶＢ１〜ＶＢ４は連続的に変化する。バイアス電圧ＶＢ１〜ＶＢ４の変化により、図４に示した増幅器ＡＭＰに供給される電源電流が変化する。増幅器ＡＭＰは、電源電流の変化により駆動能力が変化し、消費電力が変化する。より詳細には、サンプリングパルスＳＰの周波数が高くなると、バイアス電圧ＶＢ１〜ＶＢ４は、増幅器ＡＭＰの消費電力が大きくなる側にシフトする。このため、増幅器ＡＭＰの駆動能力は高くなり、増幅速度は速くなる。一方、サンプリングパルスＳＰの周波数が低くなると、バイアス電圧ＶＢ１〜ＶＢ４は、増幅器ＡＭＰの消費電力が小さくなる側にシフトする。このため、増幅器ＡＭＰの駆動能力は低くなり、増幅速度は遅くなる。パイプライン方式のＡＤ変換器では、乗算器として動作する差動増幅器の消費電力が最も大きい。このため、サンプリングパルスＳＰの周波数が低いときに、増幅器ＡＭＰの消費電力を下げることで、ＡＤ変換器５０の消費電力を削減できる。

この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、パイプライン方式のＡＤ変換器５０において、複数のＡＤ変換部５２の増幅器ＡＭＰの電源電流をサンプリングパルスＳＰの周波数に応じて調整でき、ＡＤ変換器５０の消費電力を削減できる。バイアス電圧ＶＢ１〜ＶＢ４を、サンプリング周波数に対応するゲート電圧（検出電圧ＶＯＵＴ）に応じて連続的に変化させることができ、常に最適な値に設定できる。この結果、増幅器ＡＭＰの電源電流をサンプリング周波数に応じて最適に調整でき、その消費電力を削減できる。

図６は、本発明の半導体集積回路の第３の実施形態を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この半導体集積回路は、第１の実施形態と同様に、シリコン基板上にＣＭＯＳプロセスを使用して携帯電話等の携帯端末に搭載されるシステムＬＳＩとして形成されている。半導体集積回路は、図示した以外にもＣＰＵコア、内蔵メモリ、ＡＤ変換器、ＤＳＰ、タイマ等を搭載している。

半導体集積回路は、第１の実施形態のＡＤ変換器３０の代わりにＤＡ変換器６０が形成されている。ＤＡ変換器６０は、サンプリングパルスＳＰに同期して受信したデジタル信号ＤＩＮをアナログ信号ＡＯＵＴに変換し、出力する。その他の構成は、第１の実施形態と同じである。すなわち、周波数検出回路１０は、サンプリングパルスＳＰの周波数に応じて検出電圧ＶＯＵＴを生成する。電流調整回路２０は、検出電圧ＶＯＵＴに応じてＤＡ変換器６０に供給される電源電流Ｉｖｄを調整する。

ＤＡ変換器６０は、抵抗列タイプあるいは電流駆動タイプのものが使用されている。抵抗列タイプのＤＡ変換器は、例えば、電源線と接地線の間に直列に接続される抵抗の数（抵抗値）をディジタル値に応じて切り替えることで、アナログ電圧を生成する。電流駆動タイプのＤＡ変換器は、例えば、複数の電流源から出力される電流のいずれかをディジタル値に応じて選択することで、アナログ電圧を生成する。どちらのタイプのＤＡ変換器も、電源線と接地線の間に定常電流（リーク電流）を流す必要があり、無駄な電源電流を消費している。このため、サンプリングパルスＳＰの周波数が低いときに電源電流を下げることで、消費電力は、大幅に削減される。

この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、ＤＡ変換器６０に定常的に流れる電源電流Ｉｖｄ（ＤＡ変換動作に寄与しない電流）を、サンプリング周波数の低下とともに減少させることができる。この結果、常に最適な電源電流ＩｖｄをＤＡ変換器６０の動作周波数に応じて供給できる。すなわち、ＤＡ変換器６０の消費電力を削減できる。

広い周波数帯域を有するＤＡ変換器６０を形成できるため、例えば、ＧＳＭ方式とＷ−ＣＤＭＡ方式での通話が可能なデュアルモード機能を有する携帯電話に搭載される半導体集積回路において、半導体集積回路に形成するＤＡ変換器の数を削減できる。この結果、半導体集積回路のチップサイズおよびチップコストを削減できる。また、ＤＡ変換器の様々な要求仕様に対応することができる。この結果、ビジネスチャンスを逃すことを防止でき、設計のリソースを削減できる。

なお、上述した実施形態では、本発明をＡＤ変換器またはＤＡ変換器を有するシステムＬＳＩに適用する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、本発明を単体チップ（ＩＣ；Integrated Circuit）からなるＡＤ変換器およびＤＡ変換器に適用してもよい。この場合、ＩＣに特別の制御端子を形成することなく、サンプリング周波数に応じて電源電流を自動的に調整できる。すなわち、従来の端子仕様を
変えることなく、消費電力を削減できる。

上述した実施形態では、半導体集積回路に搭載されるＡＤ変換器またはＤＡ変換器の電源電流をサンプリング周波数に応じて調整する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、半導体集積回路に搭載されるＡＤ変換器およびＤＡ変換器に共通の周波数検出回路１０を形成し、ＡＤ変換器およびＤＡ変換器の電源電流を一つの検出電圧ＶＯＵＴに基づいてそれぞれ調整してもよい。

上述した第２の実施形態では、ＡＤ変換器５０の差動増幅器ＡＭＰの電源電流をサンプリング周波数に応じて調整する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、第１および第３の実施形態を応用して、差動増幅器ＡＭＰの電源電流の調整に加えて、ＡＤ変換器５０のサブＡＤ変換器ＡＤＣおよびサブＤＡ変換器ＤＡＣの少なくとも一方の電源電流を調整してもよい。この場合、ＡＤ変換器５０の消費電力をさらに削減できる。

以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。

本発明の半導体集積回路の第１の実施形態を示すブロック図である。 図１に示した周波数検出回路の詳細を示す回路図である。 図２に示した周波数検出回路の動作を示す波形図である。 本発明の半導体集積回路の第２の実施形態を示すブロック図である。 図４に示したバイアス回路の詳細を示す回路図である。 本発明の半導体集積回路の第３の実施形態を示すブロック図である。

符号の説明

１０ 周波数検出回路
１２ 微分回路
１４ タイマ回路
１６ 平滑回路
２０ 電流調整回路
２０ａ ｐＭＯＳトランジスタ
３０ ＡＤ変換器
４０ バイアス回路
４２ 電流調整回路
４４ バイアス生成部
４４ａ、４４ｂ ｐＭＯＳトランジスタ
５０ ＡＤ変換器
５２ ＡＤ変換部
５４ 出力コード演算回路
６０ ＤＡ変換器
ＡＤＣ サブＡＤ変換器
ＡＩＮ アナログ信号
ＡＭＰ 差動増幅器
ＡＯＵＴ アナログ信号
ＤＡＣ サブＤＡ変換器
ＤＩＮ デジタル信号
ＤＯＵＴ デジタル信号
ＥＰ エッジ検出パルス
Ｉｖｄ 電源電流
Ｓ／Ｈ 保持部
ＳＰ サンプリングパルス
ＳＵＢ 減算器
ＴＯＵＴ タイマ出力信号
ＶＢ１〜ＶＢ４ バイアス電圧
ＶＯＵＴ 検出電圧

Claims (8)

1. サンプリングパルスに同期して受信したアナログ信号をデジタル信号に変換するＡＤ変換器と、
   前記サンプリングパルスの周波数を検出し、検出した周波数を検出値として出力する周波数検出回路と、
   前記ＡＤ変換器に供給される電源電流を前記検出値に応じて調整する電流調整回路とを備えていることを特徴とする半導体集積回路。
2. 請求項１記載の半導体集積回路において、
   前記周波数検出回路は、前記検出値を検出電圧として出力し、
   前記電流調整回路は、電源線と前記ＡＤ変換器の電源端子との間に配置され、ゲートで前記検出電圧を受けるトランジスタを備えていることを特徴とする半導体集積回路。
3. 請求項２記載の半導体集積回路において、
   前記周波数検出回路は、
   前記サンプリングパルスの立ち上がりエッジおよび立ち下がりエッジの一方に同期してエッジ検出パルスを生成するパルス生成回路と、
   前記エッジ検出パルスに同期して所定時間の計測を開始し、計測中に低レベルを保持し、非計測中に高レベルを保持する矩形パルスを出力するタイマ回路と、
   前記矩形パルスの電圧を平滑し、前記検出電圧として出力する平滑回路とを備えていることを特徴とする半導体集積回路。
4. 請求項１記載の半導体集積回路において、
   前記ＡＤ変換器は、複数ビットからなる前記ディジタル信号をｋビットのディジタル値に分けて順次生成する縦続接続された複数のＡＤ変換部と、
   順次生成されたｋビットのディジタル値を合成して前記複数ビットの前記ディジタル信号を生成する演算回路とを備え、
   前記各ＡＤ変換部は、
   前記アナログ信号または前段のＡＤ変換部から出力されるアナログ値を前記サンプリングパルスに同期して保持する保持部と、
   前記保持部に保持されたアナログ信号またはアナログ値をｋビットのディジタル値に変換するサブＡＤ変換器と、
   前記サブＡＤ変換器により変換されたディジタル値をアナログ値に変換するサブＤＡ変換器と、
   前記保持部に保持されたアナログ信号またはアナログ値から前記サブＤＡ変換器で変換したアナログ値を減ずる減算器と、
   前記減算器から出力されるアナログ信号に２のｋ乗を乗じ、乗じた値を次段の保持部に供給する乗算器とを備え、
   前記電流調整回路は、前記増幅器に供給される電源電流をそれぞれ調整するための複数種のバイアス電圧を前記検出値に応じてそれぞれ調整することを特徴とする半導体集積回路。
5. 請求項４記載の半導体集積回路において、
   前記電流調整回路は、
   前記バイアス電圧を生成するバイアス生成部と、
   電源線と前記バイアス生成部の電源端子との間に配置され、ゲートで前記検出電圧を受けるトランジスタとを備えていることを特徴とする半導体集積回路。。
6. サンプリングパルスに同期して受信したデジタル信号をアナログ信号に変換するＤＡ変
   換器と、
   前記サンプリングパルスの周波数を検出し、検出した周波数を検出値として出力する周波数検出回路と、
   前記ＤＡ変換器に供給する電源電流を前記検出値に応じて調整する電流調整回路とを備えていることを特徴とする半導体集積回路。
7. 請求項６記載の半導体集積回路において、
   前記周波数検出回路は、前記検出値を検出電圧として出力し、
   前記電流調整回路は、電源線と前記ＤＡ変換器の電源端子との間に配置され、ゲートで前記検出値である電圧を受けるトランジスタを備えていることを特徴とする半導体集積回路。
8. 請求項７記載の半導体集積回路において、
   前記周波数検出回路は、
   前記サンプリングパルスの立ち上がりエッジおよび立ち下がりエッジの一方に同期してエッジ検出パルスを生成するパルス生成回路と、
   前記エッジ検出パルスに同期して所定時間の計測を開始し、計測中に低レベルを保持し、非計測中に高レベルを保持する矩形パルスを出力するタイマ回路と、
   前記矩形パルスの電圧を平滑し、前記検出電圧として出力する平滑回路とを備えていることを特徴とする半導体集積回路。

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