JP2007096795A

JP2007096795A - 電力制御回路および無線通信装置

Info

Publication number: JP2007096795A
Application number: JP2005283971A
Authority: JP
Inventors: Tomohiko Ito; 藤朋彦伊; Takeshi Ueno; 野武司上; Tetsuro Itakura; 倉哲朗板
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2005-09-29
Filing date: 2005-09-29
Publication date: 2007-04-12
Anticipated expiration: 2025-09-29
Also published as: JP4110166B2

Abstract

【課題】パワーセーブモードから通常動作モードへの復帰時における立ち上がり時間の遅延を改善できる。
【解決手段】本発明の一態様としての電力制御回路は、一定電圧を生成し出力する定電圧発生部と、前記定電圧発生部の出力に接続され、前記一定電圧を基準電圧として使用する回路ブロックと、一端が前記定電圧発生部の出力に接続され、他端が基準電位端子に接続された容量素子と、前記回路ブロックへの電源電圧の供給をオン／オフするスイッチと、前記スイッチがオンの場合前記定電圧発生部へ第１の電力を供給し、前記スイッチがオフの場合前記定電圧発生部へ前記第１の電力より少ない第２の電力を供給する電力制御部と、を備える。
【選択図】図１

Description

本発明は、電力制御回路および無線通信装置に関し、特にパワーセーブモードからの立ち上がり時間を短縮した電力制御回路およびこの電力制御回路を有する無線通信装置に関する。

集積回路では、回路動作に基準となる電圧（基準電圧）が必要である場合が多い。例えば、基準電圧は、差動増幅回路の同相電圧や比較回路のしきい値電圧、A/D変換回路やD/A変換回路で扱うアナログ信号の上限電圧や下限電圧として用いられる。

携帯電話など電池駆動を前提とする電子機器では、通常、待機時の電力を抑制するため一時的に集積回路への電力供給を遮断するパワーセーブモードを備えている。

パワーセーブモード時の集積回路の動作を、移動体端末に搭載された受信回路100を例にして図１０を用いて説明する。受信回路100は、参照電圧発生回路101とその他の回路ブロック102とで構成される。その他の回路ブロック102は、参照電圧発生回路101が出力する一定電圧を基準電圧として用いるA/D変換回路などを含んでいる。スイッチ103、104は、オン/オフによりそれぞれ電圧発生回路101とその他の回路ブロック102への電力供給・遮断を選択できる。容量素子105は、参照電圧発生回路101の出力に並列に接続され、回路ブロック102で発生する雑音などの原因によって参照電圧発生回路101の出力電圧が揺れるのを抑制している。通常動作時において、参照電圧発生回路101で発生した電圧によって容量素子105が充電されており、容量素子105の電圧は参照電圧発生回路101の出力電圧に等しくなっている。

パワーセーブモード時、特開2004-164566公報などにも示されているように、従来の受信回路100では、スイッチ103、104を両方オフし、受信回路100全体の電力を遮断していた。この間、容量素子105に充電されている電荷が一定の割合で漏洩していた。
特開2004-164566公報

上記の従来技術においては、パワーセーブモード時に参照電圧発生回路の電源との接続を切断してしまう。切断してしまうと参照電圧発生回路から出力に対接地で接続された容量素子へ電流を供給出来なくなるので、容量素子に充電された電荷は一定の割合で漏洩していき、出力電圧が所定の値からずれてしまう。パワーセーブモードから再び通常動作へ戻るとき、参照電圧発生回路の出力電圧を元に戻すためには、容量素子から漏洩した電荷を補う必要がある。この時間が、集積回路全体のパワーセーブモードから通常動作へ復帰する際の立ち上がり時間を遅くする原因の1つになっていた。

本発明は、上記の問題点を解決するためになされたものであり、パワーセーブモードから通常動作モードへの復帰時における立ち上がり時間の遅延を改善した電力制御回路および無線通信装置を提供することを目的とする。

本発明の一態様としての電力制御回路は、一定電圧を生成し出力する定電圧発生部と、前記定電圧発生部の出力に接続され、前記一定電圧を基準電圧として使用する回路ブロックと、一端が前記定電圧発生部の出力に接続され、他端が基準電位端子に接続された容量素子と、前記回路ブロックへの電源電圧の供給をオン／オフするスイッチと、前記スイッチがオンの場合前記定電圧発生部へ第１の電力を供給し、前記スイッチがオフの場合前記定電圧発生部へ前記第１の電力より少ない第２の電力を供給する電力制御部と、を備える。

本発明の一態様としての電力制御回路は、一定電圧を生成し出力する定電圧発生部と、前記定電圧発生部の出力に接続され、前記一定電圧を基準電圧として使用する回路ブロックと、一端が前記定電圧発生部の出力に接続され、他端が基準電位端子に接続された容量素子と、前記回路ブロックへの電源電圧の供給をオン／オフするスイッチと、前記スイッチがオンの場合前記定電圧発生部へ電力を供給し、前記スイッチがオフの場合前記定電圧発生部に対し前記電力の供給と停止との両方を行う電力制御部と、を備える。

本発明の一態様としての電力制御回路は、一定電圧を生成し出力する定電圧発生部と、前記定電圧発生部の出力に接続され、前記一定電圧を基準電圧として使用する回路ブロックと、一端が前記定電圧発生部の出力に接続され、他端が基準電位端子に接続された容量素子と、前記回路ブロックへの電源電圧の供給をオン／オフするスイッチと、前記定電圧発生部の出力電圧と、閾値電圧とを比較する比較回路と、前記スイッチがオンの場合前記定電圧発生部へ電力を供給し、前記スイッチがオフの場合前記比較回路による比較結果に応じて前記定電圧発生部に対し前記電力の供給または停止を行う電力制御部と、を備える。

本発明により、パワーセーブモードから通常動作モードへの復帰時における立ち上がり時間の遅延を改善できる。

以下、図面を参照しながら本実施の形態について詳細に説明する。

（第１の実施の形態）
図１は、本発明の電力制御回路に関わる第１の実施の形態を示す回路ブロックである。

図１に示すように、本実施の形態に係る電力制御回路（集積回路）200は、一定電圧を出力する参照電圧発生回路201とそれ以外の回路ブロック202とで構成されている。

回路ブロック202には、参照電圧発生回路201から出力される一定電圧を基準電圧として回路動作を行う回路（例えばA/D変換回路）が含まれている。

参照電圧発生回路201から出力される一定電圧（基準電圧）は出力端子205から回路ブロック202へ供給される。基準電圧としては、例えばA/D変換回路で扱うアナログ信号の上限電圧または下限電圧、あるいは回路ブロック202に供給される電源電圧およびグランド電圧の中間電圧などがあり得る。

スイッチ204は、回路ブロック202と電源との間に接続されていて、スイッチ204をオンすると回路ブロック202と電源との間が短絡し、オフすると開放する。

スイッチ203は、端子aか端子bのいずれか一方に接続される。スイッチ203が端子aへ接続した場合の方が、端子bと接続した場合より参照電圧発生回路201に流れる電流が大きいとする。すなわち、スイッチ203が端子aへ接続した場合の方が、端子bと接続した場合より参照電圧発生回路201に供給される電力が大きい。

参照電圧発生回路201の出力には対接地に容量素子206が接続されている。より詳細には、容量素子206の一端が参照電圧発生回路201の出力に接続され、他端が、基準電位（例えばグランド電位）が与えられる基準電位端子に接続されている。

参照電圧発生回路201の回路構成例を図２に参照電圧発生回路300として示す。抵抗301と抵抗302とで電源電圧を分圧して所望の一定電圧V1を作り、ボルテージフォロワ回路303に入力する。ボルテージフォロワ回路303の入力インピーダンスは大きく、抵抗列301、302からボルテージフォロワ回路303へ流れる電流は無視できるので、電圧V1は一定に保たれる。ボルテージフォロワ回路303は、入力電圧V1と略一致した電圧V1´を出力する。ボルテージフォロワ回路303の出力には並列に容量素子304が追加されている。容量素子304はパスコン（バイパスコンデンサ）として機能し、例えば回路ブロック202の雑音などによる参照電圧発生回路201の出力電圧V1´の変動を抑制することが出来る。ただし、参照電圧発生回路201の出力電圧をV1´にするためには、容量素子304に出力電圧V1´に相当する電荷を充電する必要がある。容量素子304は、図１の容量素子206に相当する。

ボルテージフォロワ回路303に用いる増幅回路は、例えば、図３の増幅回路400のような回路構成を持つ。増幅回路400は、主要部（定電圧発生部）401と電力制御部409とを有する。入力端子INには図２の電圧V1が入力され、出力端子OUTから図２の電圧V1’が出力される。NMOSトランジスタ402は、入力差動対（NMOSトランジスタM1、M2）と能動負荷（PMOSトランジスタM3、M4）で構成される主要部401へバイアス電流を供給している。NMOSトランジスタ403は、ゲート端子とドレイン端子とを共通接続している。NMOSトランジスタ402とNMOSトランジスタ403のゲート端子は共通接続され、カレントミラー回路を構成している。NMOSトランジスタ403のドレイン端子には、NMOSトランジスタ404を介して、電流源405が接続され、また、NMOSトランジスタ403のドレイン端子には電流源406が接続されている。また、主要部401の構造は以下の通りである。NMOSトランジスタM1のドレイン端子とPMOSトランジスタM3のドレイン端子とが接続されている。NMOSトランジスタM2のドレイン端子とPMOSトランジスタM4のドレイン端子とが接続されている。PMOSトランジスタM3,M4のゲート端子は共通に接続され、これらのゲート端子はPMOSトランジスタM3のドレイン端子に接続されている。NNOSトランジスタM2のゲート端子はNMOSトランジスタM2のドレイン端子および出力端子OUTに接続されている。PMOSトランジスタM3,M4のソース端子は電源に共通に接続されている。NMOSトランジスタM1,M2のソース端子はNMOSトランジスタ４０２のドレイン端子に共通に接続されている。

NMOSトランジスタ404はスイッチとして機能し、ゲート端子407の電圧により、NMOSトランジスタ403と電流源405との間を短絡/開放する。ゲート端子407の電圧がハイレベルになると、NMOSトランジスタ403と電流源405との間が短絡し、電流源405、406の2つの電流がNMOSトランジスタ403に流れる。ゲート端子407の電圧がローレベルになると、NMOSトランジスタ403と電流源405との間が開放し、電流源406の電流のみがNMOSトランジスタ403に流れる。例えば、電流源405、406の電流が等しいとすると、NMOSトランジスタ402から主要部401へ流れるバイアス電流は、ゲート端子407の電圧がハイレベルの時に比べローレベルの時は半分になる。図１のスイッチ203がa/bに接続した場合が、ゲート端子407の電圧がハイレベル/ローレベルの場合に対応している。

パワーセーブモードへ移行した時、スイッチ204をオフにし、回路ブロック202と電源との間を開放する。同時に、スイッチ203の接続を端子aから端子bに切り替え、参照電圧発生回路201に流れるバイアス電流を小さくする。こうすると、従来のように参照電圧発生回路201と電源との接続を切断することなくかつ低消費電力で、パワーセーブモードの間に容量素子304から漏洩する電荷を、参照電圧発生回路201のバイアス電流で補うことが出来る。よって、パワーセーブモードから通常動作に再び移行しても容量素子304の電圧をV1´まで再充電するのにかかる時間を短縮でき、参照電圧発生回路の立ち上がり時間を短縮できる。

ところで、上述したように、図１の回路ブロック202は例えばA/D変換回路として実現される。Ａ／Ｄ変換回路としては例えばパイプライン型A/D変換器がある。パイプライン型A/D変換器は、入力アナログ信号をディジタル信号に変換する変換ステージを縦続接続したものである。各々の変換ステージはスイッチトキャパシタ回路であり、オペアンプと容量素子とスイッチとで主に構成される。スイッチトキャパシタ回路は、スイッチのオン/オフにより、サンプルモードとホールドモードという２つの状態をつくり、この２つのモードを交互に繰り返しながら、入力信号を出力する。パイプライン型A/D変換器の場合、１つの変換ステージが回路ブロック202として適用可能である。変換ステージが回路ブロック202として用いられる例を以下に簡単に示す。

図４は変換ステージの構成を示すブロック図である。

この変換ステージは、上述のように、サンプルモードとホールドモードとを有する。

サンプルモード時、変換ステージは、入力信号Viを容量素子CsおよびCfに充電する。図４では、サンプルモード時の状態が表されており、スイッチS₁は接地接続され、スイッチS₂、S₃は、入力信号Vi側に接続されている。

ホールドモード時では、サンプルモード時に充電した入力信号の電圧に応じた出力信号Voを出力する。このとき、スイッチの動作としては、スイッチS₁はオフされ、スイッチS₂はオペアンプ31の出力側に接続され、スイッチS₃は、DAC(Digital-to-Analog Converter:D/A変換器)側に接続される。DACでは、MUX(多重化器）に入力している+Vref、0、-Vrefのリファレンス電圧のうち、いずれか1つが選択され、選択されたリファレンス電圧がスイッチS₃を介して容量素子Csへ出力される。どのリファレンス電圧が選択されるかは、サンプルモード時に入力された入力信号Viの電圧に依存する。より詳細には、サンプルモード時において入力信号Viがプリアンプ32、33に入力され、プリアンプ32、33の出力がラッチ34に入力される。ラッチ34の状態がプリアンプ32、33からの入力に応じて３段階に決定され、ラッチ34の状態に応じていずれのリファレンス電圧が選択されるかが決定される。このリファレンス電圧に応じて出力電圧Voが異なる。出力電圧Voは以下の式によって決定される。

ここで、上記のMUX(多重化器）に入力されるリファレンス電圧が、図２の回路300で生成される。例えば回路300を３つ用意し、１番目の回路で+Vrefを生成し、２番目の回路で０を生成し、３番目の回路で−Vrefを生成する。ここで、０は電源電圧とグランド電位との中間電圧を示しており、±Vrefの絶対値|Vref|は電源電圧と0の差電圧の1/4を示している。回路300における容量素子304に充電されていた電荷は、ホールドモード時に容量素子Csとの間を移動し、容量素子304の電荷に過不足が生じる。本実施の形態では、この過不足の一部をボルテージフォロワ回路303から容量素子304へ電流を供給することで補う。

すなわち、パワーセーブモード時に、ボルテージフォロワ回路303の電力を完全に遮断してしまうと、容量素子304への電流供給ができなくなる。一般に、容量素子からは一定時間に一定の割合で電荷の漏洩があり、充電した電荷が徐々になくなっていく。したがって、パワーセーブモードから通常動作モードに移行したとき、漏洩電荷をボルテージフォロワ303が補い終えるまでA/D変換器（あるいは変換ステージ）が正常に動作することができず、立ち上がり時間が長くなってしまう。ボルテージフォロワ回路303の電流供給能力を大きくすれば、立ち上がり時間が短縮できるが、これでは、回路全体の消費電力が大きくなってしまう。そこで、本実施の形態のように、パワーセーブモード時に漏洩電荷を補えるだけの電流をボルテージフォロワ回路303に流すようにすると、立ち上がり時間を短縮し、かつ、通常動作時のボルテージフォロワ回路303の電力を小さくすることができる。

図５は、図１の集積回路を組み込んだ無線通信装置の構成を示すブロック図である。図５のA/D変換器14-1、14-2はそれぞれ、図１の集積回路に対応し、集積回路における回路ブロック202はA/D変換回路に相当する。

この通信装置は、64QAMや256QAMなどの、多値QAM変調方式を採用するシステムに適用される。この通信装置は、アンテナ40と、ハイブリッド回路50と、受信装置10と、送信装置20と、制御部19とを備える。送信装置20に与えられる送信信号は多値QAM変調され、ハイブリッド回路50を介してアンテナ40から出力される。アンテナ40に到来する多値QAM変調信号はハイブリッド回路50を介して受信装置10に与えられ、復調された受信信号が出力される。

受信装置10は、高周波受信回路（RF/IF)12と、直交復調器13と、A/D変換器14-1、14-2と、リサンプラ15-1、15-2と、適応等化器16-1、16-2と、キャリア（搬送波）再生部17-1、17-2と、復号処理部18とを備える。

制御部19は、A/D変換回路14-1、14-2と、リサンプラ15-1、15-2と、適応等化器16-1、16-2と、キャリア（搬送波）再生部17-1、17-2と、送信装置20とを制御する。

アンテナ40に到来するQAM変調信号は、高周波受信回路(RF/IF)12においてフィルタリングおよび低雑音増幅されたのち周波数変換され、中間周波数信号に変換される。この中間周波数信号は、フィルタリング処理およびAGC処理などが施されて、直交復調器13に入力される。

直交復調器13に与えられた中間周波数信号は直交復調され、互いに直交するIチャネル(I-ch)およびQチャネル(Q-ch)の複素ベースバンド信号が出力される。各チャネルのベースバンド信号は、それぞれA/D変換回路14-1、14-2に入力され、ディジタル信号に変換される。

各チャネルのディジタル信号は、それぞれリサンプラ15-1、15-2に入力され、所定のサンプリングレートおよびサンプリングタイミングでリサンプルされて互いの同期がとられる。これにより、A/D変換回路14-1、14-2のサンプリングレートを任意に設計することが可能になる。

リサンプラ15-1、15-2の出力は、それぞれ適応等化器16-1、16-2に与えられ、遅延歪みを補償して符号間干渉を低減するための処理が施される。適応等化器16-1、16-2の出力は、それぞれキャリア再生部17-1、17-2に与えられ、キャリア再生部17-1、17-2によりベースバンドに落とされ、残留キャリア成分（キャリア周波数誤差）および位相オフセットが取り除かれる。そうして、得られた複素ベースバンド信号は復号処理部18においてQAM復号される。

リサンプラ15-1,15-2におけるリサンプルタイミングやサンプリング周波数、適応等化器16-1,16-2における入出力タイミングやタップ係数の更新処理、キャリア再生部17-1,17-2における入出力タイミングおよび再生方法などは、制御部19においてフレキシブルに制御される。制御部19は、例えばDSP(Digital Signal Processor)やFPGA(Field Programmable Gate Array)、PLD(Programmable Logic Device)などの書き換え可能なデバイスによって実現され、パラメータや制御内容などを容易に変更できる。

適応等化器16-1,16-2は、ディジタル信号領域にある信号を取り扱うためシフトレジスタやＭＡＣ（積和演算器）などを備えて実現される。シフトレジスタのタップ数はシステム仕様に合わせて最適化される。

以上において、制御部19は、パワーセーブモードおよび通常動作モードの各モードに応じて、A/D変換器14-1、14-2の各々におけるスイッチ203、204（図１参照）を制御する。

図６は、制御部19によるスイッチ203、204の制御処理を説明するフローチャートである。

制御部19は、通常動作モードにおいて、スイッチ203を端子aに接続し（例えば図３のゲート端子407の電圧をハイレベルにし）スイッチ204をオンにする（A1）。無線通信装置の動作が終了した場合は（A2のYES）動作を終了し、そうでない場合は（A2のNO）パワーセーブモードに移行したか否かを判定する（A3）。パワーセーブモードに移行した場合は（A3のYES）、スイッチ203を端子bに接続し（例えばゲート端子407の電圧をローレベルにし）スイッチ204をオフにする（A4）。パワーセーブモードに移行していない場合（A3のNO）またはA4の後は、通常動作モードに移行したか否かを判定し（A5）、移行していない場合は（A5のNO）A2に戻り、移行した場合は、スイッチ203を端子aに接続（あるいは端子aへの接続を維持）しスイッチ204をオンに（あるいはオン状態を維持）する（A6）。

以上のように、本実施の形態によれば、パワーセーブモード時において、参照電圧発生回路の出力電圧を基準電圧として使用する回路ブロックは従来どおり電源との接続を切断するものの、参照電圧発生回路に対しては電力の供給を完全には切断せずに、通常動作よりも少ない電力を供給し、これにより容量素子に電流を供給し続けるようにしたため、参照電圧発生回路に起因した立ち上がり時間の遅延を改善できる。

（第２の実施の形態）
前述の実施の形態に重複する部分については、説明の簡潔のため記述を省略する。

図７は、本発明の電力制御回路に関わる第２の実施形態を示す回路ブロック図である。

図７の電力制御回路（集積回路）500は、参照電圧発生回路501と電源との間に接続されたスイッチ507が図１の集積回路200と異なる。

スイッチ507は、外部のクロック源から入力されたクロック信号503によりスイッチングされる。クロック信号503がハイレベルの時は、スイッチ507がオンし、参照電圧発生回路501と電源との間が短絡される。また、クロック信号503がローレベルの時は、スイッチ507がオフされ、参照電圧発生回路501と電源との間が開放される。

通常動作時、スイッチ507は常にオンしている。パワーセーブモード時、スイッチ507はクロック信号によりオン/オフを繰り返す。このとき平均値として通常動作時より小さい電流が参照電圧発生回路501に供給される。

こうすると、パワーセーブモード時でも参照電圧発生回路501の出力に並列に接続された容量素子506から漏洩する電荷を補うことが出来る。よって、パワーセーブモードから通常動作に再び移行しても容量素子506の再充電にかかる時間を短縮でき、参照電圧発生回路501の立ち上がり時間が短縮できる。また、参照電圧発生回路501の立ち上がり時間を早めたい場合はオン時間を通常より長くしたりするなど、入力するクロック信号のデューティ比を変更することで、使用する電子機器の要求に応じて参照電圧発生回路501の立ち上がり時間を柔軟に変更することが出来る。

参照電圧発生回路501としては、例えば図２の参照電圧発生回路300が利用できる。参照電圧発生回路300内のボルテージフォロワ回路303に用いる増幅回路としては、例えば、図８に示す増幅回路600を用いることができる。増幅回路600は主要部601と電力制御部609とを有する。増幅回路600における主要部601およびNMOSトランジスタ602、603は、図３の増幅回路400と同一である。

インバータ回路605の入力端子606における電圧のハイレベル/ローレベルにより、スイッチとして用いられるNMOSトランジスタ607、608がオン/オフされることで、主要部601にバイアス電流を流すか否かを選択できる。より詳細には、入力端子606における電圧がハイレベルの時、NMOSトランジスタ607はオンし、NMOSトランジスタ603に電流源604の電流が流れる。NMOSトランジスタ603に電流が流れると、カレントミラー回路を構成しているNMOSトランジスタ602にも電流が流れる。NMOSトランジスタ602に流れる電流が主要部601のバイアス電流として供給される。このときNMOSトランジスタ608はオフしておりNMOSトランジスタ608には電流は流れない。一方、入力端子606における電圧がローレベルの時、NMOSトランジスタ607はオフし、NMOSトランジスタ608はオンする。すると、NMOSトランジスタ602のゲート端子はNMOSトランジスタ608を介してグランド（GND）に接続されるので、NMOSトランジスタ602のドレイン電流は流れず、主要部601のバイアス電流が遮断される。入力端子606における電圧は、通常動作はハイレベルのままに保つことで主要部601にバイアス電流を供給し続ける。一方、パワーセーブモード時はクロック信号を入力端子606に入力し、主要部601へのバイアス電流供給/遮断を繰り返す。これにより図７のスイッチ507の機能が実現できる。

（第３の実施の形態）
前述の実施の形態に重複する部分については、説明の簡潔のため記述を省略する。

図９は、本発明の電力制御回路に関わる第３の実施の形態を示す回路ブロック図である。

図９に示すように、本実施の形態に係る電力制御回路（集積回路）700には、参照電圧発生回路701の出力に比較回路703が追加されている。スイッチ702は、比較回路703の出力結果に応じてオン/オフされる。比較回路703のしきい値電圧を、例えば、参照電圧発生回路701の出力電圧V1´に略一致した電圧V3に設計する。電圧V3は、例えば、抵抗708、709による抵抗分割などで発生させられて比較回路703に入力される。比較回路703の出力は、出力端子704の電圧が電圧V3以下の場合はハイレベルになり、それ以外の場合はローレベルになる。またスイッチ702は、入力端子705から入力される外部信号によってもオン/オフできるように設計される。例えば、比較回路703の出力信号と入力端子705から入力する外部信号とを、2つの入力をもつOR回路707に入力し、OR回路707の出力でスイッチ702をオン/オフさせる。これにより、OR回路707の入力信号のどちらか一方がハイレベルの時、スイッチ702がオンする。参照電圧発生回路701の回路構成としては例えば図８に示した回路を用いることができる。

通常動作時、入力端子705から入力する外部信号をハイレベルにして、スイッチ702をオンにすることで、参照電圧発生回路701と電源との間を短絡する。一方、パワーセーブモード時は、入力端子705から入力する外部信号をローレベルにする。こうすると、スイッチ702のオン/オフが比較回路703の出力のみで決定される。容量素子706から電荷が漏洩することで出力端子704の電圧が電圧V3以下になると、スイッチ702がオンになり、参照電圧発生回路701から容量素子706に電流が供給される。こうすると、通常動作時に容量素子706に充電された電荷はパワーセーブモードの間も維持される。よって、パワーセーブモードから通常動作に再び移行しても容量素子706の再充電にかかる時間が短縮されるので、参照電圧発生回路701の立ち上がり時間が短縮される。また、パワーセーブモード時にスイッチ702をオン/オフさせる外部信号が不要になり、電子機器の制御を簡素化できる。

なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。

第１の実施の形態に関わる集積回路の回路ブロック構成例を示す図。第１の実施の形態に関わる集積回路の参照電圧発生回路構成例を示す図。第１の実施の形態に関わる参照電圧発生回路のボルテージフォロワ回路構成例を示す図。パイプライン型A/D変換器における変換ステージの構成例を示す図。図１の集積回路を組み込んだ無線通信装置の構成例を示す図。制御部によるスイッチの制御処理を説明するフローチャート。第２の実施の形態に関わる集積回路の回路ブロック構成例を示す図。第２の実施の形態に関わる参照電圧発生回路のボルテージフォロワ回路構成例を示す図。第３の実施の形態に関わる集積回路の回路ブロック構成例を示す図。従来の受信回路に用いられている集積回路の回路ブロック図。

符号の説明

200、400、500、600、700 集積回路
201、501、701 参照電圧発生回路
202、502 回路ブロック
203、204、504、507、702 スイッチ
205、OUT、505、704 出力端子
206、304、706 容量素子
303 ボルテージフォロワ回路
301、302、708、709 抵抗
401、601 主要部
M1、M2、402、403、404、602、603、607 NMOSトランジスタ
405、406、604 電流源
407 ゲート端子
503 クロック信号
605 インバータ
606 入力端子
703 比較器
705、IN 入力端子
707 ＯＲ回路
M3、M4 PMOSトランジスタ

Claims

一定電圧を生成し出力する定電圧発生部と、
前記定電圧発生部の出力に接続され、前記一定電圧を基準電圧として使用する回路ブロックと、
一端が前記定電圧発生部の出力に接続され、他端が基準電位端子に接続された容量素子と、
前記回路ブロックへの電源電圧の供給をオン／オフするスイッチと、
前記スイッチがオンの場合前記定電圧発生部へ第１の電力を供給し、前記スイッチがオフの場合前記定電圧発生部へ前記第１の電力より少ない第２の電力を供給する電力制御部と、
を備えた電力制御回路。
前記電力制御部は、
外部動作モード信号に応じた大きさの電流を生成する電流生成回路と、
前記電流生成回路によって生成された電流を基準電流として増幅し、増幅された電流を前記定電圧発生部に供給するカレントミラー回路と、
備えたことを特徴とする請求項１に記載の電力制御回路。
前記電流生成回路は、前記外部動作モード信号に応じてオン／オフされるさらなるスイッチと、複数の電流源とを有し、前記さらなるスイッチの状態に応じた電流を生成することを特徴とする請求項２に記載の電力制御回路。
一定電圧を生成し出力する定電圧発生部と、
前記定電圧発生部の出力に接続され、前記一定電圧を基準電圧として使用する回路ブロックと、
一端が前記定電圧発生部の出力に接続され、他端が基準電位端子に接続された容量素子と、
前記回路ブロックへの電源電圧の供給をオン／オフするスイッチと、
前記スイッチがオンの場合前記定電圧発生部へ電力を供給し、前記スイッチがオフの場合前記定電圧発生部に対し前記電力の供給と停止との両方を行う電力制御部と、
を備えた電力制御回路。
前記電力制御部は、外部クロック入力端子とさらなるスイッチとを有し、前記さらなるスイッチは前記外部クロック入力端子に入力される外部クロックに従ってオン／オフされ、前記さらなるスイッチがオンのとき前記電力の供給を行い、前記さらなるスイッチがオフのとき前記電力の供給を停止することを特徴とする請求項４に記載の電力制御回路。
前記電力制御部は、
前記さらなるスイッチがオンのとき電流を生成し前記さらなるスイッチがオフのとき電流の生成を停止する電流生成回路と、
前記電流生成回路によって生成された電流を基準電流として増幅し、前記定電圧発生部に供給するカレントミラー回路と、
を備えたことを特徴とする請求項５に記載の電力制御回路。
一定電圧を生成し出力する定電圧発生部と、
前記定電圧発生部の出力に接続され、前記一定電圧を基準電圧として使用する回路ブロックと、
一端が前記定電圧発生部の出力に接続され、他端が基準電位端子に接続された容量素子と、
前記回路ブロックへの電源電圧の供給をオン／オフするスイッチと、
前記定電圧発生部の出力電圧と、閾値電圧とを比較する比較回路と、
前記スイッチがオンの場合前記定電圧発生部へ電力を供給し、前記スイッチがオフの場合前記比較回路による比較結果に応じて前記定電圧発生部に対し前記電力の供給または停止を行う電力制御部と、
を備えた電力制御回路。
前記電力制御部は、前記出力電圧が前記閾値電圧以下の場合は前記電力の供給を行い、前記出力電圧が前記閾値より大きい場合は前記電力の供給を停止することを特徴とする請求項７に記載の電力制御回路。
前記回路ブロックはA/D変換回路であることを特徴とする請求項１ないし８のいずれかに記載の電力制御回路。
請求項９に記載の電力制御回路を含むA/D変換器を備え、アナログの受信信号を前記A/D変換器によってディジタル化し復調することを特徴とする無線通信装置。