JP5351571B2 - パイプライン型ａ／ｄ変換回路 - Google Patents

Description

本発明は、Ａ（アナログ）／Ｄ（デジタル）変換を行いながら、そのバックグラウンドで変換誤差を自己補正するバックグラウンド型の変換誤差補正回路を有するパイプライン型Ａ／Ｄ変換回路に関するものである。

まず初めに、パイプライン型Ａ／Ｄ変換回路の原理を説明する。

図６は、パイプライン型Ａ／Ｄ変換回路の構成を表すブロック概念図である。パイプライン型Ａ／Ｄ変換回路は、アナログ入力信号を所定ビット数のデジタルコードに、デジタルコードの最上位ビット側から所定のビット数（サブデジタルコード）ごと段階的に順次変換するものである。同図に示すパイプライン型Ａ／Ｄ変換回路１００は、Ａ／Ｄ変換回路本体１０２と、デコーダ１０４とによって構成されている。

ここで、Ａ／Ｄ変換回路本体１０２は、１０個のサブＡ／Ｄ変換器１０６を縦列接続して構成され、各々のサブＡ／Ｄ変換器１０６から１ビットのサブデジタルコードが出力されるものとする。すなわち、Ａ／Ｄ変換回路１００は１０ビット精度のものであり、デコーダ１０４からは、アナログ入力信号をＡ／Ｄ変換して得られる１０ビットのデジタルコードが出力される。

各々のサブＡ／Ｄ変換器１０６は同一構成のものであり、図６に２段目のサブＡ／Ｄ変換器１０６の構成を示すように、Ａ／Ｄ変換ユニット１１０と、Ｄ／Ａ変換ユニット１１２と、減算器１１６と、増幅器１１８とによって構成されている。

サブＡ／Ｄ変換器１０６では、Ａ／Ｄ変換ユニット１１０により、前段のサブＡ／Ｄ変換器１０６のアナログ余剰信号の一部の電圧を、各段のサブデジタルコードに変換した後、これをＤ／Ａ変換ユニット１１２でアナログ信号に再変換する。続いて、減算器１１６により、前段のサブＡ／Ｄ変換器１０６のアナログ余剰信号の電圧から再変換後のアナログ信号の電圧を減算し、これを増幅器１１８で２倍に増幅して各段のアナログ余剰信号として出力する。

ここで、サブＡ／Ｄ変換器１０６により変換されるサブデジタルコードのビット数をｍとすると、増幅器１１８のゲインは、２＾ｍとなる。この例の場合、各段のサブデジタルコードは１ビットであるから、増幅器１１８のゲインは２となる。

なお、初段のサブＡ／Ｄ変換器１０６には、前段のサブＡ／Ｄ変換器１０６のアナログ余剰信号の代わりに、デジタルコードに変換すべきアナログ入力信号が入力される。また、最終段のサブＡ／Ｄ変換器１０６から、アナログ余剰信号を出力する必要はない。つまり、最終段のサブＡ／Ｄ変換器１０６は、前段のサブＡ／Ｄ変換器１０６のアナログ余剰信号の全電圧（デジタルコードの最下位ビットに対応する電圧）を、最終段のサブデジタルコードに変換する。

パイプライン型Ａ／Ｄ変換回路１００では、１０個のサブＡ／Ｄ変換器１０６により、アナログ入力信号の電圧を、デジタルコードの最上位ビット側から１ビットずつ段階的に順次サブデジタルコードに変換する。

つまり、まず初段のサブＡ／Ｄ変換器１０６により、アナログ入力信号の一部の電圧（デジタルコードの最上位ビットに対応する電圧）を、初段のサブデジタルコードに変換する。また、初段のサブＡ／Ｄ変換器１０６からは初段のアナログ余剰信号も出力される。

続いて、２段目のサブＡ／Ｄ変換器１０６により、初段のアナログ余剰信号の一部の電圧（デジタルコードの最上位ビットから２番目のビットに対応する電圧）を、２段目のサブデジタルコードに変換する。以下同様にして、３〜９段目のサブＡ／Ｄ変換器１０６まで１ビットずつ段階的に順次、前段のアナログ余剰信号の一部の電圧（デジタルコードの各ビットに対応する電圧）を、各段のサブデジタルコードに変換する。

そして最後に、最終段のサブＡ／Ｄ変換器１０６により、前段（９段目）のアナログ余剰信号の全電圧（デジタルコードの最下位ビットに対応する電圧）を、最終段のサブデジタルコードに変換する。

初段〜最終段のサブＡ／Ｄ変換器１０６から出力される各段のサブデジタルコードはデコーダ１０４に入力される。デコーダ１０４は、各段のサブデジタルコードから、アナログ入力信号に対応する１０ビットのデジタルコードを生成して出力する。

上記のように、パイプライン型Ａ／Ｄ変換回路は、複数のサブＡ／Ｄ変換器を縦列接続した構成であり、これらのサブＡ／Ｄ変換器により、アナログ入力電圧を、最上位ビット側から段階的に順次デジタル化していく。

また、サブＡ／Ｄ変換器は、アナログ入力信号を、各段のサブデジタルコードと各段のアナログ余剰信号とに分離する役目を果たす。各段のアナログ余剰信号は、後段のサブＡ／Ｄ変換器によって一部の電圧がその段のサブデジタルコードに変換され、その段のアナログ余剰信号がさらに後段のサブＡ／Ｄ変換器に渡され、という縦列処理が、得られるデジタルコードが所望の桁数に至るまで繰り返される。

高精度な（変換後のデジタルコードに多くの桁数を必要とする）パイプライン型のＡ／Ｄ変換回路においては、サブＡ／Ｄ変換器の各段に存在する非理想性（目標ゲインからのずれ）により、Ａ／Ｄ変換後のデジタルコードに許容範囲を超える誤差が生じる場合が考えられる。そのため、それらの誤差を自己補正する技術がこれまで多数提案されてきた。

以下、バックグラウンドで変換誤差を自己補正する従来のパイプライン型Ａ／Ｄ変換回路の概略を説明する。

図７は、従来のバックグラウンドで変換誤差を自己補正するパイプライン型Ａ／Ｄ変換回路の構成を表すブロック概念図である。同図に示すパイプライン型Ａ／Ｄ変換回路１２０は、Ａ／Ｄ変換回路本体１２２と、変換誤差補正回路１２４とによって構成されている。

Ａ／Ｄ変換回路本体１２２は、初段のサブＡ／Ｄ変換器１２６と、２段目〜最終段のサブＡ／Ｄ変換器を纏めて表した後段のサブＡ／Ｄ変換器１２８と、に分けて示してある。つまり、パイプライン型Ａ／Ｄ変換回路１２０では、後段のサブＡ／Ｄ変換器１２８の誤差補正は完了していること（誤差補正をする必要がないものを含む）を前提として、変換誤差補正回路１２４により、初段のサブＡ／Ｄ変換器１２６の変換誤差をバックグラウンドで補正するものである。

同様に、１０個のサブＡ／Ｄ変換器が縦列接続されており、各々のサブＡ／Ｄ変換器から１ビットのサブデジタルコードが出力されるものとする。つまり、後段のサブＡ／Ｄ変換器１２８からは、９ビットからなる後段のサブデジタルコードが出力される。

初段のサブＡ／Ｄ変換器１２６は、図６に示すものと基本的に同じ構成のものである。すなわち、初段のサブＡ／Ｄ変換器１２６は、Ａ／Ｄ変換ユニット１１０と、Ｄ／Ａ変換ユニット１１２と、減算器１１６と、増幅器１１８とによって構成されている。なお、初段のサブＡ／Ｄ変換器１２６内には、Ｄ／Ａ変換ユニット１１２と減算器１１６との間に、変換誤差補正回路１２４を構成する減算器１１４が配置されている。

変換誤差補正回路１２４は、前述の減算器１１４と、減算器１３０と、増幅器１３２と、加算器１３６と、乗算器１４０と、長時間平均回路１４２とによって構成されている。

ここで、初段のサブＡ／Ｄ変換器１２６の増幅器１１８に‘ｇ’で示すゲイン誤差が存在する場合を考える。この場合、増幅器１１８は、減算器１１６の出力を、本来であれば２倍して出力するところ、（２＋ｇ）倍して出力することになる。

以下、パイプライン型Ａ／Ｄ変換回路１２０の動作を説明する。

初段のサブＡ／Ｄ変換器１２６では、Ａ／Ｄ変換ユニット１１０により、アナログ入力信号ｙがＡ／Ｄ変換され、初段のサブデジタルコードＤが出力されるとともに、初段のサブデジタルコードＤは、Ｄ／Ａ変換ユニット１１２によりＤ／Ａ変換される。

変換誤差補正回路１２４では、初段のサブＡ／Ｄ変換器１２６内の減算器１１４により、Ｄ／Ａ変換ユニット１１２の出力から既知のテスト信号ｔｓが減算され、その減算結果Ｄ￣が出力される。ここで、テスト信号ｔｓは、アナログ信号と演算する場合はアナログ信号であり、デジタル信号と演算する場合はデジタル信号であるが、この場合等価と考えることができるので、煩雑さを避けるために同一の記号ｔｓで取り扱う。以下、本明細書中の信号ｔｓについても同様の取扱いとする。また、Ｄ／Ａ変換ユニット１１２の出力とサブデジタルコードＤも等価であると考えることができ、減算器１１４の出力はＤ−ｔｓ＝Ｄ￣と表せる。

また、減算器１３０により、初段のサブＡ／Ｄ変換器１２６のサブデジタルコードＤから同一のテスト信号ｔｓが減算され、その減算結果Ｄ￣が出力される。つまり、Ｄ￣＝Ｄ−ｔｓであり、２つの減算器１１４，１３０の出力（減算結果）は同じＤ￣となる。続いて、増幅器１３２により、減算器１３０の出力Ｄ￣が２倍に増幅されて出力される。つまり、増幅器１３２の出力は２Ｄ￣となる。

また、初段のサブＡ／Ｄ変換器１２６では、減算器１１６により、アナログ入力信号ｙから減算器１１４の出力Ｄ￣が減算され、さらに、増幅器１１８により、減算器１１６の出力（ｙ−Ｄ￣）が（２＋ｇ）倍に増幅されて出力される。つまり、増幅器１１８の出力は（２＋ｇ）（ｙ−Ｄ￣）となる。

後段のサブＡ／Ｄ変換器１２８からは、９ビットからなる後段のサブデジタルコードＤ_ＢＥが出力される。ここで、後段のサブデジタルコードＤ_ＢＥはデジタル信号であるが、初段のアナログ余剰信号と等価であり、前述の通り、後段のサブＡ／Ｄ変換器１２８の出力Ｄ_ＢＥ＝（２＋ｇ）（ｙ−Ｄ￣）と表せる。

続いて、加算器１３６により、増幅器１３２の出力２Ｄ￣と後段のサブＡ／Ｄ変換器１２８の出力Ｄ_ＢＥが加算され、Ｄ_ＯＵＴが出力される。つまり、加算器１３６の出力Ｄ_ＯＵＴ＝２Ｄ￣＋Ｄ_ＢＥ＝（２＋ｇ）ｙ−ｇＤ￣となる。

さらに続いて、乗算器１４０により、加算器１３６の出力Ｄ_ＯＵＴとテスト信号ｔｓが乗算される。つまり、乗算器１４０の出力Ｄ_ＯＵＴ＊ｔｓ＝（２＋ｇ）ｙ＊ｔｓ−ｇＤ＊ｔｓ＋ｇ＊ｔｓ^２となる。

そして最後に、長時間平均回路１４２により、乗算器１４０の出力の長時間平均（各サンプリング毎の乗算器１４０の出力の累積加算結果の平均）が算出され、増幅器１１８のゲイン誤差の推定値‘ｇ_ｅｓｔ〜’が算出される。つまり、推定値ｇ_ｅｓｔ〜＝Ｅ（Ｄ_ＯＵＴ＊ｔｓ）＝Ｅ［（２＋ｇ）ｙ＊ｔｓ−ｇＤ＊ｔｓ＋ｇ＊ｔｓ^２］＝ｇ＊Ｅ（ｔｓ^２）となる。ここで、Ｅは、長時間平均であることを表す記号である。

アナログ入力信号ｙとテスト信号ｔｓが無相関である限り、推定値ｇ_ｅｓｔ〜の算出式のうち、Ｅ［（２＋ｇ）ｙ＊ｔｓ］、Ｅ［ｇＤ＊ｔｓ］の項は平均をとる時間を長くすることにより‘０’に漸近し、推定値ｇ_ｅｓｔ〜＝Ｅ［ｇ＊ｔｓ^２］＝ｇ＊Ｅ（ｔｓ^２）となる。つまり、変換誤差補正回路１２４により、推定値‘ｇ_ｅｓｔ〜’を得ることができる。また、推定したゲイン誤差‘ｇ’を用いて、図示しない補正回路により、変換誤差補正を行う。

前述の通り、従来の変換誤差補正回路は、アナログ入力信号とテスト信号が無相関であることが前提であり、アナログ入力信号次第では、誤差推定が成功しない可能性が考えられた。また、誤差推定が正確であるためには、非常に長時間にわたる平均化が必要であり、要求精度によっては、推定値が収束するまでに莫大な時間がかかる場合があった。つまり、Ａ／Ｄ変換の精度と誤差補正の速度との間にはトレードオフが存在していた。

例えば、バックグラウンドで変換誤差を自己補正できる手法として、非特許文献１に開示された技術がある。

Hung-Chih Liu, Zwei-Mei Lee, Jieh-Tsorng Wu 共著、「A 15-b 40-MS/s CMOS Pipelined Analog-to-Digital Converter With Digital Background Calibration」, IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. 40, NO. 5, MAY 2005, p.1047-1056

本発明の目的は、誤差推定を確実に収束させることができ、比較的短時間で高精度な変換誤差推定及び補正を行うことができる変換誤差補正回路を有するパイプライン型Ａ／Ｄ変換回路を提供することにある。

上記目的を達成するために、本発明は、アナログ入力信号をＡ／Ｄ変換してサブデジタルコードを出力するＡ／Ｄ変換ユニットと、
該サブデジタルコードをＤ／Ａ変換するＤ／Ａ変換ユニットと、
該Ｄ／Ａ変換ユニットの出力からテスト信号を減算する第１の減算器と、
該第１の減算器の出力と該アナログ入力信号とを加算する第２の減算器と、
該第２の減算器の出力を増幅してアナログ余剰信号を出力する第１の増幅器からなるサブＡ／Ｄ変換器を複数有し、
前記複数のサブＡ／Ｄ変換器を縦列接続して構成され、各々の該サブＡ／Ｄ変換器により、該アナログ入力信号を、所定ビット精度のデジタルコードに、該デジタルコードの最上位ビット側から段階的に順次Ａ／Ｄ変換するＡ／Ｄ変換回路本体と、
前記複数のサブＡ／Ｄ変換器のうち、誤差補正対象のサブＡ／Ｄ変換器におけるＡ／Ｄ変換の誤差補正を行う変換誤差補正回路とを備え、
前記変換誤差補正回路は、該テスト信号を減算したサブデジタルコードと、誤差の成分を含む該アナログ余剰信号を入力した後段のサブＡ／Ｄ変換器のサブデジタルコードとを加算してデジタルコードを生成する演算回路と、
前記演算回路の出力と前記テスト信号とを乗算する乗算器と、
前記乗算器の出力を平均して、前記誤差補正対象のサブＡ／Ｄ変換器におけるＡ／Ｄ変換の誤差推定値を算出する平均回路と、
前記平均回路の出力を用いて、前記演算回路から出力されるデジタルコードに含まれる前記テスト信号を減算したサブデジタルコードを補正する補正回路とを有することを特徴とするパイプライン型Ａ／Ｄ変換回路を提供するものである。
さらに、前記アナログ入力信号から特定の周波数帯域の成分を除去するフィルタを備え、前記テスト信号は前記特定の周波数帯域の信号であることが好ましい。
また、前記補正回路は、前記テスト信号を減算したサブデジタルコードを増幅する第２の増幅器のゲインの変化を調整することが好ましい。
また、前記テスト信号は、前記演算回路に入力される第１のテスト信号と、前記乗算器に入力される第２のテスト信号とを含み、
前記第１および第２のテスト信号は、同一周波数、同一位相の信号であり、前記第１のテスト信号は方形波であり、前記第２のテスト信号はサイン波であることが好ましい。
また、前記補正回路は、前記Ａ／Ｄ変換の誤差の成分と前記増幅器のゲインの変化を調整する係数と乗算する第２の乗算器と、該第２の乗算器の出力を累積加算する累積加算器とを備え、
該累積加算器の出力によって、前記第２の増幅器の増幅率を制御することが好ましい。

本発明によれば、アナログ入力信号とテスト信号を、互いに異なる周波数帯域の信号とすることにより、誤差推定を確実に収束させることができ、Ａ／Ｄ変換の要求精度と変換誤差推定の収束速度との間に存在するトレードオフも劇的に解消することができる。また、誤差推定の収束安定性が、アナログ入力信号の具体的な波形に影響を受けることがなくなり、バックグラウンドでの誤差推定の安定性、信頼性を飛躍的に向上させることができる。

本発明のパイプライン型Ａ／Ｄ変換回路の構成を表すブロック概念図である。 本発明のパイプライン型Ａ／Ｄ変換回路の具体例の構成を表すブロック概念図である。 アナログ入力信号の状態を表すグラフである。 テスト信号ｔｓ￣とテスト信号ｔｓの関係を表すグラフである。 アナログ入力信号とテスト信号の関係を表すグラフである。 パイプライン型Ａ／Ｄ変換回路の構成を表すブロック概念図である。 従来のパイプライン型Ａ／Ｄ変換回路の具体例の構成を表すブロック概念図である。 従来のパイプライン型Ａ／Ｄ変換回路の構成を表すブロック概念図である。

以下に、添付の図面に示す好適実施形態に基づいて、本発明のパイプライン型Ａ／Ｄ変換回路を詳細に説明する。

Ａ／Ｄ変換回路の使用条件次第では、サンプリング周波数に比べてはるかに低周波帯域（低周波領域）のアナログ入力信号は変換する必要がないケースが多々存在する。例えば、Ｌｏｗ−ＩＦ帯の通信（所定周波数以下の周波数帯域の成分を含まないアナログ入力信号の通信）で使用されるＡ／Ｄ変換回路は、所定周波数以下のアナログ入力信号の成分をデジタルコードに変換する必要はない。

本発明は、そのような状況下において、Ａ／Ｄ変換の要求精度と変換誤差推定の収束速度との間に存在するトレードオフを大幅に解消することができる技術を提供するものである。

図１は、本発明のパイプライン型Ａ／Ｄ変換回路の構成を表すブロック概念図である。同図に示すパイプライン型Ａ／Ｄ変換回路１０は、Ａ／Ｄ変換回路本体１２と、変換誤差補正回路１４とによって構成されている。

Ａ／Ｄ変換回路本体１２は、１サンプリング時間毎に、アナログ入力信号を、所定ビット精度（所定ビット数）のデジタルコードに、デジタルコードの最上位ビット側から１ビット数ずつ段階的に順次Ａ／Ｄ変換する。

Ａ／Ｄ変換回路本体１２は、複数のサブＡ／Ｄ変換器を縦列接続して構成されているが、図１では、誤差補正対象の初段のサブＡ／Ｄ変換器１６と、その後段のサブＡ／Ｄ変換器（２段目〜最終段のサブＡ／Ｄ変換器）１８とに分けて示してある。図１は、後段のサブＡ／Ｄ変換器１８の誤差補正が完了していることを前提として、初段のサブＡ／Ｄ変換器１６の変換誤差を補正する場合の例である。

初段のサブＡ／Ｄ変換器１６には、ハイパスフィルタ３４により低周波成分を遮断したアナログ入力信号が入力される。初段のサブＡ／Ｄ変換器１６からは、初段のサブデジタルコードと初段のアナログ余剰信号が出力される。初段のアナログ余剰信号は後段のサブＡ／Ｄ変換器１８に入力される。後段のサブＡ／Ｄ変換器１８からは、後段のサブデジタルコードとして、各段（２段目〜最終段）のサブデジタルコードが出力される。

続いて、変換誤差補正回路１４は、複数のサブＡ／Ｄ変換器のうち、誤差補正対象の初段のサブＡ／Ｄ変換器１６におけるＡ／Ｄ変換の誤差補正を行うバックグラウンド型のものである。変換誤差補正回路１４は、１サンプリング時間毎に、Ａ／Ｄ変換回路本体１２から出力されるデジタルコードと既知の低周波テスト信号を乗算（積算）し、長時間平均をとってゲイン誤差の推定値‘ｇ_ｅｓｔ〜’を算出する。

変換誤差補正回路１４は、増幅器（デジタル乗算器）２２と、加算器２６と、乗算器３０と、長時間平均回路３２とによって構成されている。

ここで、増幅器２２と加算器２６は、初段のサブＡ／Ｄ変換器１６に内蔵される、テスト信号を用いて構成される回路（一例は、図２参照）と合わせて、本発明の演算回路を構成する。演算回路は、Ａ／Ｄ変換器本体１２から出力されるデジタルコードと、テスト信号の成分と、誤差補正対象のサブＡ／Ｄ変換器におけるＡ／Ｄ変換の誤差の成分と、を含むデジタルコードを生成するものである。

誤差補正対象の初段のサブＡ／Ｄ変換器１６には既知のテスト信号が入力される。初段のサブＡ／Ｄ変換器１６から出力される初段のサブデジタルコードは増幅器２２に入力される。

増幅器２２の出力と後段のサブＡ／Ｄ変換器１８から出力される後段のサブデジタルコードが加算器２６に入力される。加算器２６の出力（デジタルコード）とテスト信号が乗算器３０に入力され、乗算器３０の出力が長時間平均回路３２に入力され、長時間平均回路３２からゲイン誤差の推定値‘ｇ_ｅｓｔ〜’が出力される。

ここで、アナログ入力信号とテスト信号は、互いに異なる周波数帯域の信号である。言い換えると、アナログ信号とテスト信号は、共通周波数帯域の成分を含んでいない信号である。図１に示すパイプライン型Ａ／Ｄ変換回路１０において、アナログ入力信号は、所定周波数以下の低周波帯域の成分を含まない信号であり、テスト信号は、アナログ入力信号に含まれていない低周波帯域の信号である。

そのため、図１に示す変換誤差補正回路１４は、図７を簡略化して表した図８に示す従来の変換誤差補正回路１５０と比べて、テスト信号が低周波テスト信号に変更されている。また、同図に示すパイプライン型Ａ／Ｄ変換回路１０には、初段のサブＡ／Ｄ変換器１６に入力されるアナログ入力信号から、このアナログ入力信号が使用していない低周波帯域の成分（例えば、ノイズ等）を除去するハイパスフィルタ３４が設けられている。

上記のように、アナログ入力信号が、所定周波数以下の周波数帯域の成分を含んでいないことがあらかじめ分かっている場合、誤差推定のために印加するテスト信号の周波数帯域を、アナログ入力信号が使用していない低周波帯域の信号とすることにより、アナログ入力信号とテスト信号の長時間相関（乗算の長時間平均値）を限りなく小さくすることができ、結果的に短時間で正確な誤差推定を実現することができる。

また、アナログ入力信号が、所定の中間周波数帯域の成分を含んでいない信号である場合、ハイパスフィルタ３４の代わりに、ストップバンドフィルタを使用する。これにより、テスト信号が使用する周波数帯域が、アナログ入力信号が使用していない周波数帯域（ストップバンドフィルタの遮断周波数帯域）に収めることができる。なお、アナログ入力信号として、ノイズが除去された信号を入力する場合、誤差補正対象のサブＡ／Ｄ変換器の前段にフィルタを配置することは必須ではない。

次に、図１に示すパイプライン型Ａ／Ｄ変換回路１０の概略動作を説明する。

ハイパスフィルタ３４を介して入力されるアナログ入力信号は、初段のサブＡ／Ｄ変換器１６によってＡ／Ｄ変換され、初段のサブＡ／Ｄ変換器１６から、初段のサブデジタルコードが出力されるとともに、アナログ入力信号と初段のサブデジタルコードとテスト信号に基づいて初段のアナログ余剰信号が出力される。初段のアナログ余剰信号は、後段のサブＡ／Ｄ変換器１８によってさらに段階的に順次Ａ／Ｄ変換され、後段のサブデジタルコードが出力される。

初段のサブデジタルコードは、増幅器２２によって２倍に増幅される。ここで、増幅器２２はデジタル乗算器で構成されるので、そのゲインは、初段のサブＡ／Ｄ変換器１６の出力段の増幅器のゲインの理想値に設定することができる。

加算器２６により、増幅器２２の出力と後段のサブデジタルコードが加算され、所定ビット数のデジタルコードが出力される。続いて、乗算器３０により、加算器２６の出力とテスト信号が乗算され、長時間平均回路３２により、乗算器３０の出力が長時間平均され、長時間平均回路３２から、誤差補正対象の初段のサブＡ／Ｄ変換器４６におけるＡ／Ｄ変換の誤差推定値‘ｇ_ｅｓｔ〜’が出力される。

変換誤差補正回路１４は、アナログ入力信号とテスト信号が無相関である場合に、長時間平均をとることによって、ゲイン誤差の推定値‘ｇ_ｅｓｔ〜’の算出式から、アナログ入力信号を含む項とサブデジタルコードを含む項を取り除くことができるように構成されている。パイプライン型Ａ／Ｄ変換回路１０において、アナログ入力信号とテスト信号は、互いに異なる周波数帯域の信号であり、両者の間に相関成分はない。

上記のように、アナログ入力信号と、誤差推定のために使用するテスト信号との間の共通周波数帯域を意図的に排除することにより、正確な誤差推定を可能にすることができる。これにより、Ａ／Ｄ変換の要求精度と変換誤差推定の収束速度との間に存在するトレードオフを劇的に解消することができる。また、入力されるアナログ信号次第では、誤差推定が収束しないケースも確実に回避することができる。

次に、本発明のパイプライン型Ａ／Ｄ変換回路の具体例を挙げて説明する。

図２は、本発明のパイプライン型Ａ／Ｄ変換回路の具体例の構成を表すブロック概念図である。同図に示すパイプライン型Ａ／Ｄ変換回路４０は、Ａ／Ｄ変換回路本体４２と、変換誤差補正回路４４とによって構成されている。

Ａ／Ｄ変換回路本体４２は、１０個のサブＡ／Ｄ変換器を縦列接続して構成されており、各々のサブＡ／Ｄ変換器からは１ビットの各段のサブデジタルコードが出力される。図１の場合と同様に、図２に示す例では、Ａ／Ｄ変換回路本体４２は、誤差補正対象の初段のサブＡ／Ｄ変換器４６と、その後段（２段目〜最終段）のサブＡ／Ｄ変換器（９ビット精度）４８とに分けて示してある。

初段のサブＡ／Ｄ変換器４６は、Ａ／Ｄ変換ユニット７０と、Ｄ／Ａ変換ユニット７２と、減算器７６と、増幅器７８とによって構成されている。また、図２に示す例では、Ｄ／Ａ変換ユニット７２と減算器７６との間に、変換誤差補正回路４４を構成する減算器７４が配置されている。

Ａ／Ｄ変換ユニット７０にはアナログ入力信号ｙが入力される。Ａ／Ｄ変換ユニット７０からは初段のサブデジタルコードＤが出力されるとともに、Ｄ／Ａ変換ユニット７２に入力される。減算器７４の＋端子にはＤ／Ａ変換ユニット７２の出力が入力され、−端子には、既知のテスト信号（アナログ信号、方形波）ｔｓ￣が入力される。減算器７６の＋端子にはアナログ入力信号ｙが入力され、−端子には、減算器７４の出力が入力される。減算器７６の出力が増幅器７８に入力され、増幅器７８からは初段のアナログ余剰信号が出力される。

各々のサブＡ／Ｄ変換器は１．５ビット型のものであり、増幅器７８により、減算器７６の出力電圧が正確に２倍されたアナログ余剰信号が後段のサブＡ／Ｄ変換器に入力されることが理想である。これに対し、図２の例では、初段のサブＡ／Ｄ変換器４６の増幅器７８のゲインが‘１．９’であるとしている。つまり、図７の場合と同様に、増幅器７８のゲインが‘２＋ｇ’で表されるとすると、ゲイン誤差‘ｇ’＝‘−０．１’となる。

つまり、初段のサブＡ／Ｄ変換器４６の増幅器７８は、減算器７６の出力を、本来（変換誤差がない理想的な状態）であれば、２倍して出力するところ、１．９倍して出力することになる。

また、変換誤差補正回路４４は、前述の減算器７４と、減算器８０と、増幅器５２と、加算器５６と、乗算器６０と、長時間平均回路６２と、乗算器６４と、累積加算回路６６とによって構成されている。

ここで、減算器７４，８０と増幅器５２と加算器５６は、本発明の演算回路の一例を構成する。本実施形態の演算回路は、誤差補正対象の初段のサブＡ／Ｄ変換器４６のサブデジタルコードおよびこのサブデジタルコードをＤ／Ａ変換したアナログ信号から、アナログ入力信号ｙと異なる周波数帯域の既知のテスト信号ｔｓ￣を減算するとともに、このテスト信号ｔｓ￣を減算したサブデジタルコードＤ￣と、Ｄ／Ａ変換したアナログ信号から減算したテスト信号ｔｓ￣の成分と誤差補正対象のサブＡ／Ｄ変換器４６におけるＡ／Ｄ変換の誤差の成分を含む後段のサブＡ／Ｄ変換器４８のサブデジタルコードＤ_ＢＥとを加算してデジタルコードＤ_ＯＵＴを生成する。

また、乗算器６４と累積加算器６６は、増幅器５２のフィードバック調整機能と合わせて本発明の補正回路を構成する。補正回路は、長時間平均回路６２の出力を用いて、演算回路（図２の例では、出力段の加算器５６）から出力されるデジタルコードＤ_ＯＵＴに含まれるＡ／Ｄ変換の誤差の成分を補正するものである。

減算器７４は、前述の通り、初段のサブＡ／Ｄ変換器４６の内部に配置されている。

減算器８０の＋端子には、初段のサブＡ／Ｄ変換器４６から出力される初段のサブデジタルコードが入力され、−端子には、テスト信号（デジタル信号、方形波）ｔｓ￣が入力される。減算器８０の出力は増幅器５２に入力される。

加算器５６には、増幅器５２の出力と後段のサブＡ／Ｄ変換器４８から出力される９ビットの後段のサブデジタルコードが入力される。乗算器６０には、加算器５６の出力とテスト信号（デジタル信号、サイン波）ｔｓが入力され、乗算器６０の出力は長時間平均回路６２に入力される。乗算器６４には、長時間平均回路６２の出力とゲイン補正重み付け係数が入力され、乗算器６４の出力は累積加算器６６に入力され、累積加算器６６の出力は増幅器５２に入力される。

ここで、アナログ入力信号ｙは、図３のグラフに示すように、各サンプリング時間毎に変化する、１〜９ＭＨｚの帯域のスペクトラムを持つ所定強度の信号であるとする。つまり、アナログ入力信号には、１ＭＨｚよりも低周波の信号成分は一切含まれていない。図３のグラフの縦軸はアナログ入力信号ｙの信号強度を表し、横軸はその周波数を表す。また、図２に示すパイプライン型Ａ／Ｄ変換回路４０のサンプリングレートは２０ＭＨｚであるとする。すなわち、ナイキスト周波数は１０ＭＨｚである。

テスト信号ｔｓ￣、ｔｓは、図４のグラフに示すように、各サンプリング時間毎に変化する、周波数１００ＫＨｚの所定強度の信号であるとする。テスト信号ｔｓ￣は方形波（デジタルまたはアナログ信号）であり、テスト信号ｔｓはサイン波（デジタル信号）である。両者は、同一周波数の同一強度の信号であり、位相も一致している。図４のグラフの縦軸はテスト信号ｔｓ￣、ｔｓの信号電圧を表し、横軸は経過時間を表す。同図では、テスト信号ｔｓ￣の振幅は、入力フルスケース（ＦＳ）の１６分の１（ＦＳ／１６）を想定している。

また、アナログ入力信号ｙとテスト信号ｔｓ￣、ｔｓのスペクトル上の関係は、図５のグラフに示すように、両者の周波数帯域は完全に分離されており、その間に共通周波数の信号成分は存在しない。図５のグラフの縦軸はテスト信号ｔｓ￣、ｔｓの信号強度を表し、横軸はその周波数を表す。従って、アナログ入力信号ｙとテスト信号ｔｓの信号の積（乗算器６０の出力）はＤＣ成分を含まず、長時間相関成分（積の長時間平均）は‘０’と見なせる。

次に、図２に示すパイプライン型Ａ／Ｄ変換回路の動作を説明する。

以下の説明では、１サンプリング時間毎に、Ａ／Ｄ変換回路本体４２によりＡ／Ｄ変換が行われるものとする。また、長時間平均をとる際、テスト信号ｔｓの１周期分（１０μＳ）について１回長時間平均をとるものとする。つまり、前述のように、サンプリングレートが２０ＭＨｚであることを考えると、２００サンプルにつき１回ずつ長時間平均をとることになる。

初段のサブＡ／Ｄ変換器４６では、Ａ／Ｄ変換ユニット７０により、アナログ入力信号ｙがＡ／Ｄ変換され、初段のサブデジタルコードＤが出力されるとともに、初段のサブデジタルコードは、Ｄ／Ａ変換ユニット７２によりＤ／Ａ変換される。

変換誤差補正回路４４では、初段のサブＡ／Ｄ変換器４６内の減算器７４により、Ｄ／Ａ変換ユニット７２の出力から既知のテスト信号（アナログ信号）ｔｓ￣が減算され、その減算結果Ｄ￣＝Ｄ−ｔｓ￣が出力される。

また、減算器８０により、初段のサブＡ／Ｄ変換器４６から出力される初段のサブデジタルコードＤから同一のテスト信号（デジタル信号）ｔｓ￣が減算され、その減算結果Ｄ￣が出力される。つまり、Ｄ￣＝Ｄ−ｔｓ￣であり、２つの減算器７４，８０の出力は同じＤ￣となる。続いて、増幅器５２により、減算器８０の出力Ｄ￣が２倍に増幅されて出力される。つまり、増幅器５２の出力電圧は２Ｄ￣となる。

ここで、増幅器５２はデジタル乗算器であり、そのゲイン‘Ｇ’は、初期値として、初段のサブＡ／Ｄ変換器４６の増幅器７８の本来期待しているゲインである２倍に設定することができる。

また、初段のサブＡ／Ｄ変換器４６では、減算器７６により、アナログ入力信号ｙから減算器７４の出力Ｄ￣が減算され、さらに、増幅器７８により、減算器７６の出力（ｙ−Ｄ￣）が１．９倍に増幅されて出力される。つまり、減算器の出力は１．９（ｙ−Ｄ￣）となる。

後段のサブＡ／Ｄ変換器４８からは、９ビットからなる後段のサブデジタルコードＤ_ＢＥが出力される。ここで、後段のサブデジタルコードＤ_ＢＥは、前述の通り、初段のアナログ余剰信号と等価であると考えることができ、後段のサブデジタルコードＤ_ＢＥ＝１．９（ｙ−Ｄ￣）と表せる。

続いて、加算器５６により、増幅器５２の出力２Ｄ￣と後段のサブＡ／Ｄ変換器４８の出力Ｄ_ＢＥが加算され、デジタルコードＤ_ＯＵＴが出力される。つまり、加算器５６の出力Ｄ_ＯＵＴ＝２Ｄ￣＋Ｄ_ＢＥ＝１．９ｙ＋０．１Ｄ￣となる。初段のＡ／Ｄ変換器４６の増幅器７８のゲイン‘ｇ’＝１．９に対し、変換誤差補正回路４４の増幅器５２のゲイン‘Ｇ’＝２であるから、両者の差分＝０．１に比例した強度でテスト信号ｔｓ￣の成分がデジタルコードＤ_ＯＵＴに混ざり込んでいる。

さらに続いて、乗算器６０により、加算器５６の出力Ｄ_ＯＵＴとテスト信号ｔｓが乗算される。つまり、加算器５６の出力Ｄ_ＯＵＴ＊ｔｓ＝１．９ｙ＊ｔｓ＋０．１Ｄ＊ｔｓ−０．１＊ｔｓ￣＊ｔｓとなる。

続いて、長時間平均回路６２により、乗算器６０の出力の長時間平均（サンプル数Ｎ＝２００の累積加算平均）が算出され、増幅器７８のゲイン誤差の推定値‘ｇ_ｅｓｔ〜’が算出される。つまり、推定値ｇ_ｅｓｔ〜＝Ｅ（Ｄ_ＯＵＴ＊ｔｓ）＝Ｅ（１．９ｙ＊ｔｓ＋０．１Ｄ＊ｔｓ−０．１＊ｔｓ￣＊ｔｓ）＝−０．１＊Ｅ（ｔｓ￣＊ｔｓ）となる。Ｅは、同様に長時間平均であることを表す記号である。

アナログ入力信号ｙとテスト信号ｔｓとの間に相関成分はないので、推定値‘ｇ_ｅｓｔ〜’の算出式のうち、Ｅ（１．９ｙ＊ｔｓ）、Ｅ（０．１Ｄ＊ｔｓ）は、それぞれ、所定サンプル数Ｎの長時間平均をとることにより‘０’に漸近し、推定値ｇ_ｅｓｔ〜＝Ｅ（−０．１＊ｔｓ￣＊ｔｓ）＝−０．１＊Ｅ（ｔｓ￣＊ｔｓ）となる。また、Ｅ（ｔｓ￣＊ｔｓ）は、所定サンプル数Ｎの長時間平均をとることにより既知の定数に漸近し、例えば‘１’になる様な規格化をした場合、推定値ｇ_ｅｓｔ〜＝−０．１＝‘ｇ’となる。

つまり、アナログ入力信号ｙとテスト信号ｔｓを、互いに異なる周波数帯域の信号とすることにより、誤差推定を確実に収束させることができ、Ａ／Ｄ変換の要求精度と変換誤差推定の収束速度との間に存在するトレードオフも劇的に解消することができる。また、誤差推定の収束安定性が、アナログ入力信号の具体的な波形に影響を受けることがなくなり、バックグラウンドでの誤差推定の安定性、信頼性を飛躍的に向上させることができる。

続いて、長時間平均回路６２の出力に対して、乗算器６４により、ゲイン補正重み付け係数を乗算する。ここで、ゲイン補正重み付け係数の値は、長時間平均１回（サンプル数Ｎ＝２００回）当たりゲイン誤差‘ｇ’が半分補正される係数の大きさとする。このゲイン補正重み付け係数の値を変えることにより、誤差推定値‘ｇ_ｅｓｔ〜’を算出する時の収束時間を変える（調整する）ことができる。

ゲイン補正重み付け係数の値を小さくすると、増幅器５２のゲインの変化を遅くできるが、この値を小さくしすぎると、増幅器５２のゲインが初期値から最適値（この例の場合は１．９）に収束するまでの収束時間が長くなる。一方、係数の値を大きくすると、増幅器５２のゲインが早く変化するが、この値を大きくしすぎると、増幅器５２のゲインが初期値から最適値を通り過ぎて、かえって収束時間が長くなる場合がある。係数の値はテスト信号ｔｓ￣、ｔｓに依存するので、テスト信号ｔｓ￣、ｔｓに応じて適宜決定することが望ましい。

続いて、乗算器６４の出力は、累積加算器６６により順次累積加算される。そして、累積加算器６６の出力が増幅器５２にフィードバックされ、増幅器５２のゲイン‘Ｇ’が変更（調整）される。これ以後、増幅器５２のゲイン‘Ｇ’が最適値に補正されるまで、上記動作が繰り返される。Ｇが最適値に補正されると、累積加算器６６の出力が固定され、変換誤差補正が完了する。

前述の通り、ゲイン補正重み付け係数の値は、長時間平均１回（サンプル数Ｎ＝２００回）当たりゲイン誤差‘ｇ’が半分補正される係数の大きさであるから、長時間平均を１回終えた後のゲイン‘Ｇ’は２から１．９５へと補正される。同様に、ゲイン‘Ｇ’＝１．９５になった後、もう１度長時間平均をとると、ゲイン‘Ｇ’は１．９５から１．９２５に更新される。これを何度も繰り返すうちゲイン‘Ｇ’は１．９に漸近する。

なお、本発明において、アナログ入力信号の波形（周波数帯域および信号強度）、テスト信号の波形（アナログ入力信号の不使用帯域の信号であることが必要）、長時間平均のサンプル数（安定な誤差推定が望める任意の範囲内）は何ら限定されない。また、Ａ／Ｄ変換回路本体のビット数（デジタルコードのビット精度）およびサンプリング周波数、誤差補正対象のサブＡ／Ｄ変換器の位置およびビット数、誤差補正用Ａ／Ｄ変換器のビット数も何ら限定されない。

ここで、テスト信号は、基本的に方形波を使用することができるが、テスト信号の周波数が高くなると、テスト信号の高調波の成分がアナログ入力信号の使用する周波数帯域に混入する可能性が考えられる。従って、テスト信号の周波数に応じて、上記具体例のように、デジタルコードと乗算するテスト信号ｔｓはサイン波を使用することが望ましい。

また、変換誤差補正回路４４による手法は、サブＡ／Ｄ変換器４６の出力段の増幅器７８のゲイン誤差‘ｇ’に限らず、他の様々な構成要素における誤差モデル、誤差の度合いに対しても適用可能である。また、変換誤差補正回路における、誤差推定値の演算回路（演算方法）も何ら限定されない（演算式、誤差補正演算で現れる各種係数の値、ＬＵＴ（ルックアップテーブル）の使用等）。

本発明は、基本的に以上のようなものである。
以上、本発明について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。

１０，４０，１００，１２０，１５０ パイプライン型Ａ／Ｄ変換回路
１２，４２，１０２，１２２ Ａ／Ｄ変換回路本体
１４，４４，１２４ 変換誤差補正回路
１６，１８，４６，４８，１０６，１２６，１２８ サブＡ／Ｄ変換器
２２，５２，７８，１１８，１３２ 増幅器
２６，５６，１３６ 加算器
３０，６０，６４，１４０ 乗算器
３２，６２，１４２ 長時間平均回路
３４ ハイパスフィルタ
６６ 累積加算回路
７０，１１０ Ａ／Ｄ変換ユニット
７２，１１２ Ｄ／Ａ変換ユニット
７４，７６，８０，１１４，１１６，１３０ 減算器
１０４ デコーダ

Claims (5)

1. アナログ入力信号をＡ／Ｄ変換してサブデジタルコードを出力するＡ／Ｄ変換ユニット
   と、
   該サブデジタルコードをＤ／Ａ変換するＤ／Ａ変換ユニットと、
   該Ｄ／Ａ変換ユニットの出力からテスト信号を減算する第１の減算器と、
   該第１の減算器の出力と該アナログ入力信号とを加算する第２の減算器と、
   該第２の減算器の出力を増幅してアナログ余剰信号を出力する第１の増幅器からなるサブＡ／Ｄ変換器を複数有し、
   前記複数のサブＡ／Ｄ変換器を縦列接続して構成され、各々の該サブＡ／Ｄ変換器により、該アナログ入力信号を、所定ビット精度のデジタルコードに、該デジタルコードの最上位ビット側から段階的に順次Ａ／Ｄ変換するＡ／Ｄ変換回路本体と、
   前記複数のサブＡ／Ｄ変換器のうち、誤差補正対象のサブＡ／Ｄ変換器におけるＡ／Ｄ変換の誤差補正を行う変換誤差補正回路とを備え、
   前記変換誤差補正回路は、該テスト信号を減算したサブデジタルコードと、誤差の成分を含む該アナログ余剰信号を入力した後段のサブＡ／Ｄ変換器のサブデジタルコードとを加算してデジタルコードを生成する演算回路と、
   前記演算回路の出力と前記テスト信号とを乗算する乗算器と、
   前記乗算器の出力を平均して、前記誤差補正対象のサブＡ／Ｄ変換器におけるＡ／Ｄ変換の誤差推定値を算出する平均回路と、
   前記平均回路の出力を用いて、前記演算回路から出力されるデジタルコードに含まれる前記テスト信号を減算したサブデジタルコードを補正する補正回路とを有することを特徴とするパイプライン型Ａ／Ｄ変換回路。
2. さらに、前記アナログ入力信号から特定の周波数帯域の成分を除去するフィルタを備え、前記テスト信号は前記特定の周波数帯域の信号であることを特徴とする請求項１に記載のパイプライン型Ａ／Ｄ変換回路。
3. 前記補正回路は、前記テスト信号を減算したサブデジタルコードを増幅する第２の増幅器のゲインの変化を調整することを特徴とする請求項１または２に記載のパイプライン型Ａ／Ｄ変換回路。
4. 前記テスト信号は、前記演算回路に入力される第１のテスト信号と、前記乗算器に入力される第２のテスト信号とを含み、
   前記第１および第２のテスト信号は、同一周波数、同一位相の信号であり、前記第１のテスト信号は方形波であり、前記第２のテスト信号はサイン波であることを特徴とする請求項１から３のいずれかに記載のパイプライン型Ａ／Ｄ変換回路。
5. 前記補正回路は、前記Ａ／Ｄ変換の誤差の成分と前記増幅器のゲインの変化を調整する係数と乗算する第２の乗算器と、該第２の乗算器の出力を累積加算する累積加算器とを備え、
   該累積加算器の出力によって、前記第２の増幅器の増幅率を制御することを特徴とする請求項１から４のいずれかに記載のパイプライン型Ａ／Ｄ変換回路。

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