JP5499205B2 - コンパレータのバックグラウンド調整技術 - Google Patents

Description

本発明は、コンパレータのバックグラウンドキャリブレーション(calibration)技術に関する。

電子コンポーネントは、動作特性の変動の対象となる。デバイスが仕様に従って製造されるといえ、どんな製造技術も全てのデバイスに対する一様性を保証することはできない。金属酸化膜半導体（ＭＯＳ）デバイスにおいて、この変動は、しばしば閾値電圧レベルのシフトとして現れる。例えば、コンパレータ回路において、差動対（differential pair）における不一致および電流源における不一致は、入力電圧と、基準電圧との間の比較の性能に影響することにより、コンパレータの精度を制限する、コンパレータのオフセットに帰着する。コンパレータのオフセットは、ランダムなデバイスの不一致として発現するだけでなく、デバイスサイズの関数でもある。オフセットを削減するための良く知られた方法は、デバイスのサイズを大きくすることである。しかし、これはゲイン帯域幅および再生（regeneration）時間を維持するため、消費電力の増大を要求する。小さな、低消費電力コンパレータであって、デバイスサイズの増大が実施上の選択肢ではない、オフセットの補償、またはキャンセルの枠組みが求められている。

コンパレータのオフセットは、２つの種類に分類される。第１のタイプは、ＤＣオフセット（ここでは、「静的」オフセットとして参照する）として知られ、コンパレータ回路が動作しているとき、多少なりとも存在する一定のオフセットである。第２のタイプは、ここでは「動的」オフセットとして参照され、コンパレータ回路が、回路への入力値に基づき、コンパレータを決定を出力にするように切り替わるときに発生する。動的オフセットは、回路コンポーネントに影響する、寄生容量のような回路内の不均衡（imbalance）によって引き起こされることがある。従って、動的オフセットの原因は、静的オフセットの原因とは無関係であることがある。

静的オフセットを補償するための技術は存在する。しかしながら、動的オフセットは依然として問題として残されている。

本発明の例示的な態様は、パイプライン化されたアナログ‐デジタルコンバータ（ＡＤＣ）におけるコンパレータのキャリブレーション方法および対応するデバイスに関する。

例示的な態様に従えば、第１の抵抗ラダーと、第２の抵抗ラダーとが、ＡＤＣパイプラインの少なくとも１つのステージにおける差動コンパレータの各入力に接続される。各コンパレータにはその第１および第２の抵抗ラダーが設けられてもよく、それらの初期タップポイントはコンパレータへの初期の相補的な入力の対を形成するように選択される。ＡＤＣの動作中（ＡＤＣが変換を実行しているとき）、少なくとも１つのステージで生成されたデジタル残差が後続のステージからの出力を使用して計算され、その後、ステージ間の時間差を考慮して後続のステージからの出力を時間アライン（time align）する。各残差値は、少なくとも１つの閾値、好ましくは下側(lower)閾値および上側（upper）閾値と比較される。前記比較に基づいて、少なくとも１つのステージにおける少なくとも１つのコンパレータに印加される初期タップの電圧は、第１および第２の抵抗ラダーにおける異なるタップ位置に移動することによりキャリブレーションされてもよい。上述のキャリブレーション処理は、ＡＤＣがＡＤＣの種々のコンパレータにおけるオフセットを修正するために実際に変換動作中である間、繰り返し、例えば、特定のクロックサイクルあたり１回のように、実行されてもよい。任意で、前記キャリブレーション処理は、ＡＤＣが実際に入力を変換している限り繰り返されてもよい。

図１は、従来の多ステージパイプライン化されたアナログ‐デジタルコンバータのブロック図である。 図２は、アナログ‐デジタルコンバータのための出力信号の計算と、コンバータにおける多様なステージのための残差の計算とを示す図である。 図３は、例示的なステージにおける、コンパレータ部の入力に対する、例示的な残差値を示すプロットである。 図４は、本発明の例示的な実施形態に従ったコンパレータのキャリブレーションのためのシステムのブロック図である。 図５は、本発明の例示的な実施形態に従ったコンパレータのキャリブレーションのための回路の概要図である。 図６は、本発明の例示的な実施形態に従ったコンパレータのキャリブレーション方法のフローチャートである。

本発明は、コンパレータのキャリブレーション方法およびデバイスに関する。本発明の例示的な実施形態は、パイプライン化されたＡＤＣにおいて使用されるコンパレータを参照して説明される。しかし、本発明は、パイプライン化された他の種類の回路において使用されるコンパレータのキャリブレーションに適用されてもよい。本発明の例示的な実施形態に従って、スイッチトキャパシタフラッシュ（switched capacitor flash）ＡＤＣにおけるコンパレータのオフセットエラーは、ＡＤＣのフラッシュ部における抵抗ラダーのタップをキャリブレーションすることによって補償される。前記キャリブレーションは、バックグラウンドのキャリブレーション周期の間、すなわち、ＡＤＣが実際に変換を実行中に発生する。前記キャリブレーションは静的および動的オフセットの両方を補償する。

図１は、従来の多ステージパイプライン化されたＡＤＣのブロック図である。アナログ信号ＶinがＡＤＣの第１ステージ（ステージ１０）へ入力される。各ステージのフラッシュ（Flash）部内で、入力と、基準電圧のセットとの間でコンパレータのバンクによって比較が実行され、入力の概算デジタル見積がなされ、回路（出力回路１８）に出力される。前記概算見積も電圧に正確に変換され、かつ入力から減算される。結果として得られるアナログ残差信号がゲイン化され(gained-up)、かつ次のステージの入力として出力される（例：ステージ１２）。これはパイプラインの最後（最終ステージ）に到達するまで任意の数の追加のステージ（例：ステージ１４から１６）を通って繰り返される。ステージの数はＡＤＣの所望の分解能に基づいて選択可能である。図１は、ステージ１０の様々なコンポーネントを図示する拡大図を含む。残る１２、１４、１６の各ステージも同様のコンポーネントを具備するが、最終ステージ１６を除き、デジタル‐アナログコンバータ（ＤＡＣ）、または減算ユニットは含まなくてもよい。入力Ｖinはフラッシュユニット１０ａを通過し、デジタル値Ｄout1を生成するためにＶinのアナログ‐デジタル変換が実行される。Ｖinはフラッシュユニット１０ａ内のコンパレータのセットに印加される。各コンパレータは異なるトリガ閾値（triggering threshold）を持ってよいので、Ｖinの値に依存して、任意の数のコンパレータがＶinのデジタル近似を生成するためのトリガとなってもよい。Ｄout1は、ＤＡＣ１０ｂに入力され、ＤＡＣ１０ｂはＤout1をアナログ信号に変換する。Ｄout1のアナログ版は、その後ゲインユニット１０ｄによってゲイン化される前、かつアナログ残差信号として次のステージ（例：ステージ１２）を通過する前に減算ユニット１０ｃによってＶｉｎから減算されてもよい。この処理はパイプラインの最後に到達するまで繰り返されてもよい。ＡＤＣの出力全体が、その後出力回路１８が各ステージ（例Ｄout1、Ｄout2、…、Ｄoutn）のデジタル出力を１つのデジタル出力Ｄoutに結合することによって生成される。前記ステージがパイプライン形式で動作することから、同じサンプル時点での全ての出力信号は時間アラインであるため、各ステージからのＤoutx信号は、（例えば、出力回路１８により）ある程度遅延する。出力回路１８は時間アラインされた信号を結合する（例：時間アラインされた信号のデジタル和を求める）ことによって、Ｄoutを生成してもよい。

図２は個々のＤoutxがどのように全体のＤout信号を形成するように結合可能かを示す図である。図２はまた、残差値がどのように所与のステージに対して計算可能かを示している。単純化のため、４ステージのパイプを仮定する。しかしながら、先に説明した通り、ステージの数は変化する。全てのステージからの出力データ（６１・６２・６３・６４・６５）は時間アラインされ、かつＤout６７を生成するように結合される。所与のステージの残差を計算するため、全ての後続するステージからの出力データが加算される。例えば、第２ステージの残差は出力データ（６３・６４・６５）の合計であり、第１ステージの残差は出力データ（６２・６３・６４・６５）の合計である。

図３は、例示的なステージにおける、コンパレータ部の入力（例：コンパレータＣ１３、Ｃ１４、およびＣ１５）に対する、例示的な残差値を示すプロットである。横軸は、ステージの入力での電圧の範囲に対応する。縦軸は、そのステージ（例：図１のＶｏｕｔ）によって生成されるアナログ残差に対応する。図示したように、入力はＡＤＣの負のフルスケール電圧（−ＦＳ）と、正のフルスケール電圧（＋ＦＳ）との間で変化する。コンパレータＣ１３／Ｃ１４／Ｃ１５のそれぞれのトリガ閾値は入力軸と交差する垂直線によって表現される。図示されたトリガ閾値は、各コンパレータの理想的な閾値に対応してもよい。コンパレータのオフセットは１つまたは２つ以上のコンパレータの閾値が左または右にシフトすることに帰着することがあり、その結果、生成された残差は、理想的な残差値（例：残差が＋ＦＳ／２より高いか、または−ＦＳ／２より低い）と比較して、より高くなるか（右へシフトした場合）、またはより低くなる（左へシフトした場合）。

図４は、本発明の例示的な実施形態に従ったコンパレータのキャリブレーションのためのシステムのブロック図である。前記システムは図１におけるステージ１０／１２／１４／１６に類似したステージ１０’／１２’／１４’／１６’のセットを具備してもよい。コントローラ３０は信号バス３１を介して各ステージ（例：図１のＤout1）のデジタル出力を受信してもよい。前記コントローラは、出力回路１８内に、または別の回路として実施されてもよい。コンパレータの数はステージ間で変化するため、デジタル出力のサイズも変化する。図示の目的で、デジタル出力は２ビット［１：０］と、５ビット［４：０］との間で変化するものとして示される。コントローラ３０は制御信号ＣＳｅｌと、Ｉｎｃ／Ｄｅｃと、ＦＳｅｌとのセットを含んでよく、これらは、少なくとも１つのステージへの出力である。図４において、これらの制御信号はステージ１０’および１２’のみがキャリブレーションされるため、最初の２つのステージ（１０’および１２’）にのみ出力されるものとして図示される。しかし、代替的な実施形態において、前記制御信号は任意の数のステージ（例：１４’、１６’）に適用されてもよい。好ましい実施形態において、より早い（入力Ｖinにより近い）ステージはより遅いステージの前にキャリブレーションされる。例えば、少なくとも第１のステージ１０’がキャリブレーションされてもよい。コントローラ３０の動作はさらに後述する。

図５は、本発明の例示的な実施形態に従ったコンパレータのキャリブレーションのための回路１００の概要図である。回路１００は抵抗Ｒ１／Ｒ２／Ｒ３／Ｒ４／Ｒ５／Ｒ６／Ｒ７／Ｒｎを具備する複数の抵抗によって形成された抵抗ラダーを具備する。前記抵抗ラダーは、基準電圧（ＶＲＥＦ２０）と、基板またはグランド電圧（例：Ｖｓｓ）との間で接続される。代替的な実施形態において、ＶＲＥＦ２０は電流源に置換可能である。回路１００はまた、複数のスイッチ２２／２４／２５／２８と、コンパレータ６０と、コントローラ３０を具備してもよい。コントローラ３０の例外として、回路１００の残りのコンポーネントは、図１に示すＡＤＣ内の各ステージのフラッシュ部内に（すなわち、：ローカルに）存在してもよい。コントローラ３０は中心（例：ＡＤＣ内）に位置してもよい。回路１００は、１つのコンパレータのみを示しているが、抵抗ラダーおよびコントローラ３０への接続のような種々のコンポーネントがキャリブレーションされるステージ内の各コンパレータに対して複製可能であることが理解されるであろう。

前記抵抗Ｒ１〜Ｒｎは、同じ抵抗値であってもよいが、必ずしもその必要はなく、連続する抵抗の間のノードは、例えばＲ１からＲｎへ向かってラダーの電圧を増加するような、各タップで異なる電圧であるタップポイントを形成する。

前記スイッチ２４は、キャパシタ５０のボトムプレートがコモンノード１９に接続され、かつ選択されたタップ電圧が印加され、かつキャパシタ５０のトッププレートがコモンモード電圧（ｖｃｍｃ）に接続される動作のホールド・フェーズ（hold phase）の開始を信号で通知する制御信号（ｑｈ）に応答してアクティブ化されてもよい。

前記スイッチ２５は、コントローラ３０によって生成された制御信号（ＣＳｅｌ、Ｉｎｃ／Ｄｅｃ、およびＦＳｅｌ）から派生したデジタル制御信号ｔｅ[１：５］に応答してアクティブ化されてもよい。図示の目的のため、前記制御信号（ｔｅ[１：５］）を派生するための回路は省略される。しかし、これらの信号のそれぞれの機能は、当業者であれば、前記回路１００がどのように十分に実現されるか理解するように説明される。制御信号ｔｅ[１：５]の各ビットは、コモンノード１９を各タップポイントに接続するように、各スイッチ２５をアクティブ化してもよい。１つのタップポイントがコモンノード１９に接続されるように、スイッチ２５の１つだけが一度にアクティブ化されてもよい。スイッチ２２は動作のサンプル・フェーズ（sample phase）の開始を信号で通知する制御信号（ｑｓ）に応答してアクティブ化されてもよい。サンプル・フェーズの間、入力信号Ｖｉｐはキャパシタ５０のボトムプレートが印加され、キャパシタ５０のトッププレートには、コンパレータ６０の第１の入力端子−ＩＮが接続される。トッププレートがフローティング（コンパレータの入力がハイ・インピーダンス）であるため、トッププレートの電圧は入力Ｖｉｐと、ホールドフェーズの間にキャパシタ５０でサンプルされた、選択されたタップ電圧との差に等しい。Ｖｉｐが選択されたタップ電圧よりも高いとき、コンパレータ６０にトリガがかかる。このように、選択されたタップ電圧はコンパレータ６０のトリガ閾値を決定する。

前記スイッチ２８はホールドフェーズの間、コンパレータのトッププレートをｖｃｍｃに接続するように動作する制御信号（qhp）に応答してアクティブ化されてもよい。制御信号ｑｈおよびｑｈｐは、サンプリング時点を正確に定義するために、ｑｈが非アクティブ化される少し前（例えば、ｑｈの約１００ｐｓ前でもよい）にｑｈｐが非アクティブ化されることを除き、同じであってもよい。

前記コンパレータ６０は第２の入力端子＋ＩＰを具備してもよい。図示しないが、第１の入力端子−ＩＮに接続されたものに類似した回路が、第２の入力端子＋ＩＰにも提供されてもよいことが理解されるであろう。これは、相補的な入力電圧Ｖinが第２の入力端子にサンプリングされるために、＋ＩＰは、−ＩＮに接続されたコンポーネントに、逆の極性で接続された要素を有する、対称的な回路に接続されてもよいということである。コンパレータ６０はデジタル出力信号Ｑｐを生成する。所与のステージにおいてコンパレータ６０によって生成されたＱｐ信号のセット（例：１６のＱｐ信号は１６ビット値を生成する）は、フラッシュの生のデジタル出力を表現し、サーモメータ（thermometer）コードとして知られている。サーモメータコードは、フラッシュからのデジタル出力を形成するバイナリコード（例：５ビット）に変換されてもよい。このバイナリコードは、図１におけるＤout1信号に対応し、図４において、バス３１を介してコントローラ３０に送信されるデジタル出力を形成する。

前記コントローラ３０は論理ブロック３２と、選択ブロック３４とを具備してもよい。論理ブロック３２は前記バイナリコード（図４における１つまたは２つ以上のＤoutx信号）を受信し、かつ前記バイナリコードを使用して所与のステージのデジタル残差値を計算してもよい。例えば、ステージ１０’の残差を計算するために、後続の各ステージ（例：ステージ１２’、１４’、および１６’）の前記コードが結合されてもよい。

前記コントローラ３０はまた、計算された残差値に基づき、どのタップポイントがコモンノード１９に接続されるかを決定（すなわち、スイッチ２５のどれがアクティブ化されたかを決定）してもよい。前記残差値に基づく前記決定は、本発明に従った方法の例示的な実施形態に関連して以下に説明される。

前記制御信号ｔｅ[１：５］は、論理ブロック３２からの１つまたは２つ以上の信号に応答して出力されてもよい。本実施形態において、選択ブロック３４は、アドレス信号（Ｃｓｅｌ[３：０］）と、インクリメント／デクリメント信号（ｉｎｃ／ｄｅｃ）と、フラッシュ選択信号（Ｆｓｅｌ）とを含む入力のセットに応答してｔｅ[１：５］を出力する。Ｃｓｅｌ[３：０］は、特定のフラッシュにおける特定のコンパレータ６０をアドレッシングするために使用される。Ｆｓｅｌはアドレッシングされたコンパレータが位置するフラッシュを選択（アクティブ化）するために使用される。ｉｎｃ／ｄｅｃは、スイッチ２５を連続的にアクティブ化、または非アクティブ化することにより、ラダータップを通ってステップを進めるために使用される。バックグラウンドキャリブレーションの前に、ＡＤＣにおける１つまたは２つ以上のステージが各初期タップポイントに設定されてもよい（例えば、ＡＤＣ動作の前の時間周期において、コンパレータをキャリブレーションする、またはごくわずかなタップ電圧に設定されるフォアグラウンドキャリブレーション技術を使用する）。本発明のバックグラウンドキャリブレーション技術は、次に前記ラダーをインクリメントまたはデクリメントすることによりこの初期タップポイントを調整する。フォアグラウンドキャリブレーションが適用された場合もまた、前記タップポイントがフォアグラウンドおよびバックグラウンドの両方でキャリブレーションされ、その結果バックグラウンドキャリブレーションはフォアグラウンドでなされたキャリブレーションを微調整するように動作する。

前記ラダーを通るステップの実行は隣接するタップのインクリメント、またはデクリメントを伴ってもよい。例えば、初期タップポイントがｔｅ[３］に対応し（すなわち、ｔｅ[３］によって制御されるスイッチが、初期状態で閉じていた）、かつｉｎｃ／ｄｅｃがインクリメントを指示するように設定されている場合、ｔｅ[４］は出力であってもよい。このように、ｔｅ[１：５］は所与の時点でタップポイントを選択する出力であってもよい。次のタップポイントを選択するための、他の制御シーケンスもまた可能である。例えば、隣接していないタップポイントに移動することも可能である（例：１つではなく２つのステップをインクリメントする）。

図６は、本発明の例示的な実施形態に従ったコンパレータのキャリブレーション方法３００のフローチャートである。方法３００は回路１００と組み合わせて使用してもよい。他の回路構成（例：パイプライン化されたＡＤＣ）もまた、本方法の使用に適している。例示的な実施形態に従って、方法３００は、全てのステージではなく、特により大まかなステージで、ＡＤＣの選択した部分上で実行されてもよい。例えば、方法３００は最初の２つまたは３つのステージに適用されてもよい。

ステップ３１０において、所与のステージに対する残差が、適切に遅延された出力信号を使用してデジタル的に計算されてもよい。例えば、図２に関連して上述したように、各ステージからの前記出力信号は時間アラインされる（例：より早いステージからの出力信号をより遅いステージに対して遅延させる）。時間アラインの後、所与のステージに対する残差値が全ての後続するステージからのＤoutx信号の合計として計算されてもよい。

ステップ３１２において、前記残差値は、上位閾値と比較されることによって分析されてもよい。再度図３を参照すると、前記残差は、およそ＋ＦＳ／２と、−ＦＳ／２との間で理想的には変化するように図示される。しかし、コンパレータ閾値がオフセットによりシフトすると、残差の大きさはＦＳ、またはそれ以上になる可能性がある（例：図３における参照番号５２で＋ＦＳより大きく、または参照番号５４でほぼ−ＦＳである）。このように、一実施形態において、上側閾値は実質的に＋ＦＳに等しい任意の値であってもよい。さらに、下側閾値は実質的に−ＦＳに等しい任意の値であってもよい。上側閾値が下側閾値より大きい間、上側閾値と下側閾値の大きさは同じである必要はない。

ステップ３１４において、コントローラ３０は前記残差が上側閾値より大きいかどうか判定してもよい。前記残差が上側閾値を超えた場合、本方法はステップ３１６へ進む。

ステップ３１６で、次のタップポイント（電圧）はデクリメント、例えば選択されたコンパレータのｔｅ[１：５］の値をデクリメントすることによって選択される。キャリブレーションされるコンパレータの前記選択は、バス３１によって出力されたバイナリコードの関数である。所与のステージによって出力されたバイナリコードはそのステージにおける１つのコンパレータを選択するために使用可能である。再度図３を参照すると、例示的なステージによるコード出力（Ｄout1）のための例示的な値が、ｍｄａｃ１の入力と対比して示される。全てのコンパレータ（例：Ｃ０からＣ１５まで）にトリガがかかった場合、Ｄout1＝１００００である。ｍｄａｃ１の残差が＋ＦＳに近い値（参照番号５２）の場合、Ｃ１５の閾値は高すぎ、その結果、Ｃ１５はトリガがかからず、従ってＤout1は正しい値（１００００）ではなく、より低い値（例：０１１１１）となる。このエラーはＣ１５に対するタップポイントをより低いトリガ閾値にデクリメントすることによって修正可能である。この時点におけるＣ１５の選択はＣｓｅｌ[３：０］＝Ｄout1を使用することによって実行されてもよい。この方法によって、生成するためにステップ３１０において計算された残差を引き起こす同じアナログ入力に応答してトリガがかけられた最も高い閾値レベルのコンパレータがキャリブレーションのために選択される。

前記残差が上側閾値を超えていない場合、コントローラ３０は、前記残差が下側閾値より低いかどうか判定してもよい（ステップ３１８）。前記残差が下側閾値よりも低い場合、選択されたコンパレータの次のタップポイントは、インクリメントすることによって選択される（ステップ３２０）。例えば、図３において、Ｃ１５の閾値が低すぎる（−ＦＳに近い値、参照番号５４）場合、これはＣｓｅｌ[３：０］＝Ｄout1−１を使用して、Ｃ１５を選択するようにタップポイントをインクリメントすることによって修正可能である。一方、残差が下側閾値と少なくとも同じである場合、タップポイントはインクリメント、デクリメントのいずれも行われず、結果としてタップ電圧は同じままである（ステップ３２２）。

上述したように、−ＩＮに接続された相補回路が存在してもよい。従って、タップ電圧がインクリメント、またはデクリメントした場合はいつでも、対応する変化が相補回路内で発生してもよい。例えば、相補回路が、＋ＩＰに接続された回路として、同じ量であるが逆方向で、インクリメント、またはデクリメントしてもよい。

上述の明細書において、本発明はその特定の例示的な実施形態を参照して説明された。しかしながら、それに加えて、種々の修正および変更が特許請求の範囲に記載された本発明のより広い精神および範囲から逸脱することなくなされてもよいことは自明である。ここで述べた実施形態は様々な組み合わせで相互に組み合わせて実現されてもよい。明細書および図面はそれゆえに限定的な観念ではなく、例示的な観念でみなされるべきものである。

１９ コモンノード
２０ ＶＲＥＦ
２２ スイッチ
２４ スイッチ
２５ スイッチ
２８ スイッチ
３０ コントローラ
３１ バス
３２ 論理ブロック
３４ 選択ブロック
５０ キャパシタ
６０ コンパレータ
１００ 回路
Ｒ１〜Ｒｎ 抵抗

Claims (20)

1. 入力信号にパイプライン形式で接続された複数のステージを有する回路におけるコンパレータのバックグラウンドキャリブレーションを実行する方法であって、
   複数のステージにおける第１ステージから、複数のステージにおける後続のステージへの出力である、残差信号のデジタル値を計算するステップと、
   前記残差信号値と、少なくとも１つの閾値とを比較するステップと、
   前記比較に基づいて、前記第１ステージで選択された前記コンパレータのトリガ閾値を調整するステップとを具備し、
   前記残差信号の前記デジタル値が全てのステージから、後続する前記第１ステージへの出力を結合することによって計算される方法。
2. 少なくとも１つの前記閾値は、上側閾値と、下側閾値とを具備し、前記上側閾値は、前記下側閾値よりも大きい、請求項１に記載の方法。
3. 前記調整するステップは、
   前記残差信号が前記上側閾値よりも大きい場合、前記トリガ閾値を下げるステップと、
   前記残差信号が前記下側閾値よりも小さい場合、前記トリガ閾値を上げるステップと
   を具備する、請求項２に記載の方法。
4. 前記回路は、アナログ‐デジタルコンバータであり、
   前記上側閾値はほぼ＋ＦＳであり、
   前記下側閾値はほぼ−ＦＳであり、
   ＦＳは前記コンバータのフルスケール値である、請求項２に記載の方法。
5. 前記調整するステップは、選択された前記コンパレータの入力に接続された抵抗ラダーにおけるタップポイントを変更するステップを具備する、請求項１に記載の方法。
6. 前記方法は、前記第１ステージとして前記入力信号に最も近い複数の前記ステージの一部のみを使用して繰り返し実行される、請求項１に記載の方法。
7. 前記方法は、フォアグラウンドキャリブレーション技術を使用して選択された前記コンパレータの前記トリガ閾値を調整した後に実行される、請求項１に記載の方法。
8. 選択された前記コンパレータは、相補的な入力の対を有し、前記調整するステップは、同じ量であるが、逆方向に両方の入力を変更するステップを具備する、請求項１に記載の方法。
9. 前記回路は、アナログ‐デジタルコンバータであって、前記方法は、
   生成された前記第１ステージによる前記残差信号出力からのアナログ入力のデジタル近似に基づいて前記コンパレータを選択するステップをさらに具備する、請求項１に記載の方法。
10. 入力信号にパイプライン形式で接続された複数のステージを有する回路におけるコンパレータのバックグラウンドキャリブレーションを実行するデバイスであって、
    複数のステージにおける第１ステージから、複数のステージにおける後続のステージへの出力である、残差信号のデジタル値を計算するように、かつ、
    前記残差信号値と、少なくとも１つの閾値とを比較するように、かつ、
    前記比較に基づいて、前記第１ステージで選択された前記コンパレータのトリガ閾値を調整するように構成されるコントローラを具備し、
    前記コントローラは、前記残差信号の前記デジタル値を全てのステージから、後続する前記第１ステージへの出力を結合することによって計算するデバイス。
11. 少なくとも１つの前記閾値は、上側閾値と、下側閾値とを具備し、前記上側閾値は、前記下側閾値よりも大きい、請求項１０に記載のデバイス。
12. 前記調整は、
    前記残差信号が前記上側閾値よりも大きい場合、前記トリガ閾値を下げ、かつ、
    前記残差信号が前記下側閾値よりも小さい場合、前記トリガ閾値を上げる、請求項１１に記載のデバイス。
13. 前記回路は、アナログ‐デジタルコンバータであり、
    前記上側閾値はほぼ＋ＦＳであり、
    前記下側閾値はほぼ−ＦＳであり、
    ＦＳは前記コンバータのフルスケール値である、請求項１１に記載のデバイス。
14. 前記調整は、選択された前記コンパレータの入力に接続された抵抗ラダーにおけるタップポイントを変更する、請求項１０に記載のデバイス。
15. 前記コントローラは、前記第１ステージとして前記入力信号に最も近い複数の前記ステージの一部のみを使用して繰り返し前記計算と、前記比較と、前記調整を実行する、請求項１０に記載のデバイス。
16. 前記コントローラは、フォアグラウンドキャリブレーション技術を使用して、選択された前記コンパレータの前記トリガ閾値を調整した後に、前記調整を実行する、請求項１０に記載のデバイス。
17. 選択された前記コンパレータは、相補的な入力の対を有し、前記調整は、同じ量であるが、逆方向に両方の入力を変更する、請求項１０に記載のデバイス。
18. 前記回路は、アナログ‐デジタルコンバータであって、前記コントローラは、生成された前記第１ステージによる前記残差信号出力からのアナログ入力のデジタル近似に基づいて前記コンパレータを選択する、請求項１０に記載のデバイス。
19. 前記選択された前記コンパレータは、前記残差信号を引き起こした入力信号に応答してトリガがかけられた、最も高い閾値レベルのコンパレータである、請求項１０に記載のデバイス。
20. 前記残差信号を引き起こした入力信号に応答してトリガがかけられた、最も高い閾値レベルのコンパレータを、前記選択された前記コンパレータとして選択するステップをさらに具備する、請求項１に記載の方法。

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