JPH06291661A - Ａ／ｄ変換器 - Google Patents
Ａ／ｄ変換器Info
- Publication number
- JPH06291661A JPH06291661A JP7567893A JP7567893A JPH06291661A JP H06291661 A JPH06291661 A JP H06291661A JP 7567893 A JP7567893 A JP 7567893A JP 7567893 A JP7567893 A JP 7567893A JP H06291661 A JPH06291661 A JP H06291661A
- Authority
- JP
- Japan
- Prior art keywords
- conversion
- value
- comparison
- voltage
- register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】
【目的】 逐次変換方式によるA/D 変換を行なった後
に、その変換値の正否を判定することにより信頼度の高
い変換値を得るA/D 変換器の提供を目的とする。 【構成】 変換値に対応した比較電圧と変換対象電圧と
を比較する比較回路（１，２，４）、変換値に１を加算
した値に対応した比較電圧と変換対象電圧とを比較する
比較回路（１，２，４，６，７）、両比較回路の比較結
果に基づき変換値の正否を判定する判定回路（23,24,2
5,26)を備え、変換値が正しくない場合は、再度A/D 変
化を行ない、変換値が正しい場合は、通常の変換終了動
作を行なうよう構成されている。
に、その変換値の正否を判定することにより信頼度の高
い変換値を得るA/D 変換器の提供を目的とする。 【構成】 変換値に対応した比較電圧と変換対象電圧と
を比較する比較回路（１，２，４）、変換値に１を加算
した値に対応した比較電圧と変換対象電圧とを比較する
比較回路（１，２，４，６，７）、両比較回路の比較結
果に基づき変換値の正否を判定する判定回路（23,24,2
5,26)を備え、変換値が正しくない場合は、再度A/D 変
化を行ない、変換値が正しい場合は、通常の変換終了動
作を行なうよう構成されている。
Description
【０００１】
【産業上の利用分野】本発明は、逐次変換方式によるA/
D 変換器に関する。
D 変換器に関する。
【０００２】
【従来の技術】図11は、従来のA/D 変換器のブロック図
である。このA/D 変換器は、10ビット構成であり、ワン
チップマイクロコンピュータに内蔵されている。比較電
圧発生回路２が、逐次変換レジスタ４から与えられる10
ビットのデジタル値に対応した比較電圧を発生する。こ
の比較電圧が相補形スイッチ22を介してコンパレータ１
へ入力される。また変換対象電圧が、相補形スイッチ21
を介して同じくコンパレータ１へ入力される。コンパレ
ータ１は、比較電圧ＶR と変換対象電圧ＶX との大小を
比較し、ＶR ≦ＶX の場合は ■０" を、またＶR ＞Ｖ
X の場合は ■１"を逐次変換制御回路３へ入力するよう
接続されている。
である。このA/D 変換器は、10ビット構成であり、ワン
チップマイクロコンピュータに内蔵されている。比較電
圧発生回路２が、逐次変換レジスタ４から与えられる10
ビットのデジタル値に対応した比較電圧を発生する。こ
の比較電圧が相補形スイッチ22を介してコンパレータ１
へ入力される。また変換対象電圧が、相補形スイッチ21
を介して同じくコンパレータ１へ入力される。コンパレ
ータ１は、比較電圧ＶR と変換対象電圧ＶX との大小を
比較し、ＶR ≦ＶX の場合は ■０" を、またＶR ＞Ｖ
X の場合は ■１"を逐次変換制御回路３へ入力するよう
接続されている。
【０００３】逐次変換制御回路３はCPU 10の指示により
逐次変換の制御を行なう回路であって、10ビットの逐次
変換レジスタ４を制御し、そのMSB 側からLSB 側へ逐次
■１" を設定する。そしてコンパレータ１の出力が ■
０" （又は ■１" ）の場合は、逐次変換レジスタ４が
設定した ■１" を、そのままとして確定（又は ■０"
に訂正）する。この確定又は訂正の動作は、LSB に至る
迄行われ、それによって逐次変換レジスタ４の内容が確
定し、その結果として変換値が得られる。この変換値は
トランスミッションゲート５を介して変換結果格納レジ
スタ６に格納され、さらにCPU 10に与えられる。
逐次変換の制御を行なう回路であって、10ビットの逐次
変換レジスタ４を制御し、そのMSB 側からLSB 側へ逐次
■１" を設定する。そしてコンパレータ１の出力が ■
０" （又は ■１" ）の場合は、逐次変換レジスタ４が
設定した ■１" を、そのままとして確定（又は ■０"
に訂正）する。この確定又は訂正の動作は、LSB に至る
迄行われ、それによって逐次変換レジスタ４の内容が確
定し、その結果として変換値が得られる。この変換値は
トランスミッションゲート５を介して変換結果格納レジ
スタ６に格納され、さらにCPU 10に与えられる。
【０００４】図12, 図13は、図11における逐次変換制御
回路３の一部をなすシフタ部のブロック図である。シフ
タ部は、２個のD-FF 32,33よりなるシフタ31が11個カス
ケード接続されたものよりなり、逐次変換レジスタ４の
MSB(ビット ■９" ）からLSB(ビット ■０" ) 迄順次
■１" を設定するため制御を行なう。CPU 10の指示に基
づいて逐次変換制御回路３は、変換開始信号ST及び変換
クロックCLK を発生する。
回路３の一部をなすシフタ部のブロック図である。シフ
タ部は、２個のD-FF 32,33よりなるシフタ31が11個カス
ケード接続されたものよりなり、逐次変換レジスタ４の
MSB(ビット ■９" ）からLSB(ビット ■０" ) 迄順次
■１" を設定するため制御を行なう。CPU 10の指示に基
づいて逐次変換制御回路３は、変換開始信号ST及び変換
クロックCLK を発生する。
【０００５】変換開始信号STは、初段のシフタ31のD-FF
32のダイレクトセット端子Ｓに与えられ、かつインバー
タ34を介してＮチャネルトランジスタ35のゲートに与え
られる。トランジスタ35のドレインはD-FF32の端子Ｄに
接続され、トランジスタ35のソースは接地されている。
変換開始信号STが ■Ｈ" の場合は、トランジスタ32は
オフ状態であり， ■Ｌ" の場合は、トランジスタ35は
オン状態となり、D-FF32の端子Ｄは接地電位に保持され
る。
32のダイレクトセット端子Ｓに与えられ、かつインバー
タ34を介してＮチャネルトランジスタ35のゲートに与え
られる。トランジスタ35のドレインはD-FF32の端子Ｄに
接続され、トランジスタ35のソースは接地されている。
変換開始信号STが ■Ｈ" の場合は、トランジスタ32は
オフ状態であり， ■Ｌ" の場合は、トランジスタ35は
オン状態となり、D-FF32の端子Ｄは接地電位に保持され
る。
【０００６】クロックCLK がD-FF32の端子CLK に与えら
れ、かつインバータ36を介して反転されてD-FF33の端子
CLK に与えられる。またCPU 10からのリセット信号RESE
T がD-FF32のリセット端子Ｒに与えられるようなしてあ
る。D-FF32の端子Ｑからの出力は、D-FF33の端子Ｄに入
力され、D-FF33の端子Ｑからの出力は、次段のシフタ31
のD-FF32の端子Ｄに入力され、かつ逐次信号ａ9 として
逐次変換レジスタ４へ入力される。
れ、かつインバータ36を介して反転されてD-FF33の端子
CLK に与えられる。またCPU 10からのリセット信号RESE
T がD-FF32のリセット端子Ｒに与えられるようなしてあ
る。D-FF32の端子Ｑからの出力は、D-FF33の端子Ｄに入
力され、D-FF33の端子Ｑからの出力は、次段のシフタ31
のD-FF32の端子Ｄに入力され、かつ逐次信号ａ9 として
逐次変換レジスタ４へ入力される。
【０００７】次段以降の10個のシフタ31も同様に両D-FF
32,33よりなり、D-FF32のダイレクトセット端子Ｓは、
いずれも接地されており、その他の接続は前段のシフタ
31と同様である。そして各シフタ31のD-FF33が端子Ｑか
ら夫々逐次信号ａ8 ，ａ7 …ａ0 及び変換終了信号Ｅを
出力する。逐次信号ａ8 ，ａ7 …ａ0 は逐次変換レジス
タ４へ入力される。
32,33よりなり、D-FF32のダイレクトセット端子Ｓは、
いずれも接地されており、その他の接続は前段のシフタ
31と同様である。そして各シフタ31のD-FF33が端子Ｑか
ら夫々逐次信号ａ8 ，ａ7 …ａ0 及び変換終了信号Ｅを
出力する。逐次信号ａ8 ，ａ7 …ａ0 は逐次変換レジス
タ４へ入力される。
【０００８】次に図11及び図12, 図13に基づいて動作を
説明する。CPU 10の指示により、逐次変化制御回路３
は、変換開始信号ST及び変換CLK を発生し、シフタ部に
与える。シフタ部は、逐次信号ａ9 ，ａ8 …ａ0 を逐次
変換レジスタ４へ出力して、MSB からLSB まで順次 ■
１" を設定する。逐次変化レジスタ４に設定された値を
入力された比較電圧発生回路２は、その値に対応した比
較電圧を発生してコンパレータ１に入力する。コンパレ
ータ１は、この比較電圧と変換対象電圧とを比較し、そ
の比較結果の ■０" 又は ■１" を逐次変換制御回路３
へ出力する。
説明する。CPU 10の指示により、逐次変化制御回路３
は、変換開始信号ST及び変換CLK を発生し、シフタ部に
与える。シフタ部は、逐次信号ａ9 ，ａ8 …ａ0 を逐次
変換レジスタ４へ出力して、MSB からLSB まで順次 ■
１" を設定する。逐次変化レジスタ４に設定された値を
入力された比較電圧発生回路２は、その値に対応した比
較電圧を発生してコンパレータ１に入力する。コンパレ
ータ１は、この比較電圧と変換対象電圧とを比較し、そ
の比較結果の ■０" 又は ■１" を逐次変換制御回路３
へ出力する。
【０００９】逐次変換制御回路３は、コンパレータ１の
出力が ■０" の場合は、逐次変換レジスタ４に設定し
た ■１" を ■１" のままとして確定し、コンパレータ
１の出力が ■１" の場合は、逐次変換レジスタ４に設
定した ■１" を ■０" に訂正する。この訂正に際し
て、逐次信号ａ9 は、逐次変換レジスタ４のMSB である
ビット ■９" を指定し、訂正のための信号が逐次変換
制御回路３より逐次変換レジスタ４に与えられる。この
ようにしてMSB の１ビットの変換が完了する。このよう
な変換がLSB まで10回実行され変換値が得られる。この
変化値はトランスミッションゲート５を介して変換結果
格納レジスタ６に格納される。最後にシフタ部は、変換
終了信号Ｅを出力し、変換を終了させ、CPU 10に変換の
終了を通知する。CPU 10は、変換結果格納レジスタ６の
変換値を読み取る。
出力が ■０" の場合は、逐次変換レジスタ４に設定し
た ■１" を ■１" のままとして確定し、コンパレータ
１の出力が ■１" の場合は、逐次変換レジスタ４に設
定した ■１" を ■０" に訂正する。この訂正に際し
て、逐次信号ａ9 は、逐次変換レジスタ４のMSB である
ビット ■９" を指定し、訂正のための信号が逐次変換
制御回路３より逐次変換レジスタ４に与えられる。この
ようにしてMSB の１ビットの変換が完了する。このよう
な変換がLSB まで10回実行され変換値が得られる。この
変化値はトランスミッションゲート５を介して変換結果
格納レジスタ６に格納される。最後にシフタ部は、変換
終了信号Ｅを出力し、変換を終了させ、CPU 10に変換の
終了を通知する。CPU 10は、変換結果格納レジスタ６の
変換値を読み取る。
【００１０】
【発明が解決しようとする課題】従来のA/D 変換器は、
以上のように構成されているので、A/D 変化の過程にお
いてノイズ等が突発的に発生すると、ビットエラーが生
ずる場合があるが、そのような場合においては、結果的
に誤った変換をすることになるという問題点があった。
以上のように構成されているので、A/D 変化の過程にお
いてノイズ等が突発的に発生すると、ビットエラーが生
ずる場合があるが、そのような場合においては、結果的
に誤った変換をすることになるという問題点があった。
【００１１】本発明は、このような問題点を解決するた
めになされたものであり、「変換値」及び「変換値＋
１」と変換対象電圧とを夫々比較し、又は「変換値−許
容差」及び「変換値＋許容差」と変換対象電圧とを夫々
比較し、両比較結果により変換値の正否又は精度を判定
する回路を備え、誤変換がなく、信頼度が高いA/D 変換
器を提供することを目的とする。
めになされたものであり、「変換値」及び「変換値＋
１」と変換対象電圧とを夫々比較し、又は「変換値−許
容差」及び「変換値＋許容差」と変換対象電圧とを夫々
比較し、両比較結果により変換値の正否又は精度を判定
する回路を備え、誤変換がなく、信頼度が高いA/D 変換
器を提供することを目的とする。
【００１２】さらに変換値又は省略変換値の正否又は精
度を判定するか否かの指定を可能とすることにより、変
換速度を考慮した信頼度の高いA/D 変換器を提供するこ
とを目的とする。
度を判定するか否かの指定を可能とすることにより、変
換速度を考慮した信頼度の高いA/D 変換器を提供するこ
とを目的とする。
【００１３】
【課題を解決するための手段】本願の第１発明において
は、変換値に対応した比較電圧（以下「変換値」電圧と
いう）と変換対象電圧とを比較する回路、変換値に１を
加算した値に対応した比較電圧（以下「変換値＋１」電
圧という）と変換対象電圧とを比較する回路、及び両比
較回路の比較結果に基づき変換値の正否を判定する回路
を備えている。
は、変換値に対応した比較電圧（以下「変換値」電圧と
いう）と変換対象電圧とを比較する回路、変換値に１を
加算した値に対応した比較電圧（以下「変換値＋１」電
圧という）と変換対象電圧とを比較する回路、及び両比
較回路の比較結果に基づき変換値の正否を判定する回路
を備えている。
【００１４】本願の第２発明においては、第１発明にさ
らに、変換値の正否を判定するか否かを指定するための
符号を格納するレジスタを備えている。本願の第３発明
においては、上位ビットから下位ビットに至る中間の所
定ビット位置つで変換を行ない、その所定ビット位置よ
り下位のビットの変換を省略して省略変換値を得るため
の制御を行う省略変換制御回路と、省略変換値に対応し
た比較電圧（以下「省略変換値」電圧という）と変換対
象電圧とを比較する回路と、省略変換値の所定ビット位
置に１を加算した値に対応した比較電圧と変換対象電圧
とを比較する回路と、両比較回路の比較結果に基づき省
略変換値の正否を判定する判定回路と、省略変換値を得
た後にその省略変換値の正否を判定する動作の実行，非
実行を指定するためのデータを格納するレジスタを備え
ている。
らに、変換値の正否を判定するか否かを指定するための
符号を格納するレジスタを備えている。本願の第３発明
においては、上位ビットから下位ビットに至る中間の所
定ビット位置つで変換を行ない、その所定ビット位置よ
り下位のビットの変換を省略して省略変換値を得るため
の制御を行う省略変換制御回路と、省略変換値に対応し
た比較電圧（以下「省略変換値」電圧という）と変換対
象電圧とを比較する回路と、省略変換値の所定ビット位
置に１を加算した値に対応した比較電圧と変換対象電圧
とを比較する回路と、両比較回路の比較結果に基づき省
略変換値の正否を判定する判定回路と、省略変換値を得
た後にその省略変換値の正否を判定する動作の実行，非
実行を指定するためのデータを格納するレジスタを備え
ている。
【００１５】本願の第４発明においては、変換値の精度
を判定するための許容差を格納するレジスタ、変換値か
ら許容差を減算した値に対応した比較電圧（以下「変換
値−許容差」電圧という）と変換対象電圧とを比較する
回路、変換値に許容差を加算した値に対応した比較電圧
（以下「変換値＋許容差」電圧という）と変換対象電圧
とを比較する回路、及び両比較回路の比較結果に基づき
変換値の精度を判定する回路を備えている。
を判定するための許容差を格納するレジスタ、変換値か
ら許容差を減算した値に対応した比較電圧（以下「変換
値−許容差」電圧という）と変換対象電圧とを比較する
回路、変換値に許容差を加算した値に対応した比較電圧
（以下「変換値＋許容差」電圧という）と変換対象電圧
とを比較する回路、及び両比較回路の比較結果に基づき
変換値の精度を判定する回路を備えている。
【００１６】本願の第５発明においては、第４発明にさ
らに、変換値の精度を判定するか否かを指定するための
データを格納するレジスタを備えている。本願の第６発
明においては、上位ビットから下位ビットに至る中間の
所定ビット位置まで変換を行ない、その所定ビット位置
より下位のビットの変換を省略して省略変換値を得るた
めの制御を行う省略変換制御回路と、省略変換値の精度
を判定するための許容差を格納するレジスタと、省略変
換値から許容差を減算した値に対応した比較電圧（以下
「省略変換値−許容差」電圧という）と変換対象電圧と
を比較する回路、省略変換値に許容差を加算した値に対
応した比較電圧（以下「省略変換値＋許容差」電圧とい
う）と変換対象電圧とを比較する回路、及び両比較回路
の比較結果に基づき省略変換値の精度を判定する回路と
省略変換値を得た後にその省略変換値の精度を判定する
動作の実行，非実行を指定するためのデータを格納する
レジスタを備えている。
らに、変換値の精度を判定するか否かを指定するための
データを格納するレジスタを備えている。本願の第６発
明においては、上位ビットから下位ビットに至る中間の
所定ビット位置まで変換を行ない、その所定ビット位置
より下位のビットの変換を省略して省略変換値を得るた
めの制御を行う省略変換制御回路と、省略変換値の精度
を判定するための許容差を格納するレジスタと、省略変
換値から許容差を減算した値に対応した比較電圧（以下
「省略変換値−許容差」電圧という）と変換対象電圧と
を比較する回路、省略変換値に許容差を加算した値に対
応した比較電圧（以下「省略変換値＋許容差」電圧とい
う）と変換対象電圧とを比較する回路、及び両比較回路
の比較結果に基づき省略変換値の精度を判定する回路と
省略変換値を得た後にその省略変換値の精度を判定する
動作の実行，非実行を指定するためのデータを格納する
レジスタを備えている。
【００１７】
【作用】第１発明では、一方の比較回路が「変換値」電
圧と変換対象電圧とを比較し、他方の比較回路が「変換
値＋１」電圧と変換対象電圧とを比較する。そして判定
回路は、「変換値」電圧≦変換対象電圧であって、かつ
「変換値＋１」電圧＞変換対象電圧の場合に、変換値が
正しいと判定し、“０”を出力して変換を終了させ、そ
れ以外の場合は、変化値が正しくないと判定し、“１”
を出力して再変換又は異常時の割込処理を行わせる。
圧と変換対象電圧とを比較し、他方の比較回路が「変換
値＋１」電圧と変換対象電圧とを比較する。そして判定
回路は、「変換値」電圧≦変換対象電圧であって、かつ
「変換値＋１」電圧＞変換対象電圧の場合に、変換値が
正しいと判定し、“０”を出力して変換を終了させ、そ
れ以外の場合は、変化値が正しくないと判定し、“１”
を出力して再変換又は異常時の割込処理を行わせる。
【００１８】第２発明では、変換値の正否を判定するか
否かを指定するためのデータがレジスタに格納されてお
り、その指定に則して動作する。第３発明では、省略変
換値の正否判定を実行する場合、通常の逐次変換におい
て上位ビットと下位ビットとの中間の所定ビット位置ま
で変換を行ない、それより下位のビットの変換を省略し
て省略変換値を得た後に、一方の比較回路が「省略変換
値」電圧と変換対象電圧とを比較し、他方の比較回路が
省略変換値の所定ビット位置に１を加算した値に対応し
た比較電圧と変換対象電圧とを比較する。そして判定回
路は、「省略変換値」電圧≦変換対象電圧であって、か
つ省略変換値の所定ビット位置に１を加算した値に対応
した比較電圧＞変換対象電圧の場合に省略変換値が正し
いと判定し、“０”を出力して変換を終了させ、それ以
外の場合は、省略変換値が正しくないと判定し、“１”
を出力して再変換又は異常時の割込処理を行わせる。省
略変換値の正否判定を実行しない場合は、通常き逐次変
換方式により変換を行ない変換値を得る。
否かを指定するためのデータがレジスタに格納されてお
り、その指定に則して動作する。第３発明では、省略変
換値の正否判定を実行する場合、通常の逐次変換におい
て上位ビットと下位ビットとの中間の所定ビット位置ま
で変換を行ない、それより下位のビットの変換を省略し
て省略変換値を得た後に、一方の比較回路が「省略変換
値」電圧と変換対象電圧とを比較し、他方の比較回路が
省略変換値の所定ビット位置に１を加算した値に対応し
た比較電圧と変換対象電圧とを比較する。そして判定回
路は、「省略変換値」電圧≦変換対象電圧であって、か
つ省略変換値の所定ビット位置に１を加算した値に対応
した比較電圧＞変換対象電圧の場合に省略変換値が正し
いと判定し、“０”を出力して変換を終了させ、それ以
外の場合は、省略変換値が正しくないと判定し、“１”
を出力して再変換又は異常時の割込処理を行わせる。省
略変換値の正否判定を実行しない場合は、通常き逐次変
換方式により変換を行ない変換値を得る。
【００１９】第４発明では、変換値の精度を判定するた
めの許容差が、レジスタに格納されており、一方の比較
回路が「変換値−許容差」電圧と変換対象電圧とを比較
し、他方の比較回路が「変換値＋許容差」電圧と変換対
象電圧とを比較する。そして判定回路は、「変換値−許
容差」電圧≦変換対象電圧であって、かつ「変換値＋許
容差」電圧＞変換対象電圧の場合に、変換値が許容範囲
内にあると判定し、“０”を出力して変換を終了させ、
それ以外の場合は、変換値が許容範囲外にあると判定
し、“１”を出力して再変換又は異常時の割込処理を行
わせる。
めの許容差が、レジスタに格納されており、一方の比較
回路が「変換値−許容差」電圧と変換対象電圧とを比較
し、他方の比較回路が「変換値＋許容差」電圧と変換対
象電圧とを比較する。そして判定回路は、「変換値−許
容差」電圧≦変換対象電圧であって、かつ「変換値＋許
容差」電圧＞変換対象電圧の場合に、変換値が許容範囲
内にあると判定し、“０”を出力して変換を終了させ、
それ以外の場合は、変換値が許容範囲外にあると判定
し、“１”を出力して再変換又は異常時の割込処理を行
わせる。
【００２０】第５発明では、変換値の精度を判定するか
否かを指定するためのデータがレジスタに格納されてお
り、その指定に則して動作する。第６発明では、省略変
換値の精度判定を実行する場合、通常の逐次変換におい
て上位ビットと下位ビットとの中間の所定ビット位置ま
で変換を行ない、それより下位のビットの変換を省略し
て省略変換値を得た後に、一方の比較回路が「省略変換
値−許容差」電圧と変換対象電圧とを比較し、他方の比
較回路が「省略変換値＋許容差」電圧と変換対象電圧と
を比較する。そして判定回路は、「省略変換値−許容
差」電圧≦変換対象電圧であって、かつ「省略変換値＋
許容差」電圧＞変換対象電圧の場合に省略変換値は許容
範囲内にあると判定し、“０”を出力して変換を終了さ
せ、それ以外の場合は、省略変換値は許容範囲外にある
と判定し、“１”を出力して再変換又は異常時の割込処
理を行わせる。省略変換値の精度判定を実行しない場合
は、通常の逐次変換方式により変換を行ない、変換値を
得る。
否かを指定するためのデータがレジスタに格納されてお
り、その指定に則して動作する。第６発明では、省略変
換値の精度判定を実行する場合、通常の逐次変換におい
て上位ビットと下位ビットとの中間の所定ビット位置ま
で変換を行ない、それより下位のビットの変換を省略し
て省略変換値を得た後に、一方の比較回路が「省略変換
値−許容差」電圧と変換対象電圧とを比較し、他方の比
較回路が「省略変換値＋許容差」電圧と変換対象電圧と
を比較する。そして判定回路は、「省略変換値−許容
差」電圧≦変換対象電圧であって、かつ「省略変換値＋
許容差」電圧＞変換対象電圧の場合に省略変換値は許容
範囲内にあると判定し、“０”を出力して変換を終了さ
せ、それ以外の場合は、省略変換値は許容範囲外にある
と判定し、“１”を出力して再変換又は異常時の割込処
理を行わせる。省略変換値の精度判定を実行しない場合
は、通常の逐次変換方式により変換を行ない、変換値を
得る。
【００２１】
【実施例】以下、本発明を、その実施例を示す図面に基
づき説明する。図１，図２は、第１実施例に係るA/D 変
換器のブロック図である。このA/D 変換器は、10ビット
構成であり、ワンチップマイクロコンピュータに内蔵さ
れている。比較電圧発生回路２が、逐次変換レジスタ４
から与えられる10ビットのデジタル値に対応した電圧の
比較信号を発生する。この比較信号は相補形スイッチ22
を介してコンパレータ１へ入力される。また変換対象で
ある入力信号が、相補形スイッチ21を介して同じくコン
パレータ１へ入力される。コンパレータ１は、比較信号
の電圧ＶR と入力信号の電圧ＶX との大小を比較し、Ｖ
R ≦ＶX の場合は“０”を、またＶR ＞ＶX の場合は
“１”を逐次変換制御回路３へ入力するよう接続されて
いる。
づき説明する。図１，図２は、第１実施例に係るA/D 変
換器のブロック図である。このA/D 変換器は、10ビット
構成であり、ワンチップマイクロコンピュータに内蔵さ
れている。比較電圧発生回路２が、逐次変換レジスタ４
から与えられる10ビットのデジタル値に対応した電圧の
比較信号を発生する。この比較信号は相補形スイッチ22
を介してコンパレータ１へ入力される。また変換対象で
ある入力信号が、相補形スイッチ21を介して同じくコン
パレータ１へ入力される。コンパレータ１は、比較信号
の電圧ＶR と入力信号の電圧ＶX との大小を比較し、Ｖ
R ≦ＶX の場合は“０”を、またＶR ＞ＶX の場合は
“１”を逐次変換制御回路３へ入力するよう接続されて
いる。
【００２２】制御回路3aはCPU の指示により逐次変換の
制御を行う外に、変換値の正否判定の制御を行なう点
が、従来の逐次変換制御回路と異なっている。この制御
回路3aは10ビットの逐次変換レジスタ４を制御し、その
MSB 側からLSB 側へ逐次“１”を設定する。そしてコン
パレータ１の出力が“０”（又は“１”）の場合は、逐
次変換レジスタ４が設定した“１”を、そのままとして
確定（又は“０”に訂正）する。
制御を行う外に、変換値の正否判定の制御を行なう点
が、従来の逐次変換制御回路と異なっている。この制御
回路3aは10ビットの逐次変換レジスタ４を制御し、その
MSB 側からLSB 側へ逐次“１”を設定する。そしてコン
パレータ１の出力が“０”（又は“１”）の場合は、逐
次変換レジスタ４が設定した“１”を、そのままとして
確定（又は“０”に訂正）する。
【００２３】この確定又は訂正の動作は、LSB に至る迄
行なわれ、それによって逐次変換レジスタ４の内容が確
定し、その結果として変換値が得られる。この変換値は
トランスミッションゲート５を介して変換結果格納レジ
スタ６に格納され、さらにCPU 10に与えられる。以上の
構成は、従来のA/D 変換器の構成と同様のものである。
行なわれ、それによって逐次変換レジスタ４の内容が確
定し、その結果として変換値が得られる。この変換値は
トランスミッションゲート５を介して変換結果格納レジ
スタ６に格納され、さらにCPU 10に与えられる。以上の
構成は、従来のA/D 変換器の構成と同様のものである。
【００２４】次に変換値の正否判定のための構成につい
て述べる。コンパレータ１の出力は、２個のラッチ回路
23,24 に入力されラッチされる。このラッチ制御を行な
うため、制御回路3aは、ラッチ回路23のCLK 端子へ制御
線を介してラッチ制御を行なう制御信号Ｃ1 を与え、ラ
ッチ回路24のCLK 端子へ、制御線を介してラッチ制御を
行なう制御信号Ｃ2 を与える。ラッチ回路23の出力はイ
ンバータ25を介し、ラッチ回路24の出力はそのま、いず
れもNAND回路26へ入力される。NAND回路26は、変換値が
正しくない場合は“１”をCPU に出力する。是が異常検
出信号EMである。
て述べる。コンパレータ１の出力は、２個のラッチ回路
23,24 に入力されラッチされる。このラッチ制御を行な
うため、制御回路3aは、ラッチ回路23のCLK 端子へ制御
線を介してラッチ制御を行なう制御信号Ｃ1 を与え、ラ
ッチ回路24のCLK 端子へ、制御線を介してラッチ制御を
行なう制御信号Ｃ2 を与える。ラッチ回路23の出力はイ
ンバータ25を介し、ラッチ回路24の出力はそのま、いず
れもNAND回路26へ入力される。NAND回路26は、変換値が
正しくない場合は“１”をCPU に出力する。是が異常検
出信号EMである。
【００２５】そして加算回路７は、入力された値に１を
加算する回路であり、変換結果格納レジスタ６に格納さ
れた変換値は、加算回路７で１を加算され、トランスミ
ッションゲート８に入力されている。制御回路3aからト
ランスミッションゲート８を制御する制御信号Ｃ2 が与
えられると、トランスミッションゲート８は開き、変換
値に１を加算された値は、トランスミッションゲート８
を通過し、逐次変換レジスタ４を介して比較電圧発生回
路２に与えられる。CPU 10により変換を指示された制御
回路3aは、変換開始信号ST及び変換クロックCLK を発生
し、内蔵するシフタ部に与える。
加算する回路であり、変換結果格納レジスタ６に格納さ
れた変換値は、加算回路７で１を加算され、トランスミ
ッションゲート８に入力されている。制御回路3aからト
ランスミッションゲート８を制御する制御信号Ｃ2 が与
えられると、トランスミッションゲート８は開き、変換
値に１を加算された値は、トランスミッションゲート８
を通過し、逐次変換レジスタ４を介して比較電圧発生回
路２に与えられる。CPU 10により変換を指示された制御
回路3aは、変換開始信号ST及び変換クロックCLK を発生
し、内蔵するシフタ部に与える。
【００２６】図３，図４は、図１，図２における制御回
路3aに内蔵されるシフタ部のブロック図である。シフタ
部は、２個のD-FF32,33 よりなるシフタ31が13個カスケ
ード接続されたものよりなる。変換開始信号STは、初段
のシフタ31のD-FF32のダイレクトセット端子Ｓに与えら
れ、かつインバータ34を介してＮチャネルトランジスタ
35のゲートに与えられる。トランジスタ35のドレイン
は、D-FF32の端子Ｄに接続され、トランジスタ35のソー
スは接地されている。変換開始信号STが“Ｈ”の場合
は、トランジスタ35はオフ状態であり、“Ｌ”の場合
は、トランジスタ35はオン状態となり、D-FF32の端子Ｄ
は接地電位に保持される。
路3aに内蔵されるシフタ部のブロック図である。シフタ
部は、２個のD-FF32,33 よりなるシフタ31が13個カスケ
ード接続されたものよりなる。変換開始信号STは、初段
のシフタ31のD-FF32のダイレクトセット端子Ｓに与えら
れ、かつインバータ34を介してＮチャネルトランジスタ
35のゲートに与えられる。トランジスタ35のドレイン
は、D-FF32の端子Ｄに接続され、トランジスタ35のソー
スは接地されている。変換開始信号STが“Ｈ”の場合
は、トランジスタ35はオフ状態であり、“Ｌ”の場合
は、トランジスタ35はオン状態となり、D-FF32の端子Ｄ
は接地電位に保持される。
【００２７】変換クロックCLK がD-FF32の端子CLK に与
えられ、かつ、インバータ36を介して反転されてD-FF33
の端子CLK に与えられる。またCPU 10からのリセット信
号RESET がD-FF32のリセット端子Ｒに与えられるような
してある。D-FF32の端子Ｑからの出力は、D-FF33の端子
Ｄに入力され、D-FF33の端子Ｑからの出力は、次段のシ
フタ31のD-FF32の端子Ｄに入力され、かつ逐次信号ａ9
として逐次変換レジスタ４へ入力される。
えられ、かつ、インバータ36を介して反転されてD-FF33
の端子CLK に与えられる。またCPU 10からのリセット信
号RESET がD-FF32のリセット端子Ｒに与えられるような
してある。D-FF32の端子Ｑからの出力は、D-FF33の端子
Ｄに入力され、D-FF33の端子Ｑからの出力は、次段のシ
フタ31のD-FF32の端子Ｄに入力され、かつ逐次信号ａ9
として逐次変換レジスタ４へ入力される。
【００２８】次段以降の12個のシフタ31も２個のD-FF3
2,33 よりなり、D-FF32のダイレクトセット端子Ｓはい
ずれも接地されており、その他の接続は前段のシフタ31
と同様である。そして各シフタ31のD-FF33が、端子Ｑか
ら夫々逐次信号ａ8 , ａ7 …ａ0 、制御信号Ｃ1 ，Ｃ2
及び変換終了信号Ｅを出力する。逐次信号ａ8 ，ａ7 …
ａ0 は逐次変換レジスタ４へ入力される。
2,33 よりなり、D-FF32のダイレクトセット端子Ｓはい
ずれも接地されており、その他の接続は前段のシフタ31
と同様である。そして各シフタ31のD-FF33が、端子Ｑか
ら夫々逐次信号ａ8 , ａ7 …ａ0 、制御信号Ｃ1 ，Ｃ2
及び変換終了信号Ｅを出力する。逐次信号ａ8 ，ａ7 …
ａ0 は逐次変換レジスタ４へ入力される。
【００２９】次に図１，図２及び図３，図４に基づいて
動作を説明する。CPU 10の指示により、制御回路3aは、
変換開始信号ST及び変換CLK を発生し、シフタ部に与え
る。シフタ部は、逐次信号ａ9 , ａ8 …ａ0 を逐次変換
レジスタ４へ出力して、MSB からLSB まで逐次“１”を
設定する。逐次変換レジスタ４に設定された値を入力さ
れた比較電圧発生回路２は、その値に対応した比較電圧
を発生してコンパレータ１に入力する。コンパレータ１
は、この比較電圧と変換対象電圧とを比較し、その比較
結果の“０”又は“１”を制御回路3aへ出力する。
動作を説明する。CPU 10の指示により、制御回路3aは、
変換開始信号ST及び変換CLK を発生し、シフタ部に与え
る。シフタ部は、逐次信号ａ9 , ａ8 …ａ0 を逐次変換
レジスタ４へ出力して、MSB からLSB まで逐次“１”を
設定する。逐次変換レジスタ４に設定された値を入力さ
れた比較電圧発生回路２は、その値に対応した比較電圧
を発生してコンパレータ１に入力する。コンパレータ１
は、この比較電圧と変換対象電圧とを比較し、その比較
結果の“０”又は“１”を制御回路3aへ出力する。
【００３０】制御回路3aは、コンパレータ１の出力が
“０”の場合は、逐次変換レジスタ４に設定した“１”
を“１”のままとして確定し、コンパレータ１の出力が
“１”の場合は、逐次変換レジスタ４に設定した“１”
を“０”に訂正する。この訂正に際して、逐次信号ａ9
は、逐次変換レジスタ４のMSB であるビット“９”を指
定し、訂正のための信号が、制御回路3aより逐次変換レ
ジスタ４に与えられる。このようにしてMSB の１ビット
の変換が完了する。このような変換がLSB まで10回実行
され変化値が得られる。この変換値は、トランスミッシ
ョンゲート５を介して変換結果格納レジスタ６に格納さ
れる。
“０”の場合は、逐次変換レジスタ４に設定した“１”
を“１”のままとして確定し、コンパレータ１の出力が
“１”の場合は、逐次変換レジスタ４に設定した“１”
を“０”に訂正する。この訂正に際して、逐次信号ａ9
は、逐次変換レジスタ４のMSB であるビット“９”を指
定し、訂正のための信号が、制御回路3aより逐次変換レ
ジスタ４に与えられる。このようにしてMSB の１ビット
の変換が完了する。このような変換がLSB まで10回実行
され変化値が得られる。この変換値は、トランスミッシ
ョンゲート５を介して変換結果格納レジスタ６に格納さ
れる。
【００３１】変換値が得られた後、逐次変換レジスタ４
に残留している変換値に対応した比較電圧（以下「変換
値」電圧という）を比較電圧発生回路２が発生し、コン
パレータ１へ入力する。コンパレータ１は、この「変換
値」電圧と変換対象電圧とを比較し、「変換値」電圧≦
変換対象電圧の場合は“０”を出力し、「変換値」電圧
＞変換対象電圧の場合は“１”を出力する。シフタ部
は、逐次信号に引続き制御信号Ｃ1 を出力する。この制
御信号Ｃ1 により、「変換値」電圧と入力電圧との比較
結果の“０”又は“１”がラッチ回路23にラッチされ
る。
に残留している変換値に対応した比較電圧（以下「変換
値」電圧という）を比較電圧発生回路２が発生し、コン
パレータ１へ入力する。コンパレータ１は、この「変換
値」電圧と変換対象電圧とを比較し、「変換値」電圧≦
変換対象電圧の場合は“０”を出力し、「変換値」電圧
＞変換対象電圧の場合は“１”を出力する。シフタ部
は、逐次信号に引続き制御信号Ｃ1 を出力する。この制
御信号Ｃ1 により、「変換値」電圧と入力電圧との比較
結果の“０”又は“１”がラッチ回路23にラッチされ
る。
【００３２】次にシフタ部は、制御信号Ｃ2 を出力す
る。従って変換値に１を加算した値が比較電圧発生回路
２に与えられ、この値に対応した比較電圧（以下「変換
値＋１」電圧という）を比較電圧発生回路２が発生し、
コンパレータ１へ入力する。コンパレータ１は、この
「変換値＋１」電圧と変換対象としての入力電圧とを比
較し、「変換値」電圧≦変換対象電圧の場合は“０”を
出力し、「変換値」電圧＞変換対象電圧の場合は“１”
を出力する。同じく制御信号Ｃ2 により、この比較結果
の“０”又は“１”がラッチ回路24にラッチされる。
る。従って変換値に１を加算した値が比較電圧発生回路
２に与えられ、この値に対応した比較電圧（以下「変換
値＋１」電圧という）を比較電圧発生回路２が発生し、
コンパレータ１へ入力する。コンパレータ１は、この
「変換値＋１」電圧と変換対象としての入力電圧とを比
較し、「変換値」電圧≦変換対象電圧の場合は“０”を
出力し、「変換値」電圧＞変換対象電圧の場合は“１”
を出力する。同じく制御信号Ｃ2 により、この比較結果
の“０”又は“１”がラッチ回路24にラッチされる。
【００３３】ラッチ回路23,24 の出力は、一方のインバ
ータ25を介し、他方は直接NAND回路26に入力される。NA
ND回路26は、制御回路3aに対し、ラッチ回路23の出力が
“０”であって、かつラッチ回路24の出力が“１”の場
合に変換値は正しく“０”を出力し、これ以外の場合は
変換値は正しくなく異常検出信号EMとして“１”を出力
する。
ータ25を介し、他方は直接NAND回路26に入力される。NA
ND回路26は、制御回路3aに対し、ラッチ回路23の出力が
“０”であって、かつラッチ回路24の出力が“１”の場
合に変換値は正しく“０”を出力し、これ以外の場合は
変換値は正しくなく異常検出信号EMとして“１”を出力
する。
【００３４】制御回路3aは、制御信号Ｃ2 が出力された
後に、NAND回路26の出力を有効とし、それが“１”の場
合は直ちに変換開始信号ST及び変換CLK を再び発生して
再度A/D 変換を行なわせるか、又はCPU 10に対して割込
信号を発生し、異常時の割込処理を行なわせ、それが
“０”の場合は、シフタ部が変換終了信号Ｅを出力する
ことにより逐次変化を終了させCPU 10に変換終了を通知
する。CPU 10は、変換結果格納レジスタ６より変換値を
読み取る。このように通常の逐次変換終了後に変換値の
正否を判定し、判定結果に応じて適切な処理を実行する
ことにより正しい変換値が得られる。
後に、NAND回路26の出力を有効とし、それが“１”の場
合は直ちに変換開始信号ST及び変換CLK を再び発生して
再度A/D 変換を行なわせるか、又はCPU 10に対して割込
信号を発生し、異常時の割込処理を行なわせ、それが
“０”の場合は、シフタ部が変換終了信号Ｅを出力する
ことにより逐次変化を終了させCPU 10に変換終了を通知
する。CPU 10は、変換結果格納レジスタ６より変換値を
読み取る。このように通常の逐次変換終了後に変換値の
正否を判定し、判定結果に応じて適切な処理を実行する
ことにより正しい変換値が得られる。
【００３５】図５，図６は、本発明の第２実施例のブロ
ック図である。このA/D 変換器は10ビット構成であり、
ワンチップマイクロコンピュータに内蔵されている。許
容差格納レジスタ72は、変換値の精度を判定する場合の
許容差として予めCPU 10から与えられる値を格納する10
ビットのレジスタであって、この値は、減数又は加数と
して加減算回路71に与えられる。
ック図である。このA/D 変換器は10ビット構成であり、
ワンチップマイクロコンピュータに内蔵されている。許
容差格納レジスタ72は、変換値の精度を判定する場合の
許容差として予めCPU 10から与えられる値を格納する10
ビットのレジスタであって、この値は、減数又は加数と
して加減算回路71に与えられる。
【００３６】制御回路3bは、CPU 10の指示により、逐次
変化の制御及び変換値の精度判定の制御を行なう回路で
あり、そのシフタ部は図３，図４と同様のものである。
この精度判定のために、制御回路3bは、図３，図４に示
す両制御信号Ｃ1 , Ｃ2 を、２本の制御線を介して加減
算回路71に与え、同じく両制御信号Ｃ1 , Ｃ2 を、OR回
路81を介してトランスミッションゲート８に与える。
変化の制御及び変換値の精度判定の制御を行なう回路で
あり、そのシフタ部は図３，図４と同様のものである。
この精度判定のために、制御回路3bは、図３，図４に示
す両制御信号Ｃ1 , Ｃ2 を、２本の制御線を介して加減
算回路71に与え、同じく両制御信号Ｃ1 , Ｃ2 を、OR回
路81を介してトランスミッションゲート８に与える。
【００３７】変換結果としての変換値を格納する変換結
果格納レジスタ６の変換値が、被減数（被加数）として
加減算回路71へ入力される。加減算回路71は、制御回路
3bより与えられる制御信号Ｃ1 (Ｃ2 ) の制御により、
減算 (加算）を行ない、その結果をトランスミッション
ゲート８を介して逐次変換レジスタ４へ入力する。その
他の構成については、図１，図２と同様であるので説明
を省略する。
果格納レジスタ６の変換値が、被減数（被加数）として
加減算回路71へ入力される。加減算回路71は、制御回路
3bより与えられる制御信号Ｃ1 (Ｃ2 ) の制御により、
減算 (加算）を行ない、その結果をトランスミッション
ゲート８を介して逐次変換レジスタ４へ入力する。その
他の構成については、図１，図２と同様であるので説明
を省略する。
【００３８】次に図３，図４及び図５，図６に基づいて
動作を説明する。CPU 10の指示により、制御回路3aは、
変換開始信号ST及び変換CLK を発生し、シフタ部にあた
える。シフタ部は、逐次信号ａ9 , ａ8 …ａ0 を逐次変
換レジスタ４へ出力して、MSB からLSB まで逐次“１”
を設定する。逐次変換レジスタ４に設定された値を入力
された比較電圧発生回路２は、その値に対応した比較電
圧を発生してコンパレータ１に入力する。
動作を説明する。CPU 10の指示により、制御回路3aは、
変換開始信号ST及び変換CLK を発生し、シフタ部にあた
える。シフタ部は、逐次信号ａ9 , ａ8 …ａ0 を逐次変
換レジスタ４へ出力して、MSB からLSB まで逐次“１”
を設定する。逐次変換レジスタ４に設定された値を入力
された比較電圧発生回路２は、その値に対応した比較電
圧を発生してコンパレータ１に入力する。
【００３９】コンパレータ１は、この比較電圧と変換対
象電圧とを比較し、その比較結果の“０”又は“１”を
制御回路3aへ出力する。制御回路3aは、コンパレータ１
の出力が“０”の場合は、逐次変換レジスタ４に設定し
た“１”を“１”のままとして確定し、コンパレータ１
の出力が“１”の場合は、逐次変換レジスタ４に設定し
た“１”を“０”に訂正する。この訂正に際して、逐次
信号ａ9 は、逐次変換レジスタ４のMSB であるビット
“９”を指定し、訂正のための信号が、制御回路3aより
逐次変化レジスタ４に与えられる。このようにしてMSB
の１ビットの変換が完了する。このような変換がLSB ま
で10回実行され変換値が得られる。この変換値は、トラ
ンスミッションゲート５を介して変換結果格納レジスタ
６に格納される。
象電圧とを比較し、その比較結果の“０”又は“１”を
制御回路3aへ出力する。制御回路3aは、コンパレータ１
の出力が“０”の場合は、逐次変換レジスタ４に設定し
た“１”を“１”のままとして確定し、コンパレータ１
の出力が“１”の場合は、逐次変換レジスタ４に設定し
た“１”を“０”に訂正する。この訂正に際して、逐次
信号ａ9 は、逐次変換レジスタ４のMSB であるビット
“９”を指定し、訂正のための信号が、制御回路3aより
逐次変化レジスタ４に与えられる。このようにしてMSB
の１ビットの変換が完了する。このような変換がLSB ま
で10回実行され変換値が得られる。この変換値は、トラ
ンスミッションゲート５を介して変換結果格納レジスタ
６に格納される。
【００４０】変換値が得られた後、その変換値は、加減
算回路71へ入力される。引続きシフタ部が出力する制御
信号Ｃ1 により加減算回路71は、許容差格納レジスタ72
から与えられる許容差を変換値から減算する。その減算
された値は、制御信号Ｃ1 によりトランスミッションゲ
ート８が開くので、逐次変換レジスタ４を介して比較電
圧発生回路２に与えられる。この値に対応した比較電圧
（以下「変換値−許容差」電圧という）を比較電圧発生
回路２が発生し、コンパレータ１に入力する。コンパレ
ータ１は、この「変換値−許容差」電圧と変換対象電圧
とを比較し、「変換値−許容差」電圧≦変換対象電圧の
場合は“０”を出力し、「変換値−許容差」電圧＞変換
対象電圧の場合は“１”を出力する。同じく制御信号Ｃ
1 によりこの比較結果がラッチ回路23にラッチされる。
算回路71へ入力される。引続きシフタ部が出力する制御
信号Ｃ1 により加減算回路71は、許容差格納レジスタ72
から与えられる許容差を変換値から減算する。その減算
された値は、制御信号Ｃ1 によりトランスミッションゲ
ート８が開くので、逐次変換レジスタ４を介して比較電
圧発生回路２に与えられる。この値に対応した比較電圧
（以下「変換値−許容差」電圧という）を比較電圧発生
回路２が発生し、コンパレータ１に入力する。コンパレ
ータ１は、この「変換値−許容差」電圧と変換対象電圧
とを比較し、「変換値−許容差」電圧≦変換対象電圧の
場合は“０”を出力し、「変換値−許容差」電圧＞変換
対象電圧の場合は“１”を出力する。同じく制御信号Ｃ
1 によりこの比較結果がラッチ回路23にラッチされる。
【００４１】次にシフタ部が出力する制御信号Ｃ2 によ
り加減算回路71は、許容差格納レジスタ72から与えられ
る許容差を変換値を加算する。その加算された値は、制
御信号Ｃ2 によりトランスミッションゲート８が開くの
で、逐次変化レジスタ４を介して比較電圧発生回路２に
与えられる。この値に対応した比較電圧（以下「変換値
＋許容差」電圧という）を比較電圧発生回路２が発生
し、コンパレータ１に入力する。コンパレータ１は、こ
の「変換値＋許容差」電圧と変換対象電圧とを比較し、
「変換値＋許容差」電圧≦変換対象電圧の場合は“０”
を出力し、「変換値＋許容差」電圧＞変換対象電圧の場
合は“１”を出力する。同じく制御信号Ｃ2 によりこの
比較結果がラッチ回路24にラッチされる。
り加減算回路71は、許容差格納レジスタ72から与えられ
る許容差を変換値を加算する。その加算された値は、制
御信号Ｃ2 によりトランスミッションゲート８が開くの
で、逐次変化レジスタ４を介して比較電圧発生回路２に
与えられる。この値に対応した比較電圧（以下「変換値
＋許容差」電圧という）を比較電圧発生回路２が発生
し、コンパレータ１に入力する。コンパレータ１は、こ
の「変換値＋許容差」電圧と変換対象電圧とを比較し、
「変換値＋許容差」電圧≦変換対象電圧の場合は“０”
を出力し、「変換値＋許容差」電圧＞変換対象電圧の場
合は“１”を出力する。同じく制御信号Ｃ2 によりこの
比較結果がラッチ回路24にラッチされる。
【００４２】両ラッチ回路23,24 の出力は、一方はイン
バータ25を介し、他方は直接NAND回路26に入力される。
NAND回路26は、制御回路3bに対し、ラッチ回路23の値が
“０”であって、かつラッチ回路24の値が“１”の場合
に、変換値は許容範囲内にあり、“０”を出力し、これ
以外の場合は、変換値は許容範囲外にあり、異常検出信
号EMとして“１”を出力する。
バータ25を介し、他方は直接NAND回路26に入力される。
NAND回路26は、制御回路3bに対し、ラッチ回路23の値が
“０”であって、かつラッチ回路24の値が“１”の場合
に、変換値は許容範囲内にあり、“０”を出力し、これ
以外の場合は、変換値は許容範囲外にあり、異常検出信
号EMとして“１”を出力する。
【００４３】制御回路3bは、制御信号Ｃ2 が出力された
後に、NAND回路26の出力を有効とし、それが“１”の場
合は直ちに変換開始信号ST及び変換CLK を再び発生して
再度A/D 変換を行なわせるか、又はCPU 10に対して割込
信号を発生し異常時の割込処理を行なわせ、それが
“０”の場合は、シフタ部が変換終了信号Ｅを出力する
ことにより逐次変換を終了させ、CPU 10に変換終了を通
知する。CPU 10は、変換結果格納レジスタ６より変換値
を読み取る。このように通常の逐次変換終了後に変換値
の精度を判定し、判定結果に応じて適切な処理を実行す
ることにより、正しい変換値が得られる。
後に、NAND回路26の出力を有効とし、それが“１”の場
合は直ちに変換開始信号ST及び変換CLK を再び発生して
再度A/D 変換を行なわせるか、又はCPU 10に対して割込
信号を発生し異常時の割込処理を行なわせ、それが
“０”の場合は、シフタ部が変換終了信号Ｅを出力する
ことにより逐次変換を終了させ、CPU 10に変換終了を通
知する。CPU 10は、変換結果格納レジスタ６より変換値
を読み取る。このように通常の逐次変換終了後に変換値
の精度を判定し、判定結果に応じて適切な処理を実行す
ることにより、正しい変換値が得られる。
【００４４】図７，図８は、本発明の第３実施例に係る
A/D 変換器の制御回路のシフタ部のブロック図である。
本A/D 変換器は、変換値を得た後に変換値の正否を判定
するか否かを指定するものであって、その指定により、
正否の判定を行なうA/D 変換器のブロック図は、図１，
図２と同様のものである。
A/D 変換器の制御回路のシフタ部のブロック図である。
本A/D 変換器は、変換値を得た後に変換値の正否を判定
するか否かを指定するものであって、その指定により、
正否の判定を行なうA/D 変換器のブロック図は、図１，
図２と同様のものである。
【００４５】動作指定レジスタ37は、CPU 10に接続さ
れ、通常の逐次変換動作のみを行なう場合は、“０”が
格納され、通常の逐次変換終了後に変化値の正否を判定
する動作を行なう場合は“１”が格納される。その格納
値は、変換終了信号発生回路38に与えられる。変換終了
信号発生回路38は、インバータ45, ２個のAND 回路46,4
7 及びOR回路48よりなる。動作指定レジスタ37より与え
られた格納値は、分岐して一方は最終段のラッチ回路31
の出力と共にAND 回路46に入力され、他方はインバータ
45を介して、制御信号Ｃ1 と共にAND 回路47に入力され
る。両AND 回路46,47 の出力はOR回路48に入力され、OR
回路48は変換終了信号Ｅを出力するようなしてある。そ
の他の構成については図３，図４と同様であるので説明
を省略する。
れ、通常の逐次変換動作のみを行なう場合は、“０”が
格納され、通常の逐次変換終了後に変化値の正否を判定
する動作を行なう場合は“１”が格納される。その格納
値は、変換終了信号発生回路38に与えられる。変換終了
信号発生回路38は、インバータ45, ２個のAND 回路46,4
7 及びOR回路48よりなる。動作指定レジスタ37より与え
られた格納値は、分岐して一方は最終段のラッチ回路31
の出力と共にAND 回路46に入力され、他方はインバータ
45を介して、制御信号Ｃ1 と共にAND 回路47に入力され
る。両AND 回路46,47 の出力はOR回路48に入力され、OR
回路48は変換終了信号Ｅを出力するようなしてある。そ
の他の構成については図３，図４と同様であるので説明
を省略する。
【００４６】次に動作について説明する。 (通常の逐次変換のみを行なう場合)逐次変換が開始さ
れ、シフタ部から逐次信号ａ9 , ａ8 …ａ0 が逐次出力
され、通常の逐次変換が終了する。次に制御信号Ｃ1 が
出力される。動作指定レジスタ37には“０”が格納さ
れ、インバータ45を介してAND 回路47に与えられている
ので、制御信号Ｃ1 は、AND 回路47を通過し、次いでOR
回路48を通過する。従って変換終了信号発生回路38は変
換終了信号Ｅを出力し、逐次変化を終了させ、CPU 10に
変換終了を通知する。CPU 10は変換値を読み取る。
れ、シフタ部から逐次信号ａ9 , ａ8 …ａ0 が逐次出力
され、通常の逐次変換が終了する。次に制御信号Ｃ1 が
出力される。動作指定レジスタ37には“０”が格納さ
れ、インバータ45を介してAND 回路47に与えられている
ので、制御信号Ｃ1 は、AND 回路47を通過し、次いでOR
回路48を通過する。従って変換終了信号発生回路38は変
換終了信号Ｅを出力し、逐次変化を終了させ、CPU 10に
変換終了を通知する。CPU 10は変換値を読み取る。
【００４７】(通常の逐次変換終了後に変換値の正否を
判定する場合)逐次変換が開始され、シフタ部から逐次
信号ａ9 , ａ8 …ａ0 が逐次出力され、通常の逐次変換
が終了する。次いで制御信号Ｃ1 が出力される。動作指
定レジスタ37には“１”が格納され、AND 回路47はゲー
トを閉じている。従って通常の逐次変換終了後に変換終
了信号Ｅは出力されず、制御信号Ｃ1 の次に制御信号Ｃ
2 が出力され、変換値の正否又は精度の判定が行なわれ
る。
判定する場合)逐次変換が開始され、シフタ部から逐次
信号ａ9 , ａ8 …ａ0 が逐次出力され、通常の逐次変換
が終了する。次いで制御信号Ｃ1 が出力される。動作指
定レジスタ37には“１”が格納され、AND 回路47はゲー
トを閉じている。従って通常の逐次変換終了後に変換終
了信号Ｅは出力されず、制御信号Ｃ1 の次に制御信号Ｃ
2 が出力され、変換値の正否又は精度の判定が行なわれ
る。
【００４８】変換の正否の判定後に変換値が正しくない
場合は、NAND回路26が (図１，図２参照) 、異常検出信
号EMを出力し、変換開始信号STを再び発生させ、再度A/
D 変換を行なわせるか、又はCPU 10に対する割込信号を
発生させ異常時の割込処理を行なわせる。変換値が正し
い場合は、最終段のシフタ31の出力がAND 回路46及びOR
回路48を通過する。従って変換終了信号発生回路38は変
換終了信号Ｅを出力して逐次変換を終了してCPU 10に変
換終了を通知する。CPU 10は変換値を読み取る。
場合は、NAND回路26が (図１，図２参照) 、異常検出信
号EMを出力し、変換開始信号STを再び発生させ、再度A/
D 変換を行なわせるか、又はCPU 10に対する割込信号を
発生させ異常時の割込処理を行なわせる。変換値が正し
い場合は、最終段のシフタ31の出力がAND 回路46及びOR
回路48を通過する。従って変換終了信号発生回路38は変
換終了信号Ｅを出力して逐次変換を終了してCPU 10に変
換終了を通知する。CPU 10は変換値を読み取る。
【００４９】このように動作指定レジスタ37に“０”又
は“１”を与えることにより通常の逐次変換終了後に変
換値の正否を判定するか否かを指定することができる。
そして変換値の正否を判定しない場合は、判定を行なう
場合よりも、変換時間を２CLK 分節約することができ
る。なお、本実施例のA/D 変換器のシフタ部と、図５，
図６に示す制御回路とを組合わせることにより、変換値
を得た後に、変化値の精度を判定するか否かを指定する
ことができるA/D 変換器が得られる。
は“１”を与えることにより通常の逐次変換終了後に変
換値の正否を判定するか否かを指定することができる。
そして変換値の正否を判定しない場合は、判定を行なう
場合よりも、変換時間を２CLK 分節約することができ
る。なお、本実施例のA/D 変換器のシフタ部と、図５，
図６に示す制御回路とを組合わせることにより、変換値
を得た後に、変化値の精度を判定するか否かを指定する
ことができるA/D 変換器が得られる。
【００５０】図９，図10は、第４実施例に係るA/D 変換
器の制御回路のシフタ部のブロック図である。本A/D 変
換器は、MSB より８ビット迄の変換を行ない、その下位
２ビット分の変換を省略した省略変換値を得た後に、省
略変換値の正否を判定するか否かを指定するものであ
る。
器の制御回路のシフタ部のブロック図である。本A/D 変
換器は、MSB より８ビット迄の変換を行ない、その下位
２ビット分の変換を省略した省略変換値を得た後に、省
略変換値の正否を判定するか否かを指定するものであ
る。
【００５１】本シフタ部は11個のシフタ31を備え、各シ
フタ31のD-FF33が端子Ｑから夫々逐次信号ａ9 , ａ8 …
ａ2 , ｂ1 ，ｂ0 及び変換終了信号Ｅを出力する。動作
指定レジスタ37は、CPU 10に接続され、通常の逐次変換
動作のみを行なう場合は“０”が格納され、８ビット迄
の変換が終了して省略変換値が得られた後にその省略変
換値の正否を判定する動作を行なう場合は“１”が格納
されるようなしてある。
フタ31のD-FF33が端子Ｑから夫々逐次信号ａ9 , ａ8 …
ａ2 , ｂ1 ，ｂ0 及び変換終了信号Ｅを出力する。動作
指定レジスタ37は、CPU 10に接続され、通常の逐次変換
動作のみを行なう場合は“０”が格納され、８ビット迄
の変換が終了して省略変換値が得られた後にその省略変
換値の正否を判定する動作を行なう場合は“１”が格納
されるようなしてある。
【００５２】そしてその格納値は動作指定信号発生回路
39へ与えられる。動作指定信号発生回路39は、４個のAN
D ゲート41,42,43,44 及び１個のインバータ40よりな
る。逐次信号ｂ0 は、２個のAND ゲート41,42 に入力さ
れ、逐次信号ｂ1 は、２個のAND ゲート43,44 に入力さ
れる。動作指定レジスタ37の格納値は、分岐して一方は
２個のAND ゲート42,44 に与えられ、他方はインバータ
40を介して２個のAND ゲート41,43 に与えられる。４個
のAND ゲート43,41 、44,42 は、それぞれ逐次信号
ａ1 , ａ0 , 制御信号Ｃ1 , Ｃ2 を出力するようなして
ある。その他の構成については図３，図４と同様である
ので説明を省略する。
39へ与えられる。動作指定信号発生回路39は、４個のAN
D ゲート41,42,43,44 及び１個のインバータ40よりな
る。逐次信号ｂ0 は、２個のAND ゲート41,42 に入力さ
れ、逐次信号ｂ1 は、２個のAND ゲート43,44 に入力さ
れる。動作指定レジスタ37の格納値は、分岐して一方は
２個のAND ゲート42,44 に与えられ、他方はインバータ
40を介して２個のAND ゲート41,43 に与えられる。４個
のAND ゲート43,41 、44,42 は、それぞれ逐次信号
ａ1 , ａ0 , 制御信号Ｃ1 , Ｃ2 を出力するようなして
ある。その他の構成については図３，図４と同様である
ので説明を省略する。
【００５３】図９，図10の動作指定レジスタ37の格納値
により正否の判定を行なうよう指定される場合のA/D 変
換器のブロック図は、表見上図１，図２と同様のもので
あり、以下実質的な相異点について説明する。MSB から
８ビット迄の確定した省略変換値が、逐次変換レジスタ
４からトランスミッションゲート５を介して変換結果格
納レジスタ６へ格納され、次いで加算回路７へ入力され
る。加算回路７は、ビット“２”の位置に加算する回路
であり、省略変換値は、加算回路７により数値として４
を加算され、トランスミッションゲート８へ入力され
る。
により正否の判定を行なうよう指定される場合のA/D 変
換器のブロック図は、表見上図１，図２と同様のもので
あり、以下実質的な相異点について説明する。MSB から
８ビット迄の確定した省略変換値が、逐次変換レジスタ
４からトランスミッションゲート５を介して変換結果格
納レジスタ６へ格納され、次いで加算回路７へ入力され
る。加算回路７は、ビット“２”の位置に加算する回路
であり、省略変換値は、加算回路７により数値として４
を加算され、トランスミッションゲート８へ入力され
る。
【００５４】次に図１，図２及び図９，図10に基づき動
作について説明する。 （通常の10ビットの逐次変換を行なう場合)逐次変換が
開始され、シフタ部は逐次信号ａ9 ，ａ8 …ａ2 ,
ｂ1 , ｂ0 を逐次発生する。動作指定レジスタ37の格納
値が“０”であるので、両AND ゲート41,43 が開き、逐
次信号ｂ1 , ｂ0 が通過し、逐次信号ａ1 , ａ0 が動作
指定信号として発生する。このようにして逐次信号
ａ9 , ａ8 …ａ0 がシフタ部から出力され10ビットの逐
次変換が行なわれる。次いでシフタ部は変換終了信号Ｅ
を出力し、10ビットの逐次変換を終了させCPU 10に変換
終了を通知する。CPU 10は変換値を読み取る。
作について説明する。 （通常の10ビットの逐次変換を行なう場合)逐次変換が
開始され、シフタ部は逐次信号ａ9 ，ａ8 …ａ2 ,
ｂ1 , ｂ0 を逐次発生する。動作指定レジスタ37の格納
値が“０”であるので、両AND ゲート41,43 が開き、逐
次信号ｂ1 , ｂ0 が通過し、逐次信号ａ1 , ａ0 が動作
指定信号として発生する。このようにして逐次信号
ａ9 , ａ8 …ａ0 がシフタ部から出力され10ビットの逐
次変換が行なわれる。次いでシフタ部は変換終了信号Ｅ
を出力し、10ビットの逐次変換を終了させCPU 10に変換
終了を通知する。CPU 10は変換値を読み取る。
【００５５】(８ビットの逐次変換終了後にその省略変
換値の正否を反省する場合）逐次変換が開始され、シフ
タ部は、逐次信号ａ9 ，ａ8 …ａ2 を逐次変換レジスタ
４へ出力する。MSB から“２”ビットまで８個のビット
に逐次“１”が設定され、この設定した値を制御回路3a
が訂正又は確定することを８回実行することにより省略
変換値が得られる。この省略変換値は、トランスミッシ
ョンゲート５を介して変換結果格納レジスタ６に格納さ
れる。
換値の正否を反省する場合）逐次変換が開始され、シフ
タ部は、逐次信号ａ9 ，ａ8 …ａ2 を逐次変換レジスタ
４へ出力する。MSB から“２”ビットまで８個のビット
に逐次“１”が設定され、この設定した値を制御回路3a
が訂正又は確定することを８回実行することにより省略
変換値が得られる。この省略変換値は、トランスミッシ
ョンゲート５を介して変換結果格納レジスタ６に格納さ
れる。
【００５６】引続き逐次信号ｂ1 ，ｂ0 が逐次発生され
る。動作指定レジスタ37の格納値が“１”であるので、
両AND ゲート42,44 が開き、逐次信号ｂ1 , ｂ0 が通過
し、動作指定信号として制御信号Ｃ1 , Ｃ2 がシフタ部
から逐次出力され、省略変換値の正否が判定される。
る。動作指定レジスタ37の格納値が“１”であるので、
両AND ゲート42,44 が開き、逐次信号ｂ1 , ｂ0 が通過
し、動作指定信号として制御信号Ｃ1 , Ｃ2 がシフタ部
から逐次出力され、省略変換値の正否が判定される。
【００５７】省略変換値が正しくない場合は、NAND回路
26が異常検出信号EMを制御回路3aに出力し、制御回路3a
は変換開始信号STを再び発生し、再度A/D 変換を行なう
か、又は割込信号を発生し、CPU 10に異常時の割込処理
を行なわせる。変化結果が正しい場合は、シフタ部が変
換終了信号Ｅを出力し、制御回路3aは、逐次変換を終了
させCPU 10に変換終了を通知する。CPU 10は変換値を読
み取る。
26が異常検出信号EMを制御回路3aに出力し、制御回路3a
は変換開始信号STを再び発生し、再度A/D 変換を行なう
か、又は割込信号を発生し、CPU 10に異常時の割込処理
を行なわせる。変化結果が正しい場合は、シフタ部が変
換終了信号Ｅを出力し、制御回路3aは、逐次変換を終了
させCPU 10に変換終了を通知する。CPU 10は変換値を読
み取る。
【００５８】このように10CLK 分の変換所要時間内にお
いて、動作指定レジスタ37に“１”を与えた場合は、省
略変換値の精度は２ビット分緩くなるが、省略変換値の
正否が判定され、“０”を与えた場合は、変換の精度は
緩くならないが、変換の正否は判定されない。
いて、動作指定レジスタ37に“１”を与えた場合は、省
略変換値の精度は２ビット分緩くなるが、省略変換値の
正否が判定され、“０”を与えた場合は、変換の精度は
緩くならないが、変換の正否は判定されない。
【００５９】なお本実施例のA/D 変換器のシフタ部と図
５，図６に示す制御回路とを組合せることにより省略変
換値を得た後にその省略変換値の精度を判定するか否か
を指定できるA/D 変換器が得られる。さらに省略変換値
は下位３ビット以上省略してもよく、その場合は省略変
換値の正否又は精度を判定した結果がより早期に得られ
る。
５，図６に示す制御回路とを組合せることにより省略変
換値を得た後にその省略変換値の精度を判定するか否か
を指定できるA/D 変換器が得られる。さらに省略変換値
は下位３ビット以上省略してもよく、その場合は省略変
換値の正否又は精度を判定した結果がより早期に得られ
る。
【００６０】
【発明の効果】第１発明又は第４発明によれば、通常の
逐次変換方式により変換値を得た後にその変換値の正否
又は精度を判定することにより、変換過程において瞬間
的に発生するノイズ等によるビットエラーが生じる場合
があっても、その結果として得られた誤変換値を除去
し、再変換により信頼性の高いA/D 変換値が得られる優
れた効果を奏する。
逐次変換方式により変換値を得た後にその変換値の正否
又は精度を判定することにより、変換過程において瞬間
的に発生するノイズ等によるビットエラーが生じる場合
があっても、その結果として得られた誤変換値を除去
し、再変換により信頼性の高いA/D 変換値が得られる優
れた効果を奏する。
【００６１】第２発明又は第５発明によれば、通常の逐
次変換方式により変換値を得た後にその変換値の正否又
は精度を判定するか否かを指定することができる。従っ
て、ノイズ発生の危険がある場合は、この指定を行なう
ことにより信頼性の高いA/D変換値が得られ、ノイズ発
生の危険がない場合は、この指定を行なわないことによ
り判定のための時間を節約し、迅速にA/D 変換値が得ら
れる優れた効果を奏する。
次変換方式により変換値を得た後にその変換値の正否又
は精度を判定するか否かを指定することができる。従っ
て、ノイズ発生の危険がある場合は、この指定を行なう
ことにより信頼性の高いA/D変換値が得られ、ノイズ発
生の危険がない場合は、この指定を行なわないことによ
り判定のための時間を節約し、迅速にA/D 変換値が得ら
れる優れた効果を奏する。
【００６２】第３発明又は第６発明によれば、変換精度
を緩くし、変換値の正否又は精度の判定を行なう場合
と、変換精度は緩くせず、変換値の正否又は精度の判定
を行なわない場合とを洗濯することができる。従って、
ノイズ発生の危険がない場合には、精度の高いA/D 変換
値が得られ、ノイズ発生の危険がある場合には、精度は
緩いが、信頼性の高いA/D 変換値が得られる優れた効果
を奏する。
を緩くし、変換値の正否又は精度の判定を行なう場合
と、変換精度は緩くせず、変換値の正否又は精度の判定
を行なわない場合とを洗濯することができる。従って、
ノイズ発生の危険がない場合には、精度の高いA/D 変換
値が得られ、ノイズ発生の危険がある場合には、精度は
緩いが、信頼性の高いA/D 変換値が得られる優れた効果
を奏する。
【図１】本願の第１実施例に係るA/D 変換器のブロック
図である。
図である。
【図２】本願の第１実施例に係るA/D 変換器のブロック
図である。
図である。
【図３】図１，図２及び図５，図６に示されている制御
回路のシフタ部のブロック図である。
回路のシフタ部のブロック図である。
【図４】図１，図２及び図５，図６に示されている制御
回路のシフタ部のブロック図である。
回路のシフタ部のブロック図である。
【図５】本願の第２実施例に係るA/D 変換器のブロック
図である。
図である。
【図６】本願の第２実施例に係るA/D 変換器のブロック
図である。
図である。
【図７】本願の第３実施例に係るA/D 変換器のシフタ部
のブロック図である。
のブロック図である。
【図８】本願の第３実施例に係るA/D 変換器のシフタ部
のブロック図である。
のブロック図である。
【図９】本願の第４実施例に係るA/D 変換器のシフタ部
のブロック図である。
のブロック図である。
【図１０】本願の第４実施例に係るA/D 変換器のシフタ
部のブロック図である。
部のブロック図である。
【図１１】従来のA/D 変換器のブロック図である。
【図１２】図11に示されている逐次変換制御回路のシフ
タ部のブロック図である。
タ部のブロック図である。
【図１３】図11に示されている逐次変換制御回路のシフ
タ部のブロック図である。
タ部のブロック図である。
１ コンパレータ ２ 比較電圧発生回路 ３ 逐次変換制御回路 3a,3b 制御回路 ４ 逐次変換レジスタ ６ 変換結果格納レジスタ ７ 加算回路 23,24 ラッチ回路 37 動作指定レジスタ 71 加減算回路 72 許容差格納レジスタ
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年７月２６日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正内容】
【０００６】クロックCLK がD-FF32の端子CLK に与えら
れ、かつインバータ36を介して反転されてD-FF33の端子
CLK に与えられる。またCPU 10からのリセット信号RESE
T がD-FF32のリセット端子Ｒに与えられるようにしてあ
る。D-FF32の端子Ｑからの出力は、D-FF33の端子Ｄに入
力され、D-FF33の端子Ｑからの出力は、次段のシフタ31
のD-FF32の端子Ｄに入力され、かつ逐次信号ａ9 として
逐次変換レジスタ４へ入力される。
れ、かつインバータ36を介して反転されてD-FF33の端子
CLK に与えられる。またCPU 10からのリセット信号RESE
T がD-FF32のリセット端子Ｒに与えられるようにしてあ
る。D-FF32の端子Ｑからの出力は、D-FF33の端子Ｄに入
力され、D-FF33の端子Ｑからの出力は、次段のシフタ31
のD-FF32の端子Ｄに入力され、かつ逐次信号ａ9 として
逐次変換レジスタ４へ入力される。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正内容】
【００１４】本願の第２発明においては、第１発明にさ
らに、変換値の正否を判定するか否かを指定するための
符号を格納するレジスタを備えている。本願の第３発明
においては、上位ビットから下位ビットに至る中間の所
定ビット位置まで変換を行ない、その所定ビット位置よ
り下位のビットの変換を省略して省略変換値を得るため
の制御を行う省略変換制御回路と、省略変換値に対応し
た比較電圧（以下「省略変換値」電圧という）と変換対
象電圧とを比較する回路と、省略変換値の所定ビット位
置に１を加算した値に対応した比較電圧と変換対象電圧
とを比較する回路と、両比較回路の比較結果に基づき省
略変換値の正否を判定する判定回路と、省略変換値を得
た後にその省略変換値の正否を判定する動作の実行，非
実行を指定するためのデータを格納するレジスタを備え
ている。
らに、変換値の正否を判定するか否かを指定するための
符号を格納するレジスタを備えている。本願の第３発明
においては、上位ビットから下位ビットに至る中間の所
定ビット位置まで変換を行ない、その所定ビット位置よ
り下位のビットの変換を省略して省略変換値を得るため
の制御を行う省略変換制御回路と、省略変換値に対応し
た比較電圧（以下「省略変換値」電圧という）と変換対
象電圧とを比較する回路と、省略変換値の所定ビット位
置に１を加算した値に対応した比較電圧と変換対象電圧
とを比較する回路と、両比較回路の比較結果に基づき省
略変換値の正否を判定する判定回路と、省略変換値を得
た後にその省略変換値の正否を判定する動作の実行，非
実行を指定するためのデータを格納するレジスタを備え
ている。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２４
【補正方法】変更
【補正内容】
【００２４】次に変換値の正否判定のための構成につい
て述べる。コンパレータ１の出力は、２個のラッチ回路
23,24 に入力されラッチされる。このラッチ制御を行な
うため、制御回路3aは、ラッチ回路23のCLK 端子へ制御
線を介してラッチ制御を行なう制御信号Ｃ1 を与え、ラ
ッチ回路24のCLK 端子へ、制御線を介してラッチ制御を
行なう制御信号Ｃ2 を与える。ラッチ回路23の出力はイ
ンバータ25を介し、ラッチ回路24の出力はそのまま、い
ずれもNAND回路26へ入力される。NAND回路26は、変換値
が正しくない場合は“１”をCPU に出力する。是が異常
検出信号EMである。
て述べる。コンパレータ１の出力は、２個のラッチ回路
23,24 に入力されラッチされる。このラッチ制御を行な
うため、制御回路3aは、ラッチ回路23のCLK 端子へ制御
線を介してラッチ制御を行なう制御信号Ｃ1 を与え、ラ
ッチ回路24のCLK 端子へ、制御線を介してラッチ制御を
行なう制御信号Ｃ2 を与える。ラッチ回路23の出力はイ
ンバータ25を介し、ラッチ回路24の出力はそのまま、い
ずれもNAND回路26へ入力される。NAND回路26は、変換値
が正しくない場合は“１”をCPU に出力する。是が異常
検出信号EMである。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２７
【補正方法】変更
【補正内容】
【００２７】変換クロックCLK がD-FF32の端子CLK に与
えられ、かつ、インバータ36を介して反転されてD-FF33
の端子CLK に与えられる。またCPU 10からのリセット信
号RESET がD-FF32のリセット端子Ｒに与えられるように
してある。D-FF32の端子Ｑからの出力は、D-FF33の端子
Ｄに入力され、D-FF33の端子Ｑからの出力は、次段のシ
フタ31のD-FF32の端子Ｄに入力され、かつ逐次信号ａ9
として逐次変換レジスタ４へ入力される。
えられ、かつ、インバータ36を介して反転されてD-FF33
の端子CLK に与えられる。またCPU 10からのリセット信
号RESET がD-FF32のリセット端子Ｒに与えられるように
してある。D-FF32の端子Ｑからの出力は、D-FF33の端子
Ｄに入力され、D-FF33の端子Ｑからの出力は、次段のシ
フタ31のD-FF32の端子Ｄに入力され、かつ逐次信号ａ9
として逐次変換レジスタ４へ入力される。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００５１
【補正方法】変更
【補正内容】
【００５１】本シフタ部は11個のシフタ31を備え、各シ
フタ31のD-FF33が端子Ｑから夫々逐次信号ａ9 , ａ8 …
ａ2 , ｂ1 ，ｂ0 及び変換終了信号Ｅを出力する。動作
指定レジスタ37は、CPU 10に接続され、通常の逐次変換
動作のみを行なう場合は“０”が格納され、８ビット迄
の変換が終了して省略変換値が得られた後にその省略変
換値の正否を判定する動作を行なう場合は“１”が格納
されるようにしてある。
フタ31のD-FF33が端子Ｑから夫々逐次信号ａ9 , ａ8 …
ａ2 , ｂ1 ，ｂ0 及び変換終了信号Ｅを出力する。動作
指定レジスタ37は、CPU 10に接続され、通常の逐次変換
動作のみを行なう場合は“０”が格納され、８ビット迄
の変換が終了して省略変換値が得られた後にその省略変
換値の正否を判定する動作を行なう場合は“１”が格納
されるようにしてある。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００５２
【補正方法】変更
【補正内容】
【００５２】そしてその格納値は動作指定信号発生回路
39へ与えられる。動作指定信号発生回路39は、４個のAN
D ゲート41,42,43,44 及び１個のインバータ40よりな
る。逐次信号ｂ0 は、２個のAND ゲート41,42 に入力さ
れ、逐次信号ｂ1 は、２個のAND ゲート43,44 に入力さ
れる。動作指定レジスタ37の格納値は、分岐して一方は
２個のAND ゲート42,44 に与えられ、他方はインバータ
40を介して２個のAND ゲート41,43 に与えられる。４個
のAND ゲート43,41 、44,42 は、それぞれ逐次信号
ａ1 , ａ0 , 制御信号Ｃ1 , Ｃ2 を出力するようにして
ある。その他の構成については図３，図４と同様である
ので説明を省略する。
39へ与えられる。動作指定信号発生回路39は、４個のAN
D ゲート41,42,43,44 及び１個のインバータ40よりな
る。逐次信号ｂ0 は、２個のAND ゲート41,42 に入力さ
れ、逐次信号ｂ1 は、２個のAND ゲート43,44 に入力さ
れる。動作指定レジスタ37の格納値は、分岐して一方は
２個のAND ゲート42,44 に与えられ、他方はインバータ
40を介して２個のAND ゲート41,43 に与えられる。４個
のAND ゲート43,41 、44,42 は、それぞれ逐次信号
ａ1 , ａ0 , 制御信号Ｃ1 , Ｃ2 を出力するようにして
ある。その他の構成については図３，図４と同様である
ので説明を省略する。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００５５
【補正方法】変更
【補正内容】
【００５５】(８ビットの逐次変換終了後にその省略変
換値の正否を判定する場合）逐次変換が開始され、シフ
タ部は、逐次信号ａ9 ，ａ8 …ａ2 を逐次変換レジスタ
４へ出力する。MSB から“２”ビットまで８個のビット
に逐次“１”が設定され、この設定した値を制御回路3a
が訂正又は確定することを８回実行することにより省略
変換値が得られる。この省略変換値は、トランスミッシ
ョンゲート５を介して変換結果格納レジスタ６に格納さ
れる。
換値の正否を判定する場合）逐次変換が開始され、シフ
タ部は、逐次信号ａ9 ，ａ8 …ａ2 を逐次変換レジスタ
４へ出力する。MSB から“２”ビットまで８個のビット
に逐次“１”が設定され、この設定した値を制御回路3a
が訂正又は確定することを８回実行することにより省略
変換値が得られる。この省略変換値は、トランスミッシ
ョンゲート５を介して変換結果格納レジスタ６に格納さ
れる。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００６２
【補正方法】変更
【補正内容】
【００６２】第３発明又は第６発明によれば、変換精度
を緩くし、変換値の正否又は精度の判定を行なう場合
と、変換精度は緩くせず、変換値の正否又は精度の判定
を行なわない場合とを選択することができる。従って、
ノイズ発生の危険がない場合には、精度の高いA/D 変換
値が得られ、ノイズ発生の危険がある場合には、精度は
緩いが、信頼性の高いA/D 変換値が得られる優れた効果
を奏する。
を緩くし、変換値の正否又は精度の判定を行なう場合
と、変換精度は緩くせず、変換値の正否又は精度の判定
を行なわない場合とを選択することができる。従って、
ノイズ発生の危険がない場合には、精度の高いA/D 変換
値が得られ、ノイズ発生の危険がある場合には、精度は
緩いが、信頼性の高いA/D 変換値が得られる優れた効果
を奏する。
Claims (6)
- 【請求項１】 上位ビットから下位ビットへ各ビットの
値が逐次設定される逐次変換レジスタの値に対応して比
較電圧発生回路が発生した比較電圧と変換対象電圧との
大小を比較し、前記逐次変換レジスタの値を訂正又は確
定する逐次変換方式により変換値を得るA/D 変換器にお
いて、変換値に対応した比較電圧と変換対象電圧との大
小を比較する比較回路と、変換値に１を加算した値に対
応した比較電圧と変換対象電圧との大小を比較する比較
回路と、両比較回路の比較結果に基づき変換値の正否を
判定する判定回路とを備えたことを特徴とするA/D 変換
器。 - 【請求項２】 変換値の正否を判定する動作の実行、非
実行を指定するためのデータを格納するレジスタを備え
た請求項１記載のA/D 変換器。 - 【請求項３】 上位ビットから下位ビットへ各ビットの
値が逐次設定される逐次変換レジスタの値に対応して比
較電圧発生回路が発生した比較電圧と変換対象電圧との
大小を比較し、前記逐次変換レジスタの値を訂正又は確
定する逐次変換方式により変換値を得るA/D 変換器にお
いて、上位ビットから下位ビットに至る中間の所定ビッ
ト位置まで変換を行ない、該所定ビット位置より下位の
ビットの変換を省略して省略変換値を得るための制御を
行なう省略変換制御回路と、前記省略変換値に対応した
比較電圧と変換対象電圧との大小を比較する比較回路
と、前記省略変換値の前記所定ビット位置に１を加算し
た値に対応した比較電圧変換対象電圧との大小を比較す
る比較回路と、両比較回路の比較結果に基づき前記省略
変換値の正否を判定する判定回路と、前記省略変化値を
得た後に該省略変換値の正否を判定する動作の実行、非
実行を指定するためのデータを格納するレジスタとを備
えたことを特徴とするA/D 変換器。 - 【請求項４】 上位ビットから下位ビットへ各ビットの
値が逐次設定される逐次変換レジスタの値に対応して比
較電圧発生回路が発生した比較電圧と変換対象電圧との
大小を比較し、前記逐次変換レジスタの値を訂正又は確
定する逐次変換方式により変換値を得るA/D 変換器にお
いて、変換値の精度を判定するための所定値を格納する
レジスタと、変換値から前記所定値を減算した値に対応
した比較電圧と変換対象電圧との大小を比較する比較回
路と、変換値に前記所定値を加算した値に対応した比較
電圧と変換対象電圧との大小を比較する比較回路と、両
比較回路の比較結果に基づき変換値の精度を判定する判
定回路とを備えたことを特徴とするA/D 変換器。 - 【請求項５】 変換値の精度を判定する動作の実行、非
実行を指定するためのデータを格納するレジスタを備え
た請求項４記載のA/D 変換器。 - 【請求項６】 上位ビットから下位ビットへ各ビットの
値が逐次設定される逐次変換レジスタの値に対応して比
較電圧発生回路が発生した比較電圧と変換対象電圧との
大小を比較し、前記逐次変換レジスタの値を訂正又は確
定する逐次変換方式により変換値を得るA/D 変換器にお
いて、上位ビットから下位ビットに至る中間の所定ビッ
ト位置まで変換を行ない、該所定ビット位置より下位の
ビットの変換を省略して省略変換値を得るための制御を
行なう省略変換制御回路と、前記省略変換値の精度を判
定するための所定値を格納するレジスタと前記省略変換
値から前記所定値を減算した値に対応した比較電圧と変
換対象電圧との大小を比較する比較回路と、前記省略変
換値に前記所定値を加算した値に対応した比較電圧と変
換対象電圧との大小を比較する比較回路と、両比較回路
の比較結果に基づき前記省略変換値の精度を判定する判
定回路と、前記省略変換値を得た後に該省略変換値の精
度を判定する動作の実行、非実行を指定するためのデー
タを格納するレジスタとを備えたことを特徴とするA/D
変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7567893A JPH06291661A (ja) | 1993-04-01 | 1993-04-01 | Ａ／ｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7567893A JPH06291661A (ja) | 1993-04-01 | 1993-04-01 | Ａ／ｄ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06291661A true JPH06291661A (ja) | 1994-10-18 |
Family
ID=13583101
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7567893A Pending JPH06291661A (ja) | 1993-04-01 | 1993-04-01 | Ａ／ｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06291661A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010028327A (ja) * | 2008-07-17 | 2010-02-04 | Nec Electronics Corp | Ａｄ変換装置及びａｄ変換方法 |
-
1993
- 1993-04-01 JP JP7567893A patent/JPH06291661A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010028327A (ja) * | 2008-07-17 | 2010-02-04 | Nec Electronics Corp | Ａｄ変換装置及びａｄ変換方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS5863989A (ja) | デジタル画像処理装置における出力デ−タの階調補正方法 | |
| JP3487903B2 (ja) | 演算装置及び演算方法 | |
| JPH0474743B2 (ja) | ||
| US5463395A (en) | Semi-flash type A/D converter employing a correction encoder for eliminating errors in the output signals due to noise, and a corresponding method therefor | |
| US4761759A (en) | Absolute value comparator for differences | |
| US4992969A (en) | Integer division circuit provided with a overflow detector circuit | |
| JP2930611B2 (ja) | 自己較正ａ―ｄおよびｄ―ａ変換器の補正値の決定方法および装置 | |
| EP0660226B1 (en) | Limiter circuit | |
| US6411241B1 (en) | A/D converter | |
| US5181184A (en) | Apparatus for multiplying real-time 2's complement code in a digital signal processing system and a method for the same | |
| JPH06291661A (ja) | Ａ／ｄ変換器 | |
| JP3184670B2 (ja) | 画像符号化装置 | |
| US5432726A (en) | Arithmetic unit for quantization/inverse quantigation | |
| JP5549743B2 (ja) | １０進絶対値加算器 | |
| JP2000049609A (ja) | Ａ／ｄコンバータ | |
| JPH01207823A (ja) | 浮動小数点数一固定小数点数変換装置 | |
| JP2848094B2 (ja) | Ｄ／ａ変換装置 | |
| JP3546581B2 (ja) | Ａｃｓ演算装置 | |
| JPS60536A (ja) | フロ−テイング加算器仮数部入力制御回路 | |
| JPH0612186A (ja) | 信号処理装置 | |
| JP3284717B2 (ja) | バレルシフタ | |
| JPH0330170B2 (ja) | ||
| JPH03176733A (ja) | 加減算器のオーバーフロー検出回路 | |
| JPH0612502A (ja) | Ａ／ｄ変換回路内蔵マイクロコンピュータ | |
| JPH08137669A (ja) | 演算回路 |