JPWO2018123609A1 - 撮像素子、および撮像素子の制御方法、撮像装置、並びに、電子機器 - Google Patents

撮像素子、および撮像素子の制御方法、撮像装置、並びに、電子機器 Download PDF

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Abstract

本開示は、撮像素子の小型化と省電力化を実現することができるようにする撮像素子、および撮像素子の制御方法、撮像装置、並びに、電子機器に関する。まず、各画素のP相の画素信号に対応するグレイコードがバイナリコードに変換された後、連続的に、変換された同一のビットのバイナリコードと、一時ラッチにラッチされている全ビットが0の画素信号のバイナリコードとの差分を求め、P相の画素信号のバイナリコードとして、一時ラッチにラッチさせる。次に、各画素のD相の画素信号に対応するグレイコードがバイナリコードに変換された後、連続的に、変換された同一のビットのバイナリコードと、一時ラッチにラッチされているP相の画素信号のバイナリコードとの差分を求める。本開示は、撮像装置に適応することができる。

Description

本開示は、撮像素子、および撮像素子の制御方法、撮像装置、並びに、電子機器に関し、特に、装置の小型化と省電力化を実現できるようにした撮像素子、および撮像素子の制御方法、撮像装置、並びに、電子機器に関する。
撮像素子のADC（Analog Digital Converter）に用いられるカラムカウンタは、グレイコードラッチ（5bit）、およびリップルカウンタ（12bit）の２段構成で形成されている。（例えば、特許文献１参照）。
特開２０１１−２３４３２６号公報
しかしながら、特許文献１に係るカラムカウンタにおいては、グレイコードラッチ（5bit）、およびリップルカウンタ（12bit）の２段構成であるので、実装面積が大きく、また、消費電力も大きい。
本開示は、このような状況に鑑みてなされたものであり、特に、カラムカウンタの構成に必要とされる実装面積を小さくすることで装置構成を小型化すると共に、省電力化を実現できるようにするものである。
本開示の一側面の撮像素子は、画像を撮像する複数の画素からなる撮像部と、前記画素の画素信号に対応するグレイコードをラッチするグレイコードラッチと、前記グレイコードラッチにラッチされているグレイコードをバイナリコードに変換する変換部と、所定のバイナリコードを一時的にラッチする一時ラッチと、前記変換部により前記グレイコードから変換された前記バイナリコードと、前記一時ラッチにラッチされている前記所定のバイナリコードとの差分を求める演算部とを含み、前記変換部が、前記グレイコードを前記バイナリコードに変換した後、前記演算部が、連続的に、前記変換部により変換された同一のビットのバイナリコードと、前記一時ラッチにラッチされている前記所定のバイナリコードとの差分を求める撮像素子である。
前記変換部には、最初に最下位ビットの前記バイナリコードを算出し、前記最下位ビットのバイナリコードを用いて、順次上位のビットの前記グレイコードを前記バイナリコードに変換させるようにすることができる。
前記変換部には、前記グレイコードラッチにラッチされている全ビットの排他的論理和を、前記最下位ビットのグレイコードとして算出させることができる。
前記変換部には、複数ビットずつ、前記グレイコードラッチにラッチされているグレイコードをバイナリコードに変換させ、前記演算部には、前記変換部により前記グレイコードが前記バイナリコードに変換された後に、連続的に、前記複数ビットずつ、前記変換部により変換された同一ビットの前記バイナリコードと、前記一時ラッチにラッチされている前記所定のバイナリコードとの差分を求めるようにさせることができる。
前記一時ラッチには、全ビットが0からなるバイナリコードを、前記所定のバイナリコードとしてラッチさせ、前記演算部には、前記画素が初期化された状態の前記画素信号であるP相の画素信号の前記グレイコードから変換された前記バイナリコードと、前記一時ラッチにラッチされている前記全ビットが0からなるバイナリコードとの差分からなるバイナリコードを、前記P相の画素信号のバイナリコードとして求めさせ、前記一時ラッチにラッチさせるようにすることができる。
前記演算部には、前記画素が受光した光量に応じた前記画素信号であるD相の画素信号の前記グレイコードから変換された前記バイナリコードと、前記一時ラッチにラッチされている、前記P相の画素信号のバイナリコードとの差分を、CDS（相関二重サンプリング）された画素信号のバイナリコードとして出力させるようにすることができる。
前記変換部には、前記グレイコードラッチにラッチされているグレイコードの補数をバイナリコードに変換させ、前記演算部には、前記変換部の変換結果である前記バイナリコードと、前記一時ラッチにラッチされている前記所定のバイナリコードとの差分を求めさせ、前記差分の補数を出力させるようにすることができる。
前記グレイコードを順次発生するグレイコードカウンタをさらに含ませるようにすることができ、前記グレイコードカウンタには、クロック信号に基づいて、所定ビット数のグレイコードのうちの前記所定ビットより下位のグレイコードを発生する下位グレイコード発生部と、前記クロック信号に基づいて、前記所定ビット数のグレイコードのうちの所定ビットより上位のグレイコードを発生する上位グレイコード発生部と、前記下位ビットのグレイコードに基づいて、前記クロック信号を所定数分周した分周クロック信号を発生する分周クロック信号発生部とを含ませるようにすることができ、前記上位グレイコード発生部には、前記分周クロックに基づいて、前記所定ビット数のグレイコードのうちの所定ビットより上位のグレイコードを発生させるようにすることができる。
本開示の一側面の撮像素子の制御方法は、画像を撮像する複数の画素からなる撮像部と、前記画素の画素信号に対応するグレイコードをラッチするグレイコードラッチと、前記グレイコードラッチにラッチされているグレイコードをバイナリコードに変換する変換部と、所定のバイナリコードを一時的にラッチする一時ラッチと、前記変換部により前記グレイコードから変換された前記バイナリコードと、前記一時ラッチにラッチされている前記所定のバイナリコードとの差分を求める演算部とを含む撮像素子の制御方法であって、前記変換部が、前記グレイコードを前記バイナリコードに変換した後、前記演算部が、連続的に、前記変換部により変換された同一のビットのバイナリコードと、前記一時ラッチにラッチされている前記所定のバイナリコードとの差分を求める撮像素子の制御方法である。
本開示の一側面の撮像装置は、画像を撮像する複数の画素からなる撮像部と、前記画素の画素信号に対応するグレイコードをラッチするグレイコードラッチと、前記グレイコードラッチにラッチされているグレイコードをバイナリコードに変換する変換部と、所定のバイナリコードを一時的にラッチする一時ラッチと、前記変換部により前記グレイコードから変換された前記バイナリコードと、前記一時ラッチにラッチされている前記所定のバイナリコードとの差分を求める演算部とを含み、前記変換部が、前記グレイコードを前記バイナリコードに変換した後、前記演算部が、連続的に、前記変換部により変換された同一のビットのバイナリコードと、前記一時ラッチにラッチされている前記所定のバイナリコードとの差分を求める撮像装置である。
本開示の一側面の電子機器は、画像を撮像する複数の画素からなる撮像部と、前記画素の画素信号に対応するグレイコードをラッチするグレイコードラッチと、前記グレイコードラッチにラッチされているグレイコードをバイナリコードに変換する変換部と、所定のバイナリコードを一時的にラッチする一時ラッチと、前記変換部により前記グレイコードから変換された前記バイナリコードと、前記一時ラッチにラッチされている前記所定のバイナリコードとの差分を求める演算部とを含み、前記変換部が、前記グレイコードを前記バイナリコードに変換した後、前記演算部が、連続的に、前記変換部により変換された同一のビットのバイナリコードと、前記一時ラッチにラッチされている前記所定のバイナリコードとの差分を求める電子機器である。
本開示の一側面においては、複数の画素からなる撮像部により、画像が撮像され、グレイコードラッチにより、前記画素の画素信号に対応するグレイコードがラッチされ、変換部により、前記グレイコードラッチにラッチされているグレイコードがバイナリコードに変換され、一時ラッチにより、所定のバイナリコードが一時的にラッチされ、演算部により、前記変換部により前記グレイコードから変換された前記バイナリコードと、前記一時ラッチにラッチされている前記所定のバイナリコードとの差分が求められ、前記変換部により、前記グレイコードが前記バイナリコードに変換された後、前記演算部により、連続的に、前記変換部により変換された同一のビットのバイナリコードと、前記一時ラッチにラッチされている前記所定のバイナリコードとの差分が求められる。
本開示の一側面によれば、実装面積を小さくすることで装置構成を小型化することが可能になると共に、消費電力を低減することが可能となる。
本開示の撮像素子の構成例を説明する図である。 図１のカラムカウンタ周辺の構成例を説明する図である。 リップルカウンタを用いた場合のカラムカウンタの構成例を説明する図である。 グレイコードのみで処理を実現するカラムカウンタの構成例を説明する図である。 図１のカラムカウンタの構成例を説明する図である。 カラムカウンタにおけるALUの処理例を説明する図である。 本開示のカラムカウンタにおけるALUの処理例を説明する図である。 １ビットずつコードを変換し、全加算する場合のALUの構成例を説明する図である。 ２ビットずつコードを変換し、全加算する場合のALUの構成例を説明する図である。 グレイコードの補数を用いて２ビットずつコードを変換し、全加算する場合のALUの構成例を説明する図である。 図１０のALUの動作を説明する図である。 図５のカラムカウンタの動作処理を説明するフローチャートである。 図５のカラムカウンタの動作処理を説明する図である。 バイナリカウンタとコード変換部とを含むGCカウンタの構成例を説明する図である。 グレイコードのビット数を増やすためにバイナリコードのビット数を増やす場合のバイナリカウンタの構成例を説明する図である。 グレイコードのビット数を増やす場合のグレイコードカウンタの構成例を説明する図である。 図１６のグレイコードカウンタの構成を応用してバイナリコードカウンタのビット数を増やす場合のバイナリコードカウンタの構成例を説明する図である。 本開示のグレイコードカウンタの構成例を説明する図である。 図１８のグレイコードカウンタにより発生されるグレイコードを説明する波形図である。 本開示のカメラモジュールを適用した電子機器としての撮像装置の構成例を示すブロック図である。 本開示の技術を適用したカメラモジュールの使用例を説明する図である。
以下に添付図面を参照しながら、本開示の好適な実施の形態について詳細に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。
＜撮像素子の構成例＞
本開示の技術を適用した撮像素子の構成例について説明する。
図１は、本開示の撮像素子の構成例を示している。本開示の撮像素子１１は、画素アレイ３１、垂直走査回路３２、DAC（Digital Analog Converter）３３、ADC（Analog Digital Converter）３４、水平走査回路３５、デジタル信号演算回路３６、およびタイミング制御回路３７を備えている。
画素アレイ３１は、アレイ状に配置された画素５１−１−１乃至５１−ｎ−ｍから構成されている。画素５１−１−１乃至５１−ｎ−ｍは、それぞれが受光する光量に応じて電荷を発生し、発生した電荷に対応する画素信号を出力する。尚、以降において、画素５１−１−１乃至５１−ｎ−ｍのそれぞれを特に区別する必要がない場合、単に、画素５１と称し、その他の構成についても同様に称する。また、ｍ，ｎは、それぞれ行数、および列数を表したものである。
垂直走査回路３２は、タイミング制御回路３７より供給されてくるタイミング制御信号に基づいて、画素アレイ３１の各画素５１の画素信号を行単位で垂直転送線５２−１乃至５２−ｍを介してADC（Analog Digital Converter）３４に出力させる。
DAC３３は、タイミング制御回路３７より供給されてくるタイミング制御信号に基づいて、デジタル信号からなる電圧を所定のレートで変化させながら出力することで、ランプ波を発生し、ADC３４に供給する。
ADC（Analog Digital Converter）３４は、タイミング制御回路３７より供給されてくるタイミング制御信号に基づいて、画素アレイ３１の各画素５１より供給されてくるアナログ信号からなる画素信号を、行単位で取得し、DAC３３より供給されてくるランプ波を用いて、順次デジタル信号に変換して水平走査回路３５に供給する。
より詳細には、ADC３４は、各垂直転送線５２−１乃至５２−ｎのそれぞれに設けられたADC（Analog Digital Converter）回路７１−１乃至７１−ｎ、およびGC（グレイコード）カウンタ７２より構成されている。また、ADC回路７１−１乃至７１−ｎは、それぞれ比較器９１−１乃至９１−ｎ、およびカラムカウンタ９２−１乃至９２−ｎを備えており、DAC３３より供給されるランプ波と、GCカウンタ７２からのグレイコードとを用いて、各垂直転送線５２を介して各画素５１より供給される画素信号をアナログ信号からデジタル信号に変換する。
比較器９１は、垂直転送線５２より供給されてくる画素信号と、DAC３３より供給されるランプ波とを比較し、ランプ波が画素信号を超えるとき、その旨を知らせる比較結果をカラムカウンタ９２に供給する。
カラムカウンタ９２は、比較器９１の比較結果が供給されるタイミングにおいて、DAC３３からのランプ波が変化するレートに対応するレートで変化するGC（グレイコード）カウンタ７２から供給されるグレイコードをラッチして、水平走査回路３５に出力する。
水平走査回路３５は、タイミング制御回路３７より供給されるタイミング制御信号に基づいて、ADC３４より供給されたデジタル信号に変換された画素信号を、行単位で水平走査してデジタル信号演算回路３６に出力する。
デジタル信号演算回路３６は、タイミング制御回路３７より供給されてくるタイミング制御信号に基づいて、水平走査回路３５より水平走査されることで転送されてくる画素信号よりデジタル信号を演算し、演算結果を出力する。
タイミング制御回路３７は、PLL（Phase Locked Loop）３７ａ（図２）を備えており、PLL３７ａの発振信号に基づいてタイミング制御信号を生成し、垂直走査回路３２、DAC３３、ADC３４、水平走査回路３５、およびデジタル信号演算回路３６に供給する。
＜図１のカウンタラッチの構成＞
次に、図２を参照して、図１のADC３４におけるカラムカウンタ９２の構成について説明する。尚、図２においては、図１の撮像素子１１におけるカラムカウンタ９２を含むADC３４の周辺の詳細な構成が示されている。
カラムカウンタ９２−１乃至９２−ｎは、それぞれGC（グレイコード）ラッチ１２１−１乃至１２１−ｎ、ALU（Arithmetic Logic Unit：論理演算回路）１２２−１乃至１２２−ｎ、一時ラッチ１２３−１乃至１２３−ｎ、およびIF（Interface）ラッチ１２４−１乃至１２４−ｎを備えている。
GC（グレイコード）ラッチ１２１は、タイミング制御回路３７からのタイミング制御信号に基づいて動作し、画素信号の電圧値が、ランプ波を超えたことを示す信号が比較器９１より供給されるタイミングにおける、GCカウンタ７２から供給されるグレイコードをラッチする。
ALU１２２は、GCラッチ１２１にラッチされている、画素信号に対応するグレイコードを、一時ラッチ１２３を利用して、バイナリコードに変換すると共に、CDS（相関二重サンプリング）を掛けてIFラッチ１２４に出力する。
より詳細には、ALU１２２−１乃至１２２−ｎは、それぞれコード変換器１４１−１乃至１４１−ｎ、および全加算器１４２−１乃至１４２−ｎを備えている。コード変換器１４１は、GCラッチ１２１にラッチされているグレイコードをバイナリコードに変換し、全加算器１４２に出力する。全加算器１４２は、一時ラッチ１２３に格納されているバイナリコードを加算してIFラッチ１２４に出力する。
すなわち、まず、GCラッチ１２１には、P相と言われる、画素５１がリセットされた状態における画素信号に対応するグレイコードがラッチされる。そこで、コード変換器１４１は、GCラッチ１２１にラッチされている、P相の画素信号に対応するグレイコードを、バイナリコードに変換し、全加算器１４２に出力する。このとき、全加算器１４２は、リセットされた後、全bitが0の値がラッチされた状態の、一時ラッチ１２３より全bitが0となるバイナリコードを加算（減算）して一時ラッチ１２３にラッチさせる。ここまでの処理により、P相におけるバイナリコードが一時ラッチ１２３にラッチされた状態となる。
その後、GCラッチ１２１がリセットされると、GCラッチ１２１には、D相と言われる、画素５１が受光した光量に応じた画素信号に対応するグレイコードがラッチされる。そこで、コード変換器１４１は、GCラッチ１２１にラッチされている、D相の画素信号に対応するグレイコードを、バイナリコードに変換し、全加算器１４２に出力する。このとき、全加算器１４２は、D相の画素信号のバイナリコードに、一時ラッチ１２３にラッチされているP相の画素信号のバイナリコードを加算して（実質的には、減算して）IFラッチ１２４にラッチさせる。すなわち、この処理により、P相の画素信号のバイナリコードとD相の画素信号のバイナリコードとの差分が求められ、実質的に、CDSがなされたバイナリコードからなる画素信号がIFラッチ１２４にラッチされた状態となる。
＜リップルカウンタを用いたカウンタラッチの構成例＞
本開示のカウンタラッチは、ALU１２２と一時ラッチ１２３とを用いた演算により、P相、およびD相のグレイコードからなる画素信号をバイナリコードに変換し、さらに、それらの差分を求めることでCDSを掛けた画素信号を求めて出力する。
しかしながら、カウンタラッチは、例えば、リップルカウンタを用いた構成にしてもよい。
図３は、リップルカウンタを用いたカウンタラッチ２０１の構成例を示している。尚、図３においては、GCカウンタ７２が、5bitのグレイコードを発生することを前提とする。
図３のカウンタラッチ２０１は、5bitのGCラッチ２２１、コード変換器（GC2BIN）２２２、5bitのリップルカウンタ２２３、クロックセレクタ（CKSEL）２２４、7bitのリップルカウンタ２２５を備えている。GCラッチ２２１、コード変換器（GC2BIN）２２２、5bitのリップルカウンタ２２３、クロックセレクタ（CKSEL）２２４、7bitのリップルカウンタ２２５、および12bitのIFラッチ２２６を備えている。
GCラッチ２２１、コード変換器（GC2BIN）２２２、5bitのリップルカウンタ２２３、クロックセレクタ（CKSEL）２２４、7bitのリップルカウンタ２２５、および12bitのIFラッチ２２６は、いずれも図示せぬタイミング制御回路より供給されるタイミング制御信号により動作が制御される。
GCラッチ２２１は、GCカウンタ７２より供給されるグレイコードのうち、図示せぬ比較器の判定結果に基づいて、画素信号に対応するグレイコードをラッチする。
コード変換器２２２は、GCラッチ２２１にラッチされている画素信号に対応するグレイコードをバイナリコードに変換してリップルカウンタ２２３に供給する。
GCラッチ２２１にラッチされるグレイコードの最上位のコードは、バイナリコードと同値であるので、クロックセレクタ２２４は、バイナリコードとして読み出し、リップルカウンタ２２５に供給する。
リップルカウンタ２２３は、後段で出力されるバイナリコードのうちの下位の5bitをカウントする。また、リップルカウンタ２２５は、後段で出力されるバイナリコードのうちの上位の7bitをカウントする。
クロックセレクタ２２４は、リップルカウンタ２２３でカウントされる下位の5bitのバイナリコードと、リップルカウンタ２２５にカウントされた上位の7bitバイナリコードとを合体させて12bitのバイナリコードとしてIFラッチ２２６にラッチさせる。
IFラッチ２２６は、画素信号に対応するグレイコードから変換された12bitのバイナリコードをラッチする。
リップルカウンタ２２３，２２５は、P相の画素信号に対応するバイナリコードについては、負の値として格納させ、D相の画素信号をそのまま加算させる。この結果、図３のカウンタラッチ２０１は、P相およびD相のGCカウンタ７２より供給されるグレイコードからなる画素信号をそれぞれバイナリコードに変換した上で、両者の差分を求めることで、12bitのバイナリコードからなるCDSが掛けられた画素信号を出力する。
しかしながら、図３のカウンタラッチ２０１においては、コード変換器２２２、リップルカウンタ２２３，２２５が必須とされるため、これらを構成するD型フリップフロップ（以下、DFFとも称する）を多数配置する必要があり、実装面積が増大しする上、消費電力も増大てしまう。
＜グレイコードのみを用いたカウンタラッチの構成例＞
そこで、カウンタラッチ内においては、グレイコードのみを用いるようにすることで、リップルカウンタを省略することが考えられる。
図４は、リップルカウンタを省略し、グレイコードのみを用いたカウンタラッチの構成例を示している。
図４のカウンタラッチ２３１は、11bitのGCラッチ２５１、および11bitのIFラッチ２５２より構成されている。
GCラッチ２５１は、GCカウンタ７２より供給される画素信号に対応する11bitのグレイコードをラッチする。
IFラッチ２５２は、GCラッチ２５１にラッチされている画素信号に対応する11bitのグレイコードをラッチして、コード変換器（GC2BIN）２３２に水平転送する。
コード変換器２３２は、IFラッチ２５２より水平転送される11bitのグレイコードをバイナリコードに変換し、例えば、P相のバイナリコードをラインメモリ２３３−１に格納させ、D相のバイナリコードをラインメモリ２３３−２に格納させる。
減算器２３４は、ラインメモリ２３３−１，２３３−２に格納されたD相の画素信号のバイナリコードからP相の画素信号のバイナリコードを減算することでCDSを掛けた画素信号として出力する。
すなわち、図４のカウンタラッチ２３１においては、P相およびD相のグレイコードをそれぞれ１回ずつ、コード変換器（GC2BIN）２３２に水平転送する必要がある。
図４のカウンタラッチ２３１の構成においては、IFラッチ２５２における水平転送の速度がフレームレートの律則となるので、水平転送速度を高速化するための構成が必要となる。
また、ラインメモリ２３３−１，２３３−２や水平転送速度を高速化するための構成を設けるための実装面積を確保する必要がある。
さらに、高速水平転送を実現するための消費電力が増大する恐れがある。
また、水平転送の動作起因で生じるノイズを回避するための水平転送などのタイミング制御が複雑になる。
＜図２のカラムカウンタの動作＞
そこで、本開示の撮像素子１１におけるカラムカウンタ９２は、リップルカウンタを用いることなく、グレイコードからなるP相およびD相のグレイコードを、それぞれD相のバイナリコードと、P相のバイナリコードとに変換し、両者の差分を演算することでCDSを掛けた画素信号として出力する。
ここで、図５を参照して、カラムカウンタ９２の動作について説明する。
例えば、GCラッチ１２１、ALU１２２、一時ラッチ１２３、およびIFラッチ１２４がリセットされており、GCラッチ１２１、および一時ラッチ１２３は、全ビットが0のグレイコードおよびバイナリコードがラッチされているものとする。
ここで、GCラッチ１２１は、GCカウンタ７２が発生する、例えば、11bitのP相の画素信号に対応するグレイコードをラッチする。尚、グレイコードのbit数は、11bit以外のbit数であってもよいものである。
ALU１２２のコード変換器１４１は、GCラッチ１２１にラッチされているP相の画素信号に対応するグレイコードを2bitずつバイナリコードに変換し、全加算器１４２に出力する。
全加算器１４２は、コード変換器１４１によりグレイコードから変換されたバイナリコードより、一時ラッチ１２３に格納されているバイナリコードである0を加算（減算）して、一時ラッチ１２３にラッチさせる。
以上の処理が、2bitずつ繰り返されることにより、一時ラッチ１２３に11bitのP相の画素信号に対応するバイナリデータがラッチされる。
次に、GCラッチ１２１がリセットされた後、GCラッチ１２１は、GCカウンタ７２が発生する、例えば、11bitのD相の画素信号に対応するグレイコードをラッチする。
ALU１２２のコード変換器１４１は、GCラッチ１２１にラッチされているD相の画素信号に対応するグレイコードを2bitずつバイナリコードに変換し、全加算器１４２に出力する。
全加算器１４２は、コード変換器１４１によりグレイコードから変換されたD相のバイナリコードの画素信号から一時ラッチ１２３に格納されているP相のバイナリコードの画素信号を加算（減算）して、12bitのバイナリコードとしてIFラッチ１２４にラッチさせる。
以上の処理が、2bitずつ繰り返されることにより、IFラッチ１２４に12bitのCDSが掛けられた画素信号のバイナリデータがラッチされる。
＜ALUを用いた演算＞
上述したALU１２２のコード変換部１４１、および全加算器１４２による演算について説明する。
コード変換部１４１は、グレイコードをバイナリコードに1bitずつ変換する場合、例えば、図６の左部で示されるような演算を繰り返す。
まず、11bitからなるグレイコードの最上位ビットである11bit目のデータであるGC[10]は、11bitのバイナリコードにおける最上位ビットである11bit目のデータであるBINa[10]と同値である。そこで、コード変換部１４１は、最初の処理である処理step1において、BINa[10]を、GC[10]より求める。
次に、バイナリコードにおける10bit目のデータであるBINa[9]は、グレイコードの10bit目のデータであるGC[9]と、上位ビットである11bit目のデータであるBINa[10]の排他的論理和（XOR）である。そこで、コード変換部１４１は、処理step2において、BINa[9]を、BINa[10]とGC[9]との排他的論理和として求める。
さらに、バイナリコードにおける9bit目のデータであるBINa[8]は、グレイコードの9bit目のデータであるGC[8]と、上位ビットである10bit目のデータであるBINa[9]の排他的論理和（XOR）である。そこで、コード変換部１４１は、処理step3において、BINa[8]を、BINa[9]とGC[8]との排他的論理和として求める。
以下、同様に、処理step4乃至step11が繰り返されることにより、11bitビットのグレイコードCG[10]，CG[9]，CG[8]，・・・CG[0]が、順次上位のbitから11bitのバイナリコードBINa[10]，BINa[9]，BINa[8]，・・・BINa[0]に変換される。
また、図６の左部で示されるようにグレイコードがバイナリコードに変換された後、全加算器１４２は、図６の右部で示されるような演算を繰り返す。
尚、図６においては、例えば、予め一時ラッチ１２３にラッチされているバイナリコードが存在するので、一時ラッチ１２３にラッチされているバイナリコードをBINb[0]乃至BINb[10]として表現する。また、P相の画素信号に対応するグレイコードをバイナリコードに変換する場合、一時ラッチ１２３に予めラッチされているバイナリコードは、全bitが0のバイナリコードである。さらに、D相の画素信号に対応するグレイコードをバイナリコードに変換する場合、一時ラッチ１２３にラッチされているバイナリコードは、全bitがP相の画素信号に対応するバイナリコードである。
すなわち、全加算器１４２は、最初の処理である処理step1において、コード変換器１４１より供給されるバイナリコードの最下位ビットである1bit目のバイナリコードBINa[0]と、一時ラッチ１２３より読み出されるバイナリコードの最下位ビットである1bit目のバイナリコードBINb[0]とを加算（減算）して、最下位ビットと桁上がりビットからなるバイナリコード(C[0],BINs[0])を求める。ここで、C[0]は、1bit目の桁上がりビットである。
次に、全加算器１４２は、処理step2において、コード変換器１４１より供給されるバイナリコードの2bit目のバイナリコードBINa[1]と、一時ラッチ１２３より読み出されるバイナリコードの最下位ビットである2bit目のバイナリコードBINb[1]と、1bit目の桁上がりbitであるC[0]とを加算（減算）して、2bit目とその桁上がりビットからなるバイナリコード(C[1],BINs[1])を求める。ここで、C[1]は、2bit目の桁上がりビットである。
さらに、全加算器１４２は、処理step3において、コード変換器１４１より供給されるバイナリコードの3bit目のバイナリコードBINa[2]と、一時ラッチ１２３より読み出されるバイナリコードである3bit目のバイナリコードBINb[2]と、2bit目の桁上がりbitであるC[1]とを加算（減算）して、3bit目とその桁上がりビットからなるバイナリコード(C[2],BINs[2])を求める。ここで、C[1]は、2bit目の桁上がりビットである。
以下、同様に、処理step4乃至step11が繰り返されることにより、一時ラッチ１２３より読み出されるバイナリコードBINb[0]乃至BINb[10]と、コード変換器１４１より供給されるバイナリコードBINa[0]乃至BINa[10]とが加算（減算）されて、12bitのバイナリコードBINs[0]乃至BINs[11]からなるCDS（相関二重サンプリング）が掛けられた画素信号が求められる。
しかしながら、図６を参照して説明した処理の場合、図６の左部で示されるように、コード変換部１４１は、処理step1乃至step11により、上位ビットから順に下位ビットを求めることにより、D相の画素信号に対応するバイナリコードがBINa[10],BINa[9],BINa[8],・・・,BINa[0]の順序、で求められる。
一方、図６の右部で示されるように、全加算器１４２は、図６の右部で示されるように、処理step1乃至step11により、下位ビットから順に上位ビットを求めることにより、CDSが掛けられた画素信号を表すバイナリコードがBINs[1],BINs[2],BINs[3],・・・,BINs[11]の順序で求められる。
従って、例えば、処理step1において、コード変換器１４１は、11bit目のバイナリコードBINa[10]を、そのまま全加算器１４２に出力しても、全加算器１４２の処理step1において、必要とされる1bit目のバイナリコードBINa[0]は、求められていないので、演算することができない。
すなわち、全加算器１４２による処理step1を実行するには、コード変換器１４１により処理sutep1乃至step11の処理が完了した後に実行する必要がある。
結果として、コード変換器１４１と全加算器１４２とのそれぞれにおいて、同一ビットのバイナリコードを連続的に演算することができない。このため、処理速度を高速化することができないだけでなく、一旦、コード変換器１４１による変換結果である11bit分のバイナリコードを格納する構成が必要となり、実装面積が増大する恐れがある。
＜同一bitの演算を連続的に実現する演算＞
そこで、本開示のALU１２２におけるコード変換器１４１は、予め所定の処理により、最下位ビットのグレイコードを求め、これを利用して最下位ビットから順にバイナリコードを生成する。
すなわち、上述したように、最上位ビットにおいて、バイナリコードとグレイコードとは、同値であるので、以下の式（１）で示される関係が成り立つ。
BIN[MSB]＝GC[MSB]
・・・（１）
ここで、BIN[]はバイナリコードであり、GC[]はグレイコードであり、MSBは最上位ビットであることを表している。
また、nbit目のバイナリコードBIN[n]は、以下の式（２）で表される。
BIN[n]＝GC[n] xor BIN[n+1]
・・・（２）
ここで、xorは、排他的論理和を表している。
この式（２）の関係は、以下の式（３）のように変形することができる。
BIN[n+1]＝GC[n] xor BIN[n]
・・・（３）
従って、この式（３）に対して、最下位ビットのバイナリコードBIN[0]を求めることができれば、コード変換器１４１は、最下位ビットからグレイコードをバイナリコードに変換することができる。
ここで、バイナリコードの最下位ビットBIN[LSB]（＝BIN[0]）は、以下の式（４）により演算することができる。
BIN[0]＝GC[MSB] xor GC[MSB-1] xor GC[MSB-2] xor ・・・xor GC[1]
・・・（４）
すなわち、バイナリコードの最下位ビットBIN[0]は、グレイコードの全bitの排他的論理和より求められる。
＜本開示のALUによる演算＞
そこで、本開示のALU１２２のコード変換器１４１および全加算器１４２は、図７で示されるような手順でグレイコードをバイナリコードに変換し、さらに、CDSに係る加算（減算）処理を実行する。
11bitからなるパリティの最下位ビットである1bit目のパリティデータであるP[0]は、グレイコードの1bit目のデータであるGC[0]と0の排他的論理和である。そこで、コード変換部１４１は、処理step1において、11bitからなるパリティの1bit目であるP[0]を、GC[0]と0との排他的論理和として求める。
次に、11bitからなるパリティの2bit目のパリティデータであるP[1]は、グレイコードの2bit目のデータであるGC[1]と1bit目のパリティP[0]の排他的論理和である。そこで、コード変換部１４１は、処理step2において、11bitからなるパリティの2bit目であるP[1]を、GC[1]とP[0]との排他的論理和として求める。
さらに、11bitからなるパリティの3bit目のパリティデータであるP[2]は、グレイコードの3bit目のデータであるGC[2]と2bit目のパリティP[1]の排他的論理和である。そこで、コード変換部１４１は、処理step3において、11bitからなるパリティの3bit目であるP[2]を、GC[2]とP[1]との排他的論理和として求める。
以下同様に、処理step4乃至step10により、11bitからなるパリティの10bit目のパリティであるP[9]が求められる。この結果、パリティP[9]が、1bit目から10bit目までのGC[0]乃至GC[8]の排他的論理和として求められる。
そして、処理step11において、コード変換器１４１は、バイナリコードの最下位ビットBINa[0]を、グレイコードの最上位ビットとなるGC[10]と、10bit目のパリティP[9]との排他的論理和として求め、全加算器１４２に出力する。
すなわち、処理step1乃至step11により、式（４）で示されるバイナリコードの最下位ビットBINa[0]が求められる。
ここで、全加算器１４２は、一時ラッチ１２３よりバイナリコードの最下位ビットBINb[0]を取得できる。そこで、処理step11において、さらに、連続的に、全加算器１４２は、コード変換器１４１より供給されるバイナリコードの最下位ビットである1bit目のバイナリコードBINa[0]と、一時ラッチ１２３より読み出されるバイナリコードの最下位ビットである1bit目のバイナリコードBINb[0]とを加算（減算）して、最下位ビットと桁上がりビットからなるバイナリコード(C[0],BINs[0])を求める。
尚、以降において、処理step1乃至step11の、バイナリコードの最下位ビットBINb[0]を求める、コード変換器１４１の処理は、コード変換部１４１の前処理と称するものとする。
次に、処理step12において、コード変換器１４１は、バイナリコードの2bit目のバイナリコードBINa[1]を、グレイコードの2bit目となるGC[1]と、バイナリコードの最下位ビットであるBINa[0]との排他的論理和として求め、全加算器１４２に出力する。
さらに、引き続き、全加算器１４２は、コード変換器１４１より供給されるバイナリコードの2bit目のバイナリコードBINa[1]、一時ラッチ１２３より読み出されるバイナリコードの2bit目のバイナリコードBINb[1]、および、桁上がりビットC[0]を加算（減算）して、2bit目と桁上がりビットからなるバイナリコード(C[1],BINs[1])を求める。
また、処理step13において、コード変換器１４１は、バイナリコードの3bit目のバイナリコードBINa[2]を、グレイコードの3bit目となるGC[2]と、2bit目のバイナリコードのBINa[1]との排他的論理和として求め、全加算器１４２に出力する。
さらに、引き続き、全加算器１４２は、コード変換器１４１より供給されるバイナリコードの3bit目のバイナリコードBINa[2]、一時ラッチ１２３より読み出されるバイナリコードの3bit目のバイナリコードBINb[2]、および、桁上がりビットC[1]を加算（減算）して、2bit目と桁上がりビットからなるバイナリコード(C[2],BINs[2])を求める。
以下、同様の処理step14乃至step21が繰り返されることにより、12bitからなるバイナリコードBINs[0]乃至BINs[11])が求められる。
以上の処理により、コード変換器１４１における前処理により最下位ビットのバイナリコードBINa[0]が求めることが可能となる。また、最下位ビットのバイナリコードBINa[0]を前処理により求めることができるので、コード変換器１４１が、最下位ビットから上位ビットに向かってグレイコードをバイナリコードに順次変換することが可能となる。さらに、コード変換器１４１が最下位ビットから上位ビットに向かってグレイコードをバイナリコードに順次変換することができるので、全加算器１４２は、コード変換器１４１の変換結果を、連続的に利用して、最下位ビットから上位ビットに向かって、一時ラッチ１２３によりラッチされているバイナリコードとの差分を求めることでCDSを掛けることが可能となる。
＜1bitずつグレイコードをバイナリコードに変換するALUを実現するコード変換器と全加算器の回路構成例＞
次に、図８を参照して、１bitずつグレイコードをバイナリコードに変換する場合のALU１２２を実現するコード変換器１４１と全加算器１４２を実現する回路構成例について説明する。
コード変換器１４１は、例えば、図８で示されるように、XOR回路３０１およびDFF（D型フロップフロップ回路）３０２より構成される。
XOR回路３０１は、グレイコードの入力値GC[n]と、直前にバイナリコードに変換した変換結果BINa[n-1]との排他的論理和をバイナリコードの変換結果BINa[n]としてDFF３０２に出力する。
DFF３０２は、XOR回路３０１より出力されるグレイコードからバイナリコードに変換した変換結果BINa[n]を一時的に格納し、次のタイミングにおいて、XOR回路３０１および全加算器１４２に出力する。
全加算器１４２は、加算回路３１１、およびDFF３１２より構成される。
加算回路３１１は、コード変換器１４１より供給されるバイナリコードBINa[n]の入力を受け付ける入力端子A、一時ラッチ１２３より供給されるバイナリコードBINb[n]を受け付ける入力端子B、コード変換器１４１より供給されるバイナリコードBINa[n]、一時ラッチ１２３より供給されるバイナリコードBINb[n]、および桁上がりビットC[n-1]の加算結果となるバイナリコードBINs[n]を出力する出力端子S、桁上がりビットC[n]をDFF３１２に出力する出力端子CO、およびDFF３１２より供給される、直前に処理されたビットの桁上がりビットC[n-1]の入力を受け付ける入力端子CIを備えている。
加算回路３１１は、入力端子Aに入力されたコード変換器１４１より供給されるバイナリコードBINa[n]、入力端子Bに入力された一時ラッチ１２３より供給されるバイナリコードBINb[n]、およびDFF３１２にラッチされている直前に処理されたビットの桁上がりビットC[n-1]の加算結果を、バイナリコードBINs[n]として出力端子Sより出力する。この際、加算回路３１１は、桁上がりビットC[n]をDFF３１２に出力して格納させる。
すなわち、図８の回路構成により、図７で示されるようなグレイコードをバイナリコードに1bitずつ変換するALU１２２が実現される。
＜2bitずつグレイコードをバイナリコードに変換するALUを実現するコード変換器と全加算器の回路構成例＞
ところで、本開示の図５のカラムカウンタ９２のALUは、2ビットずつグレイコードをバイナリコードに変換している。
そこで、図９を参照して、図８のグレイコードをバイナリコードに1bitずつ変換するALU１２２を実現するコード変換器１４１と全加算器１４２の回路構成を応用した、グレイコードをバイナリコードに2bitずつ変換するALU１２２を実現するコード変換器１４１と全加算器１４２の回路構成例について説明する。
尚、図９の構成において、図８の構成と同一の機能を備える構成については、同一の符号を付しており、その説明は、適宜省略する。
図９のコード変換器１４１は、図８のXOR回路３０１に代えて、XOR回路３０１−１，３０１−２が設けられており、それぞれビットが連続するグレイコードGC[n]，GC[n+1]が入力される。XOR回路３０１−１は、グレイコードGC[n]と1bit前に処理された処理結果であるバイナリコードBINa[n]との排他的論理和を求めてXOR回路３０１−２、および、全加算器１４２の加算回路３１１’に出力する。
XOR回路３０１−２は、グレイコードGC[n+1]と、XOR回路３０１−１の出力であるバイナリコードBINa[n+1]との排他的論理和を求めて、バイナリコードBINa[n]としてDFF３０２に出力する。
図９の全加算器１４２は、図８の加算回路３１１に代えて、加算回路３１１’が設けられている。
加算回路３１１’は、入力端子A1に入力されたコード変換器１４１より供給されるバイナリコードBINa[n+1]、入力端子B1に入力された一時ラッチ１２３より供給されるバイナリコードBINb[n+1]、および、DFF３１２に格納されている直前に処理されたビットの桁上がりビットC[n]を加算して加算結果となるバイナリコードBINs[n+1]を出力端子S1より出力する。
さらに、加算回路３１１’は、入力端子A0に入力されたコード変換器１４１より供給されるバイナリコードBINa[n]、入力端子B0に入力された一時ラッチ１２３より供給されるバイナリコードBINb[n]、およびDFF３１２に格納されている直前に処理されたビットの桁上がりビットC[n-1]を加算して加算結果となるバイナリコードBINs[n]を出力端子S0より出力する。
この際、加算回路３１１’は、桁上がりビットC[n]，C[n+1]をそれぞれDFF３１２に出力して格納させる。
すなわち、図９の回路構成により、図７で示されるような各処理が2stepずつ実現され、2bitずつグレイコードがバイナリコードに変換されるALU１２２が実現される。
＜補数を用いたALU＞
図８および図９のALU１２２においては、加算回路３１１，３１１’において、実際には加算処理がなされているため、一時ラッチ１２３において、値の正負を反転させる必要があった。
そこで、GCラッチ１２１がラッチした、本来のグレイコードを、その補数からなるグレイコードに変換させて、コード変換器１４１により補数のバイナリコードに変換させ、全加算器１４２により補数のバイナリコードと、補数ではない通常のバイナリコードとを加算させ、論理反転させて出力させることで、実質的に減算を実現し、画素信号に対応する補数ではないバイナリコードとして出力させるようにしてもよい。
尚、以降においては、グレイコードG[n]の補数をグレイコード!GC[n]と表すものとし、バイナリコードBIN[n]の補数をバイナリコード!BIN[n]と表すものとする。
図１０は、補数を用いることで、減算を実現させるようにしたALU１２２の構成例を示している。
すなわち、図１０のALU１２２におけるコード変換器１４１は、図９におけるXOR回路３０１−１，３０１−２に代えて、否定排他的論理和を取るXNOR回路３２１−１，３２１−２が設けられている。尚、以降において、否定排他的論理和を取ることを単にXNORを取るとも称する。
XNOR回路３２１−１は、グレイコード!GC[n]と1bit前に処理された処理結果であるバイナリコード!BIN[n]との否定排他的論理和を変換結果となるバイナリコード!BINa[n+1]としてXNOR回路３２１−２、および、全加算器１４２の加算回路３５１に出力する。
XNOR回路３２１−２は、グレイコード!GC[n+1]と、XNOR回路３２１−１の出力であるバイナリコード!BINa[n+1]との否定排他的論理和を求めて変換結果となるバイナリコード!BINa[n]としてDFF３０２に出力する。
図１０の全加算器１４２は、図９の加算回路３１１’に代えて、加算回路３１１’’が設けられている。
加算回路３１１’’は、入力端子A1に入力されたコード変換器１４１より供給されるバイナリコード!BINa[n+1]、入力端子B1に入力された一時ラッチ１２３より供給されるバイナリコードBINb[n+1]、およびDFF３１２にラッチされている直前に処理されたビットの桁上がりビットC[n]を加算し、論理反転させて、加算結果となるバイナリコードBINs[n+1]を出力端子S1より出力する。
加算回路３１１’’は、入力端子A0に入力されたコード変換器１４１より供給されるバイナリコード!BINa[n]、入力端子B0に入力された一時ラッチ１２３より供給されるバイナリコードBINb[n]、およびDFF３１２にラッチされている直前に処理されたビットの桁上がりビットC[n-1]を加算し、論理反転させて、加算結果となるバイナリコードBINs[n]を出力端子S0より出力する。
＜図１０のALUにおけるデータの遷移＞
図１０の回路構成からなるALU１２２により、図１１で示されるようにデータが遷移される。
すなわち、P相の画素信号が検出されて、対応するグレイコードがGCカウンタ７２より供給されると、GCラッチ１２１において、P相の画素信号に対応するグレイコードPval_gcが格納される（図１１のP相カウント）。
例えば、GCラッチ１２１の出力端子などに論理反転機能を設けることで、ALU１２２のコード変換器１４１は、GCラッチ１２１に格納されたグレイコードPval_gcの補数となる論理反転させたグレイコード!Pval_gc（GCラッチ１２１出力側）を、バイナリコード!Pvalに変換する。このとき、一時ラッチ１２３の出力側には、全bitが0のバイナリコード（2'b00Fix）が出力されている。そして、全加算器１４２は、バイナリコード!Pvalと、一時ラッチ１２３に格納されている0とを加算（減算）し、さらに、論理反転させることで、P相の画素信号であるバイナリコードPval（＝!(!Pval＋0)）として出力し、一時ラッチ１２３に格納させる（図１１のP相ラッチ転送）。
次に、D相の画素信号が検出されて、対応するグレイコードがGCカウンタ７２より供給されると、GCラッチ１２１において、D相の画素信号に対応するグレイコードDval_gcが格納される（図１１のD相カウント）。
ALU１２２のコード変換器１４１は、GCラッチ１２１に格納されたグレイコードDval_gcの補数となる論理反転させたグレイコード!Dval_gcを、バイナリコード!Dvalに変換する。そして、全加算器１４２は、バイナリコード!Dvalと、一時ラッチ１２３に格納されているバイナリコードPvalとを加算し、論理反転させることで、P相の画素信号とD相の画素信号の差分であるCDSが掛けられた画素信号のバイナリコードDval-Pval(＝!(!Dval＋Pval)＝!((-Dval+1)＋Pval)＝(-(-Dval+1)＋Pval)+1))としてIFラッチ１２４に出力する（図１１のD相ラッチ転送（CDS））。
以上の処理により、P相の画素信号とD相の画素信号との差分が求められるので、CDSが掛けられた画素信号を求めることが可能となる。
＜カラムカウンタ動作処理＞
次に、図１２，図１３を用いて、カラムカウンタ９２によるカラムカウンタ動作処理を説明する。尚、図１２は、カラムカウンタ動作処理を説明するフローチャートであり、図１３の上部は、カラムカウンタ９２の構成と、各構成間におけるデータの遷移が矢印で示されており、図１３の下部は、ランプ波と対応する動作を説明するタイミングチャートである。
ステップＳ１１において、GCラッチ１２１は、初期化されクリアされる。すなわち、P相の画素信号に対応するグレイコード（GC）を受け入れるための準備が行われる。ステップＳ１１の処理は、例えば、図１３の下部のランプ波の波形における時刻ｔ０乃至ｔ１の期間において実行される。
ステップＳ１２において、GCラッチ１２１は、図１３の上部における１点鎖線Ｌ１で示されるようにGCカウンタ７２からのグレイコード（GC）をラッチする。ステップＳ１２の処理は、例えば、図１３の下部のランプ波の波形における時刻ｔ２乃至ｔ３で示される、所定のレートでランプ波が変化する期間になされる。より詳細には、ランプ波が変化し、比較器９１によりランプ波が画素信号よりも大きくなったことが検出されたタイミングにおいて、GCカウンタ７２より供給されているグレイコードがP相の画素信号に対応するグレイコードとしてラッチされる。
ステップＳ１３において、ALU１２２のコード変換器１４１は、図１３の上部における２点鎖線Ｌ２で示されるように、図７における処理step1乃至10の処理である前処理を実行し、最下位ビットのバイナリコードBIN[0]を求める。ステップＳ１３の処理は、例えば、図１３の下部のランプ波の波形における時刻ｔ４乃至ｔ５の期間に実行される。
ステップＳ１４において、コード変換器１４１は、図１３の上部における点線Ｌ３で示されるように、GCラッチ１２１にラッチされているP相の画素信号のグレイコードを読み出して、バイナリコードに変換し、全加算器１４２に出力する。
ステップＳ１５において、全加算器１４２は、図１３の上部における点線Ｌ３で示されるように、P相の画素信号のバイナリコードと、一時ラッチ１２３にラッチされている、全bitが0のバイナリコードとを加算（減算）して、一時ラッチ１２３にラッチさせる。ステップＳ１４，Ｓ１５の処理は、例えば、図１３の下部のランプ波の波形における時刻ｔ５乃至ｔ６の期間に実行される。
ステップＳ１６において、GCラッチ１２１は、初期化されクリアされる。すなわち、D相の画素信号に対応するグレイコード（GC）を受け入れるための準備が行われる。ステップＳ１６処理は、例えば、図１３の下部のランプ波の波形における時刻ｔ７乃至ｔ８の期間において実行される。
ステップＳ１７において、GCラッチ１２１は、図１３の上部における１点鎖線で示されるようにGCカウンタ７２からのグレイコード（GC）をラッチする。ステップＳ１７の処理は、例えば、図１３の下部のランプ波の波形における時刻ｔ８乃至ｔ９で示される、所定のレートでランプ波が変化する期間になされる。より詳細には、ランプ波が変化し、比較器９１によりランプ波が画素信号よりも大きくなったことが検出されたタイミングにおいて、GCカウンタ７２より供給されているグレイコードがD相の画素信号に対応するグレイコードとしてラッチされる。
ステップＳ１８において、ALU１２２のコード変換器１４１は、図１３の上部における２点鎖線Ｌ２で示されるように、図７における処理step1乃至10の処理である前処理を実行し、最下位ビットのバイナリコードBIN[0]を求める。ステップＳ１８の処理は、例えば、図１３の下部のランプ波の波形における時刻ｔ９乃至ｔ１０の期間に実行される。
ステップＳ１９において、コード変換器１４１は、図１３の上部における点線Ｌ４で示されるように、GCラッチ１２１にラッチされているD相の画素信号のグレイコードを読み出して、バイナリコードに変換し、全加算器１４２に出力する。
ステップＳ２０において、全加算器１４２は、図１３の上部における点線Ｌ４で示されるように、D相の画素信号のバイナリコードと、一時ラッチ１２３にラッチされている、P相の画素信号のバイナリコードとを加算（減算）して、CDSが掛けられた画素信号のバイナリコードとしてIFラッチ１２４にラッチさせる。ステップＳ１９，Ｓ２０の処理は、例えば、図１３の下部のランプ波の波形における時刻ｔ１０乃至ｔ１１の期間に実行される。
以上の処理により、ステップＳ１４，Ｓ１５の処理、およびステップＳ１９，Ｓ２０の処理は、図７を参照して説明したように、いずれも事前にステップＳ１３，Ｓ１８の前処理がなされることで、最下位ビットのバイナリコードが求められることで、順次上位のビットを求める処理とすることができる。このため、ステップＳ１４，Ｓ１５の処理、およびステップＳ１９，Ｓ２０の処理が、それぞれ連続的に実行されるので、例えば、本開示のALU１２２のように2bitずつの処理であっても処理を高速化することが可能となる。
また、2bitずつの処理であっても処理を高速化することが可能であるので、少ない配線数でも画素アレイを実現することができ、実装面積を低減できるので、狭ピッチの画素配列に対応することも可能となる。また、リップルカウンタなどが不要なので、実装面積の低減を実現すると共に、消費電力を低減させることが可能となる。
＜GCカウンタの構成例＞
次に、GCカウンタ７２の構成例について説明する。
GCカウンタ７２は、例えば、図１４で示されるように、バイナリカウンタ３３１、コード変換部３３２、および出力部３３３より構成されるようにすることができる。
バイナリカウンタ３３１は、クロック信号GCKに応じて5ビットのバイナリコードUC[0]乃至UC[4]を発生し、コード変換部３３２に出力する。
コード変換部３３２は、バイナリカウンタ３３１より供給される5bitのバイナリコードUC[0]乃至UC[4]を、5bitのグレイコードPGC[0]乃至PGC[4]に変換して、出力部３３３に出力する。
出力部３３３は、コード変換器３０２から5bitのグレイコードPGC[0]乃至PGC[4]をクロック信号GCKの反転信号に合わせてグレイコードGC[0]乃至GC[4]として出力する。
より詳細には、バイナリカウンタ３３１は、バッファ３４１、インバータ３４２−１乃至３４２−３、DFF３５１−１乃至３５１−４、XOR回路３５２乃至３５４、NOR回路３５５、およびNAND回路３５６を備えている。
バイナリコードUC[0]は、バッファ３４１およびインバータ３４２−１，３４２−２を介して出力されるクロック信号GCKそのものとなる。
DFF３５１−１は、クロック端子にバッファ３４１を介してクロック信号GCKの反転信号が入力される。DFF３５１−１の反転出力端子XQは、データ端子Dと接続されている。DFF３５１−１の出力端子Qは、コード変換器３３２のDFF３５７−１のクロック端子に接続されている。このような構成により、DFF３５１−１は、クロック信号GCKが入力される度に、データ端子Dには、現在保持している信号の反転信号が入力されることになるので、出力端子Qより2bit目のバイナリコードUC[1]として1,0（High，Low）を交互に出力する。また、DFF３５１−１は、反転出力端子XQより、出力端子Qの反転信号をXOR回路３５２に出力する。
XOR回路３５２は、DFF３５１−２の反転出力端子XQとDFF３５１−１の反転出力端子XQとの入力に基づいて、相互が異なるとき1（High）を、相互が同値であるとき0（Low）をDFF３５１−２のデータ端子Dに出力する。
DFF３５１−２は、データ端子Dに入力される信号を、クロック端子がHighとなるタイミングで保持し、保持した信号を出力端子QよりバイナリコードUC[2]としてコード変換器３３２のDFF３５７−２のクロック端子に出力すると共に、保持した信号の反転信号を反転出力端子XQよりXOR回路３５２およびNOR回路３５５に出力する。
NOR回路３５５は、DFF３５１−１の反転出力端子XQと、DFF３５１−２の反転出力端子XQとの出力のいずれかが1（High）であれば、0（High）を、それ以外の場合、1（Low）を、NAND回路３５６、およびXOR回路３５３に出力する。
XOR３５３は、NOR回路３５５の出力の反転信号と、DFF３５１−３の反転出力端子XQからの出力信号とに基づいて、NOR回路３５５の出力の反転信号と、DFF３５１−３の反転出力端子XQからの信号とが一致するとき、0（Low）を、それ以外のとき1（High）をDFF３５１−３のデータ端子Dに出力する。
DFF３５１−３は、クロック端子に入力されるクロック信号GCLの反転信号に基づいて、XOR回路３５３の出力をデータ端子Dより受け付けて保持し、保持している信号を出力端子QからバイナリコードUC[3]として出力し、保持している信号の反転信号を反転出力端子XQよりXOR回路３５３、およびNAND回路３５６に出力する。
NAND回路３５６は、NOR回路３５５の出力と、DFF３５１−３の反転出力端子XQの反転信号とが共に1（High）であれば、1（High）を、それ以外の場合、0（Low）をXOR３５４に出力する。
XOR回路３５４は、NAND回路３５６の出力と、DFF３５１−４の反転出力端子XQの信号との排他的論理和を取って、DFF３５１−４のデータ端子Dに入力する。
DFF３５１−４は、クロック信号GCLの反転信号に基づいて、XOR回路３５４の出力信号を保持し、出力端子Qより出力すると共に、保持している信号の反転信号を反転出力端子XQより、バイナリコードUC[4]として出力すると共に、XOR３５４に出力する。
このような構成により、バイナリカウンタ３３１は、クロック信号GCKに応じて、5bitのバイナリコードUC[0]乃至UC[4]をコード変換部３３２に出力する。
コード変換部３３２は、DFF３５７−０乃至３５７−３、およびバッファ３５８より構成されている。
DFF３５７−０乃至３５７−３は、それぞれバイナリコードUC[0]乃至UC[3]をクロック端子で受け付けると共に、データ端子Dと反転出力端子XQとが接続されており、データ端子Dに入力されて保持されている信号を出力端子Qから出力し、保持している信号の反転信号を反転出力端子XQよりそれぞれグレイコードPGC[0]乃至PGC[3]として出力部３３３に出力する。バッファ３５８は、最上位ビットのバイナリコードUC[4]をそのままグレイコードPGC[4]として出力部３３３に出力する。
このような構成によりコード変換器３３２は、バイナリコードUC[0]乃至UC[4]を、グレイコードPGC[0]乃至PGC[4]に変換して出力部３３３に出力する。
出力部３３３は、DFF３５９−０乃至３５９−４、およびバッファ３６０−０乃至３６０−４より構成されている。DFF３５９−０乃至３５９−４は、いずれもクロック端子でクロック信号GCKの反転信号を受け付け、データ端子Dでそれぞれのbitに対応するグレイコードPGC[0]乃至PGC[4]を受け付けて、クロック信号GCKに対応して保持する。DFF３５９−０乃至３５９−４は、それぞれ保持している信号を出力端子Qよりバッファ３６０−１乃至３６０−４よりグレイコードGC[0]乃至PGC[4]として出力する。
以上のような構成により、グレイコードカウンタ１０１は、クロックGCKに応じて、順次、5bitのグレイコードGC[0]乃至GC[4]を出力する。
＜GCカウンタの多ビット化＞
ところで、GCカウンタ７２を多ビット化する場合、上述したバイナリカウンタ３３１を多ビット化する必要がある。
図１４で示される5bitのバイナリコードを出力するバイナリカウンタ３３１に対して、6bitのバイナリコードを出力するバイナリカウンタは、例えば、図１５で示されるような構成になる。すなわち、図１５のバイナリカウンタ３３１’は、インバータ３７１、DFF３７２−０乃至３７２−５、XOR回路３７３−１乃至３７３−５、NAND回路３７４，３７６，３７８、およびNOR回路３７５，３７７より構成されている。
図１５のバイナリカウンタ３３１’においては、DFF３７２−０乃至３７２−５の出力端子QよりそれぞれバイナリコードUC[0]乃至UC[5]が出力される。
しかしながら、図１５で示されるように、DFF３７２が増大すると、セットアップ時間が増大する。ここで、セットアップ時間とは、DFF３７２−０乃至３７２−５が、図１５で示されるように、シリーズに接続されている際、DFF３７２−０の動作したタイミングから、隣接する他のDFF３７２−１乃至DFF３７２−５等に動作が開始されるタイミングまでの時間である。
すなわち、図１５の場合、DFF３７２−２は、DFF３７２−１のセットアップ時間に対して、分周比が２となり、同様に、DFF３７２−３乃至３７２−５は、それぞれ分周比が４，８，１６，３２となる。すなわち、バイナリカウンタ３３１’を構成するDFF３７２は、バイナリカウンタのビット数に応じて増えることになるが、DFF３７２が増大するに従って、セットアップ時間が増大する。
そこで、データを転送する経路上でリタイミングして、セットアップ時間を短縮させる方法が考えられる。
例えば、図１６で示されるように、図１４のGCカウンタ７２に対して、NOR回路３５５と、XOR回路３５３およびNAND回路３５６との間に、リタイミング用の構成としてDFF３９１を設けるようにする。DFF３９１は、データ端子Dが、NOR回路３５５の出力と接続されており、出力端子Qは、XOR回路３５３およびNAND回路３５６と接続されている。また、DFF３９１のクロック端子は、クロック信号GCKを受け付ける。
このような構成により、DFF３９１は、クロック信号GCKを直接受け付けて、XOR回路３５３およびNAND回路３５６に出力し、DFF３５１−０乃至３３１−２の出力タイミングの影響を受けることなく、リタイミングすることができるので、セットアップ時間を短縮することが可能となる。
しかしながら、図１６の場合、DFF３９１の動作に伴って、遅延が生じるので、下位ビットのレイテンシを揃えるため、遅延対策のDFF３９２−０乃至３９２−２、およびNAND回路３９３が必要となる。
同様に、図１７の上段で示されるように、XOR回路３７１−１乃至３７１−９、DFF３７２−０乃至３７２−９、NAND回路３７４，３７６，３７８，３８０、およびNOR回路３７５，３７７，３７９，３８１からなる10bitのバイナリコードUC[0]乃至UC[9]を出力するバイナリカウンタ３３１’を考える。
このような場合、図１７の上段のバイナリカウンタ３３１’に対して、図１７の下段で示されるように、リタイミング用のDFF３９１−１１，３９１−１２を設ける。
より詳細には、図１７の下段の場合、リタイミング用のDFF３９１−１１が、NAND回路３７６と、NOR回路３７７、およびXOR回路３７３−４との間に設けられ、同様に、リタイミング用のDFF３９１−１２が、NOR回路３７９と、NAND回路３８０、およびXOR回路３７３−７との間に設けられている。
このような構成により、DFF３９１−１１，３９１−１２のそれぞれが、リタイミングすることができるので、図１７で示されるバイナリカウンタ３３１’のセットアップ時間を短縮することが可能となる。
しかしながら、図１７の下段で示されるように、下位ビットの出力には、リタイミング用のDFF３９１−１１，３９１−１２の動作による遅延を調整するための点線で囲まれて表示されるDFF３９２−１１乃至３９２−２０が必要となる。特に、DFF３９１−１１より前段の下位ビットについては、DFF３９１−１１，３９１−１２の両方の遅延を吸収する必要があるため、それぞれに対して、遅延を調整するためのDFF３９２が、各ビットについて、それぞれ2個ずつ必要となる。
いずれにおいても、結果として、バイナリカウンタを多ビット化すると、DFF３９２が増大することにより、実装面積と消費電力が増大してしまう。
＜本開示のGCカウンタの構成例＞
そこで、本開示のGCカウンタ７２は、実装面積を低減しつつ、セットアップ時間を短縮するため、例えば、図１８で示されるような構成とするようにしてもよい。
図１８のGCカウンタ７２は、インバータ４２１、NAND回路４２２−０乃至４２２−１２、DFF４２３−０乃至４２３−１２、NAND回路４２４−１，４２４−２、XNOR回路４２５−１乃至４２５−３、XOR回路４２６−１乃至４２６−４、XNOR回路４２７−１乃至４２７−３、NOR回路４２８、NOR回路４２９−１乃至４２９−６、NAND回路４３０−１乃至４３０−４、およびインバータ４３１を備えている。
インバータ４２１は、クロック信号CLKの反転信号を生成し、NAND回路４２２−０の入力端子に出力する。
NAND回路４２２−０は、クロック信号CLKの反転信号と、Hi信号とのNANDをとって、それぞれDFF４２３−０のクロック端子に出力する。
DFF４２３−０は、データ端子Dと反転出力端子XQとが接続され、NAND回路４２２−０よりクロック端子に入力される信号に応じて動作し、出力端子QよりグレイコードGC[0]を出力する。
NAND回路４２２−１乃至４２２−５は、クロック信号CLKの入力信号と、Hi信号とのNANDをとって、それぞれDFF４２３−０乃至４２３−５のクロック端子に出力する。
DFF４２３−１は、データ端子D、反転出力端子XQ、およびXNOR４２５−１の入力端子が接続されており、NAND回路４２２−１よりクロック端子に入力される信号に応じて動作し、出力端子Qより信号f1を、NAND回路４２４−１，４２４−２、およびNOR回路４２８のそれぞれの入力端子に出力する。
DFF４２３−２は、データ端子DがXNOR回路４２５−１の出力端子に接続されており、出力端子QがXNOR回路４２５−１、およびNAND回路４２４−１のそれぞれの入力端子に接続されており、出力端子QよりグレイコードGC[1]を出力する。また、DFF４２３−２は、反転出力端子XQと、NAND回路４２４−２、およびNOR回路４２８のそれぞれの入力端子とが接続される。
XNOR４２５−１は、DFF４２３−１の反転出力端子XQの信号と、DFF４２３−２の出力端子Qの信号とのXNORを取ってDFF４２３−２のデータ端子Dに出力する。
NAND回路４２４−１は、DFF４２３−１，４２３−２の出力端子QのNANDを取って信号f2としてXNOR４２５−２の入力端子に出力する。
DFF４２３−３は、データ端子DがXNOR回路４２５−２の出力端子に接続されており、出力端子QがXNOR回路４２５−２、NAND回路４２４−２、およびNOR回路４２８のそれぞれの入力端子に接続されており、出力端子QよりグレイコードGC[2]を出力する。
XNOR４２５−２は、DFF４２３−３の出力端子Qの信号と、信号f2とのXNORを取ってDFF４２３−３のデータ端子Dに出力する。
NAND回路４２４−２は、DFF４２３−１，４２３−３の出力端子Q、およびDFF４２３−２の反転出力端子XQのNANDを取って信号f3としてXNOR４２５−３の入力端子に出力する。
DFF４２３−４は、データ端子DがXNOR回路４２５−３の出力端子に接続されており、出力端子QがXNOR回路４２５−３、NOR回路４２９−１，４２９−２、およびXOR回路４２６−１のそれぞれの入力端子に接続されており、出力端子QよりグレイコードGC[3]を出力する。
XOR４２８は、DFF４２３−１，４２３−３の出力端子Qの信号、およびDFF４２３−２の反転出力端子XQの信号のNORを取って信号fdvとしてDFF４２３−５のデータ端子Dに出力する。
DFF４２３−５は、データ端子Dに信号fdvが入力され、NAND回路４２２−５よりクロック端子に供給される信号に基づいて、出力端子Qより信号qdvをNAND回路４２２−６乃至４２２−１２のそれぞれの入力端子に出力する。
NAND回路４２２−６乃至４２２−１２は、信号qdvと、クロック信号CLKとのNANDを取り、その結果を、それぞれDFF４２３−６乃至４２３−１２のクロック端子に入力する。
DFF４２３−６は、出力端子QがXOR回路４２６−１、およびNOR回路４２９−１の入力端子と接続されており、出力端子QよりグレイコードGC[4]を出力する。DFF４２３−６は、反転出力端子XQが、NOR回路４２９−２の入力端子と接続されている。XOR回路４２６−１は、DFF４２３−６の出力端子Qの信号であるグレイコードGC[4]と、DFF４２３−４の出力端子Qの信号であるグレイコードGC[3]とのXORを取って、その結果を、DFF４２３−６のデータ端子Dに出力する。
NOR回路４２９−１は、DFF４２３−６の出力端子Qの信号であるグレイコードGC[4]と、DFF４２３−４の出力端子Qの信号であるグレイコードGC[3]とのNORを取って、NAND回路４３０−１，４３０−２の入力端子に出力する。
NOR回路４２９−２は、DFF４２３−６の反転出力端子XQの信号と、DFF４２３−４の出力端子Qの信号であるグレイコードGC[3]とのNORを取って、信号f5として、XOR４２６−２の入力端子に出力する。
DFF４２３−７は、出力端子QがXOR回路４２６−２、およびNAND回路４３０−２の入力端子と接続されており、出力端子QよりグレイコードGC[5]を出力する。DFF４２３−７は、反転出力端子XQが、NAND回路４３０−１の入力端子と接続されている。XOR回路４２６−２は、DFF４２３−７の出力端子Qの信号であるグレイコードGC[5]と、信号f5とのXORを取って、その結果を、DFF４２３−７のデータ端子Dに出力する。
NAND回路４３０−１は、NOR回路４２９−１の出力信号と、DFF４２３−７の反転出力端子XQの信号とのNANDを取って、NOR回路４２９−３，４２９−４の入力端子に出力する。
NAND回路４３０−２は、NOR回路４２９−１の出力信号と、DFF４２３−７の出力端子Qの信号であるグレイコードGC[5]とのNORを取って、信号f6として、XNOR４２７−１の入力端子に出力する。
DFF４２３−８は、出力端子QがXNOR回路４２７−１、およびNOR回路４２９−３の入力端子と接続されており、出力端子QよりグレイコードGC[6]を出力する。DFF４２３−８は、反転出力端子XQが、NOR回路４２９−４の入力端子と接続されている。XNOR回路４２７−１は、DFF４２３−８の出力端子Qの信号であるグレイコードGC[6]と、信号f6とのXNORを取って、その結果を、DFF４２３−８のデータ端子Dに出力する。
NOR回路４２９−３は、DFF４２３−８の出力端子Qの信号であるグレイコードGC[6]と、NAND回路４３０−１の出力信号とのNORを取って、NAND回路４３０−３，４３０−４の入力端子に出力する。
NOR回路４２９−４は、DFF４２３−８の反転出力端子XQの信号と、NAND回路４３０−１の出力信号とのNORを取って、信号f7として、XOR４２６−３の入力端子に出力する。
DFF４２３−９は、出力端子QがXOR回路４２６−３、およびNAND回路４３０−４の入力端子と接続されており、出力端子QよりグレイコードGC[7]を出力する。DFF４２３−９は、反転出力端子XQが、NAND回路４３０−３の入力端子と接続されている。XOR回路４２６−３は、DFF４２３−９の出力端子Qの信号であるグレイコードGC[7]と、信号f7とのXORを取って、その結果を、DFF４２３−９のデータ端子Dに出力する。
NAND回路４３０−３は、NOR回路４２９−３の出力信号と、DFF４２３−９の反転出力端子XQの信号とのNANDを取って、NOR回路４２９−５，４２９−６の入力端子に出力する。
NAND回路４３０−４は、NOR回路４２９−３の出力信号と、DFF４２３−９の出力端子Qの信号であるグレイコードGC[7]とのNANDを取って、信号f8として、XNOR４２７−２の入力端子に出力する。
DFF４２３−１０は、出力端子QがXNOR回路４２７−２、およびNOR回路４２９−５の入力端子と接続されており、出力端子QよりグレイコードGC[8]を出力する。DFF４２３−１０は、反転出力端子XQが、NOR回路４２９−６の入力端子と接続されている。XNOR回路４２７−２は、DFF４２３−１０の出力端子Qの信号であるグレイコードGC[8]と、信号f8とのXNORを取って、その結果を、DFF４２３−１０のデータ端子Dに出力する。
NOR回路４２９−５は、DFF４２３−１０の出力端子Qの信号であるグレイコードGC[8]と、NAND回路４３０−３の出力信号とのNORを取って、インバータ４３１の入力端子に出力する。
NOR回路４２９−６は、DFF４２３−１０の反転出力端子XQの信号と、NAND回路４３０−３の出力信号とのNORを取って、信号f9として、XOR４２６−４の入力端子に出力する。
DFF４２３−１１は、出力端子QがXOR回路４２６−４の入力端子と接続されており、出力端子QよりグレイコードGC[9]を出力する。XOR回路４２６−４は、DFF４２３−１１の出力端子Qの信号であるグレイコードGC[9]と、信号f9とのXORを取って、その結果を、DFF４２３−１１のデータ端子Dに出力する。
インバータ４３１は、NOR回路４２９−５の出力信号を反転出力して、信号f10としてXNOR回路４２７−３の入力端子に出力する。
DFF４２３−１２は、出力端子QがXNOR回路４２７−３の入力端子と接続されており、出力端子QよりグレイコードGC[10]を出力する。XNOR回路４２７−３は、DFF４２３−１２の出力端子Qの信号であるグレイコードGC[10]と、信号f10とのXNORを取って、その結果を、DFF４２３−１２のデータ端子Dに出力する。
このような構成により、バイナリカウンタと、コード変換器等を別構成とする必要がなく、グレイコードのビット数に加えて２個のDFFで構成できるので、DFFの個数を低減させることが可能となり、実装面積を低減させることが可能になると共に、消費電力を低減させることが可能となる。
また、このような構成により、図１８のGCカウンタ７２は、図１９で示されるような波形で示されるグレイコードGC[0]乃至GC[10]を発生することが可能となる。
尚、図１９においては、上からクロック信号CLK、信号f1乃至f10、信号fdv、信号qdv、信号ckb（NAND回路４２２−５乃至４２２−１２より出力される信号）、および、グレイコードGC[0]乃至GC[10]のそれぞれの波形を示している。
すなわち、図１８のGCカウンタ７２においては、グレイコードGC[1]乃至[3]が、グレイコードパターンに対応するように直接デコードされる。
また、グレイコードGC[4]乃至GC[10]は、自身よりも１bit前の値がHighで、それより前のbitがLowになるポイントで反転させればよく、それぞれがLowになるタイミングをシリアルに伝搬させ、それと1個前のbitとの論理を取って反転信号を生成している。
これによりシリアル伝搬は遅いが、間引きクロックによりセットアップ時間を確保することが可能となる。
グレイコードGC[1]乃至GC[3]の出力から、グレイコードGC[4]乃至GC[10]を発生させるにあたって、DFF４２３−５を設けることで、図１９の点線の矢印で示されるように、クロック信号CLKをマスクする信号qdvを発生させることができるので、DFF４２２−５乃至４２２−１２をクロック信号CLKに対して8分周分のクロック信号で動作させることが可能となる。
これによりセットアップ時間を低減させることが可能になると共に、消費電力を低減させることが可能となる。
尚、以上においては、グレイコードのビット数が10bitである例について説明してきたが、それ以外のビット数でもよい。また、グレイコードGC[1]乃至GC[3]がグレイコードパターンとして直接デコードされ、それ以降のグレイコードGC[4]乃至GC[10]が、間引きクロックに基づいて生成される例について説明してきたが、直接デコードされるビット数と、間引きクロックに基づいて生成されるbit数は、これ以外の組み合わせであってもよい。
＜電子機器への適用例＞
上述した撮像素子１１は、例えば、デジタルスチルカメラやデジタルビデオカメラなどの撮像装置、撮像機能を備えた携帯電話機、または、撮像機能を備えた他の機器といった各種の電子機器に適用することができる。
図２０は、本技術を適用した電子機器としての撮像装置の構成例を示すブロック図である。
図２０に示される撮像装置５０１は、光学系５０２、シャッタ装置５０３、固体撮像素子５０４、駆動回路５０５、信号処理回路５０６、モニタ５０７、およびメモリ５０８を備えて構成され、静止画像および動画像を撮像可能である。
光学系５０２は、１枚または複数枚のレンズを有して構成され、被写体からの光（入射光）を固体撮像素子５０４に導き、固体撮像素子５０４の受光面に結像させる。
シャッタ装置５０３は、光学系５０２および固体撮像素子５０４の間に配置され、駆動回路５０５の制御に従って、固体撮像素子５０４への光照射期間および遮光期間を制御する。
固体撮像素子５０４は、上述した固体撮像素子を含むパッケージにより構成される。固体撮像素子５０４は、光学系５０２およびシャッタ装置５０３を介して受光面に結像される光に応じて、一定期間、信号電荷を蓄積する。固体撮像素子５０４に蓄積された信号電荷は、駆動回路５０５から供給される駆動信号（タイミング信号）に従って転送される。
駆動回路５０５は、固体撮像素子５０４の転送動作、および、シャッタ装置５０３のシャッタ動作を制御する駆動信号を出力して、固体撮像素子５０４およびシャッタ装置５０３を駆動する。
信号処理回路５０６は、固体撮像素子５０４から出力された信号電荷に対して各種の信号処理を施す。信号処理回路５０６が信号処理を施すことにより得られた画像（画像データ）は、モニタ５０７に供給されて表示されたり、メモリ５０８に供給されて記憶（記録）されたりする。
このように構成されている撮像装置５０１においても、上述した光学系５０２、シャッタ装置５０３、および固体撮像素子５０４に代えて、撮像素子１１を適用することにより、実装面積を低減させつつ、消費電力を低減させることが可能となる。
＜撮像素子の使用例＞
図２１は、上述の撮像素子１１を使用する使用例を示す図である。
上述したカメラモジュールは、例えば、以下のように、可視光や、赤外光、紫外光、X線等の光をセンシングする様々なケースに使用することができる。
・ディジタルカメラや、カメラ機能付きの携帯機器等の、鑑賞の用に供される画像を撮影する装置
・自動停止等の安全運転や、運転者の状態の認識等のために、自動車の前方や後方、周囲、車内等を撮影する車載用センサ、走行車両や道路を監視する監視カメラ、車両間等の測距を行う測距センサ等の、交通の用に供される装置
・ユーザのジェスチャを撮影して、そのジェスチャに従った機器操作を行うために、TVや、冷蔵庫、エアーコンディショナ等の家電に供される装置
・内視鏡や、赤外光の受光による血管撮影を行う装置等の、医療やヘルスケアの用に供される装置
・防犯用途の監視カメラや、人物認証用途のカメラ等の、セキュリティの用に供される装置
・肌を撮影する肌測定器や、頭皮を撮影するマイクロスコープ等の、美容の用に供される装置
・スポーツ用途等向けのアクションカメラやウェアラブルカメラ等の、スポーツの用に供される装置
・畑や作物の状態を監視するためのカメラ等の、農業の用に供される装置
尚、本開示は、以下のような構成も取ることができる。
＜１＞ 画像を撮像する複数の画素からなる撮像部と、
前記画素の画素信号に対応するグレイコードをラッチするグレイコードラッチと、
前記グレイコードラッチにラッチされているグレイコードをバイナリコードに変換する変換部と、
所定のバイナリコードを一時的にラッチする一時ラッチと、
前記変換部により前記グレイコードから変換された前記バイナリコードと、前記一時ラッチにラッチされている前記所定のバイナリコードとの差分を求める演算部とを含み、
前記変換部が、前記グレイコードを前記バイナリコードに変換した後、前記演算部が、連続的に、前記変換部により変換された同一のビットのバイナリコードと、前記一時ラッチにラッチされている前記所定のバイナリコードとの差分を求める
撮像素子。
＜２＞ 前記変換部は、最初に最下位ビットの前記バイナリコードを算出し、前記最下位ビットのバイナリコードを用いて、順次上位のビットの前記グレイコードを前記バイナリコードに変換する
＜１＞に記載の撮像素子。
＜３＞ 前記変換部は、前記グレイコードラッチにラッチされている全ビットの排他的論理和を、前記最下位ビットのグレイコードとして算出する
＜２＞に記載の撮像素子。
＜４＞ 前記変換部は、複数ビットずつ、前記グレイコードラッチにラッチされているグレイコードをバイナリコードに変換し、
前記演算部は、前記変換部により前記グレイコードが前記バイナリコードに変換された後に、連続的に、前記複数ビットずつ、前記変換部により変換された同一ビットの前記バイナリコードと、前記一時ラッチにラッチされている前記所定のバイナリコードとの差分を求める
＜１＞乃至＜３＞のいずれかに記載の撮像素子。
＜５＞ 前記一時ラッチは、全ビットが0からなるバイナリコードを、前記所定のバイナリコードとしてラッチし、
前記演算部は、前記画素が初期化された状態の前記画素信号であるP相の画素信号の前記グレイコードから変換された前記バイナリコードと、前記一時ラッチにラッチされている前記全ビットが0からなるバイナリコードとの差分からなるバイナリコードを、前記P相の画素信号のバイナリコードとして求め、前記一時ラッチにラッチさせる
＜１＞乃至＜４＞のいずれかに記載の撮像素子。
＜６＞ 前記演算部は、前記画素が受光した光量に応じた前記画素信号であるD相の画素信号の前記グレイコードから変換された前記バイナリコードと、前記一時ラッチにラッチされている、前記P相の画素信号のバイナリコードとの差分を、CDS（相関二重サンプリング）された画素信号のバイナリコードとして出力する
＜５＞に記載の撮像素子。
＜７＞ 前記変換部は、前記グレイコードラッチにラッチされているグレイコードの補数をバイナリコードに変換し、
前記演算部は、前記変換部の変換結果である前記バイナリコードと、前記一時ラッチにラッチされている前記所定のバイナリコードとの差分を求め、前記差分の補数を出力する
＜１＞乃至＜６＞のいずれかに記載の撮像素子。
＜８＞ 前記グレイコードを順次発生するグレイコードカウンタをさらに含み、
前記グレイコードカウンタは、
クロック信号に基づいて、所定ビット数のグレイコードのうちの前記所定ビットより下位のグレイコードを発生する下位グレイコード発生部と、
前記クロック信号に基づいて、前記所定ビット数のグレイコードのうちの所定ビットより上位のグレイコードを発生する上位グレイコード発生部と、
前記下位ビットのグレイコードに基づいて、前記クロック信号を所定数分周した分周クロック信号を発生する分周クロック信号発生部とを含み、
前記上位グレイコード発生部は、前記分周クロックに基づいて、前記所定ビット数のグレイコードのうちの所定ビットより上位のグレイコードを発生する
＜１＞乃至＜７＞のいずれかに記載の撮像素子。
＜９＞ 画像を撮像する複数の画素からなる撮像部と、
前記画素の画素信号に対応するグレイコードをラッチするグレイコードラッチと、
前記グレイコードラッチにラッチされているグレイコードをバイナリコードに変換する変換部と、
所定のバイナリコードを一時的にラッチする一時ラッチと、
前記変換部により前記グレイコードから変換された前記バイナリコードと、前記一時ラッチにラッチされている前記所定のバイナリコードとの差分を求める演算部とを含む撮像素子の制御方法であって、
前記変換部が、前記グレイコードを前記バイナリコードに変換した後、前記演算部が、連続的に、前記変換部により変換された同一のビットのバイナリコードと、前記一時ラッチにラッチされている前記所定のバイナリコードとの差分を求める
撮像素子の制御方法。
＜１０＞ 画像を撮像する複数の画素からなる撮像部と、
前記画素の画素信号に対応するグレイコードをラッチするグレイコードラッチと、
前記グレイコードラッチにラッチされているグレイコードをバイナリコードに変換する変換部と、
所定のバイナリコードを一時的にラッチする一時ラッチと、
前記変換部により前記グレイコードから変換された前記バイナリコードと、前記一時ラッチにラッチされている前記所定のバイナリコードとの差分を求める演算部とを含み、
前記変換部が、前記グレイコードを前記バイナリコードに変換した後、前記演算部が、連続的に、前記変換部により変換された同一のビットのバイナリコードと、前記一時ラッチにラッチされている前記所定のバイナリコードとの差分を求める
撮像装置。
＜１１＞ 画像を撮像する複数の画素からなる撮像部と、
前記画素の画素信号に対応するグレイコードをラッチするグレイコードラッチと、
前記グレイコードラッチにラッチされているグレイコードをバイナリコードに変換する変換部と、
所定のバイナリコードを一時的にラッチする一時ラッチと、
前記変換部により前記グレイコードから変換された前記バイナリコードと、前記一時ラッチにラッチされている前記所定のバイナリコードとの差分を求める演算部とを含み、
前記変換部が、前記グレイコードを前記バイナリコードに変換した後、前記演算部が、連続的に、前記変換部により変換された同一のビットのバイナリコードと、前記一時ラッチにラッチされている前記所定のバイナリコードとの差分を求める
電子機器。
１１ 撮像素子， ３１ 画素アレイ， ３２ 垂直捜査回路， ３３ DAC， ３４ ADC， ３５ 水平走査回路， ３６ デジタル信号演算回路， ３７ タイミング制御回路， ５１，５１−１−１乃至５１−ｎ−ｍ 画素， ５２，５２−１乃至５２−ｎ 垂直転送線， ７１，７１−１乃至７１−ｎ ADC回路， ９１，９１−１乃至９１−ｎ 比較器， ９２，９２−１乃至９２−ｎ カラムカウンタ， １２１，１２１−１乃至１２１−ｎ GCラッチ， １２２，１２２−１乃至１２２−ｎ ALU， １２３，１２３−１乃至１２３−ｎ 一時ラッチ， １２４，１２４−１乃至１２４−ｎ IFラッチ

Claims (11)

  1. 画像を撮像する複数の画素からなる撮像部と、
    前記画素の画素信号に対応するグレイコードをラッチするグレイコードラッチと、
    前記グレイコードラッチにラッチされているグレイコードをバイナリコードに変換する変換部と、
    所定のバイナリコードを一時的にラッチする一時ラッチと、
    前記変換部により前記グレイコードから変換された前記バイナリコードと、前記一時ラッチにラッチされている前記所定のバイナリコードとの差分を求める演算部とを含み、
    前記変換部が、前記グレイコードを前記バイナリコードに変換した後、前記演算部が、連続的に、前記変換部により変換された同一のビットのバイナリコードと、前記一時ラッチにラッチされている前記所定のバイナリコードとの差分を求める
    撮像素子。
  2. 前記変換部は、最初に最下位ビットの前記バイナリコードを算出し、前記最下位ビットのバイナリコードを用いて、順次上位のビットの前記グレイコードを前記バイナリコードに変換する
    請求項１に記載の撮像素子。
  3. 前記変換部は、前記グレイコードラッチにラッチされている全ビットの排他的論理和を、前記最下位ビットのグレイコードとして算出する
    請求項２に記載の撮像素子。
  4. 前記変換部は、複数ビットずつ、前記グレイコードラッチにラッチされているグレイコードをバイナリコードに変換し、
    前記演算部は、前記変換部により前記グレイコードが前記バイナリコードに変換された後に、連続的に、前記複数ビットずつ、前記変換部により変換された同一ビットの前記バイナリコードと、前記一時ラッチにラッチされている前記所定のバイナリコードとの差分を求める
    請求項１に記載の撮像素子。
  5. 前記一時ラッチは、全ビットが0からなるバイナリコードを、前記所定のバイナリコードとしてラッチし、
    前記演算部は、前記画素が初期化された状態の前記画素信号であるP相の画素信号の前記グレイコードから変換された前記バイナリコードと、前記一時ラッチにラッチされている前記全ビットが0からなるバイナリコードとの差分からなるバイナリコードを、前記P相の画素信号のバイナリコードとして求め、前記一時ラッチにラッチさせる
    請求項１に記載の撮像素子。
  6. 前記演算部は、前記画素が受光した光量に応じた前記画素信号であるD相の画素信号の前記グレイコードから変換された前記バイナリコードと、前記一時ラッチにラッチされている、前記P相の画素信号のバイナリコードとの差分を、CDS（相関二重サンプリング）された画素信号のバイナリコードとして出力する
    請求項５に記載の撮像素子。
  7. 前記変換部は、前記グレイコードラッチにラッチされているグレイコードの補数をバイナリコードに変換し、
    前記演算部は、前記変換部の変換結果である前記バイナリコードと、前記一時ラッチにラッチされている前記所定のバイナリコードとの差分を求め、前記差分の補数を出力する
    請求項１に記載の撮像素子。
  8. 前記グレイコードを順次発生するグレイコードカウンタをさらに含み、
    前記グレイコードカウンタは、
    クロック信号に基づいて、所定ビット数のグレイコードのうちの前記所定ビットより下位のグレイコードを発生する下位グレイコード発生部と、
    前記クロック信号に基づいて、前記所定ビット数のグレイコードのうちの所定ビットより上位のグレイコードを発生する上位グレイコード発生部と、
    前記下位ビットのグレイコードに基づいて、前記クロック信号を所定数分周した分周クロック信号を発生する分周クロック信号発生部とを含み、
    前記上位グレイコード発生部は、前記分周クロックに基づいて、前記所定ビット数のグレイコードのうちの所定ビットより上位のグレイコードを発生する
    請求項１に記載の撮像素子。
  9. 画像を撮像する複数の画素からなる撮像部と、
    前記画素の画素信号に対応するグレイコードをラッチするグレイコードラッチと、
    前記グレイコードラッチにラッチされているグレイコードをバイナリコードに変換する変換部と、
    所定のバイナリコードを一時的にラッチする一時ラッチと、
    前記変換部により前記グレイコードから変換された前記バイナリコードと、前記一時ラッチにラッチされている前記所定のバイナリコードとの差分を求める演算部とを含む撮像素子の制御方法であって、
    前記変換部が、前記グレイコードを前記バイナリコードに変換した後、前記演算部が、連続的に、前記変換部により変換された同一のビットのバイナリコードと、前記一時ラッチにラッチされている前記所定のバイナリコードとの差分を求める
    撮像素子の制御方法。
  10. 画像を撮像する複数の画素からなる撮像部と、
    前記画素の画素信号に対応するグレイコードをラッチするグレイコードラッチと、
    前記グレイコードラッチにラッチされているグレイコードをバイナリコードに変換する変換部と、
    所定のバイナリコードを一時的にラッチする一時ラッチと、
    前記変換部により前記グレイコードから変換された前記バイナリコードと、前記一時ラッチにラッチされている前記所定のバイナリコードとの差分を求める演算部とを含み、
    前記変換部が、前記グレイコードを前記バイナリコードに変換した後、前記演算部が、連続的に、前記変換部により変換された同一のビットのバイナリコードと、前記一時ラッチにラッチされている前記所定のバイナリコードとの差分を求める
    撮像装置。
  11. 画像を撮像する複数の画素からなる撮像部と、
    前記画素の画素信号に対応するグレイコードをラッチするグレイコードラッチと、
    前記グレイコードラッチにラッチされているグレイコードをバイナリコードに変換する変換部と、
    所定のバイナリコードを一時的にラッチする一時ラッチと、
    前記変換部により前記グレイコードから変換された前記バイナリコードと、前記一時ラッチにラッチされている前記所定のバイナリコードとの差分を求める演算部とを含み、
    前記変換部が、前記グレイコードを前記バイナリコードに変換した後、前記演算部が、連続的に、前記変換部により変換された同一のビットのバイナリコードと、前記一時ラッチにラッチされている前記所定のバイナリコードとの差分を求める
    電子機器。
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