CN102845055A - 列a/d转换器、列a/d转换方法、固态成像元件和相机系统 - Google Patents

列a/d转换器、列a/d转换方法、固态成像元件和相机系统 Download PDF

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Abstract

在此描述了具有模数转换器的固态成像器件以及模数转换方法。固态成像器件的示例包括列处理部分，其包括低级位锁存部分。低级位锁存部分接收来自比较器的比较器输出以及来自计数器的计数输出，并且低级位锁存部分锁存计数值。

Description

列A/D转换器、列A/D转换方法、固态成像元件和相机系统
技术领域
本发明涉及能够应用于CMOS图像传感器等的固态成像元件等的列A/D转换器，列A/D转换方法，固态成像元件和相机系统。
背景技术
提出了CMOS图像传感器，其具有作为二维排列的多个像素提供的像素阵列部分，顺序地读出对于每一个像素列从像素阵列部分的每一个像素读取的像素信号，关于每一个列信号执行CDS处理等，并转换和输出图像信号。
列并行输出型CMOS图像传感器是主流，其具有对于每一个像素含有浮置扩散（FD）层的FD放大器，并且其中通过从像素阵列之中选择一行来执行其输出，并在列方向中同时读出所选择的行。
这是因为，由于在像素中排列的FD放大器中难以获得充分的驱动性能从而需要降低数据速率，所以并行处理是有利的。
关于列并行输出型CMOS图像传感器的像素信号读出（输出）电路，事实上，提出了各种版本。
最先进的一种版本是对于每一列提供模数转换器（以下简称为ADC），并且将像素信号作为数字信号输出的类型。
例如，安装有这种列并行型ADC的CMOS图像传感器由JP-A-2005-278135和W.Yang等人，“An Integrated 800x600 CMOSImageSystem”，ISSC Digest of Technical Papers，pp.304-305，1999年2月公开。
图1是图示安装有列并行ADC的固态成像元件（CMOS图像传感器）的配置示例的框图。
如图1所示，固态成像元件1具有像素部分2、垂直扫描电路3、水平传输扫描电路4和由一组ADC形成的列处理电路组5。
另外，固态成像元件1具有数模转换器（以下简称为DAC）6和放大器电路（S/A）7。
像素部分2由单元像素21构成，其包括以矩阵形状（列-行形状）排列的光电二极管（光电转换元件）和内像素放大器。
在列处理电路组5中，对于每一列形成ADC的多个列处理电路51是列并行的。
每一个列处理电路51具有比较器51-1，其将基准信号RAMP（Vslop）（其为将使用DAC6产生的基准信号改变为阶梯形的斜坡波形）与经由垂直信号线从每一行像素获得的模拟信号进行比较。
此外，每一个列处理电路51计数比较器51-1的比较时间，并具有保持计数结果的计数锁存器51-2。
列处理电路51具有n位数字信号转换功能，并且对于每一垂直信号线（列线）8-1到8-n排列以便构成列并行ADC块。
每一个存储器51-2的输出例如连接到具有k位宽度的水平传输线9。
另外，与水平传输线9对应地排列k个放大器电路7。
图2是图示图1的电路的时序图的图。
在每一个列处理电路（ADC）51中，由对于每一列排列的比较器51-1将从垂直信号线8读出的模拟信号（电位Vsl）与改变为阶梯形的基准信号RAMP（Vslop）进行比较。
此时，模拟电位Vsl和基准信号RAMP（Vslop）的电平交叉，并且由计数锁存器51-2使用标准时钟CK执行计数，直到比较器51-1的输出反转为止。据此，垂直信号线8的电位（模拟信号）Vsl转换为数字信号（AD转换）。此时，计数器配置为递减位纹波计数器（down bit ripple counter）。
对于一次读出执行两次AD转换。
在第一次，单元像素21的复位电平（P相）读出到垂直信号线8（-1到-n）并执行AD转换。
在每一个像素的复位电平P相中包括变化。
在第二次，将由每一个单元像素21光电转换的信号读出（D相）到垂直信号线8（-1到-n），并执行AD转换。
由于在每一个像素的D相中也存在变化，因此通过执行（D相电平-P相电平），可以实现相关二重采样（CDS）。
转换为数字信号的信号记录在计数锁存器51-2中，依次通过水平（列）传输扫描电路4经由水平传输线9依次读出到放大器电路7，并最终输出。
以这种方式，执行列并行输出处理。
如上所述，在执行总体列并行读出的电压斜坡方法的固态成像元件中，将决定AD分辨率的标准时钟CK输入到对于所有列线排列的纹波计数器，并且对于每一列执行计数操作。
结果，如果时钟频率增大并且水平列数变大，则每一列的计数器所消耗的功率增大，并且如果产品特性恶化，则同时存在诸如由于IR降等引起的操作余量（operation margin）下降之类的负面效果。
另外，由于关于标准时钟线的大负荷，随着标准时钟变得更快，时钟占空比（clock duty）的恶化变得更大，并且存在对于AD分辨率的限制。
期望提供能够显著地降低功耗的列A/D转换器、列A/D转换方法、固态成像元件和相机系统。
发明内容
在此描述具有模数转换器的固态成像器件以及模数转换方法。
固态成像器件的示例包括列处理部分，其包含低级位锁存部分。低级位锁存部分接收来自比较器的比较器输出以及来自计数器的计数输出，并且低级位锁存部分锁存计数值。
固态成像器件的另一个示例包括计数器和多个列处理部分。每一个列处理部分包括比较器和低级位锁存部分。并且在每一个列处理部分内，低级位锁存部分接收来自比较器的比较器输出以及来自计数器的计数输出，并且低级位锁存部分锁存计数值。
模数转换方法的示例包括将比较器输出输出到低级位锁存部分，将计数输出输出到低级位锁存部分，并且以低级位锁存部分来锁存计数值。
模数转换方法的另一示例包括将比较器输出输出到多个低级位锁存部分，将计数输出输出到低级位锁存部分，并且以低级位锁存部分锁存计数值。
附图说明
图1是图示安装有列并行ADC的固态成像元件（CMOS图像传感器）的配置示例的框图。
图2是图示图1的电路的时序图的图。
图3是图示根据本发明的实施例的安装有列并行ADC的固态成像元件（CMOS图像传感器）的配置示例的框图。
图4是更详细地图示图3中所示的安装有列并行ADC的固态成像元件（CMOS图像传感器）的ADC组的框图。
图5是图示根据实施例的由四个晶体管配置的CMOS图像传感器的像素的示例的图。
图6是图示根据实施例的A/D转换器的基本配置示例的第一图。
图7是图示根据实施例的A/D转换器的基本配置示例的第二图。
图8是图示根据实施例的格雷码计数器、低级位锁存部分和高级位纹波计数器的输出的基本排列关系的图。
图9是图示根据实施例的低级位锁存部分中锁存的格雷码和高级位纹波计数器的每一个计数器输出的示例的图。
图10是用于描述根据实施例的延迟VCO驱动的图，该延迟VCO驱动是用于在低级位锁存部分中的锁存处理的优选驱动方法。
图11是图示根据实施例的高级侧纹波计数器的具体配置示例的电路示意图。
图12是用于描述当在图11的纹波计数器的P相和D相之间改变时的数据反转功能的图。
图13是图示作为示例的、在四个纹波计数器级联连接的情况下包括输出数据的状态转变的时序图的图。
图14是示意性地图示根据实施例的后级信号处理电路的CDS计算处理的图。
图15是图示根据实施例的格雷码和二进制数据的CDS计算处理的具体示例的图。
图16是图示执行各列中的低级位锁存电路的锁存数据的计算处理并执行CDS处理的CDS处理部分的配置示例的电路示意图。
图17是图示在当不提供位不一致性防止电路时的情况下的时序图和配置的图。
图18是图示在当提供位不一致性防止电路时的情况下的时序图和配置的图。
图19是用于描述根据实施例的进位掩蔽信号的波形图。
图20是图示包括进位掩蔽信号产生电路和位不一致性防止电路的列处理部分的配置示例的图。
图21是图示数据锁存定时调节电路的配置示例的图。
图22是图示图21的电路的时序图的图。
图23是图示其中应用了根据本发明的实施例的固态成像元件的相机系统的配置示例的图。
具体实施方式
下面，本发明的实施例将与附图关联，并且对其进行描述。
1.固态成像元件的整体配置的示例
图3是图示根据本发明的实施例的安装有列并行ADC的固态成像元件（CMOS图像传感器）的配置示例的框图。
图4是更详细地图示图3中所示的安装有列并行ADC的固态成像元件（CMOS图像传感器）的主要部分的框图。
如图3和图4所示，固态成像元件100包括作为成像部分的像素部分110、垂直扫描电路120、水平传输扫描电路130、定时控制电路140和作为像素信号读出部分的列A/D转换器（ADC）150。另外，像素信号读出部分配置为包括垂直扫描电路120等。
固态成像元件100具有DAC和包括D/A转换器161的偏置电路160、放大器电路（S/A）170和信号处理电路180。
在这些组成元件之中，像素部分110、垂直扫描电路120、水平传输扫描电路130、列A/D转换器150、DAC和偏置电路160以及放大器电路（S/A）170由模拟电路配置。
并且，定时控制电路140和信号处理电路180由数字电路配置。
如将在后面描述的那样，由于普通列ADC中的大多数功耗由每一列中的纹波计数器的低级侧位组成，因此实施例的列ADC 150以如下方式配置。
列ADC 150采用对于每一列锁存N位格雷码计数器的输出码的配置，其中之一布置在多个列中，并且与标准时钟PLLCK同步地执行计数，而不执行每一列的低级侧位的计数操作。据此，设置AD转换值。
在实施例的列ADC 150中，由定时控制电路140的PLL电路产生的标准时钟PLLCK仅输入到格雷码计数器的一些单元。
结果，可以减小布线上的负荷，并增大操作频率。
并且，在实施例的列ADC 150中，由于对于每一列不执行低级位的计数操作，因此可以将功耗抑制得小。
在列ADC 150中，关于计数器高级侧位，可以使用计数器输出第N位的码（时钟）执行纹波计数操作。
据此，可以在各列中执行数字CDS（相关二重采样），并且还可以抑制水平传输布线的面积。
并且，列ADC 150可以采用这样的配置：其中，通过在各列中布置计算器等，甚至关于锁存的低级位也在各列中执行所谓的垂直（V）方向计算。
实施例的列ADC 150可以在同时时间分辨率的情况下与全位纹波计数器比较，并且可以将功耗抑制到近似1/8。
在像素部分110中，以二维m行和n列（矩阵形状）排列包括光电二极管（光电转换元件）和内像素放大器的多个单元像素110A。
单元像素的配置示例
图5是图示根据实施例的由四个晶体管配置的CMOS图像传感器的像素的示例的图。
单元像素110A具有光电二极管111（例如，其是光电转换元件）。
关于一个光电二极管111，单元像素110A具有四个晶体管：传输晶体管112，其是传输元件；复位晶体管113，其是复位元件；放大晶体管114和选择晶体管115，其为有源元件。
光电二极管111将入射光光电转换为与光量对应的电荷量（这里，电子）。
传输晶体管112连接在光电二极管111与浮置扩散FD（其为输出节点）之间。
传输晶体管112通过经由传输控制线LTx将驱动信号TG施加到其栅极（传输栅极），将由作为光电转换元件的光电二极管111光电转换的电子传输到浮置扩散FD。
复位晶体管113连接在电压源线LVDD与浮置扩散FD之间。
复位晶体管113通过经由复位控制线LRST将复位RST施加到其栅极，将浮置扩散FD的电位复位到电压源线LVDD的电位。
浮置扩散FD连接到放大晶体管114的栅极。放大晶体管114经由选择晶体管115连接到垂直信号线116，并配置具有像素部分外的恒流源的源极跟随器。
然后，经由选择控制线LSEL，将控制信号（地址信号或选择信号）SEL施加到选择晶体管115的栅极，并且导通选择晶体管115。
当选择晶体管115导通时，放大晶体管114放大浮置扩散FD的电位，并将与该电位对应的电压输出到垂直信号线116。经由垂直信号线116，将来自每一个像素的电压输出输出到作为像素信号读出部分的列ADC 150。
由于例如传输晶体管112、复位晶体管113和选择晶体管115的每一个栅极以行为单位连接，因此关于每一个像素的一行，同时并行地执行这些操作。
复位控制线LRST、传输控制线LTx和选择控制线LSEL（其布线像素部分110）被布线为像素排列的每一行单元的组。
复位控制线LRST、传输控制线LTx和选择控制线LSEL由作为像素驱动部分的垂直扫描电路120驱动。
在固态成像元件100中，排列定时控制电路140（其作为用于顺序地读出像素部分110的信号的控制电路，产生内部时钟）、垂直扫描电路120（其控制行地址和行扫描）和水平传输扫描电路130（其控制列地址和列扫描）。
定时控制电路140产生像素部分110、垂直扫描电路120、水平传输扫描电路130、列ADC 150、DAC和偏置电路160以及信号处理电路180的信号处理所需的定时信号。
并且，定时控制电路140包括PLL电路141。
PLL电路用在列ADC 150的计数操作中，例如，产生具有900MHz频率的标准时钟PLLCK并经由时钟供应线LCK提供到格雷码计数器，对于列ADC 150的多个列布置一个格雷码计数器。
在像素部分110中，由于使用线快门的光子累积和放电，因此对于每一个像素行，对图像或屏幕图像进行光电转换，并且将模拟信号VSL输出到作为列处理电路组的列ADC 1501。
在列ADC 150中，在每一个列部分中，执行来自像素部分110和数字CDS的模拟输出的、使用来自DAC 161的基准信号（斜坡信号）RAMP的AD转换，并且输出多个位的数字信号。
在水平传输扫描电路130中，执行多个信道的同时并行传输，以确保传输速度。
在后级信号处理电路180中，执行垂直线缺陷和点缺陷的校正和信号箝位处理，或者诸如并-串转换、压缩、编码、计算、平均和间歇操作之类的数字信号处理。
在实施例的固态成像元件100中，发送信号处理电路180的数字输出作为基带LSI或ISP的输入。
在下文中，将详细描述具有根据实施例的特征配置的列ADC 150的功能和配置。
2.列ADC的基本配置示例
图6和图7是图示根据实施例的列A/D转换器（列ADC）150的基本配置示例的图。
根据实施例的列ADC 150配置为低级N位和高级M位ADC。
例如，根据实施例的列ADC 150被配置为低级5位和高级10位ADC。
列ADC 150具有多个ADC块151-0到151-P，其包括多个列。换言之，将列ADC 150划分为多个ADC块，其具有多个列作为一个ADC块。
在列ADC 150中，在每一个ADC块150-1到150-P中布置一个格雷码计数器200-1到200-P。格雷码计数器200-1到200-P用作代码转换计数器。
在每一列中，布置列处理部分300，其对于每一列执行比较处理、低级位锁存和高级位计数操作。
列处理部分300具有比较器（comparator）310，其将基准信号RAMP（Vslop）（其为改变DAC 161产生的斜度的斜坡波形（RAMP））与模拟信号VSL（其经由垂直信号线116从每一行线的像素获得）进行比较。
列处理部分300具有接收来自比较器310的输出和来自格雷码计数器200-1到200-P的计数结果并锁存计数值的、含有低级N位的低级位锁存部分320。
列处理部分300具有接收距离低级位锁存部分320的高级侧最远的低级位锁存电路的锁存输出并执行计数操作的、含有高级M位的高级位计数器部分320。
并且，列处理部分300具有位不一致性防止电路340，其防止距离高级侧最远的低级位锁存电路与距离高级位纹波计数器330的低级侧最远的高级位纹波计数器电路的输出之间的位不一致性。
另外，锁存计数器部分由低级位锁存部分320和高级位计数器部分330形成。
并且，第一计数器由格雷码计数器200和低级位锁存部分320形成，并且第二计数器由高级位计数器部分330形成。
在实施例中，产生基准信号RAMP作为斜坡波形，其中例如电压值随着时间线性地变化。
每一个列处理分300的比较器310将基准信号RAMP与模拟信号VSL进行比较，所述模拟信号VSL从指定了地址的像素部分110的像素读出到垂直信号线116。
这里，比较器310输出高电平的输出信号VCO，直到基准信号RAMP和模拟信号VSL匹配为止，并且当匹配时，将输出信号VCO的电平从高电平反转到低电平。
在实施例中，以比较器310的输出信号VCO的输出电平的反转作为触发，执行低级位锁存部分320的格雷码GC[0]到GC[4]的锁存操作。
3.格雷码计数器的配置示例
由定时控制电路140的PLL电路141产生每一个格雷码计数器，并且通过时钟供应线LPLLCK传播，例如，接收具有频率fn（MHz）的标准时钟PLLCK并产生作为数字代码的N位格雷码GC。
将多个N位格雷码GC形成为其中1位的电平转变仅在逻辑“1”和逻辑“0”之间出现的代码。
实施例的格雷码计数器200接收具有频率fn的标准时钟PLLCK，执行计数操作，并以被划分的频率产生5（=N）位格雷码GC[0]到GC[4]。
格雷码计数器200产生具有最低级频率（1/2）fn的格雷码GC[0]，产生具有频率（1/4）fn的格雷码GC[1]，并产生具有频率（1/8）fn MHz的格雷码GC[2]。
格雷码计数器200产生具有频率（1/16）fn的格雷码GC[3]，并产生具有最高级的格雷码GC[4]。
每一个格雷码计数器200将产生的格雷码提供到相同ADC块150-1到150-P中包括的多个列的低级位锁存部分320。
格雷码计数器200使用输入标准时钟PLLCK的上升沿来产生二进制代码PG[0]到PG[4]，并且产生输入时钟和二进制代码PG[0]到PG[4]。
然后，使用与标准时钟PLLCK具有相同频率的时钟CK和反转信号XCK来重新得到每一位的同步，并且输出格雷码GC[0]到GC[4]。
另外，格雷码计数器200具有产生位不一致性防止电路34使用的进位掩蔽信号（carry mask signal）CMASK的功能。然而，关于该功能，将与稍后描述的位不一致性防止电路34一起进行描述。
每一个格雷码计数器200将产生的格雷码提供到相同ADC块150-1到150-P中包括的多个列的低级位锁存部分320。
标准时钟PLLCK的传输
在实施例中，采用图7中所示的配置以防止由时钟供应线LCK传输的标准时钟PLLCK的占空比损坏（duty breakage）。
也就是说，在针对来自PLL电路141的输出部分的所有行而布线的主时钟供应线MLCK中，由单一的CMOS缓冲器将每一个主反相器MIV用作转发器。
然后，在分支至每一个ADC块150-1到150-P的格雷码计数器200的子时钟供应线SLCK中，选择性地将子反相器SIV布置为反转电路，使得通过正逻辑来提供标准时钟PLLCK。
在图7的示例中，由于ADC块150-1的格雷码计数器200-1不通过该主反相器MIV（其为转发器），所以在子时钟供应线SLCK中不布置子反相器SIV。
由于ADC块150-2的格雷码计数器200-2通过主反相器（其为转发器），所以在子时钟供应线SLCK中布置子反相器SIV。
下文以相同方式配置。
通过采用这种配置，在防止具有近似频率fn（MHz）的高速的标准时钟PLLCK的占空比损坏的同时，可以将其维持在近似50%并传送其至作为供应目的地的格雷码计数器200。
4.低级位锁存部分320和高级位纹波计数器330的配置示例
低级位锁存部分320具有如下功能：以相同列的比较器310的输出到低电平的反转作为触发，锁存由相同ADC块150-1到150-P的格雷码计数器200所产生的格雷码GC[0]到GC[4]。
图8是图示根据实施例的格雷码计数器、低级位锁存部分和高级位纹波计数器的输出的基本排列关系的图。
图9是图示根据实施例的低级位锁存部分中锁存的格雷码和高级位纹波计数器的每一个计数器输出的示例的图。
4.1低级位锁存部分的配置示例
每一列中布置的低级位锁存部分320具有低级位锁存电路（LTC）321到325（32N），其锁存每一个格雷码GC[0]到GC[4]，并且还具有比较器输出输入部分（VCO输入部分）326，其输入比较器310的输出。
低级位锁存电路321取回并锁存格雷码计数器200的格雷码GC[0]。
低级位锁存电路322取回并锁存格雷码计数器200的格雷码GC[1]。
低级位锁存电路323取回并锁存格雷码计数器200的格雷码GC[2]。
低级位锁存电路324取回并锁存格雷码计数器200的格雷码GC[3]。
低级位锁存电路325取回并锁存格雷码计数器200的格雷码GC[4]。
然后，距离高级侧最远的低级位锁存电路325的输出通过位不一致性防止电路34提供给高级M位的高级位计数器部分330的距离低级侧最远的位纹波计数器CT331。
并且，低级位锁存电路321到325具有如下功能：当处于CDS的P相时传输并输出锁存数据到数据传输线LTRF。
在这种情况下，在后级信号处理电路180中执行P相数据处理。
通过延迟VCO的驱动
图10A到图10C是用于描述根据实施例的延迟VCO驱动的图，该延迟VCO驱动是用于在低级位锁存部分中的锁存处理的优选驱动方法。
图10A示意性地示出了一个ADC块的低级位锁存部分。
图10B示出了比较器310的输出信号VCO未延迟的正常VCO驱动的定时。
图10C示出了比较器310的输出信号VCO延迟的延迟VCO驱动的定时。
如图10B所示，在比较器310的输出信号VCO未延迟的正常VCO驱动的情况下，由于锁存处于信号VCO的下降沿的定时处，所以当锁存节点ND322来回切换（toggle）时功耗高，直到设定数据为止。
如图10C所示，在比较器310的输出信号VCO延迟的延迟VCO驱动的情况下，锁存是在信号VCO的下降沿的定时之后的n秒。结果，由于不存在锁存节点ND322的来回切换，因此可以抑制功耗，直到信号VCO的边沿定时。
在延迟VCO驱动的情况下，例如，在VCO输入部分326中，可以布置延迟元件并配置为手动调节。
4.2高级位计数器部分的配置示例
经由防止位不一致性的位不一致性防止电路340，将高级位计数器部分330布置在具有这种配置的低级位锁存部分320的输出侧。
高级位计数器部分330配置为使得具有M位（在该示例中M=10）的纹波计数器（二进制计数器）CT331到CT340级联连接。
将纹波计数器CT331到CT340形成为递增递减（U/D）计数器。
如图9所示，在距离低级位锁存部分320的高级侧最远的低级位锁存电路325中锁存的格雷码GC[N(=4)]的下降沿的定时，使用距离低级侧最远的纹波计数器CT331来计数高级位计数器部分330。
接下来，在前级纹波计数器CT331的下降沿的定时，计数后级纹波计数器CT332。
在下文中，以相同的方式，在前级纹波计数器的输出信号的下降沿的定时，执行计数操作。
纹波计数器的具体配置示例
图10是图示根据实施例的高级侧纹波计数器的具体配置示例的电路示意图。
图11的高级侧纹波计数器示出了纹波计数器CT331到CT340的共同电路配置。
这里，将描述纹波计数器CT331作为示例。
纹波计数器CT331由触发器FF331以及在触发器FF331的时钟输入级中布置的ORNAND门ORNA331构成。
在ORNAND门ORNA331的OR门OR331的第一输入端输入前级进位输出COUT作为进位输入CIN（时钟输入），并且将第一外部控制信号HLDCK提供到第二输入端。
将OR门OR331的输出提供到NAND门NAND331的第一输入端，并且将第二外部控制信号xRVDCK提供到第二输入端。
NAND门NA331的输出连接到触发器FF331的时钟节点ND331。
在当ORNAND门ORNA331的输出节点ND331是低电平时的情况下，在触发器FF331中，将输出节点ND332的锁存数据提供到Q输入侧。
在当节点ND331是高电平时的情况下，在触发器FF331中，输出节点ND332的锁存数据变为Q输入侧电平的相反电平。
具有这种配置的纹波计数器CT331具有当在P相和D相之间变化时的数据反转功能。
图12是用于描述当在图11的纹波计数器CT331的P相和D相之间变化时的数据反转功能的图。
P相中的数据对应于第一数据，并且D相中的数据对应于第二数据。
图11的纹波计数器CT331直接控制来自外侧的每一位的时钟线，并且通过计数操作所需的上升（Rise）/下降（Fall）沿的唯一一次强制相加而能够实现所有位的数据反转（data reversal）。
在该示例的情况下，在第一外部控制信号HLDCK保持在高电平的状态下，通过将第二外部控制信号xRVDCK从高电平改变为低电平，可以将节点ND331的电平从低电平改变为高电平。
据此，可以反转数据。
图13是图示作为示例的、在四个纹波计数器级联连接的情况下包括输出数据的状态转变的时序图的图。
在该示例中，执行计数递增操作，并且在计数值变为“6”之后，在第一外部控制信号HLDCK保持在高电平的状态下，通过将第二外部控制信号xRVDCK从高电平改变为低电平来执行数据反转。
据此，从“-7”改变到递减计数器。
以这种方式，高级位计数器330具有在每一列中执行上述位的CDS处理的功能。
因此，在每一个列处理部分300，将低级5（N）位格雷码GC[0]到GC[4]中的锁存数据以及具有高级10（M）位中每一列的纹波计数器执行的CDS的数据输出到数据传输线LTRF。
经由数据传输线LTR将数据提供到信号处理电路180，并执行整体CDS。
图14是示意性地图示根据实施例的后级信号处理电路的CDS计算处理的图。
图15是图示根据实施例的格雷码和二进制数据的CDS计算处理的具体示例的图。
如图14中基本所示的那样，向信号处理电路180输入P相格雷码GC_P[4:0]、D相格雷码GC_D[4:0]以及高级位BIN[14:5]（其为预先执行了CDS的二进制数据）。
信号处理电路180具有从格雷码转换为二进制码的转换电路181。
转换电路181将P相格雷码GC_P[4:0]转换为二进制代码BC_P[4:0]。
转换电路181将D相格雷码GC_D[4:0]转换为二进制代码BC_D[4:0]。
信号处理电路180在相加部分182中将高级位BIN[14:5]和D相二进制代码BC_D[4:0]相加。
然后，信号处理电路180在相减部分183中从相加部分182的相加结果S182中减去P相二进制代码BC_P[4:0]。
接着，通过信号处理电路180在相加部分184中将初始值FV（实施例中为32）与相减部分的相减结果相加，获得已经执行了整体CDS计算的数据CDS_DATA[14:0]。
在图15的示例中，从初始复位值-32执行P相和D相计数，并最终在信号处理电路（DPU）180中执行低级格雷码的上述CDS计算。
可以将计算公式表示如下。
CDS数据=二进制代码+D相格雷数据-P相格雷数据+32数字位
即，
CDS_DATA[14:0]=BIN[14:5]+BC_D[4:0]-BC_P[4:0]+32
另外，可以配置为使得低级位锁存电路321到325的锁存数据在各列中执行计算处理，并且执行CDS处理。
图16是图示CDS处理部分的配置示例的电路示意图，所述CDS处理部分在各列中执行低级位锁存电路的锁存数据的计算处理并执行CDS处理。
除了代码锁存部分CLT321到CLT32N（这里，示出了直到CLT323）之外，CDS处理部分327具有触发器FF321、FF322、FF323（FF324、FF325）（其为递增递减计数器）。
CDS处理部分327具有2输入NAND门NA321、NA322、NA323（NA324、NA325）和EXOR门EX321、EX322（EX323、EX324）（其为代码转换电路）。
在处理部分中，将最低级的低级位锁存电路321的代码锁存部分CLT321中锁存的格雷码GC[0]原样地处理为二进制代码BD[0]。
将最低级二进制代码BD[0]提供到NAND门NA321的第一输入端。将脉冲信号CNTPLS[0]提供到NAND门NA321的第二输入端。
NAND门NA321的输出端连接到触发器FF321的端子RCK。
另外，触发器FF321的反转输出端XQ连接到其自己的数据输入端D以及后级触发器FF322的时钟端。
当锁存数据从“0”变为“1”时，触发器FF321输出进位。
除了最低级位，通过进行同一级处锁存的格雷码GC与前级二进制代码BD的异或（EXOR），将低级位转换为二进制代码BD[1]到BD[5]。
即，关于低级位锁存电路322的代码锁存部分CLT322中锁存的格雷码GC[1]，使用EXOR门EX321与前级二进制代码BD[0]进行EXOR，并转换为二进制代码BD[1]。
将最低级二进制代码BD[1]提供到NAND门NA322的第一输入端。将脉冲信号CNTPLS[1]提供到NAND门NA322的第二输入端。
NAND门NA322的输出端连接到触发器FF322的端子RCK。
另外，触发器FF322的反转输出端XQ连接到其自己的数据输入端D和后级触发器FF323的时钟端。
当锁存数据从“0”变为“1”时，触发器FF322输出进位。
关于低级位锁存电路323的代码锁存部分CLT323中锁存的格雷码GC[2]，使用EXOR门EX322与前级二进制代码BD[1]进行EXOR，并转换为二进制代码BD[2]。
将最低级二进制代码BD[2]提供到NAND门NA323的第一输入端。将脉冲信号CNTPLS[2]提供到NAND门NA323的第二输入端。
NAND门NA323的输出端连接到触发器FF323的端子RCK。
另外，触发器FF322的反转输出端XQ连接到其自己的数据输入端D和后级触发器FF323的时钟端。
当锁存数据从“0”变为“1”时，触发器FF323输出进位。
在下文中，同样在低级位锁存电路324和325的级中，执行类似的处理。
另外，每次一个脉冲地依次输入脉冲信号CNTPLS[0]、[1]、[2]、[3]和[4]。
5.位不一致性防止电路340的配置示例
如前所述，在列处理部分300中，布置位不一致性防止电路340，其防止在距离高级侧最远的低级位锁存电路与距离高级位纹波计数器330的低级侧最远的高级位纹波计数器电路的输出之间的位不一致性。
由于如下原因，布置位不一致性防止电路340。
诸如在本实施例中，在具有格雷码和二进制代码的复合计数器方法中，存在这样的考虑：当在格雷码最高级位GC[4]的改变点定时处锁存数据时，产生所谓的亚稳性。
当产生亚稳性时，在格雷码最高级位数据（GD）和二进制代码最低级位数据BD[5]之间产生数据不一致性。结果，存在将出现错误计数的可能性。
关于此，将与图17A和图17B相关联地进行描述。
图17A和图17B是图示在当不提供位不一致性防止电路时的情况下的时序图和配置的图。
如图17A所示，在不提供位不一致性防止电路时的情况下，当在格雷码GC[4]的下降沿改变点处锁存数据时，取决于定时产生亚稳性。
据此，不能获得格雷码数据GD[4]与二进制数据BD[5]之间的一致性，并且存在将出现32个数字的数据飞跃（data flight）的可能性。
即，如图17B所示，尽管不存在格雷码数据GD[4]的下降沿，但是产生进位（COUT），高电平二进制位BD[5]反转，并且作为结果出现数据飞跃。
图18A和图18B是图示在布置位不一致性防止电路时的情况下的时序图和配置的图。
在本实施例中，如图18B所示，在位不一致性防止电路340中，使用进位掩蔽信号CMASK来暂时地掩蔽由格雷码数据GD[4]的下降沿产生的进位（COUT）。
然后，在掩蔽的释放之后，由格雷码数据GD[4]的值输出进位COUT。
以这种方式，在实施例中，通过引入位不一致性防止电路340和进位掩蔽信号CMASK，防止了代码锁存错误。
位不一致性防止电路340具有位不一致性防止锁存电路341。
在锁存电路341中，提供进位掩蔽信号CMASK。
当进位掩蔽信号CMASK保持在高电平时，锁存电路341掩蔽对应格雷码数据GD[4]的进位COUT的输出（停止预定时间段）。
然后，经过预定时间段，并且当进位掩蔽信号CMASK改变到低电平时输出进位COUT。
以这种方式，在距离高级侧最远的低级位锁存电路325的输出通过位不一致性防止电路340停止输出预定时间段之后，将其提供到高级M位的高级位计数器部分330的、距离低级侧最远的纹波计数器CT331。
图19是用于描述根据实施例的进位掩蔽信号的波形图。
在格雷码（GC）最高级位的下降沿的定时，需要进位掩蔽信号CMASK是处于高电平的信号。
在格雷码N位的情况下，可以使用最高级位（第N位）下面一个的位（即，第N-1位）的反转信号作为进位掩蔽信号CMASK。
对于所有N的值都是如此。
在该示例中，采用等效于格雷码GC[3]的反转信号的信号作为进位掩蔽信号CMASK。
图20是图示包括进位掩蔽信号产生电路和位不一致性防止电路340的列处理部分的配置示例的图。
进位掩蔽信号产生电路350具有NOR门351和缓冲器352。
在NOR 351中，将作为最高级位（第N位）下面一个的位的格雷码GC[3]提供到第一输入端，并且将复位信号提供到第二输入端。
以这种方式，产生进位掩蔽信号CMASK，作为等效于格雷码GC[3]的反转信号的信号。
在图20的配置中，位不一致性防止电路340具有反相器IV342和343，其串联连接到进位掩蔽信号CMASK的供应线。
由于反相器IV342的输出，获得进位掩蔽信号CMASK的反转信号XCMASK，并且由于反相器IV343的输出，获得具有与格雷码GC[3]相同相位的进位掩蔽信号CMASK。
以这种方式，在格雷码GC[4]的下降沿附近（其中存在产生亚稳性的可能性），通过进位掩蔽信号CMASK来掩蔽后级进位，并且当释放掩蔽时，由GD[4]的值产生进位。
并且，还可以在不提供位不一致性防止电路340的情况下通过数据锁存定时调整来防止亚稳性的产生。
图21是图示数据锁存定时调整电路的配置示例的图。
图22是图示图21的电路的时序图的图。
例如，在VCO输入部分326中布置数据锁存定时调整电路360。
数据锁存定时调整电路360将比较器310的输出信号VCO（其用在距离高级侧最远的低级位锁存电路325的锁存操作中）与格雷码数据GD的电平（即，低级位锁存电路325的锁存节点ND332的信号）同步。
并且，它具有延迟与格雷码数据GD同步的信号VCO以使得在改变格雷码GC并将其提供到低级位锁存电路325的定时处不执行锁存的功能。
数据锁存定时调整电路360具有同步锁存电路361和362以及延迟部分363。
同步锁存电路361具有与格雷码数据信号GD同步地锁存和输出信号VCO的功能。
同步锁存电路362具有与格雷码数据信号GD的反转信号CGD同步地锁存和输出信号VCO的功能。
当同步锁存电路361执行信号VCO的输出时，将同步锁存电路362的输出保持在高阻抗（Hi-Z）。
以相同的方式，当同步锁存电路362执行信号VCO的输出时，将同步锁存电路361的输出保持在高阻抗（Hi-Z）。
延迟部分363延迟信号VCO，所述信号VCO通过同步锁存电路361和362与格雷码数据同步并被延迟，以使得在格雷码GC改变的定时处不执行锁存，并将其提供到低级位锁存电路325。
通过一个或多个延迟元件DLY来形成延迟部分363，并且延迟部分363通过元件数量或延迟元件的延迟值来调整信号VCO的延迟量。
以这种方式，将经同步和延迟的锁存信号（VCO_delay）（其与格雷码同步并通过数据锁存定时调整电路360赋予延迟）用作锁存信号，并且对其进行设置以便在位改变点定时不执行数据锁存。
据此，可以防止如图22所示的亚稳性的产生。
另外，在数据锁存定时调整电路360中，并行提供同步锁存电路361和362的原因在于使得列ADC 150以时钟半周期分辨率操作。
即，为了维持分辨率，并行提供同步锁存电路361和362以便同步锁存，从而并行地执行格雷码数据的上升沿和下降沿的定时。
由于普通列ADC中的功耗主要由每一列中的纹波计数器的低级侧位构成，因此根据实施例的列ADC 150以如下方式配置。
在不执行每一列的低级侧位的计数操作的情况下，列ADC 150采用对于每一列锁存N位格雷码计数器200的输出码的配置，在多个列中布置该N位格雷码计数器200，并且与标准时钟PLLCK同步执行计数。据此，设置AD转换值。
在实施例的列ADC 150中，由定时控制电路140的PLL电路产生的标准时钟PLLCK仅输入到格雷码计数器的一些单元。
结果，可以减小布线上的负荷，并增大操作频率。
并且，在实施例的列ADC 150中，由于对于每一列不执行低级位的计数操作，因此可以将功耗抑制得小。
在列ADC 150中，关于计数器高级侧位，可以使用计数器输出第N位的代码（时钟）来执行纹波计数操作。
据此，可以在各列中执行数字CDS，并且还可以抑制水平传输布线的面积。
并且，列ADC 150可以采用这样的配置：其中，通过在各列中布置计算器等，甚至关于锁存的低级位，在各列中执行所谓的垂直（V）方向计算。
本实施例的列ADC 150可以与在具有同时暂时分辨率的情况下的全位纹波计数器方法相比较并且可以抑制功耗最多到大约1/8。
并且，根据实施例，可以防止通过一种计数器的错误计数，所述计数专用于具有格雷码和二进制码的复合计数器方法并且归因于格雷和二进制码的不一致性。
可以应用具有这种效果的固态成像元件，作为数码相机或摄像机的成像器件。
6.相机系统的配置示例
图23是图示其中应用了根据本发明的实施例的固态成像元件的相机系统的配置示例。
如图23所示，相机系统400具有成像器件410，其能够应用根据实施例的固态成像元件100。
相机系统400具有镜头420，其例如在成像表面上使入射光（图像光）成像，作为将入射光引导（成像被摄体图像）至成像器件410的像素区域的光学系统。
并且，相机系统400具有驱动成像器件410的驱动电路（DRV）430和处理成像器件410的输出信号的信号处理电路（PRC）440。
驱动电路430具有定时发生器（未示出），其产生各种定时信号，包括时钟脉冲和开始脉冲，所述开始脉冲驱动成像器件410中的电路，并且所述驱动电路430通过预定定时信号驱动成像器件410。
并且，信号处理电路440关于成像器件410的输出信号执行特定信号处理。
例如，在记录介质（如，存储器）中记录由信号处理电路440处理的图像信号。通过打印机等将记录介质中记录的图像信息做成硬拷贝。并且，显示由信号处理电路440处理的图像信号，作为由液晶显示器等形成的监视器上的运动图像。
如上所述，在诸如数码相机之类的成像装置中，通过安装之前所述的固态成像元件100作为成像器件410，可以实现高精度相机。

Claims (40)

1.一种固态成像器件，包括：
列处理部分，包括低级位锁存部分，其中
所述低级位锁存部分接收来自比较器的比较器输出和来自计数器的计数输出，并且所述低级位锁存部分锁存计数值。
2.根据权利要求1所述的固态成像器件，其中
所述计数器配置为输出计数输出，以使得计数输出仅转变一位。
3.根据权利要求2所述的固态成像器件，其中
所述计数器是格雷码计数器。
4.根据权利要求3所述的固态成像器件，其中
所述低级位锁存部分包括多个低级位锁存电路。
5.根据权利要求4所述的固态成像器件，其中
所述列处理部分进一步包括高级位计数部分，并且
所述高级位计数部分接收距离所述低级位锁存部分的高级侧最远的低级位锁存电路之一的锁存输出，并且所述高级位计数部分执行计数操作。
6.根据权利要求4所述的固态成像器件，其中
所述格雷码计数器输出多个格雷码计数，并且
每一个所述低级位锁存电路接收至少一个格雷码计数。
7.根据权利要求5所述的固态成像器件，其中
所述比较器将基准信号与模拟信号进行比较，所述模拟信号从像素部分输出。
8.根据权利要求7所述的固态成像器件，其中
所述比较器输出为高直到基准信号和模拟信号匹配为止，并且当基准信号和模拟信号匹配时，所述比较器输出为低。
9.根据权利要求1所述的固态成像器件，其中
所述比较器输出从高到低的转变触发所述低级位锁存部分的计数输出的锁存操作。
10.根据权利要求1所述的固态成像器件，进一步包括：
相关二重采样处理部分，执行所述低级位锁存部分的锁存数据的相关二重采样处理。
11.一种固态成像器件，包括：
计数器；以及
多个列处理部分，每一个列处理部分包括比较器和低级位锁存部分，其中
在每一个列处理部分内，所述低级位锁存部分接收来自比较器的比较器输出和来自计数器的计数输出，并且所述低级位锁存部分锁存计数值。
12.根据权利要求11所述的固态成像器件，其中
所述计数器配置为输出计数输出，以使得计数输出仅转变一位。
13.根据权利要求12所述的固态成像器件，其中
所述计数器是格雷码计数器。
14.根据权利要求13所述的固态成像器件，其中
所述低级位锁存部分包括多个低级位锁存电路。
15.根据权利要求14所述的固态成像器件，其中
每一个所述列处理部分进一步包括高级位计数部分，并且
在每一个列处理部分中，所述高级位计数部分接收来自距离所述低级位锁存部分的高级侧最远的低级位锁存电路之一的锁存输出，并且所述高级位计数部分执行计数操作。
16.根据权利要求14所述的固态成像器件，其中
所述格雷码计数器输出多个格雷码计数，并且
每一个所述低级位锁存电路接收至少一个格雷码计数。
17.根据权利要求15所述的固态成像器件，其中
所述比较器将基准信号与模拟信号进行比较，所述模拟信号从像素部分输出。
18.根据权利要求17所述的固态成像器件，其中
在每一个列处理部分内，所述比较器输出为高直到基准信号和模拟信号匹配为止，并且当基准信号和模拟信号匹配时，所述比较器输出为低。
19.根据权利要求11所述的固态成像器件，其中
在每一个列处理部分内，所述比较器输出从高到低的转变触发所述低级位锁存部分的计数输出的锁存操作。
20.根据权利要求11所述的固态成像器件，其中
每一个所述列处理部分进一步包括相关二重采样处理部分，并且
在每一个列处理部分内，所述相关二重采样处理部分执行所述低级位锁存部分的锁存数据的相关二重处理。
21.一种模数转换方法，包括：
将比较器输出输出到低级位锁存部分；
将计数输出输出到所述低级位锁存部分；以及
以所述低级位锁存部分锁存计数值。
22.根据权利要求21所述的固态成像器件，其中
在输出计数输出时，所述计数输出仅转变一位。
23.根据权利要求22所述的模数转换方法，其中
所述计数输出是格雷码计数。
24.根据权利要求23所述的模数转换方法，其中
以所述低级位锁存部分锁存计数值包括以所述低级位锁存部分内包括的多个低级位锁存电路来锁存计数值。
25.根据权利要求24所述的模数转换方法，进一步包括：
向高级位计数部分输出距离所述低级位锁存部分的高级侧最远的低级位锁存电路之一的锁存输出，以及
在所述高级位计数部分中执行计数操作。
26.根据权利要求24所述的模数转换方法，其中
向所述低级位锁存部分输出计数输出包括输出多个格雷码计数到所述低级位锁存部分，并且
每一个所述低级位锁存电路接收至少一个格雷码计数。
27.根据权利要求25所述的模数转换方法，进一步包括：
将基准信号与模拟信号进行比较，所述模拟信号从像素部分输出。
28.根据权利要求27所述的模数转换方法，进一步包括：
将高电平输出到所述低级位锁存部分，直到基准信号与模拟信号匹配为止，并且当基准信号与模拟信号匹配时，将低电平输出到所述低级位锁存部分。
29.根据权利要求21所述的模数转换方法，进一步包括：
以所述比较器输出从高到低的转变触发所述低级位锁存部分的输出计数输出的计数器的锁存操作。
30.根据权利要求21所述的模数转换方法，进一步包括：
执行所述低级位锁存部分的锁存数据的相关二重采样处理。
31.一种模数转换方法，包括：
将比较器输出输出到多个低级位锁存部分；
将计数输出输出到低级位锁存部分；以及
以所述低级位锁存部分锁存计数值。
32.根据权利要求31所述的固态成像器件，其中
在输出计数输出时，所述计数输出仅转变一位。
33.根据权利要求32所述的模数转换方法，其中
所述计数输出为格雷码计数。
34.根据权利要求33所述的模数转换方法，其中
以所述低级位锁存部分锁存计数值包括对于每一个低级位锁存部分，以每一个低级位锁存部分中包括的多个低级位锁存电路锁存计数值。
35.根据权利要求34所述的模数转换方法，进一步包括：
向多个高级位计数部分输出距离每一个低级位锁存部分的高级侧最远的低级位锁存电路的锁存输出，以及
在所述高级位计数部分中执行计数操作。
36.根据权利要求34所述的模数转换方法，其中
向所述低级位锁存部分输出计数输出包括输出多个格雷码计数到低级位锁存部分，并且
每一个所述低级位锁存部分中包括的每一个低级位锁存电路接收至少一个格雷码计数。
37.根据权利要求35所述的模数转换方法，进一步包括：
对于每一个低级位锁存部分，将基准信号与相应的模拟信号进行比较，所述相应的模拟信号从相应的像素部分输出。
38.根据权利要求37所述的模数转换方法，进一步包括：
向每一个低级位锁存部分输出高电平，直到基准信号与相应的模拟信号匹配为止，以及
当基准信号与相应的模拟信号匹配时，向所述低级位锁存部分之一输出低电平。
39.根据权利要求31所述的模数转换方法，进一步包括：
以比较器输出的转变触发所述低级位锁存部分的输出计数输出的计数器的锁存操作。
40.根据权利要求31所述的模数转换方法，进一步包括：
执行所述低级位锁存部分的锁存数据的相关二重采样处理。
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