CN104243866A - 固态成像装置和半导体器件 - Google Patents

固态成像装置和半导体器件 Download PDF

Info

Publication number
CN104243866A
CN104243866A CN201410255604.0A CN201410255604A CN104243866A CN 104243866 A CN104243866 A CN 104243866A CN 201410255604 A CN201410255604 A CN 201410255604A CN 104243866 A CN104243866 A CN 104243866A
Authority
CN
China
Prior art keywords
reference voltage
analog
capacitor
signal
voltage
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201410255604.0A
Other languages
English (en)
Other versions
CN104243866B (zh
Inventor
大仓俊介
森下玄
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Publication of CN104243866A publication Critical patent/CN104243866A/zh
Application granted granted Critical
Publication of CN104243866B publication Critical patent/CN104243866B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/78—Readout circuits for addressed sensors, e.g. output amplifiers or A/D converters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/34—Analogue value compared with reference values
    • H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
    • H03M1/46—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter
    • H03M1/466—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter using switched capacitors
    • H03M1/468—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter using switched capacitors in which the input S/H circuit is merged with the feedback DAC array
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/34—Analogue value compared with reference values
    • H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/71—Charge-coupled device [CCD] sensors; Charge-transfer registers specially adapted for CCD sensors
    • H04N25/75—Circuitry for providing, modifying or processing image signals from the pixel array
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/77—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components
    • H04N25/772—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components comprising A/D, V/T, V/F, I/T or I/F converters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/34—Analogue value compared with reference values
    • H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
    • H03M1/46—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/66—Digital/analogue converters
    • H03M1/74—Simultaneous conversion
    • H03M1/80—Simultaneous conversion using weighted impedances
    • H03M1/802—Simultaneous conversion using weighted impedances using capacitors, e.g. neuron-mos transistors, charge coupled devices
    • H03M1/804—Simultaneous conversion using weighted impedances using capacitors, e.g. neuron-mos transistors, charge coupled devices with charge redistribution

Landscapes

  • Engineering & Computer Science (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Theoretical Computer Science (AREA)
  • Power Engineering (AREA)
  • Analogue/Digital Conversion (AREA)
  • Transforming Light Signals Into Electric Signals (AREA)

Abstract

本发明提供了一种小尺寸廉价固态成像装置。包括在固态成像装置的逐次比较型A/D转换器中的D/A转换器包括多路复用器，当执行粗略A/D转换时，选择参考电压VR0至VR16的任一个并且设置其作为模拟参考信号，以及当执行精细A/D转换时，选择参考电源VR0至VR16的参考电压VR(n-1)至VR(n+2)；以及包括电容器阵列，当执行精细A/D转换时，基于参考电压VR(n-1)至VR(n+2)而生成模拟参考信号。因此能够不使用冗余电容器而减小参考电压的建立误差。

Description

固态成像装置和半导体器件
相关申请的交叉引用
包括说明书、附图和摘要的于2013年6月11日提交的第2013-122933号日本专利申请的公开内容通过整体引用并入本文。
技术领域
本发明涉及一种固态成像装置和半导体器件，并且适用于例如均配备有逐次比较型A/D转换器的固态成像装置和半导体器件。
背景技术
数字相机捕捉对象并且在固态成像装置上形成图像而作为光学图像。固态成像装置粗略地划分为CCD(电荷耦合器件)和CMOS(互补金属氧化物半导体)图像传感器。从获得高性能相机的角度看，易于配备有用于图像处理的CMOS电路作为外围电路的CMOS图像传感器逐渐引起了关注。作为CMOS图像传感器，已知的有模拟图像传感器和数字图像传感器。尽管它们的每一个具有各自优点和缺点，但是在数据处理速度方面对数字图像传感器具有更高期望。
在数字图像传感器中，在像素阵列的每一列中提供A/D(模拟至数字)转换器。例如在非专利文献1中已经公开了使用逐次比较型A/D转换器的数字图像传感器。在这种类型数字图像传感器中，提供了一种包括布置在多个行和多个列中的多个像素的像素阵列，并且模拟像素信号被输出至对应于每一列的列信号线。
在每一列中提供逐次比较型A/D转换器，并且分别配备有S/H(采样和保持)电路、D/A(数字至模拟)转换器、比较器、以及逐次逼近寄存器。模拟像素信号的电压以及D/A转换器的输出电压相互比较。逐次逼近寄存器根据其比较结果以如下方式执行二分查找控制以使得D/A转换器的输出电压逼近模拟像素信号。当D/A转换器的输出信号逼近模拟像素信号时，逐次逼近寄存器的控制码被输出作为数字像素信号。
通过使用多个子范围区域执行两步的A/D转换，已经减小了D/A转换器的区域并且已经进一步改进了微分非线性(DNL)。在两步A/D转换中，通过二分查找对子范围区域执行粗略A/D转换。使用二进制加权的电容器阵列、使用针对给定区域的参考电压通过常规逐次比较对选择的子范围区域执行剩余的精细A/D转换。此外，因为参考电压的建立时间在设置有并联的多个A/D转换器的固态成像装置中成为问题，所以通过耦合至每一个外部去耦电容器来实现对参考电压的稳定化。
此外，在非专利文献2中已经公开了一种电路，该电路校正了逐次比较型A/D转换器的参考电压的建立误差。生成比较电压的D/A转换器设置有冗余电容器以执行冗余逐次比较操作，由此通过数字信号处理实现了对建立误差的校正。
[相关领域文献]
[非专利文献1]“Design of a PTC-Inspired Segmented ADC for HighSpeed Column Parallel CMOS Image Sensor”,Forza Silicon(USA),INTERNATIONAL IMAGE SENSOR WORKSHOP,2011
[非专利文献2]“A10b100MS/s1.13mW SAR ADC withBinary-Scaled Error Compensation”,National Cheng-Kung University(Taiwan),IEEE International Solid-State Circuits Conference,2010
发明内容
然而，在非专利文献1中，问题在于，因为外部去耦电容器用于多个列周期中以解决关于参考电压的建立误差的问题，所以需要许多去耦电容器，装置的尺寸变得更大并且其成本也增加。
此外在非专利文献2中，外部去耦电容器变得不必要，因为执行了冗余比较操作。然而，问题在于，因为使用了冗余电容器，所以芯片面积增大并且芯片成本变高。
从本说明书和附图的描述将明确本发明的其他目的和新颖特征。
根据一个实施例，其包括：多路复用器，当执行粗略A/D转换时，该多路复用器选择从第一至第N个参考电压中的任何参考电压并且将其设置作为模拟参考信号，并且当执行精细A/D转换时，该多路复用器选择多个参考电压中的从第(n-1)个到第(n+2)个参考电压；以及电容器阵列，当执行精细A/D转换时，基于从第(n-1)个到第(n+2)个参考电压而生成模拟参考信号。
根据一个实施例，其能够在不使用针对每个多列提供的外部去耦电容器和冗余电容器情况下，减小参考电压的建立误差。其因此能够实现装置的小型化以及成本的减少。
附图说明
图1是示出了根据本申请第一实施例的固态成像装置的配置的框图；
图2是示出了图1中所示参考电压生成电路的配置的电路图；
图3是示出了图1中所示逐次比较型A/D转换器的配置的框图；
图4是示出了图3中所示逐次比较型A/D转换器的操作的时序图；
图5是示出了图3中所示电容器阵列的配置的电路图；
图6是描绘了图5中所示电容器阵列的操作的流程图；
图7是示出了图5中所示电容器阵列的另一操作的流程图；
图8是示出了图3中所示逐次比较型A/D转换器的精细A/D转换操作的时序图；
图9是示出了在图3中所示逐次比较型A/D转换器的第k位与其输出码的两个比较结果之间的关系的图；
图10是示出了在图3中所示逐次比较型A/D转换器的第k位与其输出码的两个比较结果之间的关系的另一图；
图11是示出了图1中所示固态成像装置中A/D转换的算法的图；
图12是示出了根据本申请第二实施例的固态成像装置的主要部分的框图；
图13是示出了图12中所示逐次比较型A/D转换器的操作的时序图；
图14是示出了图12中所示固态成像装置中A/D转换的算法的图；
图15是示出了根据本申请第三实施例的固态成像装置的主要部分的电路图；
图16是示出了根据本申请第四实施例的固态成像装置的配置的框图；
图17是示出了根据本申请第五实施例的固态成像装置中所包括的参考电压生成电路的配置的电路图；
图18是示出了根据本申请第六实施例的包括在固态成像装置中的参考电压生成电路的配置的电路图；
图19是示出了根据本申请第七实施例的包括在固态成像装置中的参考电压生成电路的配置的电路图；以及
图20是示出了根据本申请第八实施例的固态成像装置的布局的框图。
具体实施方式
第一实施例
根据本申请第一实施例的固态成像装置是形成在半导体衬底之上的半导体器件。如图1中所示，固态成像装置配备有像素阵列1、行扫描电路2、以及控制电路3。像素阵列1包括布置在多个行和列中的多个像素电路P，分别对应于多个行而提供的多个控制线CL，以及分别对应于多个列而提供的多个信号线SL。像素电路P的每一个输出具有对应于入射光通量的电压的模拟像素信号VA。像素电路P耦合至对应行的控制线CL以及对应列的信号线SL。控制线CL分别耦合至行扫描电路2。
行扫描电路2由控制电路3控制，并且循序地逐行选择多个行，并且将所选行的控制线CL引至激活电平。响应于对应的控制线CL被引至激活电平而激活每个像素电路P，并且将对应于入射光通量的电压的模拟像素信号VA输出至对应的信号线SL。控制电路3控制整个固态成像装置。
此外，固态成像装置配备有参考电压生成电路4，多个逐次比较型A/D转换器5，水平传送电路6，以及信号处理电路7。参考电压生成电路4生成十七个参考电压VR0至VR16。参考电压VR0至VR16循序地增加规定电压。参考电压VR0至VR16分别给至逐次比较型A/D转换器5。逐次比较型A/D转换器5分别耦合至信号线SL。
根据来自控制电路3的控制信号CNT操作逐次比较型A/D转换器5的每一个，以将从由行扫描电路2所激活的像素电路P输出至对应的信号线SL的模拟像素信号VA转换成17位的数字像素信号DP。逐次比较型A/D转换器5基于参考电压VR0至VR16而多次(例如四次)执行包括正常比较操作的粗略A/D转换(针对高阶位的A/D转换)，并且此后执行包括多次(例如十次)正常比较操作以及多次(例如三次)冗余比较操作的精细A/D转换(针对低阶位的A/D转换)。
在一个正常比较操作期间生成一位的数据信号。在一个冗余比较操作期间生成一位的数据信号。因此，生成了总共17位的数据信号，并且将模拟像素信号VA转换成包括17位数据信号的数字像素信号DP。
水平传送电路6暂时在其中保持对应于来自逐次比较型A/D转换器5的一行的多个数字像素信号DP，并且此后循序地将所保持的数字像素信号DP逐个传送至信号处理电路7。信号处理电路7基于17位数字像素信号DP而生成14位的数字像素信号DO，并且将所生成的数字像素信号DO输出至外界。
图2是示出了参考电压生成电路4的配置的电路图。在图2中，参考电压生成电路4包括恒压源10和11，以及阶梯电阻器12。恒压源10的正电极耦合至阶梯电阻器12的一个端子12a，并且其负电极耦合至接地电压VSS的线。恒压源11的正电极耦合至阶梯电阻器12的另一个端子12b，并且其负电极耦合至接地电压VSS的线。恒压源10和11分别输出恒定电压VRT和VRB。给定了VRT>VRB。
恒定电压VRT和VRB分别变成参考电压VR16和VR0。阶梯电阻器12包括在端子12a与12b之间串联的十六个电阻性元件12c。阶梯电阻器12对参考电压VR16与参考电压VR0之间的电压分压，以生成参考电压VR15至VR1。参考电压VR15至VR1变成通过均等地划分参考电压VR16与VR0之间电压所获得的电压。
图3是示出了逐次比较型A/D转换器5的配置的框图。在图3中，逐次比较型A/D转换器5包括D/A转换器15，S/H电路18，比较器19，以及逐次逼近寄存器(SAR)20。D/A转换器15包括多路复用器16和电容器阵列17，并且由来自控制电路3的控制信号所控制。
由参考电压生成电路4所生成的参考电压VR0至VR16被供应至所有A/D转换器5的多路复用器16。当执行粗略A/D转换时，多路复用器16根据来自逐次接近寄存器20的数字参考信号DR而选择参考电压VR0至VR16中的任何参考电压，并且将所选的参考电压供应至比较器19作为模拟参考信号VAR。
当执行精细A/D转换时，多路复用器16根据数字参考信号DR而选择参考电压VR0至VR16中的四个参考电压VR(n-1)至VR(n+2)，并且将所选参考电压供应至电容器阵列17。
当执行精细A/D转换时，电容器阵列17根据数字参考信号DR使用参考电压VR(n-1)至VR(n+2)而生成模拟参考电压VAR。
S/H电路18由从控制电路3输出的控制信号CNT所控制，并且在规定周期中保持和输出来自对应信号线SL的模拟像素信号VA。比较器19将模拟像素信号VA的电压幅度与模拟参考信号VAR的电压幅度进行比较，并且输出表示比较结果的信号φ19。
逐次逼近寄存器20由来自控制电路3的控制信号CNT所控制，并且基于比较器19的输出信号φ19进行操作以如下方式生成数字参考信号DR，以使得模拟参考信号VAR的电压逼近模拟像素信号VA的电压。当模拟参考信号VAR的电压逼近模拟像素信号VA的电压时，数字参考信号DR获得17位的数字像素信号DP。
图4是示出了逐次比较型A/D转换器5的操作的时序图。在图4中，A/D转换器5在时间t0至t4执行4位(从14至11位)的粗略A/D转换，并且此后在时间t4至t14执行10位(从10至1位)的精细A/D转换。
在粗略A/D转换中，使用参考电压VR0至VR16生成模拟参考信号VAR。将所生成的模拟参考信号VAR的电压与模拟像素信号VA的电压相互进行比较，并且执行通过二分查找的逐次逼近。在粗略A/D转换中，将在参考电压VR0至VR16的16个子范围区域的任何一个选择作为包括模拟像素信号VA的子范围区域。位于所选子范围区域正上方的子范围区域被选择作为较高的子范围区域。此外，位于所选子范围区域正下方的子范围区域被选择作为较低的子范围区域。
在Vn和V(n+1)之间获取所选子范围区域的电压，在V(n+1)和V(n+2)之间获取较高的子范围区域的电压，并且在V(n-1)和Vn之间获取较低的子范围区域的电压。在精细A/D转换中，使用参考电压V(n-1)至V(n+2)生成模拟参考信号VAR。将所生成的模拟参考信号VAR的电压与模拟像素信号VA的电压相互进行比较，并且通过二分查找执行逐次逼近。每个子范围区域划分为210＝2014个分段区域。在精细A/D转换中，选择包括在位于参考电压V(n-1)和V(n+2)之间的三个子范围区域中的3×210＝3072个分段区域的任何一个作为包括模拟像素信号VA的分段区域。
图4示出了其中模拟像素信号VA的电压仅稍微低于参考电压VR7的情形。在第14位判定中(时间t0至t1)，在参考电压VR0与VR16之间的中间参考电压VR8用作模拟参考信号VAR，并且将参考电压VR8的幅度与模拟像素信号VA的幅度相互进行比较。因为此处VR8>VA，第14位的数据信号变成“0”。
因为第14位的数据信号是“0”，所以在第13位判定中(时间t1至t2)，在参考电压VR0与VR8之间的中间参考电压VR4用作模拟参考信号VAR，并且将参考电压VR4的幅度与模拟像素信号VA的幅度相互进行比较。因为此处VR4<VA，所以第13位的数据信号变成“1”。
因为第13位的数据信号是“1”，所以在第12位判定中(时间t2至t3)，在参考电压VR4与VR8之间的中间参考电压VR6用作模拟参考信号VAR，并且将参考电压VR6的幅度与模拟像素信号VA的幅度相互进行比较。因此此处VR6<VA，所以第12位的数据信号变成“1”。
因为第12位的数据信号为“1”，所以在第11位判定中(时间t3至t4)，在参考电压VR6和VR8之间的中间参考电压VR7用作模拟参考信号VAR，并且将参考电压VR7的幅度与模拟像素信号VA的幅度相互进行比较。示出了其中第11位的数据信号应该为“0”的情形，因为最初VR7>VA，但是由于参考电压VR7的误差而VR7<VA，并且因此第11位的数据信号变成“1”。
附带地，因为如图1所示由参考电压生成电路4生成的参考电压VR0至VR16通过十七个引线供应至许多A/D转换器5，所以易于在远离参考电压生成电路4的A/D转换器5中参考电压VR0至VR16中发生误差。基于在精细A/D转换中冗余比较的结果来校正由于参考电压VR0至VR16的误差而做出的错误确定。稍后将详细描述这一点。
因为第11位的数据信号是“1”，针对VR7至VR8的区域被选择作为其中存在模拟像素信号VA的子范围区域，针对VR8至VR9的区域被选择作为较高的子范围区域，并且针对VR6至VR7的区域被选择作为较低的子范围区域。电容器阵列17使用所选择的参考电压VR6至VR9生成模拟参考信号VAR。在第10位之后，将由电容器阵列所生成的模拟参考信号VAR与模拟像素信号VA相互作进行比较，随后执行精细A/D转换。
图5是示出了电容器阵列17的配置的电路图。在图5中，电容器阵列17包括输入端子T0至T3，输出端子T4，虚设电容器DCP，电容器CP0至CP9，以及开关SW0至SW9。开关SW0至SW9分别配置第一至第M个开关电路。
输入端子T0至T3分别接收参考电压VR(n-1)至VR(n+2)。模拟参考信号VAR出现在输出端子T4中。虚设电容器DCP耦合在端子T1与T4之间。电容器CP0至CP9的一个电极耦合至输出端子T4。如果电容器CP0的电容值取为20C，那么电容器CP1至CP9的电容值分别取为21C至29C，并且虚设电容器DCP的电容值设为20C。电容器DCP和CP0至CP9的电容值的总和变成210C。
在第1、第3、第4、第6、第7、第9和第10位的正常比较操作期间，开关SW0、SW2、SW3、SW5、SW6、SW8和SW9分别将电容器CP0、CP2、CP3、Cp5、Cp6、CP8和CP9的另一电极耦合至输入端子T1或T2。开关SW0、SW2、SW3、SW5、SW6、SW8和SW9中的每一个开关配置了第一类开关电路。
在第2、第5和第8位的正常比较操作期间，开关SW1、SW4和SW7分别将电容器CP1、CP4和CP7的另一个电极耦合至输入端子T2。此外，在第2、第5和第8位的冗余比较操作期间，开关SW1、SW4和SW7分别将电容器CP1、CP4和CP7的另一电极耦合至输入端子T0、T1、T2或T3。开关SW1、SW4和SW7配置了第二类开关电路。
图6是示出了在第k位的电容器阵列17的正常比较操作的流程图(其中k:1、3、4、6、7、9或10)。在初始状态下，假设电容器CP0至CP9的另一端子通过开关SW0至SW9而耦合至端子T1。在该情形下，模拟参考信号VAR变成参考电压VRn。
在步骤S1处，电容器CPk-1的另一端子耦合至输入端子T2。当k＝10时，例如，电容器CP9的另一端子耦合至输入端子T2以使得由电容器CP9以及电容器DCP和CP0至CP8的并联耦合组件对在参考电压VR(n+1)与参考电压VRn之间的电压分压。因此，模拟参考信号VAR变成VRn+[VR(n+1)－VRn]/2。
在步骤S2处，将模拟像素信号VA的幅度与模拟参考信号VAR的幅度相互进行比较。确定比较的结果是否是“0”或“1”。当比较的结果是“0”时(当VA<VAR时)，电容器CPk-1的另一电极在步骤S3处耦合至端子T1。当比较的结果是“1”时(当VA>VAR时)，维持其中电容器CPk-1的另一电极耦合至端子T2的状态。
例如，当仅电容器CP0的另一端子耦合至端子T2并且所有剩余电容器CP1至CP9的另一电极耦合至端子T1时，模拟参考信号VAR变成VRn+[VR(n+1)－VRn]/210。此外，当仅电容器CP0的另一电极耦合至端子T1并且所有剩余电容器CP1至CP9的另一电极均耦合至端子T2时，模拟参考信号VAR变成VR(n+1)－[VR(n+1)－VRn]/210。
图7是示出了在第k位(其中k:2、5、或8)的电容器阵列17的比较操作的流程图。在初始状态下，假设电容器CP0至CP9的另一端子通过开关SW0至SW9而耦合至端子T1。在该情形下，模拟参考信号VAR变成参考电压VRn。
在步骤S11处，电容器CPk-1的另一端子耦合至输入端子T2。例如当k＝8时，电容器CP7的另一端子耦合至输入端子T2，以使得由电容器CP7以及电容器DCP、CP0至CP6、CP8和CP9的并联耦合组件对在参考电压VR(n+1)与参考电压VRn之间的电压分压。因此，模拟参考信号VAR变成VRn+[VR(n+1)－VRn]/8。
在步骤S12处，将模拟像素信号VA的幅度与模拟参考信号VAR的幅度相互进行比较。确定比较的结果是否为“0”或“1”。当比较的结果为“0”时(当VA<VAR时)，电容器CPk-1的另一电极在步骤S13耦合至端子T1。此时，模拟参考信号VAR变成VRn。
在步骤S14处，将模拟像素信号VA的幅度与模拟参考信号VAR的幅度相互进行比较。确定比较的结果是否为“0”或“1”。当比较的结果为“0”时(当VA<VAR时)，电容器CPk-1的另一电极在步骤S15处耦合至端子T0。在该情形下，两次的比较结果为“00”。
例如当k＝8时，电容器CP7的另一端子耦合至输入端子T0，以使得由电容器DCP、CP0至CP6、CP8和CP9的并联耦合组件以及电容器CP7对在参考电压VRn与参考电压VR(n-1)之间的电压分压。因此，模拟参考信号VAR变成VRn+[VR－VR(n-1)]/8＝VRn－[VR(n+1)－VRn]/8。
当比较的结果为“1”时(当VA>VAR时)，在步骤S14处，维持其中电容器CPk-1的另一电极耦合至输入端子T1的状态。在该情形下，两次的比较结果为“01”。例如当k＝8时，电容器CP7的另一端子耦合至输入端子T1，并且模拟参考信号VAR变成VRn。
当比较的结果为“1”时(当VA>VAR时)，在步骤S12处，电容器CPk-1的另一电极在步骤S16处耦合至输入端子T3。例如当k＝8时，电容器CP7的另一端子耦合至输入端子T3，以使得电容器DCP、CP0至CP6、CP8和CP9的并联耦合组件对在参考电压VR(n+2)与参考电压VRn之间的电压分压。因此，模拟参考信号VAR变成VRn+[VR(n+2)－VRn]/8＝VRn+[VR(n+1)－VRn]/4。
在步骤S17处，将模拟像素信号VA的幅度与模拟参考信号VAR的幅度相互进行比较。确定比较的结果是否为“0”或“1”。当比较的结果为“0”时(当VA<VAR时)，电容器CPk-1的另一电极在步骤S18处耦合至端子T2。在该情形下，两次的比较结果为“10”。
例如当k＝8时，电容器CP7的另一端子耦合至输入端子T2，以使得由电容器CP7以及电容器DCP、CP0至CP6、CP8和CP9的并联耦合组件对在参考电压VR(n+1)与参考电压VRn之间的电压分压。因此，模拟参考信号VAR变成VRn+[VR－VR(n-1)]/8。
当比较的结果为“1”时(当VA>VAR时)，在步骤S17处，维持其中电容器CPk-1的另一电极耦合至输入端子T3的状态。在该情形下，两次的比较结果为“11”。例如当k＝8时，电容器CP7的另一端子耦合至输入端子T3，并且模拟参考信号VAR变成VRn+[VR(n+1)－VRn]/4。
图8是示出了在精细A/D转换时逐次比较型A/D转换器5的操作的时序图。在图8中，在逐次比较型A/D转换器5中，参考电压VR6至VR9被选择作为在时间t4之前粗略A/D转换的参考电压V(n-1)至V(n+2)。
图8示出了其中模拟像素信号VA的电压仅稍微低于参考电压VR7的情形。在第10位判定中(时刻t4至t5)，在参考电压VR7与VR8之间的中间电压VR7+(VR8－VR7)/2用作模拟参考信号VAR，并且将模拟像素信号VA的幅度与模拟参考信号VAR的幅度相互进行比较。因为此处VAR>VA，第10位的数据信号变成“0”。
因为第10位的数据信号为“0”，所以在第9位判定中(时刻t5至t6)，VR7+(VR8－VR7)/4用作模拟参考信号VAR，并且将参考电压VR4的幅度与模拟像素信号VA的幅度相互进行比较。因为此处VAR<VA，所以第10位的数据信号变成“0”。
因为第9位的数据信号位“0”，所以在第8位正常比较操作中(时刻t6至t7)，VR7+(VR8－VR7)/8用作模拟参考信号VAR，并且将参考电压VR4的幅度与模拟像素信号VA的幅度相互进行比较。因为此处VAR>VA，所以第8位的正常比较结果变成“0”。
因为第8位的正常比较结果是“0”，所以参考电压VR7用作模拟参考信号VAR，并且在如图7所示的第8位冗余比较操作期间，将参考电压VR7的幅度与模拟像素信号VA的幅度相互进行比较。因为此处VAR>VA，所以第8位的冗余比较结果变成“0”。因为第8位的比较结果变成“00”，所以电容器CP7的另一端子如图7所示耦合至输入端子T0。因此，模拟参考信号VAR可以被设置为低于参考电压VR7。
图9是示出了在第k位(其中k:2、5或8)的两个比较结果与输出码之间的关系的图。当第k位的正常比较结果以及其冗余比较结果在图9中分别为“00”时，输出码变成－2k-1。随后，当第k位的正常比较结果及其冗余比较结果分别为“01”时，输出码变成0。此外，当第k位的正常比较结果以及其冗余比较结果分别为“10”时，输出码变成2k-1。另外，当第k位的正常比较结果以及其冗余比较结果分别为“11”时，输出码变成2k。例如，当比较结果是00、01、10和11并且其中k＝8时，输出码分别变成－27、0、27以及28。
图10是示出了在其中所选择的子范围区域是最上子范围区域或最下子范围区域的第k位(其中k：2、5或8)的两个比较结果与输出码之间的关系的图。图10是与图9对比的示意图。
当选择最上子范围区域时，可以从图4看出，VR(n-1)至VR(n+2)分别变成VR14、VR15、VR16和VR16。因此，即使当比较的结果是11时，输出码也变成2k-1。此外，当选择最下子范围区域时，可以从图4看出，VR(n-1)至VR(n+2)分别变成VR0、VR0、VR1和VR2。因此，即使当比较结果是00时，输出码也变成0。
图11是示出了A/D转换的算法的图。在图11中，在第14位至第11位判定中，通过控制多路复用器16执行正常二分查找，以由此选择模拟像素信号VA属于的子范围区域，以及位于子范围区域上方和下方的子范围区域。换言之，选择参考电压VR(n-1)至VR(n+2)并且施加至电容器阵列17。此外，第14至第11位的正常比较结果的每一个变成1位数据信号。
在第10和第9位在，通过控制电容器阵列17执行正常二分查找以获得第10和第9位的数据信号。此时，电容器阵列17使用参考电压VRn和VR(n+1)生成模拟参考信号VAR。
在第8位中，通过控制电容器阵列17来执行冗余判定。在冗余判定中，执行正常比较操作和冗余比较操作，并且两次的比较结果变成2位的数据信号。在正常比较操作期间，电容器阵列17将参考电压VR(n+1)施加至电容器CP7的另一电极以更新模拟参考信号VAR，并且将模拟像素信号VA的幅度与模拟参考信号VAR的幅度进行比较。在正常比较操作期间，电容器阵列17将参考电压VR(n-1)、VRn、VR(n+1)或VR(n+2)施加至电容器CP7的另一电极以更新模拟参考信号VAR，并且将模拟像素信号VA与模拟参考信号VAR的幅度进行比较。
第7位至第5位判定分别类似于第10位至第8位判定。第4位至第2位判定分别类似于第10位至第8位判定。第1位判定类似于第10位判定。
对第8位、第5位和第2位的每一个的两次的比较结果执行如图9和图10所示的解码处理以生成2位的数据信号。当在解码处理时14至11位的所有数据信号是“1”时，选择最上子范围区域，并且因此如图10所示使用用于最上子范围的输出码。此外，当进行解码处理时14至11位的所有数据信号均是“0”时，选择了最下子范围区域，并且因此如图10所示使用用于最下子范围的输出码。
通过第14位至第1位判定而生成17位的数据信号。17位数据信号的逻辑和变成14位数据像素信号DO。由图1的信号处理电路7执行解码处理和逻辑求和。
在第一实施例中，当执行粗略A/D转换时，选择参考电压VR1至VR16的任何一个，并且被设置作为模拟参考信号VAR。此外，当执行精细A/D转换时，选择参考电压VR1至VR16的参考电压VR(n-1)至VR(n+2)，并且基于这些参考电压而生成模拟参考信号VAR。因此，可以在不使用针对每个多列布置的外部去耦电容器和冗余电容器的情况下，减小参考电压VR的建立误差，因此使其能够实现装置小型化和成本减少。
附带地，在第一实施例中，粗略A/D转换被设置为4位，但是不限于此。此外，精细A/D转换被设置为10位，但是不限于此。以3位周期执行冗余确定，但是不限于此。
第二实施例
图12是示出了根据本申请第二实施例的固态成像装置的主要部分的框图，并且是与图3进行比较的图。参照图12，本固态成像装置不同于根据第一实施例的固态成像装置之处在于，参考生成电路4和逐次比较型A/D转换器5分别替换为参考电压生成电路21和逐次比较型A/D转换器22。此外，逐次比较型A/D转换器22是采用逐次比较型A/D转换器22对逐次比较型A/D转换器5的多路复用器16的替换。
参考电压生成电路21生成19级的参考电压－VR1和VR0至VR17。在针对其中执行粗略A/D转换的时段的正常比较操作期间，多路复用器23根据来自逐次逼近寄存器20的数字参考信号DR而选择参考电压VR0至VR16的任何一个，并且施加参考电压至比较器19作为模拟参考信号VAR。
此外，当执行精细A/D转换时，多路复用器23根据数字参考信号DR从参考电压－VR1与VR0至VR17之中选择出参考电压VR(n-1)至VR(n+2)，并且将这些参考电压施加至电容器阵列17。
图13是示出了逐次比较型A/D转换器22的操作的时序图，并且是与图4比较的图。图14是示出了A/D转换算法的图，并且是与图11比较的图。在图13和图14中，固态成像装置设置有位于最上子范围区域上方的上部超范围区域(VR16至VR17)，以及位于最下子范围区域下方的下部超范围区域(－VR1至VR0)。因此，即使当选择最上子范围区域或者最下子范围区域作为模拟像素信号VA所属于的子范围区域时，也可以在不涉及第14位至第11位的判定结果的情况下执行解码处理，并且因此可以实现对其简化。也即，图10的表格不再必需，而如果使用的话图9的表格就足够了。
第三实施例
图15是示出了根据本申请第三实施例的固态成像装置的主要部分的电路图，并且是与图5比较的图。参照图15，本固态成像装置不同于根据第一实施例的固态成像装置之处在于，电容器阵列17替换为电容器阵列25。
电容器阵列25包括输入端子T0至T3，输出端子T4，虚设电容器DCP，分裂电容器CPS，电容器CP0至CP3和CP10至CP15，以及开关SW0至SW9。
输入端子T0至T3分别接收参考电压VR(n-1)至VR(n+2)。模拟参考信号VAR出现在输出端子T4中。虚设电容器DCP耦合在节点N1与输入端子T1之间。电容器CP0至CP3的一个电极耦合至节点N1。分裂电容器CPS耦合在节点N1与输出端子T4之间。如果电容器CP0的电容值取为20C，则电容器CP1至CP3的电容值分别取为21C至23C，以及虚设电容器DCP的电容值取为20C。电容器DCP与CP0至CP3的电容值的总和变成24C。分裂电容器CPS的电容值设为约为20C。
电容器CP10至CP15的一个电极耦合至输出端子T4。如果电容器10的电容值取为20C，则电容器CP11至CP15的电容值设为21C至25C。电容器DCP和CP0至CP3的电容值的总和变成(26－1)C。
开关SW0、SW2、SW3、SW5、SW6、SW8和SW9在第1、第3、第4、第6、第7、第9和第10位的正常比较操作期间分别将电容器CP0、CP2、Cp3、CP11、CP12、CP14和CP15的另一电极耦合至输入端子T1或T2。
开关SW1、SW4和SW7在第2、第5和第8位的正常比较操作期间分别将电容器CP1、CP10和CP13的另一电极耦合至输入端子T2。此外，开关SW1、SW4和SW7在第2、第5和第8位的冗余比较操作期间分别将电容器CP1、CP10和CP13的另一电极耦合至输入端子T0、T1、T2或T3。
例如，在第10位的正常比较操作期间，电容器CP0至CP3以及CP10至CP14的另一电极耦合至输入端子T1，并且电容器CP15的另一电极耦合至输入端子T2。因此，模拟参考信号VAR变成[VR(n+1)－VRn]/2。
在第三实施例中，能够使得电容器阵列25的尺寸约为电容器阵列17尺寸的1/13，并且减小了芯片面积。
附带地，在第三实施例中，在较高6位和较低4位之间提供了分裂电容器CPS，但是不限于此。分裂电容器CPS可以设置于其他位置。
第四实施例
图16是示出了根据本申请第四实施例的固态成像装置的配置的电路图，并且是与图1比较的图。参照图16，本固态成像装置不同于根据第一实施例的固态成像装置之处在于，信号处理电路7对应于各个列而被提供。
信号处理电路7的每一个基于由其对应的A/D转换器5所生成的17位数字像素信号DP而生成14位数字像素信号DO，并且将所生成的数字像素信号DO施加至水平传送电路6。
水平传送电路6暂时保持由多个信号处理电路7供应的对应于一行的多个数字像素信号DO，并且此后逐个依次输出所保持的数字像素信号DO至外界。
在第四实施例中，与第一实施例相比可以减少由水平传送电路6所传送的每一个信号的位数。然而，信号处理电路7的数目增大并且电路规模变大。
第五实施例
图17是示出了根据本申请第五实施例的固态成像装置的主要部分的电路图，并且是与图2比较的图。参照图17，本固态成像装置不同于根据第一实施例的固态成像装置之处在于，参考电压生成电路4替换为参考电压生成电路30。
参考电压生成电路30是采用D/A转换器31和P沟道MOS晶体管32对参考电压生成电路4的恒压源10的替换。D/A转换器31和P沟道MOS晶体管32配置了可变电流源。D/A转换器31将增益控制信号GC转换成模拟信号VA31。增益控制信号GC的数字值根据例如对象亮度而改变。当增益控制信号GC的数字值增大时，电源电压VDD与模拟信号VA31之间差值电压增大。P沟道MOS晶体管32的源极在其中接收电源电压VDD，而其漏极耦合至阶梯电阻器12的一个端子12a，并且其栅极接收D/A转换器31的输出信号。
当增益控制信号GC的数字值增大并且电源电压VDD与模拟信号VA31之间的差值电压也增大时，减小P沟道MOS晶体管32的导通电阻值以使得流过阶梯电阻器12的电流增大。因此，阶梯电阻器12的端子12a和12b之间的电压增大，并且因此参考电压VR1至VR16上升。
相反地，当增益控制信号GC的数字值减小并且电源电压VDD与模拟信号VA31之间差值电压也减小时，增大P沟道MOS晶体管32的导通电阻值以使得流过阶梯电阻器12的电流减小。因此，降低了在阶梯电阻12的端子12a和12b之间的电压，以使得参考电压VR1至VR16下降。附带地，参考电压VR0固定至恒压源11的输出电压VRB。
在第五实施例中，能够改变参考电压VR0至VR16的电平并且切换A/D转换器5的增益。
附带地，在第五实施例中，参考电压生成电路4的恒压源10替换为由D/A转换器31和晶体管32构成的恒流源，但是参考电压生成电路4的恒压源11可以替换为由D/A转换器和晶体管构成的恒流源。
第六实施例
图18是示出了根据本申请第六实施例的包括在固态成像装置中的参考电压生成电路35的配置的电路图，并且是与图17比较的图。参照图18，参考电压生成电路35额外的向参考电压生成电路30提供了额外的D/A转换器36和N沟道MOS晶体管37。D/A转换器36和N沟道MOS晶体管37配置了可变电流源。D/A转换器36将增益控制信号GC转换为模拟信号VA36。当增益控制信号GC的数字值增大时，模拟信号VA36的电压增大。N沟道MOS晶体管37的漏极耦合至阶梯电阻器12的另一端子12b，并且其栅极接收D/A转换器36的输出信号。
当增益控制信号GC的数字值增大以使得电源电压VDD与模拟信号VA31之间的差值电压增大并且模拟信号VA36的电压增大时，晶体管32和37的导通电阻值一起减小以使得流过阶梯电阻器12的电流增大。因此，阶梯电阻器12的端子12a和12b之间的电压增大，并且因此参考电压VR1至VR16上升。
相反地，当增益控制信号GC的数字值下降以使得电源电压VDD与模拟信号VA31之间差值电压减小并且模拟信号VA36的电压下降时，晶体管32和37的导通电阻值均增大以使得流过阶梯电阻12的电流减小。因此，阶梯电阻器12的端子12a和12b之间的电压下降以使得降低参考电压VR1至VR16。附带地，参考电压VR0固定至恒压源11的输出电压VRB。
在第六实施例中，电流被供应至阶梯电阻器12的一个端子12a，并且与所供应的电流等效的电流从阶梯电阻器12的另一端子12b中流出。因此能够减小流过恒压源11的电流，并且容易地设计恒压源11。
第七实施例
图19是示出了根据本申请第七实施例的包括在固态成像装置中参考电压生成电路40的配置的电路图，并且是与图18比较的图。参照图19，参考电压生成电路40不同于参考电压生成电路35之处在于，除去了D/A转换器36、P沟道MOS晶体管32以及N沟道MOS晶体管37，而添加了运算放大器41和42、N沟道MOS晶体管43和44、阶梯电阻器45以及P沟道MOS晶体管46和47。
N沟道MOS晶体管43的漏极耦合至用于电源电压VDD的线，并且其源极耦合至阶梯电阻器12的一个端子12a。N沟道MOS晶体管14的漏极耦合至用于电源电压VDD的线，并且其源极耦合至阶梯电阻器45的一个端子45a。P沟道MOS晶体管46的源极耦合至阶梯电阻器12的另一端子12b，以及其漏极耦合至用于接地电压VSS的线。P沟道MOS晶体管47的源极耦合至阶梯电阻器45的另一端子45b，并且其漏极耦合至用于接地电压VSS的线。
运算放大器41的非反相输入端子(+端子)接收模拟信号VA31，其反相输入端子(－端子)耦合至阶梯电阻器12的一个端子12a，并且其输出端子耦合至N沟道MOS晶体管43和44的栅极。运算放大器41以如下方式控制N沟道MOS晶体管43和44的每一个的栅极电压，以使得阶梯电阻器12的一个端子12a的电压与模拟信号VA31一致。
运算放大器42的非反相输入端子(+端子)接收恒压源11的输出电压VRB，其反相输入端子(－端子)耦合至阶梯电阻器12的另一端子12b，并且其输出端子耦合至P沟道MOS晶体管46和47的栅极。运算放大器42以如下方式控制P沟道MOS晶体管46和47的每一个的栅极电压，以使得阶梯电阻器12的另一端子12b的电压与恒定电压VRB一致。
晶体管44和47的每一个的尺寸要大于晶体管43和46的每一个的尺寸。晶体管44和47的每一个的尺寸A与晶体管43和46的每一个的尺寸B之间的比例设置为大于1的规定值K＝A/B。晶体管43和44的栅极相互耦合，并且晶体管46和47的栅极相互耦合。因此，等效于流过晶体管43和46的电流的K倍的电流流过晶体管44和47。此外，晶体管44的源极电压变成VRT，而晶体管47的源极电压变成VRB。
阶梯电阻器45包括串联耦合在端子45a与45b之间的十六个电阻性元件45c。阶梯电阻器45对在参考电压VR16(＝VRT)和VR0(＝VRB)之间的电压进行分压以生成参考电压VR15至VR1。参考电压VR15至VR1变成通过均等地分压在参考电压VR16与VR0之间的电压而获得的电压。阶梯电阻器45的电阻值设置为阶梯电阻器12的电阻值的1/K。因此，阶梯电阻器45的输出阻抗低于阶梯电阻器12的输出阻抗。
在第七实施例中，可以减小参考电压生成电路的输出阻抗。
第八实施例
图20是示出了根据本申请第八实施例的固态成像装置的布局的框图，并且是与图1比较的图。在图20中，本固态成像装置配备有四边形半导体衬底50。像素阵列1形成在半导体衬底50的中心。其中半导体衬底50长边延伸的方向(图20中横向方向)取为X方向，而其中其短边延伸的方向(图20中纵向方向)取为Y方向。像素阵列1包括以沿X和Y方向的矩阵形式设置的多个像素电路P。每一个像素电路P输出具有对应于入射光通量的电压的模拟像素信号VA。
像素电路P的列两两分组。由从列群组中的奇数列选出的像素电路P所生成的模拟像素信号VA在附图中通过信号线SL(未示出)输出至像素阵列1的上侧。由从列群组中的偶数列选出的像素电路P所生成的模拟像素信号VA在附图中通过信号线SL(未示出)输出至像素阵列1的下侧。行扫描电路2在附图中布置在像素阵列1的左侧上。控制电路3和参考电压生成电路4布置为与行扫描电路2相邻。
行扫描电路2由控制电路3控制，以按一行循序地选择多个行，并且将所选行的控制线CL(未示出)引至激活电平。根据被引至激活电平的对应的控制线CL而激活每一个像素电路P，并且将具有对应于入射光通量的电压的模拟像素信号VA输出至对应的信号线SL(未示出)。控制电路3控制整个固态成像装置。参考电压生成电路4生成参考电压VR0至VR16。
逐次比较型A/D转换器5a在附图中布置为邻近每一个列群组的上侧。逐次比较型A/D转换器5b在附图中布置为邻近每一个列群组的下侧。每一个逐次比较型A/D转换器5a基于参考电压VR0至VR16，将从对应的列群组中的奇数列的像素电路P输出的模拟像素信号VA转换成17位数字像素信号DP。每一个逐次比较型A/D转换器5b基于参考电压VR0至VR16，将从对应的列群组中的偶数列的像素电路P输出的模拟像素信号VA转换成17位数字像素信号DP。
此外，水平传送电路6a在附图中布置为邻近A/D转换器5a的上侧。水平传送电路6b在附图中布置为邻近A/D转换器5b的下侧。水平传送电路6a暂时保持来自逐次比较型A/D转换器5a的、被供应至水平传送电路6a的多个数字像素信号DP，并且此后逐个循序地将所保持的数字像素信号DP供应至对应的信号处理电路7。此外，水平传送电路6b暂时保持从逐次比较型A/D转换器5b向其供应的多个数字像素信号DP，并且此后将所保持的数字像素信号DP逐个循序地供应至信号处理电路7。
信号处理电路7将从水平传送电路6a和6b给出的17位数字像素信号DP的每一个转换为14位数字像素信号DO，并且将其输出至外界。
在第八实施例中，除了能获得与第一实施例相同的有益效果之外，还能够容易地处理像素阵列1面积的增大、像素电路P的小型化、以及读取速度的改进。
尽管已经基于实施例详细描述了本发明人做出的本发明，但是本发明不限于如上所述的实施例。无需多言的是可以在不脱离其本质的范围内对其做出各种改变。

Claims (13)

1.一种固态成像装置，包括：
像素电路，所述像素电路中的每个像素电路输出具有与入射光通量对应的电压的模拟像素信号；
参考电压生成电路，其生成第一至第N个参考电压；以及
逐次比较型A/D转换器，所述逐次比较型A/D转换器中的每个逐次比较型A/D转换器基于所述第一至第N个参考电压执行对所述模拟像素信号的A/D转换；
其中所述A/D转换包括用于执行第一正常比较操作的粗略A/D转换以及用于执行第二正常比较操作和冗余比较操作的精细A/D转换，
其中所述逐次比较型A/D转换器包括：
D/A转换器，其将数字参考信号转换为模拟参考信号；
比较器，其将所述模拟像素信号与所述模拟参考信号的幅度进行比较并且由此输出比较结果；以及
逐次逼近寄存器，其基于所述比较器的所述比较结果进行操作，以使得所述模拟参考信号逼近所述模拟像素信号的方式来生成所述数字参考信号，以及
其中，所述D/A转换器包括：
多路复用器，当执行所述粗略A/D转换时，所述多路复用器选择所述第一至第N个参考电压中的的任何参考电压并且将所选择的参考电压施加至所述比较器作为所述模拟参考信号，并且当执行所述精细A/D转换时，所述多路复用器选择所述第一至第N个参考电压中的第(n-1)至第(n+2)个参考电压；以及
电容器阵列，当执行所述精细A/D转换时，所述电容器阵列基于由所述多路复用器选择的所述第(n-1)至第(n+2)个参考电压生成所述模拟参考信号。
2.根据权利要求1所述的固态成像装置，其中所述n是大于等于1并且小于等于(N-1)的整数。
3.根据权利要求1所述的固态成像装置，其中所述n是大于等于2并且小于等于(N-2)的整数。
4.根据权利要求1所述的固态成像装置，其中所述电容器阵列包括：
输出端子，所述模拟参考信号在所述输出端子处出现；
虚设电容器，具有耦合至所述输出端子的一个电极以及接收第n个参考电压的另一电极；
第一至第M个电容器，具有耦合至所述输出端子的一个电极；以及
开关电路，所述开关电路中的每个开关电路将第(n-1)至第(n+1)个参考电压中的任何参考电压施加至所述第一至第M个电容器的另一电极中的每个另一电极，以及
其中所述虚设电容器的电容值与第一电容器的电容值相等，并且所述第一至第M个电容器的电容值循序地双倍增大。
5.根据权利要求1所述的固态成像装置，
其中所述电容器阵列包括：
输出端子，所述模拟参考信号在所述输出端子处出现；
分裂电容器，具有耦合至所述输出端子的一个电极；
虚设电容器，具有耦合至所述分裂电容器的另一电极的一个电极，以及接收第n个参考电压的另一电极；
第一至第m个电容器，具有耦合至所述分裂电容器的另一电极的一个电极；
第(m+1)至第M个电容器，具有耦合至所述输出端子的一个电极；以及
开关电路，所述开关电路中的每个开关电路将第(n-1)至第(n+1)个参考电压中的任何参考电压施加至所述第一至第M个电容器的另一电极中的每个另一电极，以及
其中，所述分裂电容器和所述虚设电容器的电容值近似彼此相等，所述虚设电容器、所述第一电容器和第(m+1)个电容器的电容值彼此相等，所述第一至第m个电容器的电容值循序地双倍增大，并且所述第(m+1)至第M个电容器的电容值循序地双倍增大。
6.根据权利要求1所述的固态成像装置，包括布置在多个行和多个列中的像素电路，
其中所述逐次比较型A/D转换器中的每个逐次比较型A/D转换器对应于每一列而被提供，并且执行对由从所述行中选出的行的对应像素电路输出的所述模拟像素信号的所述A/D转换，以及
其中所述固态成像装置进一步包括信号处理电路，所述信号处理电路被提供为由所述逐次比较型A/D转换器共用，并且基于所述逐次比较型A/D转换器中的每个逐次比较型A/D转换器的输出信号生成数字像素信号。
7.根据权利要求1所述的固态成像装置，包括布置在多个行和多个列中的像素电路，
其中所述逐次比较型A/D转换器中的每个逐次比较型A/D转换器对应于每一列而被提供，并且执行对由从所述行中选出的行的对应像素电路输出的所述模拟像素信号的所述A/D转换，以及
其中所述固态成像装置进一步包括信号处理电路，所述信号处理电路被对应于每一列而被提供，并且基于对应的所述逐次比较型A/D转换器的输出信号而生成数字像素信号。
8.根据权利要求1所述的固态成像装置，其中，所述参考电压生成电路包括阶梯电阻器，所述阶梯电阻器对所述第N个参考电压与所述第一参考电压之间的电压进行分压，以生成第(N-1)至第二个参考电压。
9.根据权利要求1所述的固态成像装置，
其中所述参考电压生成电路包括：
第一可变电流源，其输出与控制信号对应的值的电流，以及
阶梯电阻器，具有接收所述第一可变电流源的输出电流的一个端子以及接收所述第一参考电压的另一端子，并且输出各自具有与所述第一可变电流源的输出电流对应的电平的第二至第N个参考电压。
10.根据权利要求9所述的固态成像装置，其中所述参考电压生成电路进一步包括第二可变电流源，所述第二可变电流源耦合在所述阶梯电阻器的所述另一端子与标准电压线之间，并且允许与所述控制信号对应的值的电流流出。
11.根据权利要求1所述的固态成像装置，
其中所述参考电压生成电路包括：
串联耦合在电源电压线与标准电压线之间的第一晶体管、第一阶梯电阻器以及第二晶体管；
第一运算放大器，其以使得在所述第一晶体管与所述第一阶梯电阻器之间的第一节点的电压与控制信号的电压一致的方式来控制所述第一晶体管的栅极电压；
第二运算放大器，其以使得在所述第一阶梯电阻器与所述第二晶体管之间的第二节点的电压与所述第一参考电压一致的方式来控制所述第二晶体管的栅极电压；以及
串联耦合在所述电源电压线与所述标准电压线之间的第三晶体管、第二阶梯电阻器以及第四晶体管，
其中所述第一晶体管和所述第三晶体管的栅极相互耦合，
其中所述第二晶体管和所述第四晶体管的栅极相互耦合，
其中所述第二阶梯电阻器的电阻值小于所述第一阶梯电阻器的电阻值，以及
其中，所述第二阶梯电阻器输出所述第一至第N个参考电压。
12.一种半导体器件，包括：
参考电压生成电路，其生成第一至第N个参考电压；以及
逐次比较型A/D转换器，所述逐次比较型A/D转换器中的每个逐次比较型A/D转换器基于所述第一至第N个参考电压执行对模拟输入信号的A/D转换，
其中在第一参考电压和第N个参考电压之间的(N－1)个子范围区域中的每个子范围区域被划分为α个分段区域，
其中，所述A/D转换包括用于确定所述模拟输入信号的电压是否是被包括在所述第一至第N个参考电压的第n和第(n+1)个参考电压之间的子范围区域中的电压的高阶位A/D转换，以及用于基于所述高阶位A/D转换的结果确定所述模拟输入信号的电压被包括在3×α个分段区域内哪个分段区域中的低阶位A/D转换，所述3×α个分段区域被包括在位于包括第n个参考电压和第(n+1)个参考电压的、在第(n-1)个参考电压与第(n+2)个参考电压之间的三个子范围区域，
其中，所述逐次比较型A/D转换器中的每个逐次比较型A/D转换器包括：
D/A转换器，其将数字参考信号转换成模拟参考信号；
比较器，其将所述模拟输入信号的幅度与所述模拟参考信号的幅度相互进行比较，并且输出表示比较结果的信号；以及
逐次逼近寄存器，其基于所述比较器的所述比较结果可操作，以使得所述模拟参考信号逼近所述模拟输入信号的方式来生成所述数字参考信号；
其中，所述D/A转换器包括：
多路复用器，当执行所述高阶位A/D转换时，所述多路复用器基于所述数字参考信号选择所述第一至第N个参考电压中的任何参考电压，以及当执行所述低阶位A/D转换时，所述多路复用器基于所述高阶位A/D转换的结果选择所述第一至第N个参考电压的第(n-1)至第(n+2)个参考电压；以及
电容器阵列，当执行所述高阶位A/D转换时，所述电容器阵列将由所述多路复用器选择的所述参考电压中的每个参考电压传送至所述比较器作为所述模拟参考信号，以及当执行所述低阶位A/D转换时，所述电容器阵列接收由所述多路复用器选择的第(n-1)至第(n+2)个参考电压，并且基于所述数字参考信号，生成所述模拟参考信号以用于在第(n-1)至第(n+2)个参考电压之间指定3×α个分段区域中的任何分段区域。
13.根据权利要求12所述的半导体器件，
其中所述电容器阵列包括：
输出端子，所述模拟参考信号在所述输出端子处出现；
虚设电容器，具有耦合至所述输出端子的一个电极以及接收第n个参考电压的另一电极；
第一至第M个电容器，具有耦合至所述输出端子的一个电极；
第一至第M个开关电路，其对应于所述第一至第M个电容器而被提供，并且所述第一至第M个开关电路中的每个开关电路耦合在所述第一至第M个电容器的另一电极中的每个另一电极与所述第(n-1)至第(n+2)个参考电压中的任何参考电压之间；以及
其中所述第一至第M个开关电路包括第一类开关电路以及第二类开关电路，所述第一类开关电路选择第n个参考电压和第(n+1)个参考电压中的任何一个并且将其施加至对应的所述电容器的另一电极，所述第二类开关电路选择所述第(n-1)至第(n+2)个参考电压中的任何一个并且将其施加至对应的所述电容器的另一电极。
CN201410255604.0A 2013-06-11 2014-06-10 固态成像装置和半导体器件 Active CN104243866B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2013122933A JP6037947B2 (ja) 2013-06-11 2013-06-11 固体撮像装置および半導体装置
JP2013-122933 2013-06-11

Publications (2)

Publication Number Publication Date
CN104243866A true CN104243866A (zh) 2014-12-24
CN104243866B CN104243866B (zh) 2018-11-16

Family

ID=52005190

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201410255604.0A Active CN104243866B (zh) 2013-06-11 2014-06-10 固态成像装置和半导体器件

Country Status (3)

Country Link
US (2) US9041580B2 (zh)
JP (1) JP6037947B2 (zh)
CN (1) CN104243866B (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109842415A (zh) * 2017-11-29 2019-06-04 爱思开海力士有限公司 逐次逼近寄存器模数转换器和sar adc系统
CN111279616A (zh) * 2017-11-10 2020-06-12 索尼半导体解决方案公司 固态摄像装置
WO2023124119A1 (zh) * 2021-12-27 2023-07-06 圣邦微电子（北京）股份有限公司 检测电路及包含该检测电路的电源管理系统

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6037947B2 (ja) * 2013-06-11 2016-12-07 ルネサスエレクトロニクス株式会社 固体撮像装置および半導体装置
US9402041B2 (en) * 2013-07-11 2016-07-26 Canon Kabushiki Kaisha Solid-state image sensor and imaging apparatus using same
WO2015038569A2 (en) * 2013-09-10 2015-03-19 Rambus Inc. Oversampled image sensor with conditional pixel readout
JP6258741B2 (ja) * 2014-03-26 2018-01-10 株式会社Ｓｃｒｅｅｎホールディングス 基板処理装置
US9947572B2 (en) 2014-03-26 2018-04-17 SCREEN Holdings Co., Ltd. Substrate processing apparatus
US10084983B2 (en) * 2014-04-29 2018-09-25 Fermi Research Alliance, Llc Wafer-scale pixelated detector system
JP6333051B2 (ja) * 2014-05-08 2018-05-30 オリンパス株式会社 逐次比較型ａ／ｄ変換回路
JP6478488B2 (ja) * 2014-06-18 2019-03-06 キヤノン株式会社 Ａｄ変換装置及び固体撮像装置
US9491390B2 (en) * 2014-11-26 2016-11-08 Omnivision Technologies, Inc. Method and system for implementing correlated multi-sampling with improved analog-to-digital converter linearity
JP2017212564A (ja) * 2016-05-25 2017-11-30 ソニー株式会社 撮像装置、および制御方法
JP2018088648A (ja) * 2016-11-29 2018-06-07 ルネサスエレクトロニクス株式会社 固体撮像装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6933972B2 (en) * 2000-02-10 2005-08-23 Fuji Photo Film Co., Ltd. MOS type image pickup device having pixel interleaved array layout and one analog to digital conversion unit provided per each pair of adjacent photoelectric conversion columns
CN101867374A (zh) * 2009-04-17 2010-10-20 索尼公司 模拟数字转换器、固体摄像器件及照相机系统
CN102845055A (zh) * 2010-04-30 2012-12-26 索尼公司 列a/d转换器、列a/d转换方法、固态成像元件和相机系统

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5218362A (en) * 1992-07-02 1993-06-08 National Semiconductor Corporation Multistep analog-to-digital converter with embedded correction data memory for trimming resistor ladders
US5287108A (en) * 1992-07-02 1994-02-15 National Semiconductor Corporation Multistep analog-to-digital converter with successive approximation register circuit for least significant bit resolution
JP4924137B2 (ja) * 2007-03-27 2012-04-25 セイコーエプソン株式会社 冗長ビット付きデジタル−アナログ変換器及びこれを用いたアナログ−デジタル変換器及びこれを用いたイメージセンサ
JP5332041B2 (ja) * 2009-03-13 2013-11-06 ルネサスエレクトロニクス株式会社 固体撮像装置
JP2011035701A (ja) * 2009-08-03 2011-02-17 Curious Corp イメージセンサ用ａ／ｄ変換装置
JP5554675B2 (ja) * 2010-09-29 2014-07-23 富士通株式会社 逐次比較ａ／ｄ変換器
US8816892B2 (en) * 2012-09-19 2014-08-26 Forza Silicon Corporation Segmented column-parallel analog-to-digital converter
JP6037947B2 (ja) * 2013-06-11 2016-12-07 ルネサスエレクトロニクス株式会社 固体撮像装置および半導体装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6933972B2 (en) * 2000-02-10 2005-08-23 Fuji Photo Film Co., Ltd. MOS type image pickup device having pixel interleaved array layout and one analog to digital conversion unit provided per each pair of adjacent photoelectric conversion columns
CN101867374A (zh) * 2009-04-17 2010-10-20 索尼公司 模拟数字转换器、固体摄像器件及照相机系统
CN102845055A (zh) * 2010-04-30 2012-12-26 索尼公司 列a/d转换器、列a/d转换方法、固态成像元件和相机系统

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111279616A (zh) * 2017-11-10 2020-06-12 索尼半导体解决方案公司 固态摄像装置
CN111279616B (zh) * 2017-11-10 2024-03-19 索尼半导体解决方案公司 固态摄像装置
CN109842415A (zh) * 2017-11-29 2019-06-04 爱思开海力士有限公司 逐次逼近寄存器模数转换器和sar adc系统
CN109842415B (zh) * 2017-11-29 2023-01-03 爱思开海力士有限公司 逐次逼近寄存器模数转换器和sar adc系统
WO2023124119A1 (zh) * 2021-12-27 2023-07-06 圣邦微电子（北京）股份有限公司 检测电路及包含该检测电路的电源管理系统

Also Published As

Publication number Publication date
US9590652B2 (en) 2017-03-07
JP2014241492A (ja) 2014-12-25
US20150236712A1 (en) 2015-08-20
CN104243866B (zh) 2018-11-16
US20140362273A1 (en) 2014-12-11
JP6037947B2 (ja) 2016-12-07
US9041580B2 (en) 2015-05-26

Similar Documents

Publication Publication Date Title
CN104243866A (zh) 固态成像装置和半导体器件
US9667899B2 (en) Analog-digital converting device and method having a successive approximation register analog-digital converting circuit and a single-slop analog-digital converting circuit, and image sensor including the same
EP2809008B1 (en) Analog-digital converter and solid-state image capture device
US10075662B2 (en) Solid-state image pickup device with plurality of converters
CN108574487B (zh) 逐次逼近寄存器模数转换器
JP5332041B2 (ja) 固体撮像装置
US8537045B2 (en) Pre-charged capacitive digital-to-analog converter
WO2013129646A1 (ja) Ａ／ｄ変換回路、及び固体撮像装置
JP2014007527A (ja) 固体撮像装置
US20130113638A1 (en) Method and apparatus for evaluating weighting of elements of dac and sar adc using the same
US10164651B2 (en) A/D converter, A/D conversion method, and semiconductor integrated circuit
JP6124016B2 (ja) Ａｄ変換装置及びａｄ変換方法
JP2018088648A (ja) 固体撮像装置
US10715757B2 (en) A/D converter
CN114584149A (zh) 模数转换器
US9007252B1 (en) Analog to digital conversion method and related analog to digital converter
JP6703252B2 (ja) Ａ／ｄ変換器
CN112242845A (zh) 用于基准稳定的系统和方法
JP2016021749A (ja) 撮像素子
JP5885217B2 (ja) 固体撮像装置
JP6911893B2 (ja) 撮像素子及び撮像装置
JP7243765B2 (ja) 撮像素子及び撮像装置
JP6579178B2 (ja) 撮像素子及び撮像装置
US8525721B2 (en) Low power cycle data converter
JP5986119B2 (ja) アナログデジタル変換器

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
CB02 Change of applicant information

Address after: Tokyo, Japan, Japan

Applicant after: Renesas Electronics Corporation

Address before: Kanagawa County

Applicant before: Renesas Electronics Corporation

COR Change of bibliographic data
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant