CN101304253A - 数据处理方法及装置、图像拾取装置和电子装置 - Google Patents
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Abstract
在此公开的是一种数据处理方法，其中将模拟处理对象信号与参考信号比较，并用于将所述处理对象信号转换成数字数据，并且实行计数处理，然后保留在完成计数处理的时间点处的计数值，以获取所述处理对象信号的N位数字数据，该方法包括步骤：使用其频率彼此相差了对应于位的权重的量的第一和第二计数时钟彼此独立地实行计数操作；并且补偿使用所述第二计数时钟而计数的高阶N－M位的数据相对于在计数操作使能时期内使用第一计数时钟而计数的计数值的过量或不足。
Description
技术领域
本发明涉及实行AD(模拟-数字)转换的数据处理方法和数据处理装置、以及作为利用这种AD转换的机制所用于的物理量分布检测的半导体装置的固态图像拾取装置、图像拾取装置和电子装置。更具体地，本发明涉及适合于诸如固态图像显示装置的用于物理量分布检测的半导体装置和其他电子装置所使用的数字信号处理技术，其中阵列了具有对诸如光或辐射的、从外界输入的电磁波的敏感度的多个单元组件，并且可以通过由地址控制的任意选择来读出由单元组件转换成电信号的物理量分布作为电信号。更具体地，本发明涉及用于当处置(handle)处理对象信号时获取数字信号的技术。
背景技术
近年来，注重到可以克服作为固态图像拾取装置的CCD(电荷耦合器件)图像传感器具有的各种问题的MOS(金属氧化物半导体)型或CMOS(互补金属氧化物半导体)型的图像传感器。
例如，CMOS图像传感器包括从用于每个像素的浮动扩散放大器(floatingdiffusion amplifier)等形成的放大电路。在读出像素信号之后，作为地址控制的例子，通常使用称为列并行输出型方法或列型方法的方法。在所述方法中，选择像素阵列部分中的某行像素，并同时访问该行的像素，以便从像素阵列部分同时并且并行地读出关于以行为单位的该行的所有像素的像素信号。
此外，固态图像拾取装置有时使用其中在由模拟-数字转换装置(AD转换装置；模拟数字转换器)将从像素阵列部分读出的模拟像素信号转换成数字数据后将其输出的方法。
这类似地应用于列并行输出型的图像传感器，并且已经提出了各种信号输出电路。作为最先进的形式之一，已经提出了为每列提供AD转换器使得将图像信号提取到外部作为数字信号的方法。
同时，从电路规模、处理速度(速度的提高)、分辨率等的角度，已经提出了各种AD转换方法。作为例子，称作斜积分(slope integration)型或斜坡信号比较(ramp signal comparison)型(下文中称作参考信号比较型)的AD转换方法是可用的，其中将模拟单元信号与斜坡形参考信号、即值逐渐变化的斜波比较，用于将模拟单元信号转换成数字数据，并且与比较处理并行地实行计数处理。然后，基于在比较处理结束的时间点处的计数值获取单元信号的数字数据。通过将参考信号比较型AD转换方法与上述列并行输出型方法结合，可以在低频带中列并行地对像素的模拟输出进行AD转换。因此，认为该组合适合于达到高画面质量和高速度两者的图像传感器。
在此，像素信号，特别是复位状态中的像素的像素信号电平与在读出信号电荷时的像素信号电平之间的差变成真实的信号分量。而且，在将参考信号比较型AD转换方法与列并行输出型方法结合使得对一行的所有像素同时将像素信号转换成数字数据的情况下，采用了将差分处理纳入考虑而配置的机制。例如，有时采用如下机制：该机制实行在上计数模式和下计数模式之间的计数模式的转变、并依据在像素复位时、像素信号电平的AD转换时或在当读出信号电荷时的像素信号电平的AD转换时而转变计数模式，使得自动获取真实信号分量的AD转换结果，作为最终的AD转换输出值。简言之，根据上述机制，与AD转换同时地实行差分处理功能。
作为降低计数器电路或AD转换器的功率消耗的方法，例如，已知并且在日本专利No.3,338,294(下文称作专利文件1)或日本专利No.3,141,832(下文称作专利文件2)中公开了提供计数器操作的停止时期、即挂起时期的方法。已知并且在日本专利No.3,507,800(下文称作专利文件3)中公开了减少时钟数或降低时钟频率的另一方法。
例如，专利文件1公开了降低计数器电路的功率消耗的方法。更具体地，专利文件1提出了这样的机制：当某一计数器正在操作时，停止另一计数器的计数操作，并且减少触发器(flip-flop)的反转操作的次数以降低功率消耗。
同时，专利文件2公开了降低AD转换装置的功率消耗的方法。具体地，当使用公共计数器电路时，单独对高阶位和低阶位实行AD转换。作为用于其的方法，将不同增益的参考信号相互比较。
另一方面，专利文件3公开了降低AD转换电路的时钟频率的方法。具体地，使用阶梯状的参考信号单独对高阶位和低阶位实行转换操作。可以通过降低时钟频率实现功率消耗的减少。
发明内容
然而，如果使用专利文件1中公开的机制，则需要“输出计数结束信号”。然而，公开了使用比较电路、分频器、控制电路、计数使能电路、原始振荡时钟电路和计数结束判断电路、作为计数器电路的配置，并使用包括原始振荡时钟和通过分频原始振荡时钟而获得的另一时钟的两个信号。因此，对基础计数器电路做出了各种修改。结果，认为计数器电路需要很大规模。
同时，使用专利文件2公开的机制，当对高阶位和低阶位单独实行AD转换时，使用一个计数器，并且由于计数器电路正常操作，因此认为功率消耗降低效果很低。此外，由于用不同的参考信号计数高阶位和低阶位，因此需要某个校正部件。因此，电路变得很复杂，并且估计很难提高计数的准确性。
此外，专利文件3中公开的机制是参考信号比较型的AD转换电路，并且使用不同的参考信号电势对高阶位(N-M位)和低阶位(M位)实行AD转换。由于晶体管一般具有来自制造的电阻和电容方面的偏差，因此偏差也出现在由不同电压发生器所生成的参考信号电压中。因此，通过AD转换用不同参考信号而获得的高阶位之中的一位和低阶位之中的一位不能准确变成2^M倍，并且不确保AD转换值的线性。因此，需要用于调整高阶位和低阶位的增益的除法器或积分器(integrator)。认为为了调整低阶位和高阶位的位准确性，需要某个校正部件，并且估计电路配置和驱动很复杂。
因此，需要提供一种数据处理方法、数据处理装置、固态图像拾取装置、图像拾取装置和电子装置，其中，在采用参考信号比较型AD转换方法的情况下，可以从对其减少数量的修改形成一般的基础配置。
而且需要提供其中，有效实现功率消耗的降低的数据处理方法、数据处理装置、固态图像拾取装置、和图像拾取装置和电子装置。
根据本发明的实施例，一种数据处理装置包括：参考信号产生部分，被配置用于产生模拟信号的预定电平和具有逐渐变化的值并用于将模拟信号的预定电平转换成数字数据的参考信号；比较部分，被配置用于比较像素信号与由参考信号产生部分所产生的参考信号；以及计数器部分，被配置用于在计数操作使能时期内实行计数操作，并保留在完成所述计数处理的时间点处的计数值，以获得预定电平的数字数据。换句话说，作为模拟信号的AD转换的机制，采用了称作参考信号转换型AD转换方法的AD转换方法。
在此，计数N位数据的计数器部分包括用作为相对高的时钟的第一计数时钟或高速时钟操作的用于低阶M位的低阶位计数器部分和用通过由2^M分频所述第一计数时钟而获得的并具有相对第一计数时钟较低的速度的第二计数时钟或低速时钟操作的用于高阶N-M位的高阶位计数器部分。该计数器部分使用其频率彼此相差对应于位的权重的量的两个不同时钟来实行计数操作。换句话说，计数器部分使用彼此独立并具有等于1/2^M倍的频率的差的时钟来实行低阶M位和高阶N-M位的计数。
此外，使用由低阶位计数器部分使用高速时钟而计数的低阶M位的数据来补偿由高阶位计数器部分使用低速时钟而计数的高阶N-M位的数据相对于在计数操作使能时期内使用高速时钟而计数的计数值的过量或不足。具体地，其中由低阶位计数器部分使用高速时钟来计数低阶位操作时期：在该低阶位操作时期内，使用高速时钟而计数的计数值H与高速时钟的一个周期Th的乘积的时间段(＝H*Th)变得相对于计数操作使能时期不足或过量。
然后，用由低阶位计数器部分使用高速时钟而计数的计数值L来校正由高阶位计数器部分使用低速时钟而计数的计数值H。如果检测到不足，则实行将计数值L添加到计数值H的校正，而如果检测到过量，则实行从计数值H减去计数值L的校正。
由于可以从两个计数器部分输出二进制数据，因此为了补偿过量或者不足，实际上需要考虑位的加权而将低阶位计数器部分的计数值(二进制值)与高阶位计数器部分的计数值(二进制值)彼此连接。
换句话说，基于计数操作使能时期来确定低阶位计数器部分和高阶位计数器部分的计数操作时期，以便当考虑N位数字数据的位的加权而将高阶位计数器部分的计数值(二进制值)与低阶位计数器部分的计数值(二进制值)彼此连接时，使用通过高速时钟而计数的低阶M位的数据来补偿使用低速时钟而计数的高阶N-M位的数据相对于在计数操作使能时期内使用高速时钟而计数的计数值的过量或不足。
该数据处理装置与专利文件2公开的机制的不同之处在于，计数器部分包括或被分成获取低阶M位数据的低阶位计数器部分和获取高阶N-M位数据的高阶位计数器部分。由于此不同，可以彼此独立地控制各计数器，并且可以实现利用这一点的新控制。例如，在计数操作使能时期内判断并控制用于高阶和低阶位的操作时期，并且优选地，选择性地操作低阶M位和高阶N-M位的计数器部分。
由于两个计数器部分之一选择地操作，因此可以降低功率消耗达这样的量：通过该量，计数器部分的另一个停止。具体地，由于消耗功率最多的计数器部分的那部分是低阶位的计数操作，因此如果在高阶位计数操作时停止低阶位的计数操作，则达到很高的功率消耗降低效果。
固态图像拾取装置、图像拾取装置和电子装置是应用上述数据处理方法的装置，并且包括与该数据处理装置类似的配置。固态图像拾取装置可以是形成为一个芯片的装置的形式，或者可以是图像拾取部分和信号处理部分或者光学系统被集合封装并且具有图像拾取功能的模块的形式。本发明可以应用于图像拾取装置以及固态图像拾取装置。在该实例中，通过图像拾取装置达到与通过固态图像拾取装置所达到的类似的效果。在此，图像拾取装置可以是例如摄像机或者具有图像拾取功能的便携装置。此外，“图像拾取”广义上包括指纹检测等，以及包括在摄像机的普通图像拾取时的图像的获取。
使用该数据处理方法、数据处理装置、固态图像拾取装置、图像拾取装置和电子装置，可以实现使用彼此独立并具有1/2^M倍的频率差的时钟来计数低阶M位和高阶N-M位的新方法。
尽管需要使得低阶和高阶位计数器部分使用相互独立的时钟而实行低阶和高阶位的计数的控制信号，但是这种修改的程度低于专利文件1所公开的机制的修改程度。
通过使用其中利用彼此独立的时钟而计数低阶位和高阶位的方法，可以彼此独立地控制各计数器部分，并且可以例如通过停止计数器部分之一的计数操作而继续另一计数器部分的计数操作来降低功率消耗。
此外，由于使用利用高速时钟而计数的低阶位数据来补偿使用低速时钟而计数的高阶位相对于在计数操作使能时期内使用高速时钟而计数的计数值的过量或不足，因此不是通过由高阶位计数器部分使用的低速时钟而是由低阶位计数器部分使用的高速时钟来定义AD转换的位准确性。使用该数据处理方法、数据处理装置、固态图像拾取装置、图像拾取装置和电子装置，可以维持与不应用本发明的实施例通过使用高速时钟控制所有位而实现的相同的准确性。
可以通过考虑位的加权将高阶位计数器部分的计数值(二进制值)和低阶位计数器部分的计数值(二进制值)连接来实行使用低阶位数据对过量或不足的补偿。与专利文件2和专利文件3的机制不同，不需要特别的补偿部件。
附图说明
图1A是示出现有异步N位计数器的电路配置例子的方框图；
图1B是图示图1A的N位计数器的操作的时序图；
图2A是示出应用本发明的计数器电路的基础配置的方框图；
图2B是图示图2A的计数器电路的操作的时序图；
图2C是图示图2A的电路中的进位的操作的时序图；
图3A是根据包括异步计数器的本发明的第一工作例子的计数器电路的方框图；
图3B是示出图3A的计数器电路的高阶和低阶位操作时期判断电路的电路图；
图3C和3D是图示图3A的计数器电路的不同计数操作的时序图；
图3E是根据包括异步计数器的本发明的第一工作例子的另一计数器电路的方框图；
图3F是图示图3E的计数器电路的计数操作的时序图；
图3G是根据包括日本专利公开No.2005-311933中公开的机制的本发明的第一工作例子的另一计数器电路的方框图；
图3H是示出图3A所示的选择电路的电路配置例子的电路图；
图4A是根据包括异步计数器的本发明的第二工作例子的计数器电路的方框图；
图4B是示出图4A的计数器电路中使用的高阶和低阶位操作时期判断电路的例子的方框图；
图4C是图示图4A的计数器电路的计数操作的时序图；
图5A是根据包括异步计数器的本发明的第三工作例子的计数器电路的方框图；
图5B是图示图5A的计数器电路的计数操作的时序图；
图6是通用CMOS传感器的功能块图；
图7是示出图6所示的CMOS图像传感器的一般配置的方框图；
图8是示出图7所示的CMOS图像传感器的读出部分的一般配置的示意图；以及
图9是示出应用本发明的计数器电路的方框图，其中该计数器电路与参考波比较型AD转换器连接。
具体实施方式
<大体概况>
图6是通用CMOS传感器的功能块图。参考图6，入射光经过镜头，并由CMOS传感器部分转换成模拟电荷信号。电荷信号被转换成电压或电流，并且然后由CMOS传感器部分进行A/D转换，其后最终将其作为数字数据从CMOS传感器部分输出。数字数据经历了DSP(数字信号处理器)的各种数字数据处理，并被部分地存储在诸如EEPROM(电可擦除可编程ROM，其是可由程序控制电擦除的ROM，并且是非易失性存储器)等的存储器部分中。
图7是图6所示的CMOS传感器部分的示意图。参考图7，CMOS传感器部分包括X方向扫描部分、Y方向扫描部分、像素阵列部分和读出电路部分。每个像素部分包括光电转换部分(光电二极管)和电荷检测部分。像素以由X-Y地址定义的矩阵的形式呈现。通过置于每个像素中的输出晶体管来输出由移位寄存器根据X-Y地址而定义并选择的像素信号。CMOS传感器部分的重要特性是，本例中输出像素信号的顺序不像在CCD传感器部分的情况下那样是唯一的，而是自由的。
图8示出了图7所示的CMOS传感器部分的、使用列ADC读出方法的读出电路部分的一般配置。参考图8，在所示配置中，为每列提供A/D转换器，以便通过与每列连接的A/D转换器将由移位寄存器所选择的模拟图像信号转换成数字数据。
图9示出了应用本发明的并且与参考波比较型AD转换器连接的计数器电路。参考图9，将通过像素中的光电二极管的光电转换而获得的模拟电信号Vi从像素的垂直信号线输入到比较器的一端。将来自参考信号发生器的参考信号电压Va输入到比较器的另一端。比较器将模拟电信号Vi与参考信号电压Va相互比较，并将输出信号“1”或“0”传送到计数器电路，其中输出信号“1”或“0”取决于模拟电信号Vi与参考信号电压Va中哪一个电平更高。计数器电路参考计数器输出对在控制电路的操作使能时期内从时钟发生器接收的时钟信号进行计数，并输出其计数值作为A/D转换数字信号。在图9中，由虚线围绕应用本发明的计数器电路。
在本实施例中，将图2所示的计数操作时期信号Tad和复位信号从控制电路发送到计数器电路，以控制计数器电路的A/D转换。同时，比较器输出对应于计数使能信号EN。
(在图像传感器的情况下)通常由诸如分频器或锁相环(PLL)的外部时钟发生器产生接收器时钟CK1和CK2。在电路规模很小的情况下，可以将分频器提供在计数器控制电路中，并且分频器从时钟CK1产生计数器时钟CK2，或者从计数器时钟CK2产生计数器时钟CK1。
图1A示出了现有异步N位计数器的电路的例子。参考图1A，所示的计数器电路一般包括比较器、时钟脉冲(下文仅称为时钟)、计数器操作时期信号、AND电路和多个触发器电路。在异步计数器中，必需数量的触发器串联(in cascade)连接，并且当触发器的计数值变为2N时复位所有触发器。通常，在电路图中，与数值的数字表示相反，将串联连接中的左端触发器表示为最低数字。
例如，在图1A中，所示的计数器电路是使用D型触发器形成的现有异步N位上计数器电路的形式。在计数使能信号EN和计数操作时期信号Tad两者都具有高电平的时间段内，对计数器时钟CK进行计数。复位信号用于对包括计数器的触发器复位，以便计数器从值0开始计数。
图1B图示图1A所示的计数器电路的操作。更具体地，图1B图示每个触发器的输出以何种方式变化。如由图1B可见，每级的触发器不具有脉冲驱动的挂起时期，而是在固定时期内连续驱动。此外，可见计数操作持续相当长的时间段，并且实现了功率消耗的降低。例如，计数器电路以下列方式操作。
(1)将复位信号设置到L电平以复位D型触发器。计数器输出B_0...B_(N-1)变为L电平。
(2)将计数操作时期信号Tad设置到H电平。计数操作时期信号Tad定义了计数器操作的最大时间段。
(3)将计数使能信号EN设置到H电平，并且从而，将计数器时钟从图1A所示的AND电路输入到计数器，以便计数器开始其计数操作。例如，在使用计数器电路作为参考波比较型AD转换器的情况下，使用通过比较器对参考波与信号波的比较而获得的信号作为计数使能信号EN。
(4)计数操作时期信号Tad变化L电平。从而，然后AND电路的输出呈现L电平，并且停止计数操作。
如从图1B所见，在上述现有计数器电路中，诸如位B_0的低阶位的触发器通常在计数操作时期内操作。在低阶位处操作的触发器消耗了计数器电路的大部分操作功率。
图2A示出了应用本发明的计数器电路的基础配置。参考图2A，本实施例的计数器电路包括控制部分、低阶位计数器、高阶位计数器和选择电路。
控制部分根据输入到其的信号控制低阶位计数器的操作和高阶位计数器的操作。将频率为f的高速时钟CK1、另一频率为f/2^M的低速时钟CK2、计数操作时期信号Tad和计数使能信号EN被输入到控制部分。控制部分从输入信号产生用于控制低阶位计数器和高阶位计数器的信号，即低阶位计数器操作时期信号VL和高阶位计数器操作时期信号VH，以便低阶位和高阶位计数器可以开始它们的计数操作。
低阶位计数器是用于低阶M位的计数器。通过相应的选择电路将高速时钟CK1输入到低阶位计数器，以便在使能低阶位计数器操作时期信号VL时，低阶位计数器实现其计数操作。如果低阶位计数器生成了进位(carry bit)，则将进位发送到高阶位计数器。
是否应该输出进位取决于VL信号的产生信号。如果低阶位计数器根据低阶位计数操作时期信号VL应该计数等于或高于计数值2^M的值，则要求输出进位。然而，如果低阶位计数器仅仅计数了小于2^M的值，则不需要输出进位。
在其他两种情况下进位也是必需的。这两种情况的一种是在复位计数器时将不是0而是不同于0的某个其他值被设置为触发器的初始值的情况。在该实例中，由于计数操作不从0开始，低阶位计数器计数一个周期，因此生成了进位。第二种情况是计数器被用于像图像传感器的AD转换器一样实行CDS(相关双采样)或计数值的加法的情况。由于在第二次计数时，在低阶位计数器中提供了不同于0的值，因此必定生成进位。因此，需要将进位连接到高阶位计数器。反过来说，由于存在该进位，因此本实施例的计数器电路可以实现与现有计数器相同的操作。
高阶位计数器是用于高阶位，即高阶N位的计数器。当使能高阶位计数器操作时期信号VH时，与高阶位计数器连接的选择电路将低速时钟CK2连接到计数器，以便计数器实行低速时钟CK2的计数。在未使能高阶位计数器操作时期信号VH的时间段内，高阶位计数器与低阶位计数器的进位连接，以便当生成进位时，操作高阶位计数器。
低速时钟CK2具有这样的关系：其具有频率为高速时钟CK1的频率的1/2^M的频率。利用此关系，以便使用低速时钟CK2由高阶位计数器对由计数操作时期信号Tad和计数使能信号EN定义的计数时期进行计数，而使用高速时钟CK1由低阶位计数器对不可由低速时钟CK2划分的时间段进行计数。通过此，最终可以输出高速时钟CK1的计数值作为来自低阶位和高阶位计数器的N位的计数值。
图2B图示了图2A的计数器电路的操作。参考图2B，在所示操作中，利用由2^3＝8分频高速时钟CK1而获得的低速时钟CK2，并使用低阶3位和高阶3位的计数。计数器在计数使能信号EN具有H电平并且此外计数操作时期信号Tad具有H电平的时间段内实现时钟的计数。
高阶位和低阶位操作判断电路产生低阶位计数操作时期信号VL，并且当低阶位计数操作时期信号VL具有H电平时，将高速时钟CK1输入到对应的选择电路之后的低阶位计数器，并且由对应的选择电路之后的低阶位计数器对其计数。在本例子中，低阶位计数器的值是b’111。
高阶位和低阶位操作判断电路产生高阶位计数器操作时期信号VH，并且根据高阶位计数器操作时期信号VH来选择要被输入到高阶位计数器的信号。在本例子中，当高阶位计数器操作时期信号VH具有L电平时，高阶位计数器被连接到进位。如果高阶位计数器操作时期信号VH被置于H电平，则将低速时钟CK2输入到高阶位计数器，并由高阶位计数器对其计数。在本例子中，获得b’011的计数值。
由于低速时钟CK2具有高速时钟CK1的频率的八分之一的频率，因此高速时钟CK1的最终计数值是值b’011111，这是通过将高阶位计数器的计数值乘以8而获得的b’011000与低阶位计数器的计数值b’000111之和。最终值等于高阶位计数器的值b’011与低阶位计数器的值b’111的并置(juxtaposition)。因此，可以认识到，通过本实施例的技术获得了准确的计数值。
在本实施例的计数器电路中，如也可从图2B认识到的，在最小值处实行高速时钟CK1的计数器操作。由于计数器的功率消耗几乎取决于低阶位的计数操作，因此，根据本实施例的计数器电路，可以预期从现有计数器电路显著降低功率消耗。同时，以时钟分频的准确性，可以确保计数操作的准确性。
图2C图示了当进位操作时图2A的计数器电路的操作。参考图2C，低阶位计数器仅操作一个周期，并且呈现值b’000。此外，进位(在图2C所示的操作中，是低阶第三位的输出)信号被连接到高阶位计数器，以操作高阶位计数器。图2C的操作中的高阶位计数器操作时期信号VH的时间段从低速时钟CK2的上升沿开始的原因是，意要确保进位的准确反映。要注意，由于高阶位计数器在下降沿实行其计数，因此即使高阶位计数器操作时期信号VH从低速时钟CK2的上升沿开始，也不会发生计数错误。如在上述例子的情况下，最终的值是b’011000。
(工作例子1：第一例子)
图3A到3D图示了工作例子1的第一例子。图3A图示了使用异步计数器并且使用M＝2、即1/4分频的计数器电路。使用了用D型触发器形成的异步上计数器，并且该异步上计数器在由计数器操作时期信号定义的计数器操作时期信号Tad和计数使能信号EN都呈现H电平时的时期内实行计数。
图3B示出了工作例子1中的高阶位和低阶位操作时期判断电路。参考图3B，在上述高阶位和低阶位操作时期判断电路中，使用触发器123来同步计数使能信号EN与高速时钟CK1。另一触发器124同步计数使能信号EN与低速时钟CK2的上升沿，以最终产生低阶位计数器操作时期信号VL。另一触发器125同步计数使能信号EN与低速时钟CK2的下降沿。将来自触发器125的计数使能信号EN与计数操作时期信号Tad逻辑地AND(与)，以产生高阶位计数器操作时期信号VH。
图3C图示了工作例子1的第一例子的计数操作，并且具体地图示了首先计数低阶位并然后计数高阶位的计数操作。图3D图示了工作例子1的第一例子的不同计数操作，并具体地图示了首先计数低阶位并然后类似地计数高阶位的计数操作。然而，由低阶位计数器生成了进位，并且该进位被发送到高阶位计数器。
描述本实施例的工作例子1的异步上计数器电路。图3A所示的电路10被形成为异步N位计数器，并且图3B图示了图3A所示的高阶位和低阶位操作时期判断电路的具体配置。此外，图3C和图3D图示了工作例子1的电路10的不同计数操作。
在图3A所示的电路10中，用D型触发器形成的异步上计数器被使用，并计数在计数使能信号EN变化为H电平之后直到计数操作时期信号Tad变化为L电平的时间。电路10使用彼此具有不同频率的两个时钟CK1和CK2、以及计数操作时期信号Tad，并且包括高阶位和低阶位操作时期判断电路12、AND电路13、多个触发器电路FF0、FF1、FF2、FF3，...，FFN、开关14等。对于低阶位的计数操作，使用高速时钟CK1，而对于高阶位计数操作，使用频率被分频成高速时钟CK1的1/2^M的低速时钟。
通过布置开关邻近对应于低阶位长度的触发器级，可以将触发器分成定义低阶位计数操作的触发器级和定义高阶位计数操作的触发器级。
在图3A的例子中，执行低阶位计数操作的那些触发器电路是触发器FF0和FF1。执行高阶位计数操作的那些触发器是触发器电路FF2、FF3、...、FFN。将计数使能信号EN和计数操作时期信号Tad输入到高阶位和低阶位操作时期判断电路12并由其处理。因此，从高阶位和低阶位操作时期判断电路12的输出端121输出对应于低阶位计数操作时期的低阶位计数操作时期信号VL，并且从高阶位和低阶位操作时期判断电路12的输出端122输出对应于高阶位计数操作时期的高阶位计数操作时期信号VH。
如果由高阶位和低阶位操作时期判断电路12选择低阶位计数操作，则开关14变化为SL侧，以便将高速时钟CK1和输出端121的输出输入到AND电路13。因而，从AND电路13输出高速时钟CK1和输出端121的输出的逻辑AND的结果，并将其输入到触发器电路的第一级FF0，于是开始计数操作。另一方面，在低阶位计数操作时期内，开关14与SL侧连接，并且应用由低阶位计数操作时期信号VL所定义的这种时序。因此，不应用高阶位计数必须的时序。从而，仅执行低阶位计数操作。此外，如果低阶位计数达到2^M，则将进位发送到高阶位，如图3D所示。
然后，如果由高阶位和低阶位操作时期判断电路12选择高阶位计数操作，则开关14变化为SH侧，并且被布置在开关14的前方的触发器电路FF0和FF1不实行计数操作。相反，由高阶位和低阶位操作时期判断电路12将低速时钟CK2供应至布置在开关14之后的FF电路，例如，至触发器电路FF2。因此，由布置在开关14后的触发器电路FF2，...，FFN在时刻B2，...，FFN实行计数操作。对于高阶位计数操作时期信号VH的时间段实行该位计数操作。从而，将低速时钟CK2的计数值置于触发器电路FF2，...，FFN的高阶位计数器中。
低速时钟CK2具有等于高速时钟CK1的1/2^M的频率。因此，低速时钟CK2的计数值等于高速时钟CK1的1/2^M的值，并且通过将低速时钟CK2的计数值的二进制码移位M位而获得的值变成高速时钟CK1的计数值。
由于在本工作例子中，M＝2，因此从通过将低阶位的触发器电路FF0和FF1连接到高阶位的触发器电路FF2到FFN而形成的电路而获得的二进制值是在计数使能信号EN的上升沿开始并在计数操作时期信号Tad的下降沿结束的时间段内的高速时钟CK1的计数值。
以这种方式，在本工作例子中，仅在高速时钟CK1的计数是必须的时间段内驱动相应的电路，而当不需要这种驱动时不驱动之。在由将用于低阶位计数操作的高速脉冲来驱动的触发器电路中，提供计数操作挂起时期是实现装置的功率消耗的降低的非常有效的措施。
(工作例子1：第二例子)
图3E到图3H图示了工作例子1的第二例子。图3E示出了使用依次使用D型触发器形成的异步计数器而形成的计数器电路。图3F图示了图3E的计数器电路的计数操作。图3G示出了使用日本专利公开No.2005-311933中公开的机制的异步计数器。图3H示出了开关14的电路配置的例子。
图3E示出了使用从D型触发器形成的异步计数器而形成的计数器电路。该计数器电路下计数与图3A所示的计数器电路类似地、在计数使能信号EN改变为H电平之后知道计数操作时期信号Tad改变为L电平的时间段。使用类似于图3B所示的高阶和低阶位操作时期判断电路。
图3F图示了图3E的电路的操作。由于使用了下计数器，因此在开始计数后，低阶位计数值变成b’00→b’11。而且通过进位，高阶位计数器像b’00→b’11一样变化，以便连续进行计数(successively progress counting)。
图3G示出了在本工作例子中使用日本专利公开No.2005-311933中公开的机制的配置例子。根据此配置，可以通过在图3A所示的上计数器和图3F所示的下计数器之间改变来实行CDS操作。
图3H示出了工作例子1中所使用的开关14等的电路配置的例子。所示的开关14响应于高阶位计数器操作时期信号VH唯一地在进位和低速时钟CK2的输入之间变化。
(工作例子2)
图4A到4C示出了工作例子2。图4A示出了使用异步计数器形成的计数器电路。具体地，异步下计数器被用于低阶位，并且异步上计数器被用于高阶位。图4B示出了工作例子2的计数器电路中所使用的高阶位和低阶位操作时期判断电路的例子。图4C图示了图4A的计数器电路的计数操作，其中首先计数高阶位并然后计数低阶位。
描述本工作例子2的异步计数器电路。图4A所示的计数器电路10’包括用于低阶位的异步下计数器和用于高价位的异步上计数器。图4B的电路12’是工作例子2的计数器电路10’中使用的高阶位和低阶位操作时期判断电路的例子，并且包括反相器、触发器电路和AND电路。在图4B所示的例子中，首先实行高阶位的计数操作，然后在计数使能信号EN变化为H电平后，生成用于实行低阶位计数操作的信号。
图4C图示了工作例子2的计数器电路10’的计数操作。在本例子的计数器电路中，确定在计数操作时期信号Tad具有H电平并且计数使能信号EN具有L电平的时间段内的计数值。在上述例子中，当将b’10被首先计数作为高阶位计数时，计数使能信号EN变化为H电平，并且因此，完成高阶位计数(计数2)。其后，低阶位计数器操作。低阶位计数器首先具有设置在其中的b’11，并且当其实行下计数时，获得作为该值的反码的计数1的值。最后，虽然计数了九个时钟，但是由于从0开始计数，因此获得b’1000＝8。
在工作例子2中，不使用进位。这是因为，由于在本例子中首先计数高阶位，因此低阶位可以仅假设b’00-b’11的值，并且不生成进位。
(工作例子3)
图5A和5B图示了工作例子3。具体地，图5A示出了使用依次使用JK触发器形成的同步计数器而形成的计数器电路10”。图5B图示了图5A所示的计数器电路10”的计数操作。
描述本工作例子3的同步计数器电路10”。首先参考图5A，使用同步计数器形成所示的计数器电路10”，并且计数器电路10”响应于来自于由计数操作时期信号确定的时期内的计数开始信号而开始计数。将高速时钟CK1并行地供应至高阶位和低阶位操作时期判断电路以及低阶位B0和B1的触发器电路，而将低速时钟CK2并行地供应至高阶位和低阶位操作时期判断电路以及高阶位B2，...的触发器电路。高阶位和低阶位操作时期判断电路可以是与图3B的电路相同的电路。将复位信号并行地供应至高阶位和低阶位操作时期判断电路以及低阶位触发器电路和高阶位触发器电路。图5B图示了图5A的计数器电路10”的计数操作。
如上所述，根据本发明的实施例，可以预期以下优点。
1)计数器电路的功率消耗的降低。
在现有计数器电路中，主要由低阶位的计数操作消耗功率，
使用本发明的实施例提出的计数方法，由于可以降低低阶位的计数操作时间，因此可以降低计数器电路的总功率消耗。在M位计数器中低阶位计数器使用N位并且高阶位计数器使用M-N位的情况下，用现有计数器，最低位的计数被执行2^M次。然而，在本实施例中，可以将计数次数降低至2^M次。因此，可以将低阶位的计数数降低到现有计数器的2^(N-M)倍。在10位计数器中低阶位数是6的情况下，低阶位计数器的操作次数被降低到1/16。
2)高速时钟线中包含的电容减小。
在同步计数器电路中，由于将时钟并行供应至触发器电路，因此时钟线的电容增加，并且可能不能避免在时钟操作上的功率消耗的增加。然而，使用本实施例的计数器电路，由于仅向低阶位供应高速时钟，因此不会带来电容的增加，并且可以实现在驱动上的供电的降低。
3)电路配置简单。
如从关于本发明的实施例所描述的配置例子可认识到的，一般电路配置相对简单。在CMOS图像传感器的情况下，很容易在同一芯片上形成与其他功能电路一起作为整体的CMOS图像传感器。
尽管参考其实施例描述了本发明，但是本发明的技术范围不限于实施例的在前描述。不脱离本发明的主旨和范围可以对上述实施例做出各种修改和变更，而且这种修改和变更后的形式也被包括在本发明的技术范围中。
此外，上述本发明的实施例不限制由权利要求所定义的本发明，并且关于实施例所描述的各种特性的所有组合都不是必须对于由本发明提供的措施至关重要的。所述实施例包括在各种级别的各种发明，并且可以以在此公开的多个特征的适当组合而选取各种发明。即使从实施例的所有特征中删除某些特征，只要实现了优点，就可以选取被删除了特征的配置作为发明。
例如，虽然在以上描述的实施例中，描述了采用上计数作为基本计数模式的情况下的电路配置和操作的时序图，但是在采用下计数作为基本计数模式的情况下也可以应用类似的机制。如果采用如上述的这种用于下计数模式的机制，则计数器电路也可以应用于在下计数模式中获得像素信号电压Vx的复位电平Srst的AD转换的结果的情况，或者也可以应用于在下计数模式中获得像素信号电压Vx的复位电平Srst或下信号电平Ssig的AD转换的结果的情况。由于通过本领域技术人员可以很容易地建立用于修改计数器电路以便应用于下计数模式中的机制的技术，因此在此省略了电路配置的描述和所述配置的计数器电路的操作的时序图。
<应用于电子装置>
在前述中，作为上文所述例子中的列AD电路的AD转换电路或AD转换装置应用于固态图像拾取装置作为数据处理装置，其中列AD电路包括：比较部分，被配置用于比较对应于处理对象信号的电信号与用于AD转换的参考信号；以及计数器部分，被配置用于与比较部分的比较处理并行地实行下计数模式或上计数模式中的计数处理，并保留在计数处理达到结束时的时间点处的计数值。然而，AD转换电路或数据处理装置的机制不仅可以应用于固态图像显示装置，而且可以应用于需要用于基于物理性质获取模拟信号电平的数字数据的数据处理，即AD转换的机制的任意电子设备。
此外，可以通过AD转换电路或AD转换装置作为以例如IC(集成电路)或AD转换模块的形式的单一装置，也可以以将其并入固态图像拾取装置或其他电子装置中的形式来提供。
在该实例中，尽管可以提供AD转换电路作为包括比较部分和计数器部分的AD转换装置，但是也可以以这样的形式来提供：将其并入作为IC、各个芯片等的组合的模块中，并且在相同的半导体衬底上布置了被配置用于产生并向比较部分提供用于AD转换的参考信号的参考信号产生部分，和用于依据比较部分对于参考分量和信号分量的哪一个实行比较处理而改变计数器部分的计数处理的模式的控制部分、或用于控制位操作时期TL和TH的控制部分。
通过并入如上述这样的各种部分，可以共同处置控制比较部分和计数器部分的操作必须的功能部分，并且便于组成部分(member)的处置和管理。此外，由于将AD转换处理必须的元件集合或集成为IC或者模块，因此也可以便于固态图像拾取装置和其他电子装置的成品的装配。
相关申请的交叉引用
本发明包含与2007年5月11日在日本专利局提交的日本专利申请JP2007-127097有关的主题，通过引用将其全部内容合并于此。
Claims (10)
1.一种数据处理方法，其中模拟处理对象信号与具有逐渐变化的值并用于将处理对象信号转换成数字数据的参考信号相比较，并且在指定的计数操作使能时期内实行计数处理，然后保留在完成所述计数处理的时间点处的计数值，以获取所述处理对象信号的N位数字数据，所述方法包括步骤：
使用包括用第一计数时钟操作的用于低阶M位的低阶位计数器部分和与通过用2^M分频所述第一计数时钟而获得的第二计数时钟操作的用于高阶N-M位的高阶位计数器部分在内的计数器部分，彼此独立地实行使用所述第一和第二计数时钟的计数操作，所述第一和第二计数时钟的频率彼此相差了对应于位的权重的量；以及
使用通过所述第一计数时钟而计数的低阶M位的数据，来补偿使用所述第二计数时钟而计数的高阶N-M位的数据相对于在所述计数操作使能时期内使用所述第一计数时钟而计数的计数值的过量或不足。
2.一种数据处理装置，包括：
比较部分，被配置用于比较模拟处理对象信号与具有逐渐变化的值并用于将所述处理对象信号转换成数字数据的参考信号；以及
计数器部分，包括用第一计数时钟操作的用于低阶M位的低阶位计数器部分和用通过由2^M分频所述第一计数时钟而获得的第二计数时钟操作的用于高阶N-M位的高阶位计数器部分，所述计数器部分被配置用于基于所述比较部分的比较结果在计数操作使能时期内实行计数操作，并保留在完成所述计数处理的时间点处的计数值；
所述计数器部分使用由所述低阶位计数器部分使用所述第一计数时钟而计数的低阶M位的数据，来补偿由所述高阶位计数器部分使用所述第二计数时钟而计数的高阶N-M位的数据相对于在所述计数操作使能时期内使用所述第一计数时钟而计数的计数值的过量或不足。
3.根据权利要求2所述的数据处理装置，其中当所述高阶位计数器部分实行所述计数操作时，所述低阶位计数器部分停止所述计数操作。
4.一种固态图像拾取装置，包括：
参考信号产生部分，被配置用于从由像素获得的模拟处理对象信号产生具有逐渐变化的值并用于将所述处理对象信号转换成数字数据的参考信号；
比较部分，被配置用于比较所述处理对象信号与由所述参考信号产生部分所产生的所述参考信号；以及
计数器部分，包括用第一计数时钟操作的用于低阶M位的低阶位计数器部分和用通过由2^M分频所述第一计数时钟而获得的第二计数时钟操作的用于高阶N-M位的高阶位计数器部分，所述计数器部分被配置用于基于所述比较部分的比较结果在计数操作使能时期内实行计数操作，并保留在完成所述计数处理的时间点处的计数值；
所述计数器部分使用由所述低阶位计数器部分使用所述第一计数时钟而计数的低阶M位的数据，来补偿由所述高阶位计数器部分使用所述第二计数时钟而计数的高阶N-M位的数据相对于在所述计数操作使能时期内使用所述第一计数时钟而计数的计数值的过量或不足。
5.一种图像拾取装置，包括：
参考信号产生部分，被配置用于从由像素获得的模拟处理对象信号产生具有逐渐变化的值并用于将所述处理对象信号转换成数字数据的参考信号；
比较部分，被配置用于比较所述处理对象信号与由所述参考信号产生部分所产生的所述参考信号；
计数器部分，包括用第一计数时钟操作的用于低阶M位的低阶位计数器部分和用通过由2^M分频所述第一计数时钟而获得的第二计数时钟操作的用于高阶N-M位的高阶位计数器部分，所述计数器部分被配置用于基于所述比较部分的比较结果在计数操作使能时期内实行计数操作，并保留在完成所述计数处理的时间点处的计数值；以及
控制部分，被配置用于控制用于基于所述计数操作使能时期来控制所述低阶位计数器部分和所述高阶位计数器部分的计数操作时期的控制信号的产生，以便当考虑位的加权将所述高阶位计数器部分的计数值和所述低阶位计数器部分的计数值连成N位的数字数据时，使用由所述低阶位计数器部分使用所述第一计数器时钟而计数的低阶M位的数据来补偿由所述高阶位计数器部分使用所述第二计数时钟而计数的高阶N-M位的数据相对于在所述计数操作使能时期内使用第一计数时钟而计数的计数值的过量或不足。
6.一种电子装置，包括：
参考信号产生部分，被配置用于从由像素获得的模拟处理对象信号产生具有逐渐变化的值并用于将所述处理对象信号转换成数字数据的参考信号；
比较部分，被配置用于比较所述处理对象信号与由所述参考信号产生部分所产生的所述参考信号；
计数器部分，包括用第一计数时钟操作的用于低阶M位的低阶位计数器部分和用通过由2^M分频所述第一计数时钟而获得的第二计数时钟操作的用于高阶N-M位的高阶位计数器部分，所述计数器部分被配置用于基于所述比较部分的比较结果在计数操作使能时期内实行计数操作，并保留在完成所述计数处理的时间点处的计数值；以及
计数时期控制部分，被配置用于基于所述计数操作使能时期来控制所述低阶位计数器部分和所述高阶位计数器部分的计数操作时期，以便当考虑位的加权将所述高阶位计数器部分的计数值和所述低阶位计数器部分的计数值连接时，使用由所述低阶位计数器部分使用所述第一计数器时钟而计数的低阶M位的数据来补偿由所述高阶位计数器部分使用所述第二计数时钟而计数的高阶N-M位的数据相对于在所述计数操作使能时期内使用所述第一计数时钟而计数的计数值的过量或不足。
7.一种数据处理装置，包括：
比较部件，被配置用于比较模拟处理对象信号与具有逐渐变化的值并用于将所述处理对象信号转换成数字数据的参考信号；以及
计数器部件，包括用第一计数时钟操作的用于低阶M位的低阶位计数器部件和用通过由2^M分频所述第一计数时钟而获得的第二计数时钟操作的用于高阶N-M位的高阶位计数器部件，所述计数器部件被配置用于基于所述比较部件的比较结果在计数操作使能时期内实行计数操作，并保留在完成所述计数处理的时间点处的计数值；
所述计数器部件使用由所述低阶位计数器部件使用所述第一计数时钟而计数的低阶M位的数据，来补偿由所述高阶位计数器部件使用所述第二计数时钟而计数的高阶N-M位的数据相对于在所述计数操作使能时期内使用所述第一计数时钟而计数的计数值的过量或不足。
8.一种固态图像拾取装置，包括：
参考信号产生部件，被配置用于从由像素获得的模拟处理对象信号产生具有逐渐变化的值并用于将所述处理对象信号转换成数字数据的参考信号；
比较部件，被配置用于比较所述处理对象信号与由所述参考信号产生部件所产生的所述参考信号；以及
计数器部件，包括用第一计数时钟操作的用于低阶M位的低阶位计数器部件和用通过由2^M分频所述第一计数时钟而获得的第二计数时钟操作的用于高阶N-M位的高阶位计数器部件，所述计数器部件被配置用于基于所述比较部件的比较结果在计数操作使能时期内实行计数操作，并保留在完成所述计数处理的时间点处的计数值；
所述计数器部件使用由所述低阶位计数器部件使用所述第一计数时钟而计数的低阶M位的数据，来补偿由所述高阶位计数器部分使用所述第二计数时钟而计数的高阶N-M位的数据相对于在所述计数操作使能时期内使用所述第一计数时钟而计数的计数值的过量或不足。
9.一种图像拾取装置，包括：
参考信号产生部件，用于从由像素获得的模拟处理对象信号产生具有逐渐变化的值并用于将所述处理对象信号转换成数字数据的参考信号；
比较部件，用于比较所述处理对象信号与由所述参考信号产生部件所产生的所述参考信号；
计数器部件，包括用第一计数时钟操作的用于低阶M位的低阶位计数器部件和用通过由2^M分频所述第一计数时钟而获得的第二计数时钟操作的用于高阶N-M位的高阶位计数器部件，所述计数器部件被配置用于基于所述比较部件的比较结果在计数操作使能时期内实行计数操作，并保留在完成所述计数处理的时间点处的计数值；以及
控制部件，用于控制用于基于所述计数操作使能时期来控制所述低阶位计数器部件和所述高阶位计数器部件的计数操作时期的控制信号的产生，以便当考虑位的加权将所述高阶位计数器部件的计数值和所述低阶位计数器部件的计数值连成N位的数字数据时，使用由所述低阶位计数器部件使用所述第一计数器时钟而计数的低阶M位的数据来补偿由所述高阶位计数器部件使用所述第二计数时钟而计数的高阶N-M位的数据相对于在所述计数操作使能时期内使用所述第一计数时钟而计数的计数值的过量或不足。
10.一种电子装置，包括：
参考信号产生部件，被配置用于从由像素获得的模拟处理对象信号产生具有逐渐变化的值并用于将所述处理对象信号转换成数字数据的参考信号；
比较部件，被配置用于比较所述处理对象信号与由所述参考信号产生部件所产生的所述参考信号；
计数器部件，包括用第一计数时钟操作的用于低阶M位的低阶位计数器部件和用通过由2^M分频所述第一计数时钟而获得的第二计数时钟操作的用于高阶N-M位的高阶位计数器部件，所述计数器部件被配置用于基于所述比较部件的比较结果在计数操作使能时期内实行计数操作，并保留在完成所述计数处理的时间点处的计数值；以及
计数时期控制部件，用于基于所述计数操作使能时期来控制所述低阶位计数器部件和所述高阶位计数器部件的计数操作时期，以便当考虑位的加权将所述高阶位计数器部件的计数值和所述低阶位计数器部件的计数值连接时，使用由所述低阶位计数器部件使用所述第一计数器时钟而计数的低阶M位的数据来补偿由所述高阶位计数器部件使用所述第二计数时钟而计数的高阶N-M位的数据相对于在所述计数操作使能时期内使用所述第一计数时钟而计数的计数值的过量或不足。
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