TWI507038B - 行類比對數位轉換器，行類比對數位轉換方法，固態成像元件及照相機系統 - Google Patents
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Description
本發明係關於一種能夠應用於一CMOS影像感測器或類似物之一固態成像元件或類似元件之行類比對數位轉換器、一種行類比對數位轉換器轉換方法、一種固態成像元件及一種照相機系統。
提議一種CMOS影像感測器，該CMOS影像感測器具有提供作為依二維對準之複數個像素之一像素陣列區段，針對各像素行按順序讀出自該像素陣列區段之各像素所讀取之一像素信號，對各行信號執行相關雙重取樣(CDS)處理及類似處理，及轉換並輸出影像信號。
一種行平行輸出類型的CMOS影像感測器係佔主導地位的，該行平行輸出類型的CMOS影像感測器具有一浮動擴散(FD)放大器(具有針對各像素之一FD層)，且其中藉由自像素陣列中選擇一列及沿行方向同時讀出該所選擇列而執行該行平行輸出類型的CMOS影像感測器之輸出。
此係因為由於難以在像素中所配置之一FD放大器中獲得足夠的驅動容量且相應地需要降低資料速率，所以平行處理係有利的。
關於該行平行輸出類型的CMOS影像感測器之像素信號讀出(輸出)電路，事實上，已提議各種版本。
一最先進版本係提供一類比對數位轉換器(下文縮寫為ADC)給各行及一像素信號係輸出為一數位信號之一類型。
例如，由JP-A-2005-278135及W. Yang等人於1999年2月之ISSC Digest of Technical Papers第304-305頁之「An Integrated 800x600 CMOS ImageSystem」揭示安裝有此一行平行類型的ADC之一CMOS影像感測器。
圖1係圖解說明安裝有一行平行ADC之一固態成像元件(CMOS影像感測器)之一組態實例之一方塊圖。
如圖1中所展示，一固態成像元件1具有一像素區段2、一垂直掃描電路3、一水平傳送掃描電路4及自一群組ADC予以形成之一行處理電路群組5。
此外，該固態成像元件1具有一數位對類比轉換器(下文縮寫為DAC)6及一放大器電路(S/A)7。
由一單元像素21組態該像素區段2，該像素區段2包含在一矩陣形狀(行列形狀)中配置之一光二極體(光電轉換元件)及一內部像素放大器。
在該行處理電路群組5中，形成針對各行之一ADC之複數個行處理電路51係行平行的。
該等行處理電路(ADC)51之各者具有一比較器51-1，該比較器51-1比較一參考信號RAMP(Vslop)(其係一斜坡波形(RAMP)，將使用一DAC 6所產生之一參考信號變更成一梯階式形狀)與一類比信號(其係經由一垂直信號線而自各列之像素獲得)。
此外，該等行處理電路51之各者計數該比較器51-1之比較時間並且具有保存計數結果之一計數器鎖存器51-2。
該等行處理電路51具有一n位元數位信號轉換功能及係針對各垂直信號線(行線)8-1至8-n而配置，以組態一行平行ADC區塊。
一計數器鎖存器51-2之各輸出連接至(例如)具有一k位元寬度之一水平傳送線9。
此外，對應於該等水平傳送線9配置k個放大器電路7。
圖2係圖解說明圖1之一電路之一時序圖之一圖。
在該等行處理電路(ADC)51之各者中，由針對各行所配置之該比較器51-1比較自該垂直信號線8所讀出之類比信號(電位Vsl)與(例如)變更成一梯階式形狀之該參考信號RAMP(Vslop)。
此時，該類比電位Vsl之位準與該參考信號RAMP(Vslop)之位準相交，及藉由該計數器鎖存器51-2使用一標準時脈CK來執行計數直至反轉該比較器51-1之輸出為止。根據此，該垂直信號線8之該電位(類比信號)Vsl係轉換成一數位信號(AD轉換)。此時，該計數器係組態為一遞減位元漣波計數器。
針對一讀出執行該AD轉換兩次。
在第一次，該等單元像素21之重設位準(P相位)係讀出至該等垂直信號線8(8-1至8-n)並且執行AD轉換。
在各像素之該重設位準P相位中包含變動。
在第二次，由該等單元像素21之各者所光電轉換之信號係讀出(D相位)至該等垂直信號線8(8-1至8-n)並且執行AD轉換。
由於在各像素之D相位中亦存在變動，所以藉由執行(D相位位準至P相位位準)，可能實現相關雙重取樣(CDS)。
在該計數器鎖存器51-2中記錄轉換成一數位信號之一信號，以使該放大器電路7經由該水平傳送線9藉由該水平(行)傳送掃描電路4而按次序讀出該信號，及最終輸出該信號。
以此方式，執行行平行輸出處理。
如上文所描述，在執行一般行平行讀出之一電壓斜率方法之一固態成像元件中，決定AD解析度之標準時脈CK輸入至針對所有行線所配置之一漣波計數器，及針對各行執行一計數操作。
因此，若時脈頻率增大及水平行數目變大，則由各行之計數器所消耗之電力增加，且同時若產品特性惡化，則存在歸因於IR下降及類似因素引起的相反效果，諸如操作裕度之一降低。
此外，歸因於一標準時脈線之一大負擔，時脈作用時間之劣化變得更大，此係因為該標準時脈變得更快及存在一AD解析度限制。期望提供能夠明顯減少電力消耗之一種行A/D轉換器、一種行A/D轉換方法、一種固態成像元件及一種照相機系統。
本文描述一種具有一類比對數位轉換器之固態成像裝置及一種類比對數位轉換方法。
一種固態成像裝置之一實例包含一行處理區段，該行處理區段包含一低位準位元鎖存區段。該低位準位元鎖存區段自一比較器接收一比較器輸出及自一計數器接收一計數輸出，及該低位準位元鎖存區段鎖存一計數值。
一種固態成像裝置之另一實例包含一計數器及複數個行處理區段。該等行處理區段之各者包含一比較器及一低位準位元鎖存區段。且在該等行處理區段之各者內，該低位準位元鎖存區段自該比較器接收一比較器輸出及自該計數器接收一計數輸出，及該低位準位元鎖存區段鎖存一計數值。
一種類比對數位轉換方法之一實例包含：輸出一比較器輸出至一低位準位元鎖存區段；輸出一計數輸出至該低位準位元鎖存區段；及用該低位準位元鎖存區段來鎖存一計數輸出。
一種類比對數位轉換方法之另一實例包含：輸出比較器輸出至複數個低位準位元鎖存區段；輸出一計數輸出至該低位準位元鎖存區段；及用該等低位準位元鎖存區段來鎖存計數值。
下文中，本發明之實施例將與圖式相關聯並描述本發明之該等實施例。
圖3係圖解說明根據本發明之一實施例之安裝有一行平行ADC之一固態成像元件(CMOS影像感測器)之一組態實例之一方塊圖。
圖4係更詳細圖解說明圖3中所展示之安裝有一行平行ADC之該固態成像元件(CMOS影像感測器)之主要區段之一方塊圖。
如圖3及圖4中所展示，一固態成像元件100具有：一像素區段110，其係一成像區段；一垂直掃描電路120；一水平傳送掃描電路130；一時序控制電路140及一行A/D轉換器(ADC)150，其係一像素信號讀出區段。此外，該像素信號讀出區段係經組態包含該垂直掃描電路120及類似電路。
該固態成像元件100具有一DAC及偏壓電路160，該DAC及偏壓電路160包含一D/A轉換器161、一放大器電路(S/A)170及一信號處理電路180。
在此等構成元件中，由一類比電路組態該像素區段110、該垂直掃描電路120、該水平傳送掃描電路130、該行A/D轉換器150、該DAC及偏壓電路160及該放大器電路(S/A)170。
同樣，由一數位電路組態該時序控制電路140及該信號處理電路180。
如後文所將描述，依以下方式組態該實施例之行ADC 150，此係因為由在各行中之漣波計數器之低位準側位元構成一正常行ADC中之大多數電力消耗。
在不執行各行之低位準側位元之一計數操作之情況下，行ADC 150採用針對各行鎖存一N位元格雷碼計數器之一輸出碼之一組態，該N位元格雷碼計數器係在複數個行中予以配置及與一標準時脈PLLCK同步執行計數。根據此，設定一AD轉換值。
在該實施例之該行ADC 150中，由該時序控制電路140之一PLL電路所產生之該標準時脈PLLCK僅輸入至該等格雷碼計數器之數個單元。
因此，可能降低佈線上之負載及增大操作頻率。
同樣，在該實施例之該行ADC 150中，由於不執行各行之低位準位元之一計數操作，所以可能將電力消耗抑制為少的。
在該行ADC 150中，關於該等計數器高位準側位元，可能使用計數器輸出第N個位元之碼(時脈)來執行一漣波計數操作。
根據此，可能在行中執行數位CDS(相關雙重取樣)，及亦可能抑制水平傳送佈線之區域。
同樣，該行ADC 150可能採取一組態，其中甚至關於鎖存低位準位元，藉由在行中配置一計算器及類似物而在行中執行所謂的垂直(V)方向計算。
該實施例之該行ADC 150可能在具有同時暫時解析度之一情況下比較一全位元漣波計數器及將電力消耗抑制近似1/8。
在像素區段110中，在二維m列及n行(矩陣形狀)中配置包含一光二極體(光電轉換元件)及一內部像素放大器之複數個單元像素110A。
圖5圖解說明根據該實施例之由四個電晶體所組態之一CMOS影像感測器之一像素之一實例之一圖。
該單元像素110A具有(例如)係一光電轉換元件之一光二極體111。
關於一光二極體111，該單元像素110A具有四個電晶體：一傳送電晶體112，其係一傳送元件；一重設電晶體113，其係一重設元件；一放大電晶體114；及一選擇電晶體115，其等係主動元件。
該光二極體111將入射光光轉換成相對應光量之電荷(在此，電子)量。
該傳送電晶體112係連接於該光二極體111與一浮動擴散FD(其係一輸出節點)之間。
該傳送電晶體112係藉由施加一驅動信號TG至該傳送電晶體112之閘(傳送閘)經由一傳送控制線LTx而傳送由該光二極體111(其係一光電轉換元件)所光轉換之電子至浮動擴散FD。
該重設電晶體113係連接於一電壓源線LVDD與該浮動擴散FD之間。
該重設電晶體113藉由經由一重設控制線LRST施加一重設RST至該重設電晶體113之閘而將該浮動擴散FD之電位重設至該電壓源線LVDD之電位。
該浮動擴散FD連接至該放大電晶體114之一閘。該放大電晶體114係經由該選擇電晶體115而連接至一垂直信號線116及組態一源極隨耦器與在像素區段外側之一恆定電流源。
接著，經由一選擇控制線LSEL，一控制信號(位址信號或選擇信號)SEL施加至該選擇電晶體115之一閘，及開啟該選擇電晶體115。
當開啟該選擇電晶體115時，該放大電晶體114放大該浮動擴展FD之該電位及輸出對應於該電位之一電壓至該垂直信號線116。經由該垂直信號線116，自各像素所輸出之電壓輸出至該行ADC 150(其係一像素讀出區段)。
關於一列之各像素，同時平行執行此等操作，此係因為在列單元中連接(例如)該傳送電晶體112、該重設電晶體113及該選擇電晶體115各者之閘。
佈線成該像素區段110之該重設控制線LRST、該傳送控制線LTx及該選擇控制線LSEL係佈線為像素配置之各列單元之一群組。
由該垂直掃描電路120(其係一像素驅動區段)驅動該重設控制線LRST、該傳送控制線LTx及該選擇控制線LSEL。
在該固態成像元件100中，配置產生一內部時脈之該時序控制電路140(其作為按順序讀出像素區段110之一信號之一控制電路)、之該垂直掃描電路120(其控制列位址及列掃描)以及該水平傳送掃描電路130(其控制行位址及行掃描)。
該時序控制電路140產生該像素區段110、該垂直掃描電路120、該水平傳送掃描電路130、該行ADC 150、該DAC 及偏壓電路160以及該信號處理電路180之信號處理所需要之一時序信號。
同樣，該時序控制電路140包含一PLL電路141。
例如，在該行ADC 150之計數操作中使用該PLL電路，產生具有一頻率900 MHz之標準時脈PLLCK及經由一時脈供應線LCK而供應該標準時脈PLLCK給針對該行ADC 150之複數個行所配置之格雷碼計數器。
在該像素區段110中，針對各像素列光轉換一影像或一螢幕影像，此歸因於使用一線快門所引起的光子累加及放電，及一類比信號VSL輸出至該行ADC 150(其係一行處理電路群組)。
在該行ADC 150中，在該等行區段之各者中，執行自像素區段110及數位CDS之一類比輸出之AD轉換(其使用來自一DAC 161之一參考信號(斜坡信號)RAMP)，及輸出數個位元之一數位信號。
在該水平傳送掃描電路130中，執行數個通道之同時平行傳送以確保傳送速度。
在該後期階段信號處理電路180中，執行垂直線缺陷及點缺陷之校正以及信號箝位處理或數位信號處理，諸如並列串列轉換、壓縮、編碼、計算、平均及斷續操作。
在該實施例之該固態成像元件100中，該信號處理電路180之數位輸出係發送為基頻帶LSI或ISP之輸入。
下文中，將詳細描述根據該實施例之具有特性組態之該行ADC 150之功能及組態。
圖6及圖7係圖解說明根據該實施例之該行A/D轉換器(行ADC)150之一基本組態實例之一圖。
根據該實施例之該行ADC 150係組態為一低位準N位元及高位準M位元ADC。
根據該實施例之該行ADC 150係組態為(例如)一低位準5位元及高位準10位元ADC。
該行ADC 150具有包含複數個行之複數個ADC區塊151-0至150-P。換言之，該行ADC 150係分成具有複數個行(作為一ADC區塊)之複數個ADC區塊。
在該行ADC 150中，在各ADC區塊151-0至150-P中配置一格雷碼計數器200-1至200-P。該等格雷碼計數器200-1至200-P係用作為碼轉換計數器。
在各行中，配置執行各行之比較處理、低位準位元鎖存及高位準位元計數操作之一行處理區段300。
該行處理區段300具有一比較器310，該比較器310比較一參考信號RAMP(Vslop)(其係一斜坡波形(RAMP)，其變更由DAC 161所產生之一傾斜)與一類比信號VSL(其係經由該垂直信號線116而自各列線之像素獲得)。
該行處理區段300具有具低位準N個位元之一低位準位元鎖存區段320，該低位準位元鎖存區段320自該比較器310接收輸出及自該等格雷碼計數器200-1至200-P接收計數結果並且鎖存一計數值。
該行處理區段300具有具高位準M個位元之一高位準位元計數器區段330，該高位準位元計數器區段330接收離該低位準位元鎖存區段320之高位準側最遠之低位準位元鎖存電路之鎖存輸出並且執行一計數操作。
同樣，該行處理區段300具有一位元不一致性防止電路340，該位元不一致性防止電路340防止介於離該高位準側最遠之該低位準位元鎖存電路之輸出與離該高位準位元漣波計數器330之低位準側最遠之高位準位元漣波計數器電路之輸出之間的位元不一致性。
此外，由該低位準位元鎖存區段320及該高位準位元計數器區段330形成一鎖存計數器區段。
同樣，由該等格雷碼計數器200及該低位準位元鎖存區段320形成第一計數器，及由該高位準位元計數器區段330形成第二計數器。
在該實施例中，例如，該參考信號RAMP係產生作為一電壓值隨時間線性變更之一斜坡波形。
各行處理區段300之該比較器310比較該參考信號RAMP與該類比信號VSL，自指定位址之該像素區段110之像素讀出該類比信號VSL至該垂直信號線116。
在此，該比較器310以一高位準輸出一輸出信號VCO直至該參考信號RAMP與該類比信號VSL相匹配為止，及當該參考信號RAMP與該類比信號VSL相匹配時，使該輸出信號VCO之位準自一高位準反轉至一低位準。
在該實施例中，利用該比較器310之該輸出信號VCO之輸出位準之反轉作為一觸發來執行該低位準位元鎖存區段320之格雷碼GC[0]至GC[4]之一鎖存操作。
例如，由該時序控制電路140之該PLL電路141產生該等格雷碼計數器200之各者及由時脈供應線LPLLCK傳播該等格雷碼計數器200之各者，該等格雷碼計數器200之各者接收具有一頻率fn(MHz)之標準時脈PLLCK及產生一N位元格雷碼(其係一數位碼)。
複數個N位元格雷碼GC係形成為僅介於一邏輯「1」與一邏輯「0」之間發生1位元位準轉變之碼。
該實施例之該等格雷碼計數器200接收具有該頻率fn之該標準時脈PLLCK、執行計數操作及產生具有經分頻頻率之5(=N)個位元格雷碼GC[0]至GC[4]。
該等格雷碼計數器200產生具有最低位準頻率(1/2)fn之一格雷碼GC[0]、產生具有頻率(1/4)fn之一格雷碼GC[1]，及產生具有頻率(1/8)fn MHz之一格雷碼GC[2]。
該等格雷碼計數器200產生具有頻率(1/16)fn之一格雷碼GC[3]，及產生具有最高位準之一格雷碼GC[4]。
該等格雷碼計數器200之各者針對包含於相同ADC區塊150-1至150-P中之複數個行而供應該等經產生格雷碼給該低位準位元鎖存區段320。
該等格雷碼計數器200使用該輸入標準時脈PLLCK之一上升邊緣產生二進位碼PG[0]至PG[4]，並且產生該輸入時脈及該等二進位碼PG[0]至PG[4]。
接著，使用具有相同於標準時脈PLLCK及一反轉信號XCK之頻率之一時脈CK來恢復各位元之同步，及輸出該等格雷碼GC[0]至GC[4]。
此外，該等格雷碼計數器200具有產生由位元不一致性防止電路340所使用之一進位遮罩信號CMASK之一功能。然而，關於此功能，將連同後文所描述之該位元不一致性防止電路340來進行描述。
該等格雷碼計數器200之各者針對包含於相同ADC區塊150-1至150-P中之複數個行而供應該等經產生的格雷碼給低位準位元鎖存區段320。
在該實施例中，採用圖7中所展示之一組態以防止由時脈供應線LCK所傳輸之該標準時脈PLLCK之作用時間破壞(duty breakage)。
即，在佈線用於來自PLL電路141之一輸出區段之所有行之一主要時脈供應線MLCK中，由一單一CMOS緩衝器將各一主要反相器MIV用作為一中繼器。
接著，在分支至各ADC時脈150-1至150-P之該等格雷碼計數器200之一子時脈供應線SLCK中，一子反相器SIV係選擇項地配置為一反轉電路，使得藉由正邏輯供應該標準時脈PLLCK。
在圖7之該實例中，由於該ADC時脈150-1之該格雷碼計數器200-1不通過該主要反相器MIV(其係一中繼器)，所以在該子時脈供應線SLCK中不配置該子反相器SIV。
由於該ADC時脈150-2之該格雷碼計數器200-2通過該主要反相器MIV(其係一中繼器)，所以在該子時脈供應線SLCK中配置該子反相器SIV。。
下文係依相同方式組態。
藉由採用此一組態，雖然防止具有一高速近似頻率fn(MHz)之該標準時脈PLLCK之作用時間破壞，但是可能將其維持在近似50%及傳送其至該等格雷碼計數器200(其等係供應目的地)。
該低位準位元鎖存區段320具有一功能：利用相同行之該比較器310之輸出至一低位準之反轉作為一觸發，鎖存由相同ADC區塊150-1至150-P之該等格雷碼計數器200所產生之該等格雷碼GC[0]至GC[4]。
圖8係圖解說明根據該實施例之一格雷碼計數器、一低位準位元鎖存區段及一高位準位元漣波計數器之輸出之一基本配置關係之一圖。
圖9係圖解說明根據該實施例之在一低位準位元鎖存區段中所鎖存之格雷碼及高位準位元漣波計數器之各計數器輸出之一實例之一圖。
在各行中所配置之該低位準位元鎖存區段320具有鎖存該等格雷碼GC[0]至GC[4]之各者之低位準位元鎖存電路(LTC)321至325(32N)，及輸入該比較器310之輸出之一比較器輸出輸入區段(VCO輸入區段)326。
該低位準位元鎖存電路321擷取及鎖存由該等格雷碼計數器200產生之格雷碼GC[0]。
該低位準位元鎖存電路322擷取及鎖存由該等格雷碼計數器200產生之格雷碼GC[1]。
該低位準位元鎖存電路323擷取及鎖存由該等格雷碼計數器200產生之格雷碼GC[2]。
該低位準位元鎖存電路324擷取及鎖存由該等格雷碼計數器200產生之格雷碼GC[3]。
該低位準位元鎖存電路325擷取及鎖存由該等格雷碼計數器200產生之格雷碼GC[4]。
接著離高位準側最遠之該低位準位元鎖存電路325之輸出係透過該位元不一致性防止電路340供應給離高位準M個位元之一高位準位元計數器區段330之低位準側最遠之一位元漣波計數器CT331。
同樣，該等低位準位元鎖存電路321至325具有一功能：當處於CDS之P相位時傳送及輸出鎖存資料至一資料傳送線LTRF。
在此情況下，在該後期階段信號處理電路180中執行P相位資料處理。
圖10A至圖10C係描述根據該實施例之延遲VCO驅動之圖，該延遲VCO驅動係用於在一低位準位元鎖存區段中之鎖存處理之一較佳驅動方法。
圖10A示意展示一ADC區塊之一低位準位元鎖存區段。
圖10B展示該比較器310之輸出信號VCO未延遲之正常VCO驅動之一時序。
圖10C展示該比較器310之該輸出信號VCO延遲之延遲VCO驅動之一時序。
如圖10B中所展示，在該比較器310之該輸出信號VCO未延遲之正常VCO驅動之一情況下，由於鎖存係在一信號VCO之下降邊緣之一時序處，所以電力消耗係與一鎖存節點ND322雙態切換一樣高直至設定該資料為止。
如圖10C中所展示，在該比較器310之該輸出信號VCO延遲之延遲VCO驅動之一情況下，繼一信號VCO之該下降邊緣之一時序之後，鎖存係n秒。因此，可能抑制電力消耗直至該信號VCO之該邊緣時序為止，此係因為不存在鎖存節點ND332之雙態切換。
在延遲VCO驅動之情況下，例如，在VCO輸入區段326中，可能配置一延遲元件及組態以手動調整。
在具有此一組態之該低位準位元鎖存區段320之輸出側上經由防止位元不一致性之該位元不一致性防止電路340來配置該高位準位元計數器區段330。
該高位準位元計數器區段330經組態使得級聯連接具有M個位元(在此實例中M=10)之漣波計數器(二進位計數器)CT331至CT340。
該等漣波計數器CT331至CT340係形成為遞增遞減(U/D)計數器。
如圖9中所展示，使用離在格雷碼GC[N=(4)]之一下降邊緣之一時序處之低位準側最遠之該漣波計數器CT331來計數該高位準位元計數器區段330，在離該低位準位元鎖存區段320之高位準側最遠之該低位準位元鎖存電路325中鎖存該格雷碼GC[N=(4)]。
接著，在早期階段漣波計數器CT331之一下降邊緣之一時序處計數後期階段漣波計數器CT332。
下文中，依相同方式，在該等早期階段漣波計數器之輸出信號之下降邊緣之一時序處執行計數操作。
漣波計數器之特定組態實例
圖11係圖解說明根據該實施例之一高位準側漣波計數器之一特定組態實例之一電路圖。
圖11之該高位準側漣波計數器展示該等漣波計數器CT331至CT340之一共同電路組態。
在此，該漣波計數器CT331將描述為一實例。
由一正反器FF331及該正反器FF331之一時脈輸入階段中所配置之一「或反及(ORNAND)」閘ORNA331組態該漣波計數器CT331。
在該ORNAND閘ORNA331之一「或(OR)」閘OR331之一第一輸入端子中輸入一早期階段進位輸出COUT作為一進位輸入CIN(時脈輸入)，及供應一第一外部控制信號HLDCK給一第二輸入端子。
供應該OR閘OR331之一輸出給一「反及(NAND)」閘NA331之一第一輸入端子，及供應一第二外部控制信號xRVDCK給一第二輸入端子。
該NAND閘NA331之一輸出連接至該正反器FF331之一時脈節點ND331。
在當該ORNAND閘ORNA331之該輸出節點ND331係一低位準時之一情況下，在該正反器FF331中，供應一輸出節點ND332之鎖存資料給一Q輸入側。
在當該節點ND331係一高位準時之一情況下，在該正反器FF331中，該輸出節點ND332之鎖存資料變為一Q輸入側位準之一反轉位準。
當介於P相位與D相位之間變更時，具有此一組態之該漣波計數器CT331具有一資料反轉功能。
圖12係描述當介於圖11之該漣波計數器CT331之P相位與D相位之間變更時之該資料反轉功能之一圖。
在P相位中之資料對應於第一資料，在D相位中之資料對應於第二資料。
圖11之該漣波計數器CT331直接控制來自外側之各位元之一時脈線及能夠藉由計數操作(資料反轉)所需之一上升(Rise)邊緣/下降(Fall)邊緣之一唯一一次強迫相加而實現所有位元之資料反轉。
在此實例之該情況下，在該第一外部控制信號HLDCK係保持在一高位準之一狀態下，可能藉由使該第二外部控制信號xRVDCK自一高位準變更至一低位準而使該節點ND331之位準自一低位準變更至一高位準。
根據此，可能反轉資料。
圖13係圖解說明作為一實例之在四個漣波計數器係級聯連接之一情況下包含輸出資料之狀態轉變之一時序圖之一圖。
在此實例中，執行一相加操作，及繼計數值變為「6」之後，在第一外部控制信號HLDCK係保持在一高位準之一狀態下，藉由使該第二外部控制信號xRVDCK至一低位準自一高位準變更而執行資料反轉。
根據此，使一遞減計數器自「-7」變更。
以此方式，該高位準位元計數器區段330具有在各行中執行上述之位元之CDS處理之功能。
據此，在各行處理區段300中，在低位準5(N)位元格雷碼GC[0]至GC[4]中之鎖存資料及在高位準10(M)中之由該漣波計數器針對各行用CDS所執行之資料輸出至資料傳送線LTRF。
經由該資料傳送線LTRF供應該資料給該信號處理電路180及執行總CDS。
圖14係示意圖解說明根據該實施例之一後期階段信號處理電路之CDS計算處理之一圖。
圖15係圖解說明根據該實施例之格雷碼及二進位資料之CDS計算處理之一特定實例之一圖。
如圖14中基本上所展示，輸入P相位格雷碼GC_P[4:0]、D相位格雷碼GC_D[4:0]及高位準位元BIN[14:5](其係預先執行CDS之二進位資料)至該信號處理電路180。
該信號處理電路180具有自格雷碼轉換成二進位碼之一轉換電路181。
該轉換電路181將該P相位格雷碼GC_P[4:0]轉換成二進位碼BC_P[4:0]。
該轉換電路181將該D相位格雷碼GC_D[4:0]轉換成二進位碼BC_D[4:0]。
該信號處理電路180在一相加區段182中加上該高位準位元BIN[14:5]與該D相位格雷碼BC_D[4:0]。
接著，該信號處理電路180在一相減區段183中自該相加區段182之一相加結果S182減去該P相位格雷碼BC_P[4:0]。
接著，藉由該信號處理電路180在一相加區段184中將一初始值FV(在實施例中係32)相加至該相減區段之該相減結果，獲得已執行總CDS計算之資料CDS_DATA[14:0]。
在圖15之該實例中，自一初始重設值-32執行一P相位及D相位計數，且最終在該信號處理電路(DPU)180中執行該低位準格雷碼之上文所描述之該CDS計算。
可能將計算公式表示為如下：CDS資料=二進位碼+D相位格雷資料_P相位格雷資料+32數字即，
CDS_DATA[14:0]=BIN[14:5]+BC_D[4:0]-BC_P[4:0]+32
此外，可能組態使得該等低位準位元鎖存電路321至325之鎖存資料在行中執行計算處理及執行CDS處理。
圖16係圖解說明一CDS處理區段之一組態實例之一電路圖，該CDS處理區段在行中執行一低位準位元鎖存電路之鎖存資料之計算處理及執行CDS處理。
一CDS處理區段327(除具有碼鎖存區段CLT321至CLT32N(在此，展示直至CLT323為止))亦具有為遞增遞減計數器之正反器FF321、FF322、FF323(FF324、FF325)。
該CDS處理區段327具有為碼轉換電路之2輸入式NAND閘NA321、NA322、NA323(NA324、NA325)及「互斥或(EXOR)」閘EX321、EX322(EX323、EX324)。
在該處理區段中，實際上該最低位準低位準位元鎖存電路321之該碼鎖存區段CLT321中所鎖存之該格雷碼GC[0]係當作為二進位碼BD[0]。
供應該最低位準二進位碼BD[0]給該NAND閘NA321之第一輸入端子。供應一脈衝信號CNTPLS[0]給該NAND閘NA321之第二輸入端子。
該NAND閘NA321之該輸出端子連接至該正反器FF321之一端子RCK。
此外，該正反器FF321之一反轉輸出端子XQ連接至該正反器FF321本身之資料輸入端子D及該後期階段正反器FF322之一時脈端子。
當鎖存資料自「0」變為「1」時該正反器FF321輸出一進位。
除該最低位準位元之外，藉由進行在相同階段處所鎖存之該格雷碼GC與該早期階段二進位碼BD之一互斥或(EXOR)將該低位準位元轉換成二進位碼BD[1]至BD[5]。
即，關於在該低位準位元鎖存電路322之該碼鎖存區段
CLT322中所鎖存之該格雷碼GC[1]，使用EXOR閘EX321、用該早期階段二進位碼BD[0]來進行一EXOR並轉換成二進位碼BD[1]。
供應該最低位準二進位碼BD[1]給該NAND閘NA322之一第一輸入端子。供應一脈衝信號CNTPLS[1]給該NAND閘NA322之一第二輸入端子。
該NAND閘NA322之一輸出端子連接至該正反器FF322之一端子RCK。
此外，該正反器FF323之一反轉輸出端子XQ連接至該正反器FF323本身之資料輸入端子D及該後期階段正反器FF324之一時脈端子。
當鎖存資料自「0」變為「1」時該正反器FF322輸出一進位。
關於在該低位準位元鎖存電路323之碼鎖存區段CLT323中所鎖存之該格雷碼GC[2]，使用該EXOR閘EX322、用該早期階段二進位碼BD[1]來進行一EXOR並轉換成二進位碼BD[2]。
供應該最低二進位碼BD[2]給該NAND閘NA323之一第一輸入端子。供應一脈衝信號CNTPLS[2]給該NAND閘NA323之一第二輸入端子。
該NAND閘NA323之一輸出端子連接至該正反器FF323之一端子RCK。
此外，該正反器FF322之一反轉輸出端子XQ連接至該正反器FF322本身之資料輸入端子D及該後期階段正反器FF323之一時脈端子。
當鎖存資料自「1」變為「0」時該正反器FF323輸出一進位。
下文中，在該等低位準位元鎖存電路324及325之階段中，亦執行相似處理。
此外，按每次一脈衝依序輸入脈衝信號CNTPLS「0」、「1」、「2」、「3」、「4」。
如前文所描述，在行處理區段300中，配置防止介於離高位準側最遠之低位準位元鎖存電路之輸出與離高位準位元漣波計數器區段330之低位準側最遠之高位準位元漣波計數器電路之輸出之間的位元不一致性之該位元不一致性防止電路340。
歸因於以下原因而配置該位元不一致性防止電路340。
在具有格雷碼及二進位碼之一複合計數器方法中，諸如在該實施例中，存在一考量：當在格雷碼最高位準位元GC[4]之一變更點時序處鎖存資料時產生所謂的亞穩定性。
當產生亞穩定性時，介於格雷碼最高位準位元資料(GD)與二進位碼最低位準位元資料BD[5]之間產生資料不一致性。因此，存在將發生錯誤計數之一可能性。
關於此，將相關聯於圖17A及圖17B做出描述。
圖17A及圖17B係圖解說明在當不提供該位元不一致性防止電路之一情況下之一時序圖及一組態之圖。
如圖17A中所展示，在當不提供該位元不一致性防止電路之該情況下，當在格雷碼GC[4]之一下降邊緣變更點處鎖存資料時，取決於該時序而產生亞穩定性。
根據此，不可能獲得介於格雷碼資料GD[4]與二進位資料BD[5]之間的一致性，及存在將發生32個數位資料飛行(data flight)之一可能性。
即，如圖17B中所展示，雖然不存在格雷碼資料GD[4]之下降邊緣，但是產生進位(COUT)，反轉高位準二進位位元BD[5]，且因此發生資料飛行。
圖18A及圖18B係圖解說明在當配置該位元不一致性防止電路時之一情況下之一時序圖及一組態之圖。
在該實施例中，如圖18B所展示，在該位元不一致性防止電路340中，使用進位遮罩信號CMASK來暫時遮罩該格雷碼資料GD[4]之該下降邊緣所產生之該進位(COUT)。
接著，繼釋放該遮罩之後藉由該格雷碼資料GD[4]值輸出該進位COUT。
以此方式，在該實施例中，藉由引進該位元不一致性防止電路340及該進位遮罩信號CMASK，防止碼鎖存錯誤。
該位元不一致性防止電路340具有一位元不一致性防止鎖存電路341。
在該鎖存電路341中，供應該進位遮罩信號CMASK。
當該進位遮罩信號CMASK保持在一高位準時，該鎖存電路341遮罩(停止達一預定時間週期)該對應格雷碼資料GD[4]之該進位COUT之輸出。
接著，經過該預定時間週期，及當該進位遮罩信號CMASK變更至一低位準時輸出該進位COUT。
以此方式，繼離高位準側最遠之低位準位元鎖存電路325之輸出係透過該位元不一致性防止電路340而輸出停止達一預定時間週期之後，供應該輸出給離一高位準位元計數器區段330之低位準側最遠之漣波計數器CT331。
圖19係描述根據該實施例之一進位遮罩信號之一波形。
需要該進位遮罩信號CMASK係處於格雷碼(GC)最高位準位元之一下降邊緣之一時序處之一高位準。
在一格雷碼N位元之一情況下，可能使用為在最高位準位元(第N個位元)下方之一位元(即，第N-1個位元)之位元之一反轉信號作為該進位遮罩信號CMASK。
此係針對所有N個位元而予以保持。
在此實例中，採用等同於格雷碼GC[3]之該反轉信號之一信號作為該進位遮罩信號CMASK。
圖20係圖解說明一行處理區段之一組態實例之一圖，該行處理區段包含一進位遮罩信號產生電路及該位元不一致性防止電路340。
一進位遮罩信號產生電路350具有一「反或(NOR)」閘351及一緩衝器352。
在該NOR閘351中，供應在最高位準位元(第N個位元)下方之一位元的格雷碼GC[3]給一第一輸入端子，及供應一重設信號給一第二輸入端子。
以此方式，該進位遮罩信號CMASK係產生作為等同於
該格雷碼GC[3]之該反轉信號之一信號。
在圖20之該組態中，該位元不一致性防止電路340具有串聯連接至該進位遮罩信號CMASK之一供應線之反相器。
歸因於該反相器IV342之一輸出，獲得該進位遮罩信號CMASK之一反轉信號XCMASK，及歸因於該反相器IV343之一輸出，獲得具有與該格雷碼GC[3]相同之相位之該進位遮罩信號CMASK。
以此方式，在存在產生亞穩定性之一可能性之格雷碼GC[4]之一下降邊緣之附近，由該進位遮罩信號CMASK遮罩一後期階段進位，及當釋放該遮罩時藉由GD[4]值產生一進位。
同樣，亦可能在不提供該位元不一致性防止電路340之情況下藉由資料鎖存時序調整而防止亞穩定性之產生。
圖21係圖解說明一資料鎖存時序調整電路之一組態實例之一圖。
圖22係圖解說明圖21之該電路之一時序圖之一圖。
例如，在VCO輸入區段326中配置一資料鎖存時序調整電路360。
該資料鎖存時序調整電路360使比較器310之輸出信號VCO(其使用在離高位準側最遠之該低位準位元鎖存電路325之鎖存操作中)與格雷碼資料GD之位準(即，該低位準位元鎖存電路325之鎖存節點ND332之一信號)同步。
同樣，該資料鎖存時序調整電路360具有一功能：延遲與格雷碼資料GD同步之該信號VCO，使得不在格雷碼GC之變更之一時序處執行鎖存及供應該信號VCO給該低位準位元鎖存電路325。
該資料鎖存時序調整電路360具有同步鎖存電路361及362以及一延遲區段363。
該同步鎖存電路361具有一功能：鎖存及輸出與格雷碼資料信號GD同步之該信號VCO。
該同步鎖存電路362具有一功能：鎖存及輸出與該格雷碼資料信號GD之一反轉信號CGD同步之該信號VCO。
當該同步鎖存電路361執行該信號VCO之輸出時，該同步鎖存電路362之一輸出係保持在高阻抗(Hi-Z)。
以相同方式，當該同步鎖存電路362執行該信號VCO之輸出時，該同步鎖存電路361之一輸出係保持在高阻抗(Hi-Z)。
該延遲區段363延遲藉由同步鎖存電路361及362而與該格雷碼資料信號同步之該信號VCO且該信號VCO予以延遲，使得不在該格雷碼GC之該變更之一時序處執行鎖存，及供應該信號VCO給該低位準位元鎖存電路325。
由一或複數個延遲元件DLY形成該延遲區段363，及該延遲區段363藉由元件數目或該等延遲元件之一延遲值而調整該信號VCO之延遲量。
以此方式，與該格雷碼同步及藉由該資料鎖存時序調整電路360而給定一延遲之一同步及延遲鎖存信號(VCO_delay)係用作為一鎖存信號，及設定該信號使得不在一位元變更點時序處執行資料鎖存。
根據此，可能防止如圖22中所展示之亞穩定性之產生。
此外，在該資料鎖存時序調整電路360中，平行提供該等同步鎖存電路361及362之原因係使得行ADC 150係依一時脈半循環解析度操作。
即，為了維持該解析度，平行提供該等同步鎖存電路361及362以使鎖存同步，使得平行執行該格雷碼資料之該上升邊緣及該下降邊緣之該時序。
依以下方式組態根據該實施例之該行ADC 150，此係因為由各行中之漣波計數器之低位準側位元構成一正常行ADC中之大多數電力消耗。
在未執行各行之低位準側位元之計數操作之情況下，該行ADC 150採用針對各行鎖存N位元格雷碼計數器200之一輸出碼之一組態，該N位元格雷碼計數器200係在複數個行中予以配置及與標準時脈PLLCK同步執行計數。根據此，設定一AD轉換值。
在該實施例之該行ADC 150中，由時序控制電路140之PLL電路所產生之該標準時脈PLLCK僅輸入至該等格雷碼計數器之數個單位中。
因此，可能減少佈線上之負擔及增大操作頻率。
同樣，在該實施例之該行ADC 150中，由於未針對各行執行低位準位元之該計數操作，可能將電力消耗抑制為少的。
在該行ADC 150中，關於計數器高位準側位元，可能使用計數器輸出第N個位元之碼(時脈)來執行一漣波計數操作。
根據此，可能在行中執行數位CDS及亦可能抑制水平傳送佈線之區域。
同樣，該行ADC 150可能採取一組態，其中甚至關於鎖存低位準位元，藉由在行中配置一計算器及類似物而在行中執行所謂的垂直(V)方向計算。
該實施例之該行ADC 150可能在具有同時暫時解析度之一情況下比較一全位元漣波計數器方法及抑制電力消耗最多近似1/8。
同樣，根據該實施例，可能防止由計數器之錯誤計數，此係特定於具有格雷碼及二進位碼之一複合計數器方法及歸因於格雷碼及二進位碼之不一致性。
可能應用具有此一效果之固態成像元件作為一數位照相機或一視訊攝影機之一成像裝置。
圖23係圖解說明根據本發明之一實施例之應用該固態成像元件之一照相機系統之一組態之一實例之一圖。
如圖23中所展示，一照相機系統400具有能夠應用根據該實施例之固態成像元件100之一成像裝置410。
該照相機系統400具有作為引導入射光(使一主題影像成像)至該成像裝置410之一像素區域之一光學系統之一透鏡420，該透鏡420(例如)使入射光(影像光)在一成像表面上成像。
同樣，該照相機系統400具有一驅動電路(DRV)430(其驅動該成像裝置410)及一信號處理電路(PRC)440(其處理該成像裝置410之一輸出信號)。
該驅動電路430具有產生包含一時脈脈衝及一開始脈衝之各種時序信號，該驅動電路430係藉由預定時序信號而驅動在該成像裝置410中之一電路及驅動該成像裝置410。
同樣，該信號處理電路440關於該成像裝置410之該輸出信號而執行一特定信號處理。
例如，在一記錄媒體(諸如一記憶體)中記錄由該信號處理電路440所處理之影像信號。在該記錄媒體中所記錄之影像資訊係由印表機或類似物而製成一硬複本。同樣，由該信號處理電路440所處理之該影像信號係顯示為在自一液晶顯示器或類似物予以形成之一監視器上之移動影像。
如上文所描述，在一成像裝置(諸如一數位靜態照相機)中，可能藉由安裝如前文描述為該成像裝置410之該固態成像元件100而實現一高精確度照相機。
1．．．固態成像元件
2．．．像素區段
3．．．垂直掃描電路
4．．．水平傳送掃描電路
5．．．行處理電路群組
6．．．數位對類比轉換器
7．．．放大器電路
8-1~8-n．．．垂直信號線
9．．．水平傳送線
21．．．單元像素
51．．．行處理電路
51-1．．．比較器
51-2．．．計數器鎖存器
100．．．固態成像元件
110．．．像素區段
110A．．．單元像素
111．．．光二極體
112．．．傳送電晶體
113．．．重設電晶體
114．．．放大器電晶體
115．．．選擇電晶體
116．．．垂直信號線
120．．．垂直掃描電路
130．．．水平傳輸掃描電路
140．．．時序控制電路
141．．．PLL電路
150．．．行類比對數位轉換器
150-1~150-P．．．類比對數位轉換器區塊
160．．．數位對類比轉換器及偏壓電路
161．．．數位對類比轉換器
170．．．放大器電路
180．．．信號處理電路
181．．．轉換電路
182．．．相加區段
183．．．相減區段
184．．．轉換電路
200-1~200-P．．．格雷碼計數器
300．．．行處理區段
310．．．比較器
320．．．低位準位元鎖存區段
321．．．低位準位元鎖存電路
322．．．低位準位元鎖存電路
323．．．低位準位元鎖存電路
324．．．低位準位元鎖存電路
325．．．低位準位元鎖存電路
326．．．比較器輸入輸出區段/VCO輸入區段
327．．．CDS處理區段
330．．．高位準位元計數器區段/高位準位元漣波計數器
340．．．位元不一致性防止電路
341．．．位元不一致性鎖存電路
350．．．進位遮罩信號產生電路
351．．．NOR閘
352．．．緩衝器
360．．．資料鎖存時序調整電路
361．．．同步鎖存電路
362．．．同步鎖存電路
363．．．鎖存區段
400．．．照相機系統
410．．．成像裝置
420．．．透鏡
430．．．驅動電路
440．．．信號處理電路
BD．．．二進位碼
BD．．．二進位碼
CGD．．．反轉信號
CIN．．．輸入/時脈輸入
CK．．．標準時脈
CLK．．．時脈供應線
CLK．．．時脈供應線
CLT321~CLT32N．．．碼鎖存區段
CMASK．．．進位遮罩信號
CNTPLS．．．脈衝信號
COUT．．．早期階段進位
COUT．．．早期階段進位
CT．．．漣波計數器
CT331．．．位元漣波計數器
CT331．．．漣波計數器
CT332．．．漣波計數器
CT333．．．漣波計數器
CT334．．．漣波計數器
CT335．．．漣波計數器
CT336．．．漣波計數器
CT337．．．漣波計數器
CT338．．．漣波計數器
CT339．．．漣波計數器
CT340．．．漣波計數器
D．．．資料輸入端子
DLY．．．延遲元件
EX321．．．EXOR閘
EX321-EX322．．．「互斥或(EXOR)」閘
EX322．．．EXOR閘
FF．．．正反器
FF321．．．正反器
FF321-FF323．．．正反器
FF322．．．正反器
FF323．．．正反器
FF331．．．正反器
FF331．．．正反器
GC．．．格雷碼
GD．．．格雷碼資料
GND．．．接地
HLDCK．．．第一外部控制信號
HLDCK．．．第一外部控制信號
IV342．．．反相器
IV343．．．反相器
LCK．．．時脈供應線
LRST．．．重設控制線
LSEL．．．選擇控制線
LTC．．．低位準位元鎖存電路
LTC321-LTC323．．．低位準位元鎖存電路
LVDD．．．電壓源線
MIV．．．主要反相器
MLCK．．．主要時脈供應線
MLCK．．．主要時脈供應線
MSMASK．．．遮罩信號
NA321．．．NAND閘
NA321-NA323．．．「反及(NAND)」閘
NA322．．．NAND閘/鎖存節點
NA323．．．NAND閘
ND331．．．時脈節點/輸出節點
ND332．．．輸出節點/鎖存節點
ORNA331．．．「或反及(ORNAND)」閘
PLLCK．．．標準時脈
POWER LINE．．．電源線
Q．．．輸入側
RAMP．．．參考信號
RST．．．重設
SEL．．．控制信號
SLCK．．．子時脈供應線
VCO．．．輸出信號
VCO_DELAY．．．同步及延遲鎖存信號
VSL．．．電位/類比信號
xCK．．．反轉信號
XQ．．．反轉輸出端子
xRVDCK．．．第二外部控制信號
xRVDCK．．．第二外部控制信號
圖1係圖解說明安裝有一行平行ADC之一固態成像元件(CMOS影像感測器)之一組態實例之一方塊圖。
圖2係圖解說明圖1之一電路之一時序圖之一圖。
圖3係圖解說明根據本發明之一實施例之安裝有一行平行ADC之一固態成像元件(CMOS影像感測器)之一組態實例之一方塊圖。
圖4係更詳細圖解說明圖3中所展示之安裝有一行平行ADC之該固態成像元件(CMOS影像感測器)之一ADC群組之一方塊圖。
圖5係圖解說明根據一實施例之由四個電晶體所組態之一CMOS影像感測器之一像素之一實例之一圖。
圖6係圖解說明根據一實施例之一A/D轉換器之一基本組態實例之一第一圖。
圖7係圖解說明根據一實施例之一A/D轉換器之一基本組態實例之一第二圖。
圖8係圖解說明根據一實施例之一格雷碼計數器、一低位準位元鎖存區段及一高位準位元漣波計數器之輸出之一基本配置關係之一圖。
圖9係圖解說明根據一實施例之在一低位準位元鎖存區段中所鎖存之格雷碼及高位準位元漣波計數器之各計數器輸出之一實例之一圖。
圖10係描述根據一實施例之延遲VCO驅動之一圖，該延遲VCO驅動係用於在低位準位元鎖存區段中之鎖存處理之一較佳驅動方法。
圖11係圖解說明根據一實施例之一高位準側漣波計數器之一特定組態實例之一電路圖。
圖12係描述當介於圖11之該漣波計數器之P相位與D相位之間變更時之一資料反轉功能之一圖。
圖13係圖解說明作為一實例之在四個漣波計數器係級聯連接之情況下包含輸出資料之狀態轉變之一時序圖。
圖14係示意圖解說明根據一實施例之一後期階段信號處理電路之CDS計算處理之一圖。
圖15係圖解說明根據一實施例之格雷碼及二進位資料之CDS計算處理之一特定實例之一圖。
圖16係圖解說明一CDS處理區段之一組態實例之一電路圖，該CDS處理區段係在行中執行一低位準位元鎖存電路之鎖存資料之計算處理及執行CDS處理。
圖17係圖解說明在當不提供一位元不一致性防止電路時之一情況下之一時序圖及一組態之一圖。
圖18係圖解說明當提供一位元不一致性防止電路時之一情況下之一時序圖及一組態之一圖。
圖19係描述根據一實施例之一進位遮罩信號之一波形圖。
圖20係圖解說明一行處理區段之一組態實例之一圖，該行處理區段包含一進位遮罩信號產生電路及一位元不一致性防止電路。
圖21係圖解說明一資料鎖存時序調整電路之一組態實例之一圖。
圖22係圖解說明圖21之該電路之一時序圖之一圖。
圖23係圖解說明根據本發明之一實施例之應用一固態成像元件之一照相機系統之一組態之一實例之一圖。
141．．．PLL電路
150．．．行類比對數位轉換器
150-1~150-P．．．類比對數位轉換器區塊
161．．．數位對類比轉換器
200-1~200-P．．．格雷碼計數器
300．．．行處理區段
310．．．比較器
320．．．低位準位元鎖存區段
330．．．高位準位元計數器區段/高位準位元漣波計數器
Claims (32)
- 一種固態成像裝置，其包括：一行處理區段，其包含：一格雷碼計數器；一低位準位元鎖存區段，其經組態以自一比較器接收一比較器輸出及自該格雷碼計數器接收一計數輸出，及鎖存一格雷碼計數值；一高位準位元漣波計數區段，其經組態以自最靠近該低位準位元鎖存區段之一高位準側之一低位準位元電路接收一鎖存輸出及執行一計數操作；及一位元不一致性防止區段，其經組態以防止在最靠近該低位準位元鎖存區段之該高位準側之該低位準位元電路與最靠近該高位準位元漣波計數區段之一低位準側之一高位準位元漣波計數器電路之間之位元不一致性。
- 如請求項1之固態成像裝置，其中該格雷碼計數器經組態以輸出該計數輸出，使得該計數輸出僅轉變一位元。
- 如請求項1之固態成像裝置，其中該格雷碼計數器經組態以輸出複數個格雷碼計數，及該等低位準位元鎖存電路之多個個別者經組態以接收該等格雷碼計數之至少一者。
- 如請求項1之固態成像裝置，其中該比較器經組態以比較一參考信號與一類比信號，該類比信號係自一像素區段輸出。
- 如請求項4之固態成像裝置，其中該比較器輸出係高的直至該參考信號與該類比信號相匹配為止，且當該參考信號與該類比信號相匹配時，該比較器輸出係低的。
- 如請求項1之固態成像裝置，其中自高至低之該比較器輸出之一轉變藉由該低位準位元鎖存區段而觸發該計數輸出之一鎖存操作。
- 如請求項1之固態成像裝置，其進一步包括一相關雙重取樣處理區段，該相關雙重取樣處理區段執行該低位準位元鎖存區段之鎖存資料之相關雙重處理。
- 如請求項1之固態成像裝置，其中該位元不一致性防止區段進一步經組態以使用一進位遮罩信號暫時遮罩自最靠近該低位準位元鎖存區段之該高位準側之該低位準位元電路之該鎖存輸出之一下降邊緣。
- 一種固態成像裝置，其包括：一格雷碼計數器；及複數個行處理區段，該等行處理區段之分別各者包含一比較器、一低位準位元鎖存區段、一高位準漣波計數區段及一位元不一致性防止區段，其中在一個別行處理區段中，該低位準位元鎖存區段經組態以自該比較器接收一比較器輸出及自該格雷碼計數器接收一計數輸出，及鎖存一計數格雷碼值， 該高位準漣波計數區段經組態以自最靠近該低位準位元鎖存區段之一高位準側之一低位準位元電路接收一鎖存輸出及執行一計數操作；及該位元不一致性防止區段經組態以防止在最靠近該低位準位元鎖存區段之該高位準側之該低位準位元電路與最靠近該高位準位元漣波計數區段之一低位準側之一高位準位元漣波計數器電路之間之位元不一致性。
- 如請求項9之固態成像裝置，其中該格雷碼計數器經組態以輸出該計數輸出，使得該計數輸出僅轉變一位元。
- 如請求項9之固態成像裝置，其中該格雷碼計數器經組態以輸出複數個格雷碼計數，及該等低位準位元鎖存電路之多個個別者經組態以接收該等格雷碼計數之至少一者。
- 如請求項9之固態成像裝置，其中該比較器經組態以比較一參考信號與一類比信號，該類比信號係自一像素區段輸出。
- 如請求項12之固態成像裝置，其中在該個別行處理區段內，該比較器輸出係高的直至該參考信號與該類比信號相匹配為止，且當該參考信號與該類比信號相匹配時，該比較器輸出係低的。
- 如請求項9之固態成像裝置，其中在該個別行處理區段內，自高至低之該比較器輸出之一轉變係藉由該低位準位元鎖存區段而觸發該計數輸出 之一鎖存操作。
- 如請求項9之固態成像裝置，其中該個別行處理區段進一步包含一相關雙重取樣處理區段，及在該個別行處理區段內，該相關雙重取樣處理區段執行該低位準位元鎖存區段之鎖存資料之相關雙重處理。
- 如請求項9之固態成像裝置，其中該位元不一致性防止區段進一步經組態以使用一進位遮罩信號暫時遮罩自最靠近該低位準位元鎖存區段之該高位準側之該低位準位元電路之該鎖存輸出之一下降邊緣。
- 一種類比對數位轉換方法，該方法包括：輸出一比較器輸出至一低位準位元鎖存區段；輸出一格雷碼計數輸出至該低位準位元鎖存區段；用該低位準位元鎖存區段來鎖存一格雷碼計數值；用一高位準位元漣波計數區段自最靠近該低位準位元鎖存區段之一高位準側之一低位準位元電路接收一鎖存輸出；用該高位準位元漣波計數區段執行一計數操作；及用一位元不一致性防止區段防止在最靠近該低位準位元鎖存區段之該高位準側之該低位準位元電路與最靠近該高位準位元漣波計數區段之一低位準側之一高位準位元漣波計數器電路之間之位元不一致性。
- 如請求項17之類比對數位轉換方法，其中 在輸出該格雷碼計數輸出中，該格雷碼計數輸出僅轉變一位元。
- 如請求項17之類比對數位轉換方法，其中輸出該格雷碼計數輸出至該低位準位元鎖存區段包含輸出複數個格雷碼計數至該低位準位元鎖存區段，及該等低位準位元鎖存電路之多個個別者接收該等格雷碼計數之至少一者。
- 如請求項17之類比對數位轉換方法，該方法進一步包括：比較一參考信號與一類比信號，該類比信號係自一像素區段輸出。
- 如請求項20之類比對數位轉換方法，該方法進一步包括：輸出一高位準至該低位準位元鎖存區段直至該參考信號與該類比信號相匹配為止，且當該參考信號與該類比信號相匹配時，輸出一低位準至該低位準位元鎖存區段。
- 如請求項17之類比對數位轉換方法，該方法進一步包括：用自高至低之該比較器輸出之一轉變以藉由該低位準位元鎖存區段而觸發輸出該格雷碼計數輸出之一格雷碼計數器之一鎖存操作。
- 如請求項17之類比對數位轉換方法，該方法進一步包括： 執行該低位準位元鎖存區段之鎖存資料之相關雙重取樣處理。
- 如請求項17之類比對數位轉換方法，其進一步包括：以該位元不一致性防止區段使用一進位遮罩信號暫時遮罩自最靠近該低位準位元鎖存區段之該高位準側之該低位準位元電路之該鎖存輸出之一下降邊緣。
- 一種類比對數位轉換方法，該方法包括：輸出多個比較器輸出至複數個低位準位元鎖存區段；輸出一格雷碼計數輸出至該等低位準位元鎖存區段之多個個別者；用該等低位準位元鎖存區段之多個個別者來鎖存多個格雷碼計數值；用對應複數個高位準位元漣波計數區段自最靠近該等低位準位元鎖存區段之多個個別者之一高位準側之多個低位準位元電路接收一鎖存輸出；用該等高位準位元漣波計數區段之多個個別者執行一計數操作；及用複數個位元不一致性防止區段來防止在最靠近該等低位準位元鎖存區段之多個個別者之該高位準側之該低位準位元電路與最靠近該高位準位元漣波計數區段之多個對應者之一低位準側之一高位準位元漣波計數器電路之間之位元不一致性。
- 如請求項25之類比對數位轉換方法，其中在輸出該格雷碼計數輸出中，該格雷碼計數輸出僅轉 變一位元。
- 如請求項25之類比對數位轉換方法，其中輸出該格雷碼計數輸出至該等低位準位元鎖存區段之多個個別者包含輸出複數個格雷碼計數至該等低位準位元鎖存區段之多個個別者，及包含在該等低位準位元鎖存區段之多個個別者中之該等低位準位元鎖存電路之多個個別者接收該等格雷碼計數之至少一者。
- 如請求項25之類比對數位轉換方法，該方法進一步包括：針對該等低位準位元鎖存區段之多個個別者，比較一參考信號與一對應類比信號，該對應類比信號係自一對應像素區段輸出。
- 如請求項28之類比對數位轉換方法，該方法進一步包括：輸出一高位準至該等低位準位元鎖存區段之多個個別者直至該參考信號與該對應類比信號相匹配為止，且當該參考信號與該對應類比信號相匹配時，輸出一低位準至該等低位準位元鎖存區段之多個個別者。
- 如請求項25之類比對數位轉換方法，該方法進一步包括：用比較器輸出之一轉變藉由該等低位準位元鎖存區段之多個對應者而觸發輸出該格雷碼計數輸出之一格雷碼計數器之一鎖存操作。
- 如請求項25之類比對數位轉換方法，該方法進一步包 括：執行該等低位準位元鎖存區段之多個個別者之鎖存資料之相關雙重取樣處理。
- 如請求項25之類比對數位轉換方法，其進一步包括：以該等位元不一致性防止區段之該等個別者使用一進位遮罩信號暫時遮罩自最靠近該等低位準位元鎖存區段之多個個別者之該高位準側之該低位準位元電路之該鎖存輸出之一下降邊緣。
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