KR20120103453A - Ａ／ｄ 변환 장치, ａ／ｄ 변환 방법, 및 프로그램 - Google Patents

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KR20120103453A
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소니 주식회사
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Abstract

본 발명의 A/D 변환 장치는 m비트의 분해능을 상기 m비트보다 작은 n비트의 분해능으로 소정의 타이밍에서 전환한다.

Description

Ａ／Ｄ 변환 장치, Ａ／Ｄ 변환 방법, 및 프로그램{Ａ／Ｄ CONVERTER, Ａ／Ｄ CONVERSION METHOD, AND PROGRAM}
본 발명은 A/D 변환 장치, A/D 변환 방법, 및 프로그램에 관한 것으로, 특히, 소비 전력을 저하시킬 수 있도록 한 A/D 변환 장치, A/D 변환 방법, 및 프로그램에 관한 것이다.
화상을 촬상하는 이미지 센서에 있어서, 화소 출력과 램프형상의 참조 전위를 비교하는 비교기, 화소 출력과 참조 전위의 대소 관계가 역전할 때까지의 시간을 계측하기 위한 리플 카운터를 열마다 갖는 구조가 제안되어 있다(일본국 특개2006-33453호 공보(이하, 특허문헌 1이라고 한다), 일본국 특개2005-278135호 공보(이하, 특허문헌 2라고 한다)를 참조).
도 1은, 비교기 및 카운터를 갖는 일반적인 회로예를 도시하는 도면이다. 도 2는, 도 1의 회로의 타이밍 차트이다. 도 1에 도시한 회로에서는, 비교기(1)에서 참조 전압(Vramp)의 스위프가 시작되는 동시에, 카운터(2)의 카운트 동작이 시작된다. 참조 전압(Vramp)이 입력 전압(VSL)을 하회하는 때에, 비교기(1)의 출력 신호(VCO)가 하이 레벨로부터 로우 레벨로 반전한다. 이 하강 에지에서 카운터(2)의 카운트 동작이 정지된다. 카운트값(VCNT)은 참조 전압(Vramp)이 스위프한 전압폭과 1대1의 관계이고, 이 카운트값(VCNT)이 입력 전압을 아날로그 디지털(AD) 변환한 결과가 된다.
상기 특허 문헌 1, 2에서는, 카운터로서 리플 카운터가 사용되고 있고, 리플 카운터의 각 비트의 반전에 의해 감산을 실현하고 있다. 또한, 1번째의 데이터의 카운트값을 유지한 채로, 다음의 데이터로 리플 카운터를 계속 동작시킴에 의해 가산 동작도 실현하고 있다. 이 구성은, 이미지 센서에서 자주 행하여지는 CDS(Correlated Double Sampling) 동작이 열마다 독립하여 행하여지기 때문에, 화소 출력의 AD 변환 결과가 열 사이의 클록 신호 및 참조 전위의 스큐(skew)에 의존하지 않는다. 그 결과, 고속의 클록 신호에 의해 카운트 동작이 가능하게 되어 있다. 또한, AD 변환 결과의 열 마다의 가산 및 감산이 가능해지기 때문에, 같은 열 내에서의 화소 출력의 가산 동작이 AD 변환 회로상에서 행해진다는 이점이 있다.
이러한 회로에서 분해능을 향상시키기 위해서는, 주파수를 올리거나, 시간을 들여서 처리하도록 하는 것이 생각된다. 또한, 소비 전력을 내리는 것도 요망되고 있다. 나아가서는, 휴대 단말의 보급에 의해, 회로 규모의 축소도 요망되고 있다.
본 발명은, 이와 같은 상황을 감안하여 이루어진 것으로, 적정한 필요 분해능을 제어함으로써, 성능을 떨어뜨리는 일 없이 소비 전력을 억제할 수 있도록 하는 것이다.
본 기술의 한 측면의 A/D 변환 장치는, m비트의 분해능을, 상기 m비트보다 작은 n비트의 분해능으로 소정의 타이밍에서 전환한다.
상기 m비트의 분해능일 때에 공급되는 복수의 위상차를 갖는 클록 신호를, 상기 소정의 타이밍에서 부분적으로 정지함으로써 상기 n비트의 분해능으로 전환하도록 할 수 있다.
상기 m비트의 분해능일 때에 복수의 위상차를 갖는 클록 신호가 공급되고, 상기 n비트의 분해능으로 전환하기 위해 클록 신호를 정지시킬 때, 정지시키는 클록 신호의 적어도 하나의 클록 신호는, 논리값이 "1"인 상태에서 정지되도록 할 수 있다.
상위 비트를 계수하는 리플 카운터 내의 소정의 출력에 응하여, 상기 클록 신호에 의거한 하위 비트를 디코드하도록 할 수 있다.
상기 m비트의 분해능일 때에 공급되는 그레이 코드 카운터를, 상기 소정의 타이밍에서 부분적으로 정지함으로써 상기 n비트의 분해능으로 전환하도록 할 수 있다.
상기 m비트의 분해능일 때에 복수의 그레이 코드가 공급되고, 상기 n비트의 분해능으로 전환하기 위해 그레이 코드를 정지시킬 때, 정지시키는 그레이 코드의 적어도 하나의 그레이 코드는, 논리값이 "1"인 상태에서 정지되도록 할 수 있다.
상기 소정의 타이밍은, 백 영역(white region)이 된 타이밍이도록 할 수 있다.
상기 소정의 타이밍은, 1LSB의 변화가, 노이즈에 묻히는 영역이 된 타이밍이도록 할 수 있다.
A/D 변환 장치는 시간과 함께 전압치가 선형으로 변화하는 램프 파형의 참조 전압과, 입력 전압을 비교하는 비교부와, 상기 비교부의 출력이 반전한 것을 트리거로 하여 동작 시작 또는 동작 정지하고, 클록 신호의 주기마다 계수하는 상위 비트 카운터와, 위상이 다른 복수의 클록 신호를 이용하여 비교기의 출력이 반전하는 타이밍에서 위상 정보를 래치하고, 그 값을 디코드함으로써 클록 신호의 주기보다 분해능이 높은 하위 비트를 출력하는 시간 양자화부를 또한 구비하도록 할 수 있다.
A/D 변환 장치는 시간과 함께 전압치가 선형으로 변화하는 램프 파형의 참조 전압과 입력 전압을 비교하는 비교부와, 상기 비교부의 출력이 반전한 것을 트리거로 하여 동작 시작 또는 동작 정지하고, 클록 신호의 주기마다 계수하는 상위 비트 카운터와, 클록 신호로부터 그레이 코드 카운터에서 생성된 그레이 코드를 래치하고, 그 값을 디코드함으로써 하위 비트를 출력하는 하위 비트 카운터를 또한 구비하도록 할 수 있다.
A/D 변환 장치는 이미지 센서 내에 열병렬로 복수 구비되고, 동일한 제어 신호가 공급되도록 할 수 있다.
본 기술의 한 측면의 A/D 변환 방법은, m비트의 분해능을, 상기 m비트보다 작은 n비트의 분해능으로 소정의 타이밍에서 전환하는 스텝을 포함한다.
본 기술의 한 측면의 프로그램은, 아날로그 신호를 디지털 신호로 변환하는 A/D 변환 장치를 제어하는 컴퓨터에, m비트의 분해능을, 상기 m비트보다 작은 n비트의 분해능으로 소정의 타이밍에서 전환하는 스텝을 포함하는 처리를 실행시키기 위한 컴퓨터 판독 가능한 프로그램이다.
본 기술의 한 측면의 A/D 변환 장치, A/D 변환 방법, 및 프로그램에서는, m비트의 분해능이, m비트보다 작은 n비트의 분해능으로 소정의 타이밍에서 전환된다.
본 발명의 한 측면에 의하면, 적절한 필요 분해능을 제어할 수 있다. 또한, 분해능을 제어함으로써, 소비 전력을 저감시키는 것도 가능해진다.
도 1은 비교기와 카운터를 갖는 회로에 관해 설명하기 위한 도면.
도 2는 비교기와 카운터를 갖는 회로의 동작에 관해 설명하기 위한 도면.
도 3은 래치, 디코드, 리플 카운터를 갖는 회로를 도시하는 도면.
도 4는 도 3에 도시한 회로의 상세를 도시하는 도면.
도 5는 도 4에 도시한 회로의 동작을 설명하기 위한 도면.
도 6은 디코드에 관해 설명하기 위한 도면.
도 7은 디코드값에 관해 설명하기 위한 도면.
도 8은 클록의 정지를 실행하는 영역에 관해 설명하기 위한 도면.
도 9는 클록의 정지를 실행하는 영역에 관해 설명하기 위한 도면.
도 10은 도 4에 도시한 회로의 동작을 설명하기 위한 도면.
도 11은 디코드에 관해 설명하기 위한 도면.
도 12는 디코드값에 관해 설명하기 위한 도면.
도 13은 도 4에 도시한 회로의 동작을 설명하기 위한 도면.
도 14는 디코드에 관해 설명하기 위한 도면.
도 15는 디코드값에 관해 설명하기 위한 도면.
도 16은 동작 모드의 전환에 관해 설명하기 위한 도면.
도 17은 각 동작 모드에서의 동작에 관해 설명하기 위한 도면.
도 18은 열병렬 ADC 탑재 고체 촬상 소자의 구성례를 도시하는 블록도.
도 19는 도 4에 도시한 회로의 동작을 설명하기 위한 도면.
도 20은 리니어리티(linearity)에 관해 설명하기 위한 도면.
도 21은 리니어리티에 관해 설명하기 위한 도면.
도 22는 도 4에 도시한 회로의 동작을 설명하기 위한 도면.
도 23은 리니어리티에 관해 설명하기 위한 도면.
도 24는 단조증가성의 소실에 관해 설명하기 위한 도면.
도 25는 동작 모드의 전환에 관해 설명하기 위한 도면.
도 26은 도 4에 도시한 회로의 동작을 설명하기 위한 도면.
도 27은 리니어리티에 관해 설명하기 위한 도면.
도 28은 오차에 관해 설명하기 위한 도면.
도 29는 도 4에 도시한 회로의 동작을 설명하기 위한 도면.
도 30은 리니어리티에 관해 설명하기 위한 도면.
도 31은 오차에 관해 설명하기 위한 도면.
도 32는 단조증가성의 개선에 관해 설명하기 위한 도면.
도 33은 도 3에 도시한 회로의 동작을 설명하기 위한 도면.
도 34는 동작 모드의 전환에 관해 설명하기 위한 도면.
도 35는 도 33에 도시한 동작을 행하는 회로의 상세를 도시하는 도면.
도 36A 내지 도 36C는 도 35에 도시한 회로의 동작을 설명하기 위한 도면.
도 37은 도 3에 도시한 회로의 다른 상세를 도시하는 도면.
도 38은 도 37에 도시한 회로의 상세를 도시하는 도면.
도 39는 도 37에 도시한 회로의 동작을 설명하기 위한 도면.
도 40은 동작 모드의 전환에 관해 설명하기 위한 도면.
도 41은 디코드에 관해 설명하기 위한 도면.
도 42는 리니어리티에 관해 설명하기 위한 도면.
도 43은 리니어리티에 관해 설명하기 위한 도면.
도 44는 동작 모드의 전환에 관해 설명하기 위한 도면.
도 45는 오차에 관해 설명하기 위한 도면.
도 46은 리니어리티에 관해 설명하기 위한 도면.
도 47은 기록 매체에 관해 설명하기 위한 도면.
[제1의 실시의 형태에 관해]
도 3에 A/D 변환 장치(Analog Digital Converter)의 한 실시의 형태의 구성을 도시한다. A/D 변환 장치(20)는, 참조 전압 공급부(21), 비교기(22), 래치 디코드 회로(23), 및 리플 카운터(24)를 갖는다. 래치 디코드 회로(23)는, 래치 회로와 디코드 회로로 구성된다.
도 3에 도시한 A/D 변환 장치(20)는, 상위 비트 카운터와 위상이 다른 클록 신호를 래치와 디코드를 한 TDC(Time to Digital Converter)로 하위 비트의 정보를 얻는 적분형 A/D 변환 장치(20)이다. 여기서는 예로서, 상위 11bit의 리플 카운터와 하위 3bit의 TDC로 구성한 분해능 14bit의 A/D 변환 장치(20)를 나타낸다.
비교기(22)는, 참조 전압 공급부(21)로부터 공급되는 시간과 함께 전압치가 선형으로 변화하는 램프 파형의 참조 전압(Vramp)과, 입력 전압(VSL)을 비교하고, 그 결과에 응한 레벨의 출력 신호(VCO)를 래치 디코드 회로(23)와 리플 카운터(24)에 출력한다.
비교기(22)의 출력 신호(VCO)의 레벨이 반전한 때에, 리플 카운터(24)의 상위 비트는 카운트를 정지하고, 래치 디코드 회로(23)는 클록 신호(CLK)의 위상 정보를 래치하여, 래치 데이터(EB)(확장 코드(EB))를 출력한다. 래치 디코드 회로(23)에는, 위상이 45도씩 다른 클록 신호(CLKA), 클록 신호(CLKB), 클록 신호(CLKC), 클록 신호(CLKD)가 공급되고, 각각의 클록 신호에 의해 위상 정보가 래치된다.
이러한 클록 신호들은, 공급부(도시 생략)로부터 공급되고, 공급부로부터 공급되는 클록 신호는, 제어부(도시 생략)의 제어에 의거하여, 래치 디코드 회로(23)에 공급된다. 후술하지만, 이들의 클록 신호는, 소정의 영역(예를 들면, 백 영역(white region))이라고 판단될 때에, 그 공급이 정지되는데, 그와 같은 판단은, 제어부에 의해 행하여진다.
래치 디코드 회로(23)는, 래치 정보를 펄스(열(train))로 변환하고, 그 펄스를 리플 카운터(24)의 카운트 클록 신호로서 출력한다. 리플 카운터(24)는, 래치 디코드 회로(23)의 카운트 클록 신호에 응하여, 클록 신호의 위상 정보를 리플 카운터의 최하위 비트로서 바이너리 코드로 변환한다.
도 4에, 도 3에 도시한 A/D 변환 장치(20)의 래치 디코드 회로(23)의 상세한 구성을 도시한다. 도 4에 도시한 래치 디코드 회로(23)는, 확장 코드를 바이너리값(binary value)으로 변환하는 회로이다. 도 4에 도시한 래치 디코드 회로(23)는, 래치 회로(41)와 디코드 회로(51)로 구성되고, 래치 회로(41)는, 플립플롭(42 내지 45)으로 구성되어 있다. 디코드 회로(51)는, 셀렉터(52), 제1의 디코드 회로(53), 제1의 리플 카운터부(54), 마스크 회로(55), 제2의 디코드 회로(56), 제2의 리플 카운터부(57)를 갖는다.
비교기(22)(도 3)는, 시간과 함께 전압치가 선형으로 변화하는 램프 파형의 참조 전압(Vramp)과 입력 전압(VSL)을 비교하고, 그 결과에 응한 레벨의 출력 신호(VCO)를 래치 회로(41)의 각 플립플롭(42 내지 45)에 출력한다.
래치 회로(41)는, 제1의 래치로서의 플립플롭(42, 43, 44)을 가지며, 제2의 래치로서의 플립플롭(45)을 갖는다. 래치 회로(41)는, 위상이 다른 복수의 클록 신호를 이용하여 비교기(22)의 출력 신호(VCO)가 반전한 타이밍에서 위상 정보를 래치한다. 본 실시의 형태에서는, 위상이 다른 복수의 클록 신호로서, 클록 신호(CLKA)를 기준으로 위상이 45도씩 차례로 어긋난, 클록 신호(CLKB), 클록 신호(CLKC), 클록 신호(CLKD)와 클록 신호(CLKA) 자신을 포함한 4개의 클록 신호가 사용된다. 위상 어긋남의 45도는 클록 신호 주기(Tck)의 1/8에 상당한다.
각각의 플립플롭(42 내지 45)은 각각, 비교기(22)의 출력 신호(VCO)에 동기하여, 클록 신호(CLKA), 클록 신호(CLKB), 클록 신호(CLKC), 클록 신호(CLKD)의 위상 정보를 래치한다. 플립플롭(42)은, 비교기(22)의 출력 신호(VCO)에 동기하여 클록 신호(CLKD)를 래치한다. 플립플롭(42)의 Q출력으로부터는 확장 코드(EB)[0]를 얻을 수 있고, 플립플롭(42)은 얻어진 확장 코드(EB)[0]를 셀렉터(52)에 출력한다.
플립플롭(43)은, 비교기(22)의 출력 신호(VCO)에 동기하여 클록 신호(CLKC)의 위상 정보를 래치한다. 플립플롭(43)의 Q출력으로부터는 확장 코드(EB)[1]를 얻을 수 있고, 플립플롭(43)은 얻어진 확장 코드(EB)[1]를 셀렉터(52)에 출력한다. 플립플롭(44)은, 비교기(22)의 출력 신호(VCO)에 동기하여 클록 신호(CLKB)의 위상 정보를 래치한다. 플립플롭(44)의 Q출력으로부터는 확장 코드(EB)[2]를 얻을 수 있고, 플립플롭(44)은 얻어진 확장 코드(EB)[2]를 셀렉터(52)에 출력한다.
플립플롭(45)은, 비교기(22)의 출력 신호(VCO)에 동기하여 클록 신호(CLKA)의 위상 정보를 래치한다. 플립플롭(45)의 Q출력으로부터는 확장 코드(EB)[3]를 얻을 수 있고, 플립플롭(45)은 얻어진 확장 코드(EB)[3]를 제1의 디코드 회로(53)와 마스크 회로(55)에 출력한다.
셀렉터(52)는, 셀렉터 신호(EBSEL)[2:0]에 응하여, 플립플롭(42 내지 44)으로부터 출력되는 확장 코드(EB)[0], 확장 코드(EB)[1], 확장 코드(EB)[2]를 순차적으로 선택하고, 신호(EBO)로서 제1의 디코드 회로(53)에 출력한다. 제1의 디코드 회로(53)는, 래치 회로(41)의 래치 정보인 확장 코드(EB)[0] 내지 EB[2]를, 펄스 신호(EBCK)와 확장 코드[3]에 응하여 펄스(열)로 변환하고, 그 펄스 신호(EBCKO)를 제1의 리플 카운터부(54)의 카운트 클록 신호로서 출력한다.
제1의 디코드 회로(53)는, 2개의 AND 회로와 1개의 OR 회로로 구성되는 AND-OR 회로(61)를 갖는다. AND-OR 회로(61)의 제1의 3입력 AND 회로의 제1의 입력단자는, 펄스 신호(EBCK)의 공급 라인에 접속되어 있다. 제1의 3입력 AND 회로의 제2의 부(negative)입력단자는, 확장 코드(EB)[3]의 출력 라인에 접속되고, 제3의 부입력단자는, 셀렉터(52)의 신호(EBO)의 공급 라인에 접속되어 있다.
AND-OR 회로(61)의 제2의 3입력 AND 회로의 제1의 입력단자는, 펄스 신호(EBCKO)의 공급 라인에 접속되어 있다. 제2의 3입력 AND 회로의 제2의 입력단자는, 확장 코드(EB)[3]의 출력 라인에 접속되고, 제3의 입력단자는, 셀렉터(52)의 신호(EBO)의 공급 라인에 접속되어 있다. 제1의 3입력 AND 회로와 제2의 3입력 AND 회로로부터의 출력은, OR 회로에 각각 공급되는 구성으로 되어 있다. 그리고, OR 회로로부터의 출력은, 제1의 리플 카운터부(54)에 공급되는 구성으로 되어 있다.
제1의 리플 카운터부(54)는, 제1의 디코드 회로(53)의 카운트 클록 신호에 응하여, 클록 신호의 위상 정보를 하위 비트로서 바이너리 코드로 변환한다. 제1의 리플 카운터부(54)는, 기억 소자로서 종속 접속된 플립플롭(62)과 플립플롭(63)을 갖는다. 플립플롭(62)의 단자(CIN)는, 제1의 디코드 회로(53)의 펄스 신호(EBCKO)의 공급 라인에 접속되고, 입력(D)이 반전 출력(/Q)("/"은 반전을 나타낸다)에 접속되고, 출력(Q)이 플립플롭(63)의 단자(CIN)에 접속되어 있다. 플립플롭(63)의 D입력은, 반전 출력(/Q)에 접속되고, 출력(Q)이 제2의 디코드 회로(56)에 접속되어 있다.
마스크 회로(55)는, 마스크 신호(XEBMSK)에 응하여 래치 회로(41)에 의한 확장 코드(EB)[3]를 제2의 디코드 회로(56)에 입력시키는지 비입력으로 하는지를 결정하고 처리한 마스크 처리를 행한다. 마스크 회로(55)는, 부입력의 2입력 AND 회로로 구성되어 있다. 마스크 회로(55)의 AND 회로의 제1의 부입력단자는, 래치 회로(41)의 확장 코드(EB)[3]의 공급 라인에 접속되고, 제2의 부입력단자는, 액티브 레벨이 로우 레벨인 마스크 신호(XEBMSK)의 공급 라인에 접속되어 있다.
제2의 디코드 회로(56)는, 래치 회로(41)의 확장 코드(EB)[3]를, 펄스 신호(EB4CK)에 응하여 펄스(열)로 변환하고, 그 신호(Q)[2]를 제2의 리플 카운터부(57)의 카운트 클록 신호로서 출력한다.
제2의 디코드 회로(56)는, 2개의 AND 회로와 1개의 OR 회로로 구성되는 AND-OR 회로(64)를 갖는다. AND-OR 회로(64)의 제1의 2입력 AND 회로의 제1의 입력단자는, 펄스 신호(EB4CK)의 공급 라인에 접속되고, 제2의 입력단자는, 마스크 회로(55)의 출력 단자에 접속되어 있다. AND-OR 회로(64)의 제2의 2입력 AND 회로의 제1의 부입력단자는, 마스크 회로(55)의 출력 단자에 접속되고, 제2의 입력단자는, 제1의 리플 카운터부(54)의 출력 Q[1]의 출력 라인에 접속되어 있다. 제1의 2입력 AND 회로의 출력과 제2의 AND 회로의 출력은, OR 회로에 공급되고, OR 회로로부터의 출력 신호(Q)[2]는, 제2의 리플 카운터부(57)에 공급되도록 구성되어 있다.
제2의 리플 카운터부(57)는, 제2의 디코드 회로(56)의 카운트 클록 신호에 응하여, 클록 신호의 위상 정보를 리플 카운터의 상위 비트로서 바이너리 코드로 변환한다. 제2의 리플 카운터부(57)는, 플립플롭(57) 및 리플 카운터(24)(도 3)를 갖는다. 플립플롭(57)은, 입력(D)이 반전 출력(/Q)("/"은 반전을 나타낸다)에 접속되고, 단자(CIN)가 제2의 디코드 회로(56)의 출력 신호(Q)[2]의 공급 라인에 접속되고, 출력(Q)이 리플 카운터(24)(도 3)의 입력단자에 접속되어 있다. 플립플롭(57)은, 바이너리 변환 후의 기억 소자(래치)로서 기능한다.
도 5에, 도 4의 A/D 변환 장치(20)의 동작을 설명하기 위한 타이밍 차트를 도시하고, 도 6에, 확장 코드를 바이너리값으로 변환하는 알고리즘을 도시하고, 도 7에, 확장 코드(EB)[3:0]를 바이너리값으로 디코드한 결과의 예를 도시한다.
도 5에서는 1/8Tck(Tck는 클록 신호 주기)씩 위상이 어긋난 4개의 클록 신호의 경우에 관해 나타내고 있다. 4개의 클록 신호(CLKA 내지 CLKD)의 0/1의 조합에 의해, 클록 신호의 주기가 8등분되어 있다. 최초의 0 내지 1/8Tck의 기간에서는 클록 신호(CLK)[3:0]=1000b, 다음의 1/8Tck 내지 2/8Tck의 기간에서는 클록 신호(CLK)[3:0]=1100b, …가 된다. 클록 신호(CLK)의 위상을 8분할함으르써, 바이너리 코드로 3b분량의 정보를 얻을 수 있다.
비교기(22)의 출력 신호(VCO)가 하이 레벨(H)로부터 로우 레벨(L)로 변화하는 순간에 클록 신호(CLK)[3:0]가 래치되고, 래치 데이터를 확장 코드(EB)[3:0]로 한다. 클록 신호의 최초의 0 내지 1/8Tck의 기간을 "0", 1/8Tck 내지 2/8Tck의 기간을 "1", 이후 2, 3, 4 …라는 카운트값으로 변환하는 것으로 하면, 도 7에 도시하는 바와 같은 대응 관계의 수의 펄스를 발생시킨다.
3bit TDC에서는, 확장 코드(EB)[3]=1인 경우는, 확장 코드(EB)[2:0]의 "1"인 수, 확장 코드(EB)[3]=0인 경우는, 확장 코드(EB)[2:0]의 "0"인 수와 그것에 4를 더한 수가 대응하는 수치가 된다. 이와 같은 알고리즘에 의하면, 도 7을 참조하면, 확장 코드(EB)[3], EB[2], EB[1], EB[0]가, "1, 0, 0, 0"인 경우, 그 바이너리 코드는, "000"이 되고, 디코드값은 "0"이 된다. 마찬가지로, 확장 코드(EB)[3], EB[2], EB[1], EB[0]가, "1, 1, 0, 0"인 경우, 그 바이너리 코드는, "001"이 되고, 디코드값은 "1"이 된다.
확장 코드(EB)[3], EB[2], EB[1], EB[0]가, "1, 1, 1, 0"인 경우, 그 바이너리 코드는, "010"이 되고, 디코드값은 "2"가 된다. 확장 코드(EB)[3], EB[2], EB[1], EB[0]가, "1, 1, 1, 1"인 경우, 그 바이너리 코드는, "011"이 되고, 디코드값은 "3"이 된다. 확장 코드(EB)[3], EB[2], EB[1], EB[0]가, "0, 1, 1, 1"인 경우, 그 바이너리 코드는, "100"이 되고, 디코드값은 "4"가 된다.
확장 코드(EB)[3], EB[2], EB[1], EB[0]가, "0, 0, 1, 1"인 경우, 그 바이너리 코드는, "101"이 되고, 디코드값은 "5"가 된다. 마찬가지로, 확장 코드(EB)[3], EB[2], EB[1], EB[0]가, "0, 0, 0, 1"인 경우, 그 바이너리 코드는, "110"이 되고, 디코드값은 "6"이 된다. 확장 코드(EB)[3], EB[2], EB[1], EB[0]가, "0, 0, 0, 0"인 경우, 그 바이너리 코드는, "111"이 되고, 디코드값은 "7"이 된다. 이와 같이 하여, 확장 코드가 디코드값으로 변환된다.
[소비 전력을 저감시키기 위한 처리에 관해]
이와 같이 A/D 변환 회로(20)는 동작하기 때문에, 확장 코드에 의한 분해능을 높인 A/D 변환을 행하는 것이 가능해진다. 예를 들면, 이와 같은 A/D 변환 회로(20)를 구비하는 디지털 카메라에 의하면, 분해능이 높음에 의한 화질의 향상을 기대할 수 있다. 즉, 분해능이 높아짐에 의해, 이와 같은 A/D 변환 회로(20)를 구비한 장치에서의 데이터의 질, 예를 들면, 화질이나 음질을 높이는 것이 가능해진다. 이하의 설명에서는, 주로, 디지털 카메라 등의 화상이나 영상을 취급하는 장치에 본 실시의 형태에서의 A/D 변환 회로가 적용된 경우를 예로 들어, 화질이 저하되는 일 없이, 소비 전력을 저하시키기 위한 처리에 관해 설명한다.
상기한 바와 같이, 래치 디코드 회로(23)에는, 4개의 클록 신호가 입력된다. 이 클록 신호를 정지함으로써, 소비 전력을 저감시킬 수 있다. 그러나, 클록 신호를 정지하면, 분해능이 낮아진다. 그래서, 클록 신호가 정지하고, 분해능이 저하되었다고 하여도, 그 영향이 거의 없는(무시할 수 있는) 조건에 관해 설명한다.
도 8은 이미지 센서에 입사하는 광의 조도와, 그때에 이미지 센서의 화소 내에 발생하는 전자수의 관계를 도시한 그래프이다. 저조도, 즉 흑 영역에서는 고정 성분인 회로 노이즈가 지배적이고, 또한 광량에 비례하는 신호 성분도 작다. 한편, 고조도, 즉 백 영역에서는 조도의 제곱근에 비례한 광 숏 노이즈(light shot noise)가 지배적이다.
입사광에 의해 발생하는 전자의 수를 Q[e-]로 하면, 광 숏 노이즈는 다음의 식(1)으로 정의된다.
Figure pat00001
전압 신호에의 변환 효율을 E[V/e-]로 하면, 광 숏 노이즈는 다음의 식(2)으로 표시된다.
Figure pat00002
여기서, 판독 회로에 기인하는 고정 성분의 회로 노이즈를 Nc[Vrms]로 하고, 노이즈의 총량 N[Vrms]을, 전자의 수(Q)의 함수로서 표시하면, 다음의 식(3)이 되고, 다음의 식(4)이 된다.
Figure pat00003
도 9에 도시한 그래프는, 횡축을 광전자수 Q[e-]이고, 종축을 노이즈의 총량 N[Vrms]으로 한 때의 관계를 도시한 그래프이다. 도 9중, QFD[e-]는, 화소의 포화 용량이다. 또한, 이미지 센서의 다이내믹 레인지를 DRANGE[V]로 하고, A/D 변환 장치의 분해능을 n[bit]로 한다. 이와 같은 경우, 1LSB(least significant bit)의 무게, 즉 1LSB에서 변화하는 전압폭은 다음의 식(5)으로 표시된다.
Figure pat00004
도 9에는, 노이즈의 총량(N)의 곡선과, 그 잡음의 총량(N)의 반분의 노이즈의 총량((1/2)N)의 곡선을 도시하고 있다. 여기서, 노이즈의 총량의 반분인 N/2보다 1LSB의 전압폭(DRANGE/2n)이 작은 경우, 1LSB의 변화는 노이즈에 묻히고, 그 영역(예를 들면, 백 영역)에서, A/D 변환 장치의 분해능은 반드시 n[bit]일 필요는 없다. 이와 같은 노이즈에 묻혀 버리는 영역에서, 화질을 유지하기 위해 분해능을 유지할 필요성은 없고, n비트 이하의 분해능이라도 좋다고 생각된다.
상기한 바와 같이, A/D 변환 회로(20)는, 래치 디코드 회로(23)에 4개의 클록 신호를 입력하고, 처리함으로써, 하위 3비트를 만들어 내어, 분해능을 높이고 있지만, 이 클록 신호를, 화질에 영향을 주지 않는 범위에서 정지시킴으로써, A/D 변환 회로(20)의 소비 전력을 저하시킬 수 있다. 환언하면, 고조도의 부분, 예를 들면 백 영역에서 A/D 변환 장치(20)의 최고의 분해능이 필요하지 않는 영역이 있는 것에 착안하여, 이 영역에서의 A/D 변환 장치(20)의 분해능을 떨어뜨림으로써 A/D 변환 장치(20) 전체의 저소비 전력화를 실현한다.
또한, 노이즈에 묻혀 버리는 조건에 관해, 화질 평가 등을 거쳐서 정해지는 것이고 반드시, 상기한 조건으로 한정되는 것은 아니다. 즉, 상기한 예에서는, 노이즈의 총량의 절반 분인 N/2보다 1LSB의 전압폭(DRANGE/2n)이 작은 경우로 하였지만, 노이즈의 총량의 절반 분이 아니라, 그 밖의 값, 예를 들면 3분의 1이나 5분의 1인 값이라도 좋다.
A/D 변환 회로(20)에서 래치 디코드 회로(23)에 입력되는 클록 신호를 정지시킨 경우의 디코드값에 관해 설명한다. 상기한 도 5 내지 7을 참조하여, 클록 신호를 정지시키지 않는 때의 디코드값, 즉 3개의 바이너리 코드가 얻어지는 3bit TDC로서 동작하는 동작 모드일 때의 디코드값에 관해 설명하였다. 마찬가지로, 이하에, 2개의 클록 신호를 정지시킴에 의해, 2개의 바이너리 코드가 얻어지는 2bit TDC로서 동작하는 동작 모드일 때의 디코드값과, 3개의 클록 신호를 정지시킴에 의해 하나의 바이너리 코드가 얻어지는 1bit TDC로서 동작하는 동작 모드로서 기능한 때의 디코드값에 관해 각각 설명한다.
[2bit TDC의 동작 모드시에 관해]
도 10에, 도 4의 A/D 변환 장치(20)의 동작을 설명하기 위한 타이밍 차트로서, 래치 디코드 회로(23)에 입력된 4개의 클록 신호중의 2개의 클록 신호를 정지시킨 때이고, 2bit TDC로서 기능한 때의 타이밍 차트를 도시한다. 도 11에, 그 때의 확장 코드를 바이너리값으로 변환하는 알고리즘을 도시한다. 도 12에, 그 때의 확장 코드(EB)[3:0]를 바이너리값으로 디코드한 결과의 예를 도시한다.
래치 디코드 회로(23)에는, 1/8Tck(Tck는 클록 신호 주기)씩 위상이 어긋난 4개의 클록 신호가 입력되는데, 그 중의 2개의 클록 신호가 동작하고 있을 때의 타이밍 차트이다. 도 10에는, 클록 신호(CLKA)와 클록 신호(CLKC)가 동작하고, 클록 신호(CLKB)와 클록 신호(CLKD)가 정지되어 있는 상태일 때의 타이밍 차트를 도시한다. 또한 도 10에서, 점선은, 클록 신호가 정지되어 있는 것을 나타낸다.
2bit TDC의 동작 모드에서는, EB[3] 그 자체가 1인 경우는 0카운트가 되고, 0인 경우는 4카운트되고, EB[1]은, EB[3]가 1일 때는 논리값 "1"의 수를, 0일 때는 논리값 "0"의 수를 각각 2카운트한다. 즉, 확장 코드(EB)[3]=1인 경우는, 확장 코드(EB)[1 :0]의 "1"인 수, 확장 코드(EB)[3]=0인 경우는, 확장 코드(EB)[1 :0]의 "0"인 수와 그것에 4를 더한 수가 대응하는 수치가 된다.
이와 같은 알고리즘에 의하면, 클록 신호 주기의 최초의 0 내지 2/8Tck의 기간을 "0", 3/8Tck 내지 4/8Tck의 기간을 "2", 5/8Tck 내지 6/8Tck의 기간을 "4", 7/8Tck 내지 8/8Tck의 기간을 "6"이라는 카운트값으로 변환되고, 도 12에 도시하는 바와 같은 대응 관계의 수의 펄스가 발생된다.
확장 코드(EB)[3], EB[1]가, "1, 0"인 경우, 그 바이너리 코드는, "000"이 되고, 디코드값은 "0"이 된다. 확장 코드(EB)[3], EB[1]가, "1, 1"인 경우, 그 바이너리 코드는, "010"이 되고, 디코드값은 "2"가 된다. 확장 코드(EB)[3], EB[1]가, "0, 1"인 경우, 그 바이너리 코드는, "100"이 되고, 디코드값은 "4"가 된다. 확장 코드(EB)[3], EB[1]가, "0, 0"인 경우, 그 바이너리 코드는, "110"이 되고, 디코드값은 "6"이 된다.
이와 같은 경우, 클록 신호의 1주기의 중에서, 출력 신호(VCO)가 변화하는 타이밍에서, 위상이 90도씩 다른 2개의 클록 신호(CLKA, CLKC)의 값을 래치하게 되고, 4가지의 확장 코드(EB)[3], EB[1]를 얻을 수 있게 된다. 이 4가지의 코드를 디코드하여 2bit의 하위 비트의 정보를 얻을 수 있고, 이것을 도시하면, 도 12에 도시한 바와 같이 된다.
여기서, 3bit TDC와 비교하면 위상 정보의 취득에 필요한 클록 신호의 갯수가 2개 적은 것을 알 수 있다. 이것은 1bit의 분해능을 떨어뜨림에 의해, 2개의 클록 신호를 동작시킬 필요가 없어지는 것을 의미한다. 2개의 클록 신호를 동작시키지 않으면, 그 만큼, 소비되는 전력을 삭감할 수 있음은 분명하다.
[1bit TDC의 동작 모드에 관해]
도 13에, 도 4의 A/D 변환 장치(20)의 동작을 설명하기 위한 타이밍 차트로서, 래치 디코드 회로(23)에 입력되는 4개의 클록 신호중의 3개의 클록 신호를 정지시킨 때이고, 1bit TDC로서 기능한 때의 타이밍 차트를 도시한다. 도 14에, 그 때의 확장 코드를 바이너리값으로 변환하는 알고리즘을 도시한다. 도 15에, 그 때의 확장 코드(EB)[3:0]를 바이너리값으로 디코드한 결과의 예를 도시한다.
래치 디코드 회로(23)에는, 1/8Tck(Tck는 클록 신호 주기)씩 위상이 어긋난 4개의 클록 신호가 입력되는데, 그중의 하나의 클록 신호가 동작하고 있을 때의 타이밍 차트이다. 도 13에는, 클록 신호(CLKA)가 동작하고, 클록 신호(CLKB), 클록 신호(CLKC), 및 클록 신호(CLKD)가 정지되어 있는 상태일 때의 타이밍 차트를 도시한다. 또한 도 13에서, 점선은, 클록 신호가 정지되어 있는 것을 나타낸다.
1bit TDC의 동작 모드에서는, EB[3] 그 자체가 "1"인 경우는 "0"카운트가 되고, "0"인 경우는 "4"카운트된다. 즉, 확장 코드(EB)[3]=1인 경우는, "0"이 되고, 확장 코드(EB)[3]=0인 경우는, "4"가 된다.
이와 같은 알고리즘에 의하면, 클록 신호 주기의 최초의 0 내지 4/8Tck의 기간을 "0", 5/8Tck 내지/8Tck의 기간을 "4"라는 카운트값으로 변환되고, 도 15에 도시하는 바와 같은 대응 관계의 수의 펄스를 발생한다. 확장 코드(EB)[3]가, "1"인 경우, 그 바이너리 코드는, "000"이 되고, 디코드값은 "0"이 된다. 확장 코드(EB)[3]가, "0"인 경우, 그 바이너리 코드는, "100"이 되고, 디코드값은 "4"가 된다.
이와 같은 경우, 필요한 클록 신호는 하나의 클록 신호(CLKA)만으로, 클록 신호의 Hi와 Lo의 2가지를 위상 정보로 하여 확장 코드(EB)[3]를 얻을 수 있다. 이 2가지의 코드를 디코드하여 1bit의 하위 비트의 정보를 얻을 수 있다.
여기서, 2bit TDC와 비교하면 위상 정보의 취득에 필요한 클록 신호의 갯수를 1개 줄일 수 있음을 알 수 있다. 또한 3bit TDC와 비교하면 위상 정보의 취득에 필요한 클록 신호의 갯수를 3개 줄일 수 있음을 알 수 있다. 3개의 클록 신호를 동작시키지 않으면, 그 만큼, 소비되는 전력을 삭감할 수 있음은 분명하다.
이와 같이, 클록 신호를 정지시킴으로써, 분해능은 떨어지게 되지만, 클록 신호를 정지시키는 타이밍을 적절하게 행함으로써, 분해능의 저하에 의해 화질이 열화되는 일 없이, 소비 전력을 저감시키는 것이 가능해진다. 클록 신호를 정지시키는 타이밍은, 상기한 바와 같이, 예를 들면, 노이즈의 총량의 절반 분인 N/2보다 1LSB의 전압폭(DRANGE/2n)이 작아질 때이고, 이와 같은 영역에서 클록 신호를 정지시켜서, 분해능을 저하시켰다고 하여도, 실질적으로는 화질에 영향을 주는 일 없이, 디코드할 수 있게 된다.
[동작 모드의 전환에 관해]
래치 디코드 회로(23)를, 3bit TDC, 2bit TDC, 1bit TDC의 순서로 전환하여 이용하는 경우, 환언하면, 4개의 클록 신호를 동작시키는 동작 모드로부터, 2개의 클록 신호를 동작시키는 동작 모드로 전환, 다시 하나의 클록 신호를 동작시키는 동작 모드로 전환하여 이용하는 경우에 관해, 도 16을 참조하여 설명한다.
도 16에, A/D 변환 기간과 4개의 클록 신호의 동작 기간을 도시한다. A/D 변환 기간의 전반에는, 화소 출력(VSL)의 전위가 높은 전위(저조도)에서 계수(counting)가 실행되고, 후반에는 화소 출력(VSL)의 전위가 낮은 전위(고조도)에서 계수가 실행된다. A/D 변환 기간에서, 저조도의 흑 영역에서는 분해능이 높은 3bit TDC로 동작시키고, 그 때의 클록 신호는, 클록 신호(CLKA, CLKB, CLKC, CLKD)의 4개를 동작시켜 둔다. 그리고 분해능을 떨어뜨려도 좋은 영역에서, 2개의 클록 신호(CLKB, CLKD)를 정지시켜서, 2bit TDC로 동작시킨다. 또한, 하나의 클록 신호(CLKC)를 정지시켜서, 1bit TDC로 동작시킨다.
이와 같이 순차적으로 클록 신호를 정지시킴에 의해, 항상 클록 신호를 4개 동작시켜서, m비트의 분해능으로 기능하고 있을 때와 비교하여, 클록 신호(CLKB, CLKC, CLKD)를 정지시켜서, n비트의 분해능으로 기능하고 있을 때의 쪽이, 정지시키고 있는 클록 신호의 분만큼 적어도 소비 전류를 삭감할 수 있다. 그리고, 클록 신호의 정지는, 백 영역에서 행하도록 함으로써, 클록 신호를 정지시켜서, 분해능을 떨어뜨렸다고 하여도, 실시적인 화질의 저하를 초래하는 일은 없다.
[클록 정지에 의한 부적합의 가능성에 관해]
그러나, 이와 같이 클록 신호를 순차적으로 정지시킴에 의해, 리니어리티가 악화되고, 단조증가성이 소실할 가능성이 있다. 그 이유를 설명하기 전에, A/D 변환 회로(20)에 공급되는 제어 신호에 관해 설명을 가한다. 도 17에, 제어 신호의 파형을 도시한다. 도 17A는, 래치 디코드 회로(23)가, 3bit TDC로서 기능하고 있을 때의 파형이고, 도 17B는, 2bit TDC로서 기능하고 있을 때의 파형이고, 도 17C는, 1bit TDC로서 기능하고 있을 때의 파형이다.
제어 신호(EBCK)의 펄스는 카운터를 구동하기 위한 신호원이다. 제어 신호(EBCKO)는, 제어 신호(EBCK)의 펄스를 통과시키는지의 여부를 나타내는 펄스이고, 확장 코드의 값의 조합에 의해 카운트가 필요한 경우는 펄스를 통과시키고, 카운트가 필요하지 않은 경우는 통과시키지 않도록 제어하기 위한 펄스이다. 통과한 펄스가, 실제로 카운트 클록 신호로서 카운터를 구동시킨다. 제어 신호(XEBMSK)는, 래치 회로(41)에 의한 확장 코드(EB)[3]를, 제2의 디코드 회로(56)에 입력시키는지 비입력으로 하는지를 결정하는 마스크 처리를 행하게 하기 위한 제어 신호이다. 제어 신호(EB4CK)는, 래치 회로(41)의 확장 코드(EB)[3]를, 제어 신호(EB4CK)의 펄스에 응하여 펄스(열)로 변환시켜서, 그 신호 D[2]를 제2의 리플 카운터부(28)의 카운트 클록 신호로서 출력시키기 위한 제어 신호이다.
도 17A 내지 도 17C에서, EB[3] 그 자체가 "1"인 경우, "0"카운트가 되고, EB[3] 그 자체가 "0"인 경우, "4"카운트가 되기 때문에, EB[3]은, 제어 신호(XEBMSK)와 제어 신호(EB4CK)로, 직접 3bit째의 리플 카운터(출력이 Q[2]의 플립플롭(57))에 제어 펄스가 보내진다.
3bit TDC일 때에는, EB[2:0]에 관해, EBSEL[2:0]로 각각의 확장 코드를 기억하는 플립플롭(62, 63)에 액세스되고, 그와 같은 타이밍에서 제어 신호(EBCK)가, 클록 신호 펄스를 하나씩 발생시킨다. EB[3]의 값과 액세스된 EB[2:0]의 값에 의해, 제어 신호(EBCKO)의 펄스를 통과시키는지, 또는 시키지 않는지에 의해 논리값의 수가, 1 또는 2비트째의 리플 카운터(출력이 Q[0], Q[1]의 플립플롭(62, 63))에 전해진다.
도 17B에 도시하는 바와 같이, 2bit TDC일 때에는, EB[1]의 논리값이 2카운트되기 때문에, EBSEL[1]에 의한 EB[1]의 액세스가 2회 행하여짐에 의해, 2카운트된다. 도 17C에 도시하는 바와 같이, 1bit TDC에서는 EBSEL[2:0]에 의한 EB[2:0]에의 액세스는 없다.
이와 같은 제어 신호에 의해 동작하는 도 4에 도시한 A/D 변환 회로(20)를 열병렬로 갖는 이미지 센서에 적용한 경우, 예를 들면, 도 18에 도시하는 바와 같이 적용한 경우, 제어 신호(EBSEL, EBCK, EB4CK, XEBMSK) 등은 전 칼럼에 공통으로 분배되는 제어 신호이다. 도 18은, 도 4에 도시한 A/D 변환 회로(20)를 열병렬로 갖는 이미지 센서에 적용한, 열병렬 ADC 탑재 고체 촬상 소자(CMOS 이미지 센서)의 구성례를 도시하는 블록도이다.
도 18에 도시한 고체 촬상 소자(100)는, 화소부(102), 수직 주사 회로(103), 수평 전송 주사 회로(104), 및 ADC군으로 이루어지는 칼럼 처리 회로군(105)을 갖는다. 또한, 고체 촬상 소자(100)는, 디지털-아날로그 변환 장치(DAC)(106), 및 앰프 회로(107)를 갖는다. DAC(106)는, 도 3에서의 참조 전압 공급부(21)에 대응한다. 화소부(102)는, 포토 다이오드(광전 변환 소자)와 화소내 앰프를 포함하는 단위 화소(121)가 매트릭스형상(행렬형상)으로 배치되어 구성된다.
칼럼 처리 회로군(105)은, 열마다 ADC를 형성하는 칼럼 처리 회로(151)가 복수열 배열되어 있다. 각 칼럼 처리 회로(ADC)(151)는, 도 3, 도 4에서의 A/D 변환 회로(20)에 대응한다. 각 칼럼 처리 회로(151)는, DAC(106)에 의해 생성되는 참조 신호를 계단형상으로 변화시킨 램프 파형인 참조 신호(RAMP)(참조 전압(Vramp))와, 행선마다 화소로부터 수직 신호선(108)을 경유하여 얻어지는 아날로그 신호를 비교하는 비교기(151-1)를 갖는다. 이 비교기(151-1)는, 도 3에서의 비교기(22)에 대응한다.
또한, 각 칼럼 처리 회로(151)는, 비교기(151-1)의 비교 시간을 카운트하고, 그 카운트 결과를 보존하는 카운터 래치(151-2)를 갖는다. 이 카운터 래치(151-2)는, 도 3에서의 래치 디코드 회로(23)와 리플 카운터(24)에 대응한다. 칼럼 처리 회로(151)는, n비트 디지털 신호 변환 기능(도 3에 도시한 예에서는, 14비트)을 가지며, 수직 신호선(열선)(108-1 내지 108-n)마다 배치되고, 이에 의해 열병렬 ADC 블록이 구성된다. 각 메모리(151-2)의 출력은, 예를 들면 k비트 폭의 수평 전송선(1090에 접속되어 있다. 그리고, 수평 전송선에 대응한 k개의 앰프 회로(107)가 배치된다.
이와 같은 고체 촬상 소자(100)에서는, 칼럼 처리 회로(151), 즉 A/D 변환 회로(20)가 복수 병렬로 배치되고, 각 A/D 변환 회로(20)에 공통으로 제어 신호(EBSEL, EBCK, EB4CK, XEBMSK) 등의 제어 신호가 분배되다. 따라서, 소정의 영역(예를 들면, 백 영역)에서 클록 신호를 정지하여 분해능을 내린 경우, 열마다 A/D 변환된 데이터가 다르기 때문에, 확장 코드는 열마다 다른 분해능의 코드가 기억되지만, 디코드 처리는 특정한 공통된 제어 신호로 행하여진다. 따라서, 클록 신호를 정지시키는 타이밍 등, 반드시 모든 A/D 변환 회로(20)에서 적절한 타이밍에서 행하여지고, 디코드가 실행되는 것은 보증되어 있지 않다.
도 19는, 2bit TDC의 확장 코드를, 3bit TDC의 디코드 처리로 디코드한 결과를 도시한다. 2bit TDC일 때에는, 클록 신호(CLKB)는 정지되어 있기 때문에, 그 출력은, 0이다. 마찬가지로, 2bit TDC일 때에는, 클록 신호(CLKD)는 정지되어 있기 때문에, 그 출력은, 0이다. 이 2개의 클록 신호에 의한 값은, 2bit TDC일 때에는 본래 사용되지 않지만, 잘못하여 3bit TDC로서 처리되면, 이 2개의 클록 신호에 의한 값도 처리되어 버린다.
그 결과, 도 10을 참조하여 설명한 바와 같이, 2bit TDC일 때에는, 본래, 디코드값(가산치)으로서는, 0, 0, 2, 2, 4, 4, 6, 6이 되지만, 도 19에 도시하는 바와 같이, 2bit TDC의 확장 코드를, 3bit TDC의 디코드 처리로 디코드하여 버리면, 그 디코드값은, 0, 0, 1, 1, 6, 6, 7, 7이 되어 버린다.
또한, 이상적인(ideal) 디코드값(가산치)은 분해능에 응한 이상적인 선형성을 갖는 값이다. 실제의 디코드값이란, 후술하는 처리를 행하지 않는 때의 디코드값이고, 후술하는 처리를 행한 때에는, 이 실제의 디코드값과 이상적인 디코드값의 차는 작아진다.
도 19에 도시한 결과를 그래프로 도시하면, 도 20과 같이 된다. 도 20은, 2bit TDC의 확장 코드를, 3bit TDC의 디코드 처리로 디코드한 결과의 이상적인 디코드값과 실제의 디코드값을 각각 플롯한 그래프이다. 도 20에서, 둥근점은, 이상적인 디코드값을 플롯한 그래프이다. 또한 사각점은, 실제의 디코드값을 플롯한 그래프이고, 클록 신호(CLKB)와 클록 신호(CLKD)를, 각각 Low인 상태에서 정지한 때에 얻어지는 디코드값을 플롯한 그래프이다.
도 20은, 횡축에 시간, 종축에 디코드값을 취하고, A/D 변환의 리니어리티(입력된 신호에 대해, 출력되는 신호의 충실도)를 도시한 도면이다. 도 20으로부터, 이상적인 디코드값과 실제의 디코드값은 괴리되어 있다는 것을 알 수 있다. 참고를 위해, 도 21에, 3bit TDC의 확장 코드를, 3bit TDC의 디코드 처리로 디코드한 결과의 이상적인 디코드값과 실제의 디코드값을 각각 플롯한 그래프를 도시한다. 이 경우, 3bit TDC의 확장 코드를, 3bit TDC의 디코드 처리로 디코드하고 있기 때문에, 이상적인 디코드값과 실제의 디코드값은 일치한다. 이와 같이, 가능한 한, 이상적인 디코드값과 실제의 디코드값이 일치하는 것이 바람직하다.
즉, 클록 신호를 정지시킨 때에, 이상적인 디코드값에 가능한 한 가까운 디코드값이 나오게되는 것이 바람직하다. 그러나, 후술하는 처리를 행하지 않는다면, 도 20에 도시한 바와 같이, 2개의 클록 신호를 정지시킨 때, 이상적인 디코드값과 실제의 디코드값은 괴리되어 버린다.
마찬가지로, 1bit TDC의 확장 코드를, 3bit TDC의 디코드 처리로 디코드한 때에 관해 설명한다. 도 22는, 1bit TDC의 확장 코드를, 3bit TDC의 디코드 처리로 디코드한 결과를 도시한다. 1bit TDC일 때에는, 클록 신호(CLKB)는 정지되어 있기 때문에, 그 출력은, 0이다. 마찬가지로, 1bit TDC일 때에는, 클록 신호(CLKC)와 클록 신호(CLKD)는 이미 정지되어 있기 때문에, 그 출력은, 함께 0이다. 이 3개의 클록 신호에 의한 값은, 1bit TDC일 때에는 본래 사용되지 않지만, 잘못하여 3bit TDC로서 처리되면, 이 3개의 클록 신호에 의한 값도 처리되어 버린다.
그 결과, 도 13을 참조하여 설명한 바와 같이, 1bit TDC일 때에는, 본래, 가산치로서는, 0, 0, 0, 0, 4, 4, 4, 4가 되지만, 도 22에 도시한 바와 같이 1bit TDC의 확장 코드를, 3bit TDC의 디코드 처리로 디코드하여 버리면, 그 디코드값은, 0, 0, 0, 0, 7, 7, 7, 7이 되어 버린다. 이 것을, 그래프로 도시하면, 도 23과 같이 된다. 도 23은, 1bit TDC의 확장 코드를, 3bit TDC의 디코드 처리로 디코드한 결과의 이상적인 디코드값과 실제의 디코드값을 각각 플롯한 그래프이다.
도 23에서, 둥근점은, 이상적인 디코드값을 플롯한 그래프이다. 또한 사각점은, 실제의 디코드값을 플롯한 그래프이고, 클록 신호(CLKB), 클록 신호(CLKC), 및 클록 신호(CLKD)를, 각각 Low인 상태에서 정지한 때에 얻어지는 디코드값을 플롯한 그래프이다.
도 23은, 횡축에 시간, 종축에 디코드값을 취하고, A/D 변환의 리니어리티를 도시한 도면이다. 도 23으로부터, 이상적인 디코드값과 실제의 디코드값에서는, 괴리되어 있음을 읽을 수 있다. 이 경우도, 클록 신호를 정지시킨 때에, 이상적인 디코드값에 가능한 한 가까운 디코드값이 나오게 되는 것이 바람직하지만, 후술하는 처리를 행하지 않는다면, 도 23에 도시한 바와 같이, 3개의 클록 신호를 정지시킨 때, 이상적인 디코드값과 실제의 디코드값이 괴리되어 버린다.
이와 같이, 클록 신호를 정지하면, 이상적인 디코드값과 실제의 디코드값이 괴리되고, 리니어리티가 악화되어 버리는 것이 생각된다. 리니어리티가 악화되지 않도록, 후술하는 처리가 행하여진다. 그 처리에 관해 설명하기 전에, 클록 신호를 정지시킴에 의해 단조증가성이 소실할 가능성이 있음에 관해 설명을 가한다.
도 24는 클록 신호를 정지시킨 때, 즉 분해능이 다른 TDC의 이음매(joint)에 있어서의 디코드값을 나타내여 있다. 도 22에 도시한 예에서는, 이음매의 부분에서 가산치가 상승 및 하강하여 단조증가성이 소실하고 있음을 알 수 있다. 즉, 3bit TDC로부터 2bit TDC로 동작 모드가 전환되기 전의 디코드값은 3인데, 후의 디코드값은, 1, 다시 그 후의 시점에서의 디코드값은 6으로 되어 있다.
본래, 3bit TDC인 채라면, 도 5에 도시한 바와 같이, 그 디코드값은, 0, 1, 2, 3, 4, 5, 7, 8로 단조증가한다. 또한, 2bit TDC라면, 도 10에 도시한 바와 같이, 그 디코드값은, 0, 0, 2, 2, 4, 4, 6, 6으로 단조증가한다. 그러나, 3bit TDC로부터 2bit TDC로 동작 모드가 전환된 때의 타이밍에서 의해, 그 디코드값은, 예를 들면 도 24에 도시한 바와 같이, 0, 1, 2, 3, 1, 6, 6, 7, 7로 단조증가하지 않는 경우가 있다. 도시는 하지 않지만, 2bit TDC로부터 1bit TDC로 변환된 때에도, 단조증가는 하지 않는 경우가 있다.
이와 같이, 클록 신호를 정지한 때에, 단조증가성이 소실할 가능성이 있고, 단조증가성이 소실함으로써, 소실한 때의 디코드값의 정밀도가 저하되어 버릴 가능성이 있다. 그래서, 이하에 설명하는 바와 같은 처리가 행하여짐으로써, 단조증가성이 소실하여 버리는 것을 막도록 한다.
[제1-1의 실시의 형태에 관해]
상기한 리니어리티의 악화와, 단조증가성의 소실을 고려한 처리에 관해 설명한다. 우선, 클록 신호를 정지시킬 때의 논리값을 궁리함에 의해, 리니어리티의 악화와, 단조증가성의 소실을 완화하는 처리에 관해 설명한다.
도 19, 도 22를 재차 참조한다. 도 19는, 2bit TDC의 확장 코드를, 3bit TDC의 디코드 처리로 디코드한 결과를 도시하는 도면이였다. 도 19에서, 클록 신호(CLKB)와 클록 신호(CLKD)는, 함께 정지되어 있는 상태이고, Low로 고정(이하, Lo 고정으로 기술)되어 있다. 그 때문에, 논리값은 0이 된다. 마찬가지로, 도 22에서, 클록 신호(CLKB), 클록 신호(CLKC), 및 클록 신호(CLKD)는, 함께 정지되어 있는 상태이고, Lo 고정되어 있다. 그 때문에, 논리값은 0이 된다.
도 16을 재차 참조한다. 도 16은, A/D 변환 기간과 4개의 클록 신호의 동작 기간을 도시하는 도면이였다. 도 16에서, 클록 신호(CLKB)와 클록 신호(CLKD)는, 3bit TDC의 모드로부터 2bit TDC의 모드로 전환된 때에 정지되어, 각각 Lo 정지되어 있음을 알 수 있다. 또한, 2bit TDC의 모드로부터 1bit TDC의 모드로 전환되면, 클록 신호(CLKC)도 정지되는데, 클록 신호(CLKC)도, Lo 정지되어 있다.
이와 같이, 모드의 전환시에, 정지시키는 클록 신호를 Low로 정지시키는 것이 아니라, High로 정지(이하, "Hi 정지"라고 한다)시키도록 한다. 환언하면, 모드의 전환시에, 정지시키는 클록 신호의 논리값이 0이 되는 상태에서 정지시키는 것이 아니고, 1이 되는 상태에서 정지시키도록 한다.
구체적으로는, 도 25에 도시하는 바와 같이, 예를 들면 백 영역에서 클록 신호를 정지시키는 경우에 있어서, 클록 신호의 하나인 클록 신호(CLKB)를 정지시킬 때, Lo 고정이 아니라 Hi 고정으로 한다. 도 25에서, 실선은, 실제의 동작을 나타낸다. 클록 신호(CLKB)는, 3bit TDC로부터 2bit TDC의 모드로 전환될 때, Hi 정지되어, High인 상태가 유지된 상태에서 정지되어 있다. 클록 신호(CLKC)는, 2bit TDC로부터 1bit TDC의 모드로 전환될 때, Lo 정지되어, Low인 상태가 유지된 상태에서 정지되어 있다. 클록 신호(CLKD)는, 3bit TDC로부터 2bit TDC의 모드로 전환될 때, Lo 정지되어, Low인 상태가 유지된 상태에서 정지되어 있다.
이 경우, 모드가 전환될 때에 Hi 정지되는 것은, 하나의 클록 신호(클록 신호(CLKB))뿐인 예를 나타냈다. 여기서는, 하나의 클록 신호가 Hi 정지된 예를 들어서 설명하지만, 하나의 클록 신호만이 Hi 정지되는 것으로 한정하는 기재가 아니다.
예를 들면, 3bit TDC로부터 2bit TDC의 모드로 전환될 때, 클록 신호(CLKD)도 정지되기 때문에, 클록 신호(CLKD)도 클록 신호(CLKB)와 같이, Hi 정지되도록 하여도 좋다. 또한, 클록 신호(CLKB)는 Lo 정지되고, 클록 신호(CLKD)가 Hi 정지되도록 하여도 좋다. 또한, 2bit TDC로부터 1bit TDC의 모드로 전환될 때, 클록 신호(CLKC)도 Hi 정지되도록 하여도 좋다.
또한, 어느 클록 신호를 Hi 정지시키고, 어느 클록 신호를 Lo 정지시키든지는, 설계 단계 등에서, 시뮬레이션함으로써 결정되도록 하는 것이 가능하다. 또한, 후술하는 도 28에, 시뮬레이션 결과를 도시하고, 설명을 한다.
여기서는, 클록 신호(CLKB)가, 3bit TDC로부터 2bit TDC의 모드로 전환될 때에, Hi 정지되고, 다른 클록 신호는, Lo 정지된다고 하여 설명을 계속한다. 이와 같이 클록 신호가 정지되는 경우, 클록 신호가 정지되어 있는 기간에서의 EB[2]은, 논리값 "0"이 아닌 논리값 "1"이 기억되게 된다. 이것을 디코드 처리의 알고리즘에 적용시키면, 리니어리티의 악화를 막고, 단조증가성이 소실하여 버리는 것을 완화하는 것이 가능해진다.
그 것에 관해 도 26을 참조하여 설명한다. 도 26은, 2bit TDC 모드로 래치된 확장 코드를, 3bit TDC의 디코드 처리로 디코드한 결과를 도시하는 도면이다. 이 도 26은, 도 19에 대응하고 있다. 도 19는, 클록 신호(CLKB)를 Lo 정지한 때의 2bit TDC의 확장 코드를, 3bit TDC의 디코드 처리로 디코드한 결과를 도시하는 도면임에 대해, 도 26은, 클록 신호(CLKB)를 Hi 정지한 때의 2bit TDC의 확장 코드를, 3bit TDC의 디코드 처리로 디코드한 결과를 도시하는 도면인 점이 다르다.
도 19를 재차 참조하면, 2bit TDC일 때에는, 본래, 가산치(디코드값)로서는, 0, 0, 2, 2, 4, 4, 6, 6이 되지만, 2bit TDC의 확장 코드를, 3bit TDC의 디코드 처리로 디코드하고, 클록 신호(CLKB)를 정지시킬 때, Lo 정지하여 버리면, 그 디코드값은, 0, 0, 1, 1, 6, 6, 7, 7이 되어 버린다. 이 경우, 이상치와 실제의 디코드값과의 차분을 취하면, 0, 0, -1, -1, 2, 2, 1, 1이 된다.
그러나, 도 26에 도시하는 바와 같이, 2bit TDC의 확장 코드를, 3bit TDC의 디코드 처리로 디코드하여도, 클록 신호(CLKB)를 정지시킬 때, Hi 정지하면, 그 디코드값은, 1, 1, 2, 2, 5, 5, 6, 6이 된다. 이 경우, 이상치와 실제의 디코드값과의 차분을 취하면, 1, 1, 0, 0, 1, 1, 0, 0이 된다.
도 19에 도시한 바와 같이, 클록 신호(CLKB)를 정지시킬 때, Lo 정지하면, 이상치와 실제의 디코드값과의 차분은, 최대로 2가 됨에 대해, 도 26에 도시한 바와 같이, 클록 신호(CLKB)를 정지시킬 때, Hi 정지하면, 이상치와 실제의 디코드값과의 차분은, 최대로 1이 된다. 즉, 클록 신호(CLKB)를 정지시킬 때, Hi 정지함으로써, 이상치와의 괴리가 작아짐을 알 수 있다.
또한, 이에 관해, 도 27을 참조한다. 도 27은 횡축에 시간, 종축에 디코드값을 취하고, A/D 변환의 리니어리티를 도시한 것이다. 이 도 27은, 도 20에 대응하고 있다. 도 20은, Lo 정지한 때의 A/D 변환의 리니어리티를 도시한 것이고, 도 27은, Hi 정지한 때의 A/D 변환의 리니어리티를 도시한 것이다. 도 20과 도 27을 비교하면, 분명히, 도 27에 도시한 경우의 쪽이, 도 20에 도시한 경우에 대해, 이상치와 실제의 디코드값이 괴리되지 않고, 이상적인 디코드값에 가까운 값으로, 실제의 디코드값이 플롯되어 있는 것을 읽을 수 있다.
이와 같이, 클록 신호를 정지시킬 때, High인 상태에서 정지시킴으로써, 리니어리티가 개선한다.
상기한 바와 같이, Hi 정지시키는 클록 신호는 클록 신호(CLKB)로 한하지 않고, 다른 클록 신호(클록 신호(CLKD))를 Hi 정지시켜서도 좋다. 도 28에, 클록 신호(CLKB) 또는/및 클록 신호(CLKC)를 Lo 정지 또는/및 Hi 정지시킨 때의 조합에 의한 최대 오차를 도시한다.
클록 신호(CLKB)와 클록 신호(CLKD) 양쪽 모두를 Lo 정지로 한 경우, 최대 오차는, 2LSB가 된다. 클록 신호(CLKB)와 클록 신호(CLKD)를 함께 Hi 정지한 경우, 최대 오차는, 2LSB가 된다. 클록 신호(CLKB)를 Lo 정지하고, 클록 신호(CLKD)를 Hi 정지한 경우, 최대 오차는, 1LSB가 된다. 클록 신호(CLKB)를 Hi 정지하고, 클록 신호(CLKD)를 Lo 정지한 경우, 최대 오차는, 1LSB가 된다.
이 결과, 클록 신호(CLKB) 또는 클록 신호(CLKD)의 어느 한쪽을, Hi 정지함으로써, 최대 오차를 1LSB로 억제할 수 있음을 알 수 있다. 따라서, 3bit TDC로부터 2bit TDC의 모드로 전환할 때, 클록 신호(CLKB) 또는 클록 신호(CLKD)의 어느 한쪽을, Hi 정지함으로써, 리니어리티가 개선한다.
다음에, 1bit TDC의 경우에 관해 설명한다. 도 29는, 1bit TDC 모드로 래치된 확장 코드를, 3bit TDC의 디코드 처리로 디코드한 결과를 도시하는 도면이다. 이 도 29는, 도 22에 대응하고 있다. 도 22는, 클록 신호(CLKC)를 Lo 정지한 때의 1bit TDC의 확장 코드를, 3bit TDC의 디코드 처리로 디코드한 결과를 도시하는 도면임에 대해, 도 29는, 클록 신호(CLKC)를 Hi 정지한 때의 1bit TDC의 확장 코드를, 3bit TDC의 디코드 처리로 디코드한 결과를 도시하는 도면인 점이 다르다.
도 22를 재차 참조하면, 1bit TDC일 때에는, 본래, 가산치(디코드값)로서는, 0, 0, 0, 0, 4, 4, 4, 4가 되지만, 1bit TDC의 확장 코드를, 3bit TDC의 디코드 처리로 디코드하고, 클록 신호(CLKC)를 정지시킬 때, Lo 정지하여 버리면, 그 디코드값은, 0, 0, 0, 0, 7, 7, 7, 7이 되어 버린다. 이 경우, 이상치와 실제의 디코드값과의 차분을 취하면, 0, 0, 0, 0, 3, 3, 3, 3이 된다.
그러나, 도 29에 도시하는 바와 같이, 1bit TDC의 확장 코드를, 3bit TDC의 디코드 처리로 디코드하여도, 클록 신호(CLKC)를 정지시킬 때, Hi 정지하면, 그 디코드값은, 1, 1, 1, 1, 6, 6, 6, 6이 된다. 이 경우, 이상치와 실제의 디코드값과의 차분을 취하면, 1, 1, 1, 1, 2, 2, 2, 2가 된다.
도 22에 도시한 바와 같이, 클록 신호(CLKC)를 정지시킬 때, Lo 정지하면, 이상치와 실제의 디코드값과의 차분은, 최대로 3이 됨에 대해, 도 29에 도시한 바와 같이, 클록 신호(CLKC)를 정지시킬 때, Hi 정지하면, 이상치와 실제의 디코드값과의 차분은, 최대로 2가 된다. 즉, 클록 신호(CLKC)를 정지시킬 때, Hi 정지함으로써, 이상치와의 괴리가 작아짐을 알 수 있다.
또한, 이에 관해, 도 30을 참조한다. 도 30은 횡축에 시간, 종축에 디코드값을 취하고, A/D 변환의 리니어리티를 도시한 것이다. 이 도 30은, 도 23에 대응하고 있다. 도 23은, Lo 정지한 때의 A/D 변환의 리니어리티를 도시한 것이고, 도 30은, Hi 정지한 때의 A/D 변환의 리니어리티를 도시한 것이다. 도 23과 도 30을 비교하면, 분명히, 도 30에 도시한 경우의 쪽이, 도 23에 도시한 경우에 대해, 이상치와 실제의 디코드값이 괴리되지 않고, 이상적인 디코드값에 가까운 값으로, 실제의 디코드값이 플롯되어 있는 것을 읽을 수 있다.
이와 같이, 클록 신호를 정지시킬 때, High인 상태에서 정지시킴으로써, 리니어리티가 개선한다.
클록 신호(CLKC)가 정지될 때에는, 이미 클록 신호(CLKB)와 클록 신호(CLKD)는 정지되어 있는 상태이다. 이들의 3개의 클록 신호를, 각각 정지할 때에, Hi 정지하는지 또는 Lo 정지하는지에 의해, 최대 오차가 달라진다. 그래서, 도 31에, 1bit TDC에서 정지시키는 3개의 클록 신호(CLKB, CLKC, CLKD)를 정지시키는 논리의 조합과, 그 때의 최대 오차를 도시한다.
클록 신호(CLKB), 클록 신호(CLKC), 및 클록 신호(CLKD)를 함께 Lo 정지로 한 경우, 최대 오차는, 3LSB가 된다. 클록 신호(CLKB)와 클록 신호(CLKD)를 함께 Lo 정지하고, 클록 신호(CLKC)를 Hi 정지한 경우, 최대 오차는, 1LSB가 된다. 클록 신호(CLKB)와 클록 신호(CLKD)를 함께 Hi 정지하고, 클록 신호(CLKC)를 Lo 정지한 경우, 최대 오차는, 1LSB가 된다.
클록 신호(CLKB), 클록 신호(CLKC), 및 클록 신호(CLKD)를 함께 Hi 정지로 한 경우, 최대 오차는, 3LSB가 된다. 클록 신호(CLKB)와 클록 신호(CLKC)를 함께 Lo 정지하고, 클록 신호(CLKD)를 Hi 정지한 경우, 최대 오차는, 1LSB가 된다. 클록 신호(CLKB)를 Lo 정지하고, 클록 신호(CLKC)와 클록 신호(CLKD)를 함께 Hi 정지한 경우, 최대 오차는, 1LSB가 된다.
클록 신호(CLKB)를 Hi 정지하고, 클록 신호(CLKC)와 클록 신호(CLKD)를 함께 Lo 정지한 경우, 최대 오차는, 1LSB가 된다. 클록 신호(CLKB)와 클록 신호(CLKC)를 함께 Hi 정지하고, 클록 신호(CLKD)를 Lo 정지한 경우, 최대 오차는, 1LSB가 된다.
이와 같기 때문에, 클록 신호(CLKB), 클록 신호(CLKC), 또는 클록 신호(CLKD)를 정지할 때, 하나 또는 2개의 클록 신호를 Hi 정지함으로써, 리니어리티가 개선딤을 알 수 있다.
또한, 3bit TDC로부터 2bit TDC로 동작 모드가 이행할 때, 도 28을 참조하여 설명한 바와 같이, 클록 신호(CLKB) 또는 클록 신호(CLKD)의 어느 한쪽을, Hi 정지함으로써, 리니어리티가 개선된다. 이것을 합쳐서 고려하면, 클록 신호(CLKB), 클록 신호(CLKC), 또는 클록 신호(CLKD)를 정지할 때, 클록 신호(CLKB) 또는 클록 신호(CLKD)의 어느 한쪽을, Hi 정지하고, 클록 신호(CLKC)는, Hi 정지, Lo 정지의 어느 쪽도 양호하다는 것을 알 수 있다.
이와 같이, 소정의 영역(예를 들면, 백 영역)에서, 클록 신호를 정지시킬 때, High인 상태에서 정지시킴으로써, 리니어리티의 저하를 최소한으로 억제한 상태에서, 클록 신호를 정지시킴에 의한 소비 전력의 저감을 실현하는 것이 가능해진다.
또한, 이와 같이, Hi 정지함으로써, 단조증가성의 소실도 최소한으로 억제하는 것이 가능해진다. 이에 관해, 도 32를 참조하여 설명한다. 도 32는, 클록 신호를 정지시킨 때, 즉 분해능이 다른 TDC의 이음매에서의 디코드값을 도시하고 있다. 이 도 32는, 도 24에 대응하고 있다. 도 24는, 분해능이 다른 TDC의 이음매에서, 클록 신호를 Lo 정지한 때의 디코드값을 도시하는 도면임에 대해, 도 32는, 분해능이 다른 TDC의 이음매에서, 클록 신호를 Hi 정지한 때의 디코드값을 도시하는 도면인 점이 다르다.
도 32에 도시한 예는, 3bit TDC로부터 2bit TDC의 모드로 전환될 때 클록 신호 CCKB가 Hi 정지될 때의 예이다. 이와 같은 경우의 디코드값은, 0, 1, 2, 3, 4, 5, 6, 7, 6이 된다. 3bit TDC로부터 2bit TDC의 모드로 전환될 때, 전환되기 전의 값은 "7"인 것에 대해, 전환된 후의 값은 "6"이 되어 있다. 이와 같이, "6", "7"로 와서 단조증가하는 것이면 다음은 "8"이 되지만, "6"이 되기 때문에, 단조증가성은 잃어버리게 되지만, 그 변화는 1로 작은 값이 된다.
즉, 도 24에 도시한 예에서는, "1", "2", "3"의 이후에, 동작 모드가 전환되면, "1"이 되기 때문에, "3"부터 "1"로, "2"의 변화가 있다. 또한, 디코드값은, "1"의 뒤에, "6"이 되기 때문에 "5"의 변화가 있다. 이것과 비교하면, 단지 "1"의 변화라는 것은, 분명히 그 변화는 적고, 단조증가성이 소실하여 버렸다고 하여도, 최소한으로 억제되어 있음을 알 수 있다.
즉, 클록 신호를 정지할 때, Hi 정지함으로써, 단조증가성의 소실을 최소한으로 억제하는 것이 가능해진다. 환언하면, 클록 신호를 정지할 때, Hi 정지함으로써, 분해능이 다른 TDC의 이음매에서의 디코드값이 상승 및 하강하여 단조증가성이 소실하여 버려도, 그 단차는 작아지고, 악영향을 최소한으로 억제하는 것이 가능해진다.
이와 같이, 소정의 영역(예를 들면, 백 영역)에서, 클록 신호를 정지함으로써, 클록 신호를 정지한 분만큼, 적어도 소비 전력을 저감시키는 것이 가능해진다. 클록 신호를 정지시키는 것은, 분해능의 떨어짐으로 되지만, 분해능을 떨어뜨림에 의한 영향이 적은 영역(예를 들면, 백 영역)에서 분해능을 떨어뜨리기 때문에, 최종적인 디코드값에는 영향이 없이, 화질이 유지될 수 있다.
따라서, 본 실시의 형태에 의하면, 소정의 영역에서 분해능을 떨어뜨림으로써(분해능을 전환함으로써), 화질을 떨어뜨리는 일 없이, 소비 전력을 떨어뜨리는 것이 가능해진다. 또한, 분해능을 떨어뜨릴 때에, 즉 클록 신호를 정지시킬 때에, 그 정지되는 클록 신호를 상태(Low 또는 High인 상태)를 적절하게 설정함으로써, 리니어리티가 저하되거나, 단조증가성이 소실하여 버리거나 하는 것을 최소한으로 억제하는 것이 가능해진다.
[제1-2의 실시의 형태에 관해]
상기한 제1-1의 실시의 형태에서는, 클록 신호를 정지시킬 때, 그 정지시키는 클록 신호를 High인 상태에서 정지시키는 예를 설명하였다. 이 제1-1의 실시의 형태에 의하면, 리니어리티가 저하되거나, 단조증가성이 소실하여 버리거나 하는 것을 최소한으로 억제할 수 있지만, 완전하게 억제하는 것은 곤란하다. 다음에, 리니어리티의 저하나 단조증가성의 소실을 완전히 억제하도록 하는 실시의 형태에 관해 설명한다.
이 실시의 형태에서는, 카운터의 상위 비트의 변화가 관측되고, 그 칼럼의 조도 및 분해능이 인식되고, 칼럼 전체에 분배된 복수의 디코드 제어로부터 각 칼럼의 분해능에 응하여 디코드 제어가 선택적으로 행하여진다. 이 실시의 형태에서도, 소정의 영역에서, 클록 신호가 정지되고, 그 정지될 때에 이하의 처리가 실행된다. 또한 이하에 설명하는 처리는, 도 18에 도시한 열병렬 ADC 탑재 고체 촬상 소자(CMOS 이미지 센서)에 적용되고, 복수의 A/D 변환 장치가 사용되고, 제어 신호가 공통으로 되어 있을 때에 행하여지는 처리이다.
도 33을 참조하여, 조도가 다름으로써 분해능이 각 칼럼에 의해 다른 TDC군에 대해, 각 칼럼에서 조도 및 분해능을 인식한 원리를 나타낸다. 도 3에 도시한 A/D 변환 회로(20)는, 적분형 A/D 변환 회로에 속하고, A/D 변환 기간을 업 카운트하여 가기 위해, 클록 신호를 정지하는 기간을, 카운터 값이 변화하는 포인트에 설정하여 두면, 역으로 카운터 값을 참조하는 구성으로 할 수 있다. 특히 상위 비트가 참조되도록 구성함으로써, 각 칼럼에서, 어느 A/D 변환 기간에서 VCO가 변화하고 확장 코드가 래치되었는지를 식별할 수 있다.
도 33에 도시한 예에서는, Q[12]와 Q[13]가 참조되고, Q[12]가 처음으로 "1"이 되었을 때 이후를, 2bit TDC로서 소정의 클록 신호를 정지시키고, 또한 그 후, Q[13]가 처음으로 "1"이 되었을 때 이후를, 1bit TDC로서 소정의 클록 신호를 정지시킨다. 또한, 논리 회로에서 Q[12]가 처음으로 "1"이 되었을 때 제어 신호(TDC2SEL)를 어서트(assert)하고, Q[13]가 처음으로 "1"이 되었을 때 제어 신호(TDC1SEL)를 어서트하도록에 처리한다. 이와 같이 처리되도록 함으로써, 각 칼럼에서 제어 신호(TDC2SEL)와 제어 신호(TDC1SEL)의 값으로 어느 영역에서 VCO가 변화하였는지를 알고, 이것을 이용하여 도 34에 대응하는 분해능의 디코드 처리가 행하여지도록 한다.
도 34를 참조하면, 제어 신호(TDC2SEL)와 제어 신호(TDC1SEL)가 함께 어서트(asserting)되지 않은 상태("0"인 상태)인 경우, 래치 디코드 회로(23)(도 3)는, 3bit TDC로서 기능한다. 제어 신호(TDC2SEL)가 어서트된 상태("1"인 상태)이고, 제어 신호(TDC1SEL)가 어서트되지 않은 상태("0"인 상태)인 경우, 래치 디코드 회로(23)는, 2bit TDC로서 기능한다. 제어 신호(TDC2SEL)와 제어 신호(TDC1SEL)가 함께 어서트되어 있는 상태("1"인 상태)인 경우, 래치 디코드 회로(23)는, 1bit TDC로서 기능한다. 제어 신호(TDC2SEL)가 어서트되지 않은 상태("0"인 상태)이고, 제어 신호(TDC1SEL)가 어서트되어 있는 상태("1"인 상태)는, 발생하지 않는 상태이기 때문에, 동작 모드로서는 규정되지 않는다. 가령, 이와 같은 상태가 발생한 경우에는, 에러 처리가 실행된다.
이와 같은 처리를 행하는 A/D 변환 회로(20)는, 도 35에 도시하는 바와 같은 구성이 된다. 도 4에 도시한 A/D 변환 회로(20)와 동일한 부분은 동일한 부호를 붙이고, 그 설명은 생략한다. 도 35에 도시한 A/D 변환 회로(200)는, 도 4에 도시한 A/D 변환 회로(20)와 비교하여, TDC 분해능 변경 회로(201)가 추가된 구성으로 되어 있다.
또한, 도 35에서는, 리플 카운터(24)를 구성하는 상위 비트의 리플 카운터인, 상위 비트 리플 카운터(202)를 도시하고 있다. 리플 카운터(24)는, 카운트하는 비트 수만큼 플립플롭을 구비하고 있는데, 그 중의, 상위 비트의 카운터인 플립플롭(221)과 플립플롭(222)을 도시하고 있다. 플립플롭(221)은, 상위 비트의 Q[x]를 카운트하고, 플립플롭(222)는, 상위 비트의 Q[y]를 카운트한다.
상기 x나 y는, 도 33을 참조하여 설명한 처리를 행하는 A/D 변환 회로(200)의 경우, "12"나 "13"이다. 그러나, x나 y는, "12"나 "13"으로 한정되는 것이 아니고, 리플 카운터(24) 내의 소정의 플립플롭에 접속되고, 그 출력을 참조할 수 있는 구성으로 되어 있으면 좋다. 또한, 연속하고 있는 플립플롭의 출력이 참조되는 실시의 형태로 한정되는 것이 아니고, 연속하지 않는 플립플롭의 출력이 참조되는 형태라도 좋다. 또한, 2개의 출력이 참조될 뿐만 아니라, 또다른 출력이 참조되도록 구성하는 것도 가능하다.
TDC 분해능 변경 회로(201)는, 2개의 AND 회로와 1개의 OR 회로로 구성되는 AND-OR 회로(211), AND 회로(212), Muller의 C소자(213, 214)를 구비한다. Muller의 C소자는, 대기 소자(waiting element)로 알려지고 있고, 2입력의 양쪽이 갖추어진다면 출력을 그 값으로 하고 2입력이 다른 때에는 전의 출력치를 유지하고 출력하는 회로이다. AND-OR 회로(211)의 제1의 2입력 AND 회로의 제1의 입력단자는, 펄스 신호(EBCK2)의 공급 라인에 접속되어 있다. 제1의 2입력 AND 회로의 제2의 부입력단자에는, AND 회로(214)로부터의 제어 신호(TDC2SEL)가 공급된다.
AND-OR 회로(211)의 제2의 2입력 AND 회로의 제1의 입력단자는, 펄스 신호(EBCK1)의 공급 라인에 접속되어 있다. 제2의 2입력 AND 회로의 제2의 입력단자에는, Muller의 C소자(214)로부터의 제어 신호(TDC2SEL)가 공급된다. 제1의 2입력 AND 회로와 제2의 2입력 AND 회로로부터의 출력은, OR 회로에 공급된다. OR 회로로부터의 출력은, AND 회로(212)의 제1의 입력단자에 공급된다. AND 회로(212)의 제2의 부입력단자에는, Muller의 C소자(213)로부터의 제어 신호(TDC1SEL)가 공급된다.
AND 회로(212)로부터의 출력은, AND-OR 회로(61)의 제1의 3입력 AND 회로의 제1의 입력단자와, 제2의 3입력 AND 회로의 제1의 입력단자에, 펄스 신호(EBCK)로서 공급된다.
이와 같은 구성을 갖는 A/D 변환 회로(200)의 동작에 관해, 도 36A 내지 도 36C를 참조하여 설명한다. 도 36A 내지 도 36C는, 제어 신호의 파형을 도시한다. 도 36A는, 래치 디코드 회로(23)(도 3)가, 3bit TDC로서 기능하고 있을 때의 파형이고, 도 36B는, 2bit TDC로서 기능하고 있을 때의 파형이고, 도 36C는, 1bit TDC로서 기능하고 있을 때의 파형이다. 도 36에 도시한 제어 파형은, 래치 디코드 회로(23)에 공급되는 제어 신호의 파형이지만, 이 래치 디코드 회로(23)의 내용은, 도 35에 도시한 A/D 변환 회로(200)의 일부이다.
도 36A 내지 도 36C에 도시한 제어 파형은, A/D 변환 회로(200)에 공급되는 제어 신호의 파형인데, 비교를 위해, 도 17A 내지 도 17C에 도시한 A/D 변환 회로(20)(도 4)에 공급되는 제어 신호의 파형을 재차 참조한다. 예를 들면, 도 17A와 도 36A를 비교한다. 도 17A에 대해, 도 36A에는, 제어 신호(EBCK2)와 제어 신호(EBCK1)가 추가되어 있음을 알 수 있다. 제어 신호(EBCK), 제어 신호(EBCKO), 제어 신호(XEBMSK), 및 제어 신호(EB4CK)는, A/D 변환 회로(20)와 A/D 변환 회로(200)에서 같은 제어를 행하기 위한 신호이다.
그러나, A/D 변환 회로(20)(도 4)에서, 제어 신호(EBCK)는, 외부로부터 공급되고, 각 칼럼에 공통되고 공급되는 신호임에 대해, A/D 변환 회로(200)(도 35)에서, 제어 신호(EBCK)는, 제어 신호(EBCK2)와 제어 신호(EBCK1)로부터 생성되는 신호인 점이 다르다. 환언하면, A/D 변환 회로(20)(도 4)에서, 제어 신호(EBCK)는, 외부로부터 공급되는 신호임에 대해, A/D 변환 회로(200)(도 35)에서, 제어 신호(EBCK)는, 자기 생성(self-generated) 신호이다.
따라서, A/D 변환 회로(200)에서는, 각 칼럼에서 다른 제어 신호(EBCK)에 의거하여, 개개의 칼럼이, 그 칼럼에서 최적의 분해능으로 디코드 처리를 실행하는 것이 가능해진다. 이에 의해, A/D 변환 회로(20)와 비교하여, 각 칼럼에 제어 신호(EBCK)가 공통으로 공급될 때에 생길 가능성이 있는 리니어리티의 악화나 단조증가성의 소실이라는 것이 발생할 가능성은, A/D 변환 회로(200)에서는 없다.
도 36A 내지 도 36C를 참조하면, 제어 신호(EBCK1)에는 2bit TDC를 위한 2개의 펄스가, 제어 신호(EBCK2)에는 3bit TDC를 위한 3개의 펄스가 칼럼 전체에 분배되어 있고, 각 칼럼에서는 제어 신호(TDC2SEL)와 제어 신호(TDC1SEL)의 값에 응하여, 이 제어 신호(EBCK1), 제어 신호(EBCK2)를 선택 및 마스크함으로써 분해능에 응한 디코드가 가능해지도록 구성되어 있다.
여기서, EBSEL[2:0]은 3bit TDC, 2bit TDC의 양쪽에 대응하기 위해 타이밍을 어긋내여서 EB[2]에 1회, EB[1]에 2회, EB[0]에 1회 액세스하도록 하고 있다.
도 36A에 도시하는 바와 같이, (TDC2SEL, TDC1SEL)=(0, 0)일 때, 동작 모드는 3bit TDC이다. 이 때 디코드 펄스에는 제어 신호(EBCK2)가 선택되고 제어 신호(EBCK)에 펄스가 3개 출력된다. EB[3]의 값과 액세스된 EB[2:0]의 값에 의해, 제어 신호(EBCKO)에 펄스가 통과하는지 하지 않는지로 카운트하는 것은 도 17을 참조하여 설명한 경우와 마찬가지이다.
도 36B에 도시하는 바와 같이, (TDC2SEL, TDC1SEL)=(1, 0)일 때, 동작 모드는 2bit TDC이다. 이 때 디코드 펄스에는 제어 신호(EBCK1)가 선택되고 제어 신호(EBCK)에 펄스가 2개 출력된다. EB[3]의 값과 2회 액세스된 EB[1]의 값에 의해, 제어 신호(EBCKO)에 펄스가 통과하는지 하지 않는지로 카운트하는 것은 도 17을 참조하여 설명한 경우와 마찬가지이다.
도 36C에 도시하는 바와 같이, (TDC2SEL, TDC1SEL)=(1, 1)일 때, 동작 모드는 1bit TDC이다. 이 때 제어 신호(EBCK2) 및 제어 신호(EBCK1)는 마스킹되고 제어 신호(EBCK)에는 펄스가 발생하지 않는다. 그 때문에, EBSEL[2:0]에 의한 액세스가 있어도 EBCKO에 펄스가 발생하는 일은 없다.
이와 같이, 제어 신호(TDC2SEL)와 제어 신호(TDC1SEL)에 의거하여 디코드 처리가 실행되도록 함으로써, 도 35에 도시한 A/D 변환 회로(200)에서도, 소정의 영역(예를 들면, 백 영역)에서, 클록 신호를 정지함으로써, 클록 신호를 정지한 분만큼, 적어도 소비 전력을 저감시키는 것이 가능해진다. 클록 신호를 정지시키는 것은, 분해능이 떨어뜨리는 것이 되지만, 분해능을 떨어뜨림에 의한 영향이 적은 영역(예를 들면, 백 영역)에서 분해능을 떨어뜨리기 때문에, 최종적인 디코드값에는 영향이 없이 화질을 유지할 수 있다.
즉, 본 실시의 형태에 의하면, 소정의 영역에서 분해능을 떨어뜨림으로써(분해능을 전환함으로써), 화질을 떨어뜨리는 일 없고, 소비 전력을 떨어뜨리는 것이 가능해진다. 또한, 분해능을 떨어뜨릴 때에, 즉 클록 신호를 정지시킬 때에 리플 카운터에서의 상위 비트를 참조하여, 소정의 제어 신호(상기한 예에서는, 제어 신호(TDC1SEL)와 제어 신호(TDC2SEL))를 어서트함으로서 생성되는 신호에 의거하여 디코드 처리를 행함에 의해, 리니어리티가 악화하여 버리는 것이나 단조증가성이 소실하여 버리는 것을 막을 수 있다. 즉, 분해능을 떨어뜨렸다고 하여도, 분해능을 떨어뜨리기 전의 상태와 같은 정도의 화질을 유지하는 것이 가능해진다.
이와 같이, 시간과 함께 전압치가 선형으로 변화하는 램프 파형의 참조 전압과 입력 전압을 비교하는 비교기와, 비교기의 출력이 반전한 것을 트리거로 하여 동작 시작 또는 동작 정지하고, 클록 신호의 주기마다 계수하는 상위 비트 카운터와, 위상이 다른 복수의 클록 신호를 이용하여 비교기의 출력이 반전한 타이밍에서 위상 정보를 래치하고 그 값을 디코드함으로써 클록 신호 주기보다 분해능이 높은 하위 비트를 출력하는 시간 양자화기(TDC : Time-to-Digital Converter)를 갖는, 적분형 A/D 변환기에 있어서, 조도에 응하여 백(밝은) 영역에서 TDC의 분해능을 줄임으로써, 필요가 없는 위상 정보를 갖는 클록 신호를 정지시킴으로써 소비 전류를 줄이는 것이 가능해진다.
상기 적분형 A/D 변환 장치는, 적분형 A/D 변환 장치를 열병렬로 갖는 CMOS 이미지 센서에 적용할 수 있고, 조도가 다름으로써 분해능이 칼럼에 의해 다른 TDC군에 대해, 특정한 분해능에 대응한 디코드 제어를 칼럼 전체에서 행함에 의해 생기는 DNL(differential non linearity)의 악화나 리니어리티의 악화가 발생할 가능성을, 클록 신호를 정지시킬 때 고정하는 논리값을 제어함에 의해 완화시키는 것이 가능해진다.
또한, 적분형 A/D 변환기를 열병렬로 갖는 CMOS 이미지 센서에 적용한 경우에 있어서, 조도가 다름으로써 분해능이 칼럼에 의해 다른 TDC군에 대해, 각 칼럼에서 카운터의 상위 비트의 변화를 관측함으로써 그 칼럼의 조도 및 분해능을 인식할 수 있고, 칼럼 전체에 분배된 복수의 디코드 제어로부터 각 칼럼의 분해능에 응하여 디코드 제어를 선택적으로 행하도록 할 수 있고, DNL(differential non linearity)의 악화나 리니어리티의 악화가 발생하지 않도록 할 수 있다.
[제2의 실시의 형태에 관해]
도 37에 A/D 변환 장치(Analog Digital Converter)의 한 실시의 형태의 구성을 도시한다. A/D 변환 장치(300)는, 참조 전압 공급부(321), 비교기(322), 래치 디코드 회로(323), 리플 카운터(324), 및 그레이 코드 카운터(325)를 갖는다. 래치 디코드 회로(323)는, 래치 회로와 디코드 회로로 구성된다.
A/D 변환 장치(300)는, 상위 비트 카운터와, 인접하는 값의 변화가 항상 1비트라는 특징을 갖는 GC 카운터(그레이 코드 카운터)에서 하위 비트를 취득하는 적분형 A/D 변환 장치이다. 도 37에는 예로서, 상위 9bit의 리플 카운터와 하위 5bit의 GC 카운터로 구성하는 분해능 14bit의 A/D 변환 장치를 도시하고 있다.
비교기(322)는, 참조 전압 공급부(321)로부터 공급되는 시간과 함께 전압치가 선형으로 변화하는 램프 파형의 참조 전압(Vramp)과, 입력 전압(VSL)을 비교하고, 그 결과에 응한 레벨의 출력 신호(VCO)를 래치 디코드 회로(323)에 출력한다.
래치 디코드 회로(323)는, 비교기(322)의 출력 신호(VCO)의 레벨이 반전한 때에 그레이 코드를 래치하여, 래치 데이터(GC)를 출력한다. 래치 디코드 회로(323)에는, 그레이 코드 카운터(325)로부터 5bit분의 그레이 코드(GC)[4:0]가 공급된다. 그레이 코드 카운터(325)에는, 기준 클록 신호(CLK)가 공급된다.
래치 디코드 회로(323)는, 래치 정보를 펄스(열)로 변환하고, 그 펄스를 리플 카운터(324)의 카운트 클록 신호로서 출력한다. 리플 카운터(324)는, 래치 디코드 회로(323)의 카운트 클록 신호에 응하여, 클록 신호의 위상 정보를 리플 카운터의 최하위 비트로서 바이너리 코드로 변환한다.
도 37에 도시한 A/D 변환 회로(300)를 열병렬로 갖는 이미지 센서에 적용한 경우, 예를 들면, 도 18에 도시하는 바와 같이 적용한 경우, 칼럼 처리 회로군(105)은, 도 38에 도시한 바와 같은 구성이 된다.
칼럼 처리 회로군(105)은, 하위 N비트, 상위 M비트의 ADC로서 구성된다. 예를 들면, 칼럼 처리 회로군(105)은, 하위 5비트, 상위 9비트의 합계 14비트의 ADC로서 구성된다. 칼럼 처리 회로군(105)은, 복수 칼럼을 포함하는 복수의 ADC 블록(105-1 내지 105-P)을 갖는다. 환언하면, 칼럼 처리 회로군(105)은, 복수의 칼럼을 하나의 ADC 블록으로 하여 복수의 ADC 블록으로 구분되어 있다. 하나의 ADC는, 도 37에 도시한 A/D 변환 장치(300)의 구성으로 되어 있다.
칼럼 처리 회로군(105)은, 각 ADC 블록(105-1 내지 105-P)에 하나의 그레이 코드 카운터(325-1 내지 325-P)가 배치되어 있다. 그레이 코드 카운터(325-1 내지 325-P)는, 코드 변환 카운터로서 기능한다. 각 칼럼에는, 칼럼마다 비교 처리, 하위 비트 래치, 및 상위 비트 카운트 동작을 행하는 칼럼 처리부(351)가 배치되어 있다.
칼럼 처리부(351)는, DAC(321)(참조 전압 공급부(321))에 의해 생성되는 기울기를 변화시킨 램프 파형인 참조 신호(RAMP)(Vslop)와, 행선마다 화소로부터 수직 신호선을 경유하여 얻어지는 아날로그 신호(VSL)를 비교하는 비교기(322)를 갖는다. 칼럼 처리부(351)는, 비교기(322)의 출력 및 그레이 코드 카운터(325-1 내지 325-P)의 카운트 결과를 받아서 카운트값을 래치하는 하위 N비트의 하위 비트 래치부(352)를 갖는다.
칼럼 처리부(351)는, 하위 비트 래치부(352)의 최상위측 하위 비트 래치 회로의 래치 출력을 받아서 카운트 동작을 행하는 상위 M비트용의 상위 비트 카운터부(353)를 갖는다. 하위 비트 래치부(352)는, 래치 디코드 회로(323)에 해당하고, 상위 비트 카운터부(353)은, 리플 카운터(324)에 해당한다.
참조 신호(RAMP)는, 시간과 함께 전압치가 예를 들면 선형으로 변화하는 램프 파형으로서 생성된다. 각 칼럼 처리부(351)의 비교기(322)는, 이 참조 신호(RAMP)와 화소부(부도시)의 어드레스 지정된 화소로부터 수직 신호선에 판독된 아날로그 신호(VSL)를 비교한다. 여기서는, 비교기(322)는, 참조 신호(RAMP)와 아날로그 신호(VSL)가 일치할 때까지는 출력 신호(VCO)를 하이 레벨로 출력하고, 일치하면 출력 신호(VCO)의 레벨을 하이 레벨로부터 로우 레벨로 반전한다.
이 비교기(322)의 출력 신호(VCO)의 출력 레벨이 반전한 것을 트리거로 하여 하위 비트 래치부(352)에서의 그레이 코드(GC)[0] 내지 코드(GC)[4]의 래치 동작이 행하여진다. 각 그레이 코드 카운터(325)는, 타이밍 제어 회로에 포함되는 PLL 회로(371)에서 생성되고, 클록 신호 공급선을 전반되는, 예를 들면 주파수 fn(MHz)의 기준 클록 신호(CLK)를 받아서 디지털 코드인 N비트의 그레이 코드(GC)를 생성한다.
복수의 N비트의 그레이 코드(GC)는, 1비트만 논리 "0"과 논리 "1" 사이의 레벨 천이가 일어나는 코드로서 형성된다. 그레이 코드 카운터(325)는, 주파수 fn의 기준 클록 신호(CLK)를 받고 카운트 동작을 행하고, 분주한 주파수의 5(=N)비트의 그레이 코드(GC)[0] 내지 코드(GC)[4]를 생성한다.
그레이 코드 카운터(325)는, 주파수 (1/2)fn의 최하위의 그레이 코드(GC)[0]를 생성하고, 주파수 (1/4)fn의 그레이 코드(GC)[1]를 생성하고, 주파수 (1/8)fnMHz의 그레이 코드(GC)[2]를 생성한다. 또한 그레이 코드 카운터(325)는, 주파수 (1/16)fn의 그레이 코드(GC)[3] 및 최상위의 그레이 코드(GC)[4]를 생성한다. 각 그레이 코드 카운터(325)는, 생성한 그레이 코드를 같은 ADC 블록(105-1 내지 105-P)에 포함되는 복수 칼럼분의 하위 비트 래치부(352)에 공급한다.
그레이 코드 카운터(325)는, 입력 기준 클록 신호(CLK)의 하강 에지에서 바이너리 코드(BC)[0] 내지 코드(BC)[4]를 생성하고, 입력 클록 신호 및 바이너리 코드(BC)[0] 내지 코드(BC)[4]를 생성한다. 그리고, 기준 클록 신호(CLK)와 같은 주파수의 클록 신호(CK) 및 그 반전 신호(XCK)로 각 비트의 동기를 다시 취하여, 그레이 코드(GC)[0] 내지 코드(GC)[4]를 출력한다. 각 그레이 코드 카운터(325)는, 생성한 그레이 코드를 같은 ADC 블록(105-1 내지 105-P)에 포함되는 복수 칼럼분의 하위 비트 래치부(352)에 공급한다.
도 39에, 기준 클록 신호(CLK)와 그레이 코드(GC)[4:0]의 파형을 도시한다. 참조 전압 공급부(321)로부터 공급되는 시간과 함께 전압치가 선형으로 변화하는 램프 파형의 참조 전압(RAMP)과 입력 전압(VSL)이 비교기(322)에서 비교되고, 그 비교 결과가 VCO으로서 출력되고, 래치 디코드 회로(323)에 공급된다. 각 칼럼에서, VCO가 변화하는 타이밍에서 상위 카운터는 동작을 시작 또는 정지한다. 또한 하위 비트 래치부(352)는, 그레이 코드 카운터(325)에 의한 그레이 코드(GC)[0], 그레이 코드(GC)[1], 그레이 코드(GC)[2], 그레이 코드(GC)[3], 그레이 코드(GC)[4]를 각각 받아들여서 래치한다.
그레이 코드를 이용한 A/D 변환 회로(300)에서도, 소정의 영역에서 분해능을 떨어뜨림으로써 소비 전력을 저감시킨다. 이에 관해, 도 40을 참조하여 설명한다. 도 40에 A/D 변환 기간과 그레이 코드(GC)[4:0]의 동작 기간을 도시한다. A/D 변환 기간의 전반에는, 화소 출력(VSL)의 전위가 높은 전위(저조도)에서 계수(counting)가 실행되고, 후반에는 화소 출력(VSL)의 전위가 낮은 전위(고조도)에서 계수가 실행된다.
A/D 변환 기간에서, 저조도의 흑 영역에서는 분해능이 높은 5bit GC의 동작 모드로 동작시키고, 그레이 코드 카운터(325)에서 그레이 코드(GC)[4:0]가 출력된다. 그리고, 분해능을 떨어뜨려도 실질적으로 화질이 저하되지 않는 영역에서는, 최하위의 그레이 코드(GC)[0]의 출력을 정지시켜서 4bit GC의 동작 모드로 이행시켜, 4bit GC로서 동작시킨다. 또한, 그 후, 다음의 그레이 코드(GC)[1]의 출력을 정지시켜서 3bit GC의 동작 모드로 이행시켜, 3bit GC로 동작시킨다. 계속해서, 2bit GC의 동작 모드, 1bit GC의 동작 모드로 순차적으로 이행하도록 하여도 좋고, 3bit GC의 동작 모드까지에서 동작 모드의 이행은 정지되도록 하여도 좋다.
이와 같이, 순차적으로 분해능을 떨어뜨림(분해능을 전환함)으로서, 소비 전력을 삭감하는 것이 가능해진다. 분해능을 떨어뜨리는 방법으로서는, 그레이 코드의 출력을 정지시킴으로써 행하게 할 수 있다. 이와 같이 그레이 코드의 출력을 정지시킴으로써, 그레이 코드 카운터(325)로부터 그레이 코드(GC)[4:0]를 를 계속 출력하고 있는 경우와 비교하여, 소정의 영역(예를 들면, 백 영역)에서 GC[1:0]를 정지시킨분만큼 소비 전류를 삭감할 수 있음은 분명하다.
여기서, 그레이 코드의 출력을 정지하는 것만으로는, 리니어리티가 악화될 가능성이 있다. 이에 관해 도 41을 참조하여, n+1bit의 그레이 코드(GC)[n:0]를 바이너리값(BC)[n:0]로 변환하는 알고리즘에 관해 설명한다. 도 41은 5bit의 그레이 코드(GC)[4:0]를 바이너리값(BC)[4:0]로 변환하는 방법을 도시하고 있다.
최상위의 그레이 코드(GC)[n]은, 그대로 바이너리값의 최상위 BC[n]로 하고, 그 후는 다음의 식(6)에 의거하여 바이너리값이 구하여진다.
Figure pat00005
식(6)으로부터, 하위의 바이너리 코드 BC[m-1]는, 상위의 바이너리 코드 BC[m]와 하위의 바이너리 코드에 대응하는 그레이 코드 GC[m-1]의 배타적 논리합에 의해 산출됨을 알 수 있다.
도 41에 의거하여 설명하면, 우선 최상위의 그레이 코드(GC)[4]는, 그대로, 바이너리 코드(BC)[4]가 된다. 하위 비트는, 자단(stage of itself)에서 래치된 그레이 코드(GC)와 전단(previous stage)의 바이너리 코드(BC)와의 배타적 논리합(EXOR)을 취함에 의해 바이너리 코드(BC)로 변환되기 때문에, 바이너리 코드(BC)[3]는, 자단에서 래치된 그레이 코드(GC)[3]와 전단의 바이너리 코드(BC)[4]와의 배타적 논리합이 취해짐에 의해 구하여진다.
마찬가지로, 바이너리 코드(BC)[2]는, 자단에서 래치된 그레이 코드(GC)[2]와 전단의 바이너리 코드(BC)[3]와의 배타적 논리합이 취해짐에 의해 구하여지고, 바이너리 코드(BC)[1]는, 자단에서 래치된 그레이 코드(GC)[1]와 전단의 바이너리 코드(BC)[2]와의 배타적 논리합이 취해짐에 의해 구하여지고, 바이너리 코드(BC)[0]는, 자단에서 래치된 그레이 코드(GC)[0]와 전단의 바이너리 코드(BC)[1]와의 배타적 논리합이 취해짐에 의해 구하여진다. 이와 같이, 바이너리 코드는, 하위의 바이너리 코드와 동위의 그레이 코드를 이용하여 구하여진다.
도 42는, 상술한 알고리즘으로 바이너리값으로 변환한 결과를, 횡축에 시간, 종축에 디코드값을 취하고, A/D 변환의 리니어리티를 도시한 것이다. 도 42에서, 실제의 디코드값이란, 도 40에 도시한 바와 같이, 그레이 코드(GC)[0]를 정지할 때에 Lo 고정하여 정지시킨 때의 값이다. 도 42에서, 둥근점은 이상적인 디코드값을 나타내고, 사각점은 실제의 디코드값을 나타내고, 4bit GC의 동작 모드로 동작하고 있을 때의 디코드값을 나타낸다.
도 42로부터, 이상적인 디코드값과 실제의 디코드값은 괴리되어 있는 것을 읽을 수 있다. 또한 도 43에, 그레이 코드(GC)[1]와 그레이 코드(GC)[0]를 Lo 고정하여 상술한 알고리즘으로 바이너리값으로 변환한 결과를, 횡축에 시간, 종축에 디코드값을 취하고, A/D 변환의 리니어리티를 도시한다. 도 43에서, 둥근점은 이상적인 디코드값을 나타내고, 사각점은 실제의 디코드값을 나타내고, 3bit GC의 동작 모드로 동작하고 있을 때의 디코드값을 나타낸다.
도 43에 도시한 경우에서도, 이상적인 디코드값과 디코드값에는 괴리가 있는 것을 읽을 수 있다. 이와 같이, 그레이 코드를 정지할 때, Lo 고정으로 하면, 리니어리티가 악화할 가능성이 있다.
도 42, 도 43에 도시한 실제의 디코드값은, 그레이 코드의 출력을 정지할 때, Lo 고정으로 하고 있다. 즉, GC[0]=L, 또는 GC[1], GC[0]=(L, L)인 상태에서, 그레이 코드의 출력을 정지하고 있다. 이와 같이 정지시키는 것이 아니고, 정지시키는 논리값을 변경함으로써 리니어리티를 개선할 수 있다.
도 44는, 백 영역의 클록 신호 정지에서, 그레이 코드 카운터에서 최하위의 그레이 코드(GC)[0]를 정지시킬 때 Lo 고정이 아니라 Hi 고정으로 한 예이다. 즉, GC[0]=H인 상태에서, 그레이 코드의 출력을 정지한 예이다. 이와 같은 정지를 행하면, 그레이 코드의 출력이 정지되어 있는 기간(클록 신호가 정지되어 있는 기간)에서는 각 칼럼에서 래치되는 값은 논리값 0이 아니고, 논리값 1이 기억된다. 이것을 그레이 코드로부터 바이너리값으로 변환하는 알고리즘에 적용시키면, 리니어리티가 개선된다.
4bit GC의 동작 영역에서는 GC[0]가 Lo 고정이라도 Hi 고정이라도 리니어리티에 변화는 없는 것이 확인되어 있다. 3bit GC의 동작 영역에서는, (GC[1], GC[0])=(Lo, Hi), (Hi, Hi)로 고정한 때에 리니어리티가 개선하는 것이 확인되어 있다. 이것을, 도 46에 도시한다. 도 46에는 3bit GC의 동작 영역에서 정지시키는 2개의 그레이 코드(GC)[1], GC[0]의 논리의 조합과, 그 때의 최대 오차를 표로 정리한 것이다.
그레이 코드(GC)[0]와 그레이 코드(GC)[1]가, 함께 Lo 정지된 경우, 최대 오차는, 3LSB가 된다. 그레이 코드(GC)[0]가 Lo 정지되고, 그레이 코드(GC)[1]가 Hi 정지된 경우, 최대 오차는, 3LSB가 된다. 그레이 코드(GC)[0]가 Hi 정지되고, 그레이 코드(GC)[1]가 Lo 정지된 경우, 최대 오차는, 2LSB가 된다. 그레이 코드(GC)[0]와 그레이 코드(GC)[1]가, 함께 Hi 정지된 경우, 최대 오차는, 2LSB가 된다.
이 결과로부터, 상기한 바와 같이 그레이 코드(GC)[0]를 Hi 정지하고, 그레이 코드(GC)[1]를 Lo 정지하도록 설정하던지, 또는 그레이 코드(GC)[0]와 그레이 코드(GC)[1]가, 함께 Hi 정지되도록 설정하면, 디코드값의 최대 오차가 작아지고, 클록 신호를 정지시켜서도, 디코드값의 정밀도의 저하를 최소한으로 억제된다. 또한, 이와 같이 몇가지의 조합에 있어서, 정지시킬 때의 논리값을 변경함으로써 리니어리티를 개선할 수 있다. 따라서, 여기서는, 한 예를 나타낸 것이고, 조합의 한정을 나타내는 것은 아니다.
도 45는 횡축에 시간, 종축에 디코드값을 취하고, A/D 변환의 리니어리티를 도시한다. 도 45는 3bit GC의 동작 영역의 결과이다. 도 45는, 도 43에 대응하고 있고, 도 43이, GC[1], GC[0]=(L, L)로 정지한 때의 디코드값을 나타내고, 도 45가, GC[1], GC[0]=(L, H) 또는 GC[1], GC[0]=(H, H)로 정지한 때의 디코드값을 나타낸다. 또한 도 45에서, 둥근점은 이상적인 디코드값을 나타내고, 사각점은 GC[1], GC[0]=(L, H)로 정지한 때의 디코드값을 나타내고, 삼각형의 점은 GC[1], GC[0]=(H, H)로 정지한 때의 디코드값을 나타낸다.
도 45에 도시한 바와 같이, GC[1], GC[0]=(L, H) 또는 GC[1], GC[0]=(H, H)로 정지한 때의 디코드값은, 이상적인 디코드값과 괴리되어 있지만, 그 괴리폭은, 도 43에 도시한 경우에 대해 작게 되어 있는 것을 읽을 수 있다. 즉, GC[1], GC[0]=(L, H) 또는 GC[1], GC[0]=(H, H)로 정지한 때의 쪽이, GC[1], GC[0]=(L, L)로 정지한 때보다도 리니어리티가 개선된다.
또한, 다시 도 43을 참조한다. 도 43에서, 시간(4)부터 시간(5)이 될 때의 디코드값의 증가율과, 시간(8)부터 시간(9)이 될 때의 디코드값의 증가율은 다르다. 이 경우, 단조롭게 증가하고 있지만, 그 증가율의 차가 크다. 이에 대해, 도 45에서, 시간(4)부터 시간(5)이 될 때의 디코드값의 증가율과, 시간(8)부터 시간(9)이 될 때의 디코드값의 증가율은, 거의 같다. 이 경우, 단조롭게 증가하고, 또한 그 증가율의 차도 작다. 이와 같기 때문에, 단조증가성도 개선됨을 알 수 있다.
이와 같이, 시간과 함께 전압치가 선형으로 변화하는 램프 파형의 참조 전압과 입력 전압을 비교하는 비교기와, 비교기의 출력이 반전한 것을 트리거로 하여 동작 시작 또는 동작 정지하고, 클록 신호의 주기마다 계수하는 상위 비트 카운터와, 클록 신호로부터 그레이 코드 카운터에서 생성된 그레이 코드를 래치하고 그 값을 디코드함으로써 하위 비트를 출력하는 그레이 바이너리 복합 카운터를 갖는, 적분형 A/D 변환기에 있어서, 조도에 응하여 백(명) 영역에서 그레이 코드 카운터로부터 분해능을 줄임으로써 필요가 없어지는 그레이 코드의 출력을 정지시킴으로써 소비 전류를 줄이는 것이 가능해진다.
또한, 이와 같은 적분형 A/D 변환기를 열병렬로 갖는 CMOS 이미지 센서에 적용할 수 있고, 조도가 다름으로써 분해능이 칼럼에 의해 다른 그레이 바이너리 복합 카운터군에 대해, 일률적인 디코드 제어를 칼럼 전체에서 행함에 의해 생기는 DNL(differential non linearity)의 악화나 리니어리티의 악화가 일어날 가능성을, 그레이 코드 카운터로부터 출력되는 그레이 코드를 정지시킬 때의 논리값을 제어함에 의해 완화시키는 것이 가능해진다.
또한, 상술한 실시의 형태에서는, 적분형 A/D 변환 장치를 예로 들어서 설명하였지만, 적분형으로 한정되는 것이 아니고, 추차비교형, 파이프라인형, Σ△형 등에도 적용할 수 있다.
[기록 매체에 관해]
상술한 일련의 처리는, 하드웨어에 의해 실행하는 것도 가능하고, 소프트웨어에 의해 실행하는 것도 가능하다. 일련의 처리를 소프트웨어에 의해 실행하는 경우에는, 그 소프트웨어를 구성한 프로그램이, 컴퓨터에 인스톨된다. 여기서, 컴퓨터에는, 전용의 하드웨어에 조립되어 있는 컴퓨터나, 각종의 프로그램을 인스톨함으로써, 각종의 기능을 실행하는 것이 가능한, 예를 들면 범용의 퍼스널 컴퓨터 등이 포함된다.
도 47은, 상술한 일련의 처리를 프로그램에 의해 실행하는 컴퓨터의 하드웨어의 구성례를 도시하는 블록도이다. 컴퓨터에서, CPU(Central Processing Unit)(1001), ROM(Read Only Memory)(1002), RAM(Random Access Memory)(1003)은, 버스(1004)에 의해 상호 접속되어 있다. 버스(1004)에는, 또한, 입출력 인터페이스(1005)가 접속되어 있다. 입출력 인터페이스(1005)에는, 입력부(1006), 출력부(1007), 기억부(1008), 통신부(1009), 및 드라이브(210)가 접속되어 있다.
입력부(1006)는, 키보드, 마우스, 마이크로폰 등에 의해 이루어진다. 출력부(1007)는, 디스플레이, 스피커 등에 의해 이루어진다. 기억부(1008)는, 하드 디스크나 불휘발성의 메모리 등에 의해 이루어진다. 통신부(1009)는, 네트워크 인터페이스 등에 의해 이루어진다. 드라이브(1010)는, 자기 디스크, 광디스크, 광자기 디스크, 또는 반도체 메모리 등의 리무버블 미디어(1011)를 구동한다.
이상과 같이 구성된 컴퓨터에서는, CPU(1001)가, 예를 들면, 기억부(1008)에 기억되어 있는 프로그램을, 입출력 인터페이스(1005) 및 버스(1004)를 통하여, RAM(1003)에 로드하여 실행함에 의해, 상술한 일련의 처리가 행하여진다.
컴퓨터(CPU(1001))가 실행하는 프로그램은, 예를 들면, 패키지 미디어 등으로서의 리무버블 미디어(1011)에 기록하여 제공할 수 있다. 또한, 프로그램은, 로컬 에어리어 네트워크, 인터넷, 디지털 위성 방송이라는, 유선 또는 무선의 전송 매체를 통하여 제공할 수 있다.
컴퓨터에서는, 프로그램은, 리무버블 미디어(1011)를 드라이브(1010)에 장착함에 의해, 입출력 인터페이스(1005)를 통하여, 기억부(1008)에 인스톨할 수 있다. 또한, 프로그램은, 유선 또는 무선의 전송 매체를 통하여, 통신부(1009)에서 수신하고, 기억부(1008)에 인스톨할 수 있다. 그 밖에, 프로그램은, ROM(1002)나 기억부(1008)에, 미리 인스톨하여 둘 수 있다.
또한, 컴퓨터가 실행하는 프로그램은, 본 명세서에서 설명한 순서에 따라 시계열로 처리가 행하여지는 프로그램이라도 좋고, 병렬로, 또는 호출이 행하여진 때 등의 필요한 타이밍에서 처리가 행하여지는 프로그램이라도 좋다.
또한, 본 명세서에서, 시스템이란, 복수의 장치에 의해 구성된 장치 전체를 나타내는 것이다.
또한, 본 발명의 실시의 형태는, 상술한 실시의 형태로 한정되는 것이 아니고, 본 발명의 요지를 일탈하지 않는 범위에서 여러가지의 변경이 가능하다.

Claims (13)

  1. m비트의 분해능을, 상기 m비트보다 작은 n비트의 분해능으로 소정의 타이밍에서 전환하는 것을 특징으로 하는 A/D 변환 장치.
  2. 제1항에 있어서,
    상기 m비트의 분해능일 때에 공급되는 복수의 위상차를 갖는 클록 신호를, 상기 소정의 타이밍에서 부분적으로 정지함으로써 상기 n비트의 분해능으로 전환하는 것을 특징으로 하는 A/D 변환 장치.
  3. 제2항에 있어서,
    상기 m비트의 분해능일 때에 복수의 위상차를 갖는 클록 신호가 공급되고, 상기 n비트의 분해능으로 전환하기 위해 클록 신호를 정지시킬 때, 정지시키는 클록 신호의 적어도 하나의 클록 신호는, 논리값이 "1"인 상태에서 정지되는 것을 특징으로 하는 A/D 변환 장치.
  4. 제2항에 있어서,
    상위 비트를 계수하는 리플 카운터 내의 소정의 출력에 응하여, 상기 클록 신호에 의거한 하위 비트를 디코드하는 것을 특징으로 하는 A/D 변환 장치.
  5. 제1항에 있어서,
    상기 m비트의 분해능일 때에 공급되는 그레이 코드 카운터를, 상기 소정의 타이밍에서 부분적으로 정지함으로써 상기 n비트의 분해능으로 전환하는 것을 특징으로 하는 A/D 변환 장치.
  6. 제5항에 있어서,
    상기 m비트의 분해능일 때에 복수의 그레이 코드가 공급되고, 상기 n비트의 분해능으로 전환하기 위해 그레이 코드를 정지시킬 때, 정지시키는 그레이 코드의 적어도 하나의 그레이 코드는, 논리값이 "1"인 상태에서 정지되는 것을 특징으로 하는 A/D 변환 장치.
  7. 제1항에 있어서,
    상기 소정의 타이밍은, 백 영역이 된 타이밍인 것을 특징으로 하는 A/D 변환 장치.
  8. 제1항에 있어서,
    상기 소정의 타이밍은, 1LSB의 변화가, 노이즈에 묻히는 영역이 되는 타이밍인 것을 특징으로 하는 A/D 변환 장치.
  9. 제1항에 있어서,
    시간과 함께 전압치가 선형으로 변화하는 램프 파형의 참조 전압과, 입력 전압을 비교하는 비교부와,
    상기 비교부의 출력이 반전한 것을 트리거로 하여 동작 시작 또는 동작 정지하고, 클록 신호의 주기마다 계수하는 상위 비트 카운터와,
    위상이 다른 복수의 클록 신호를 이용하여 비교기의 출력이 반전한 타이밍에서 위상 정보를 래치하고, 그 값을 디코드함으로써 클록 신호의 주기보다 분해능이 높은 하위 비트를 출력하는 시간 양자화부를 더 구비하는 것을 특징으로 하는 A/D 변환 장치.
  10. 제1항에 있어서,
    시간과 함께 전압치가 선형으로 변화하는 램프 파형의 참조 전압과 입력 전압을 비교하는 비교부와,
    상기 비교부의 출력이 반전한 것을 트리거로 하여 동작 시작 또는 동작 정지하고, 클록 신호의 주기마다 계수하는 상위 비트 카운터와,
    클록 신호로부터 그레이 코드 카운터에서 생성된 그레이 코드를 래치하고, 그 값을 디코드함으로써 하위 비트를 출력하는 하위 비트 카운터를 더 구비하는 것을 특징으로 하는 A/D 변환 장치.
  11. 제1항에 있어서,
    이미지 센서에, 열병렬로 복수 구비되고, 동일한 제어 신호가 공급되는 것을 특징으로 하는 A/D 변환 장치.
  12. m비트의 분해능을, 상기 m비트보다 작은 n비트의 분해능으로 소정의 타이밍에서 전환하는 스텝을 포함하는 것을 특징으로 하는 A/D 변환 방법.
  13. 아날로그 신호를 디지털 신호로 변환하는 A/D 변환 장치를 제어하는 컴퓨터에,
    m비트의 분해능을, 상기 m비트보다 작은 n비트의 분해능으로 소정의 타이밍에서 전환하는 스텝을 포함하는 처리를 실행시키기 위한 것을 특징으로 하는 컴퓨터 판독 가능한 프로그램.
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