JP2015026934A - 固体撮像装置 - Google Patents

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Abstract

【課題】信号の読み出し速度を維持しつつ、分解能を上げるとともに、基準クロックの周波数の上昇を抑制する。【解決手段】光電変換した電荷を蓄積する画素ＰＣがマトリックス状に配置された画素アレイ部１と、画素ＰＣから読み出された画素信号と基準電圧ＶＲＥＦとの比較結果を参照した上で、第１クロックと第１クロックと周期の異なる第２クロックとの位相関係に基づいてカウント動作を行うカラムＡＤＣ回路４と、カラムＡＤＣ回路４のカウント結果に基づいて画素信号のＡＤ変換値を算出する演算回路９とを備える。【選択図】図１

Description

本発明の実施形態は、固体撮像装置に関する。
固体撮像装置では、画素から読み出された信号をデジタル値に変換するために、基準クロックに従ってカウント動作させる方法が用いられている。固体撮像装置からの信号の読み出し速度を維持しつつ、分解能を上げるには、基準クロックの周波数を上げる必要があった。
特開２０１１−２５４２４６号公報
本発明の一つの実施形態は、信号の読み出し速度を維持しつつ、分解能を上げるとともに、基準クロックの周波数の上昇を抑制することが可能な固体撮像装置を提供することを目的とする。
本発明の一つの実施形態によれば、画素アレイ部と、カラムＡＤＣ回路と、演算回路とが設けられている。画素アレイ部は、光電変換した電荷を蓄積する画素がマトリックス状に配置されている。カラムＡＤＣ回路は、前記画素から読み出された画素信号と基準電圧との比較結果を参照した上で、第１クロックと前記第１クロックと周期の異なる第２クロックとの位相関係に基づいてカウント動作を行う。演算回路は、前記カラムＡＤＣ回路のカウント結果に基づいて前記画素信号のＡＤ変換値を算出する。
図１は、第１実施形態に係る固体撮像装置の概略構成を示すブロック図である。 図２は、図１の固体撮像装置の画素の構成例を示す回路図である。 図３は、図１の基準電圧発生回路およびカラムＡＤＣ回路の構成例を示す回路図である。 図４は、図３の時間デジタル変換器の構成例を示すブロック図である。 図５は、図１の画素の読み出し動作時の各部の電圧波形を示すタイミングチャートである。 図６は、図４の時間デジタル変換器の動作を示すタイミングチャートである。 図７は、図４の起動回路２２、バーニアオシレータ２３およびマスク回路２４、２６の構成例を示す回路図である。 図８は、図７の遅延素子Ｈ１〜Ｈ５の構成例を示す回路図である。 図９は、図４のリップルカウンタ２５、２７の構成例を示す回路図である。 図１０は、図９のリップルカウンタ２５、２７の動作を示すタイミングチャートである。 図１１は、図９のフリップフロップＦ１〜Ｆ３の構成例を示す回路図である。 図１２は、図１の遅延時間制御回路の構成例を示すブロック図である。 図１３は、第２の実施形態に係る固体撮像装置における画素の読み出し動作時の各部の電圧波形を示すタイミングチャートである。 図１４は、第２の実施形態に係る固体撮像装置における時間デジタル変換器の動作を示すタイミングチャートである。 図１５は、第３の実施形態に係る固体撮像装置が適用されたデジタルカメラの概略構成を示すブロック図である。
以下に添付図面を参照して、実施形態に係る固体撮像装置を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。
（第１実施形態）
図１は、第１実施形態に係る固体撮像装置の概略構成を示すブロック図である。
図１において、固体撮像装置には、画素アレイ部１が設けられている。画素アレイ部１には、光電変換した電荷を蓄積する画素ＰＣがロウ方向ＲＤおよびカラム方向ＣＤにｍ（ｍは正の整数）行×ｎ（ｎは正の整数）列分だけマトリックス状に配置されている。また、この画素アレイ部１において、ロウ方向ＲＤには画素ＰＣの読み出し制御を行う水平制御線Ｈｌｉｎが設けられ、カラム方向ＣＤには画素ＰＣから読み出された信号を伝送する垂直信号線Ｖｌｉｎが設けられている。
また、固体撮像装置には、読み出し対象となる画素ＰＣを垂直方向に走査する垂直走査回路２、画素ＰＣとの間でソースフォロア動作を行うことにより、画素ＰＣから垂直信号線Ｖｌｉｎにカラムごとに画素信号を読み出す負荷回路３、各画素ＰＣの信号成分をＣＤＳにてカラムごとに検出するカラムＡＤＣ回路４、読み出し対象となる画素ＰＣを水平方向に走査する水平走査回路５、カラムＡＤＣ回路４に基準電圧ＶＲＥＦを出力する基準電圧発生回路６および各画素ＰＣの読み出しや蓄積のタイミングを制御するタイミング制御回路７が設けられている。なお、基準電圧ＶＲＥＦはランプ波を用いることができる。ここで、カラムＡＤＣ回路４は、画素ＰＣから読み出された画素信号と基準電圧ＶＲＥＦとの比較結果を参照した上で、基準クロックＭＣＫと基準クロックＭＣＫと周期の異なるバーニアクロックＢＣＫとの位相関係に基づいてカウント動作を行うことができる。なお、バーニアクロックＢＣＫの周期は、バーニアクロックＢＣＫの１周期ごとの基準クロックＭＣＫとの位相差の変動で基準クロックＭＣＫの周期が分割されるように設定される。
さらに、固体撮像装置には、バーニアクロックＢＣＫの周期を制御する遅延時間制御回路８およびカラムＡＤＣ回路４のカウント結果に基づいて画素信号のＡＤ変換値を算出する演算回路９が設けられている。遅延時間制御回路８は、バーニアクロックＢＣＫの周期を制御するため、遅延時間制御電圧ＶＤをカラムＡＤＣ回路４に出力する。なお、演算回路９の構成を簡単化するために、バーニアクロックＢＣＫは、基準クロックＭＣＫに対して１／２ｎ（ｎは正の整数）だけ周期が長くなるように設定することが好ましい。この場合、演算回路９は、ｎビットシフタおよび加算器で構成することができる。
そして、垂直走査回路２にて画素ＰＣが垂直方向に走査されることで、ロウ方向ＲＤに画素ＰＣが選択される。そして、負荷回路３において、その画素ＰＣとの間でソースフォロア動作が行われることにより、画素ＰＣから読み出された画素信号のリセットレベルおよび信号レベルが垂直信号線Ｖｌｉｎを介して伝送され、カラムＡＤＣ回路４に送られる。また、基準電圧発生回路６において、基準電圧ＶＲＥＦとしてランプ波が設定され、カラムＡＤＣ回路４に送られる。そして、画素ＰＣから読み出された画素信号のリセットレベルがカラムＡＤＣ回路４に送られている時に、ランプ波のレベルがリセットレベルに達した後、基準クロックＭＣＫとバーニアクロックＢＣＫとの位相関係が反転されるまで、基準クロックＭＣＫのカウント動作が行われることで、リセットレベルにおける第１カウント値ＮＲ１が算出される。さらに、基準クロックＭＣＫとバーニアクロックＢＣＫとの位相関係が反転された後、基準クロックＭＣＫのカウント動作が行われることで、リセットレベルにおける第２カウント値ＮＲ２が算出される。そして、演算回路９において、第１カウント値ＮＲ１と第２カウント値ＮＲ２に基づいて、画素信号のリセットレベルにおけるＡＤ変換値が算出される。
また、画素ＰＣから読み出された画素信号の信号レベルがカラムＡＤＣ回路４に送られている時に、ランプ波のレベルが信号レベルに達した後、基準クロックＭＣＫとバーニアクロックＢＣＫとの位相関係が反転されるまで、基準クロックＭＣＫのカウント動作が行われることで、信号レベルにおける第１カウント値ＮＳ１が算出される。さらに、基準クロックＭＣＫとバーニアクロックＢＣＫとの位相関係が反転された後、基準クロックＭＣＫのカウント動作が行われることで、信号レベルにおける第２カウント値ＮＳ２が算出される。そして、演算回路９において、第１カウント値ＮＳ１と第２カウント値ＮＳ２に基づいて、画素信号の信号レベルにおけるＡＤ変換値が算出される。そして、その時の信号レベルのＡＤ変換値とリセットレベルのＡＤ変換値の差分がとられることで各画素ＰＣの信号成分がＣＤＳにて検出され、出力信号Ｓ１として出力される。
この時、各第２カウント値ＮＲ２、ＮＳ２は、第１カウント値ＮＲ１、ＮＳ１のバーニアとして用いることができる。すなわち、第１カウント値ＮＲ１、ＮＳ１を画素信号のＡＤ変換値の下位ビット、第２カウント値ＮＲ２、ＮＳ２を画素信号のＡＤ変換値の上位ビットとして用いることができる。
これにより、基準クロックＭＣＫの周波数の上昇を抑制しつつ、画素信号のＡＤ変換値の分解能を上げることが可能となる。このため、消費電力の増大を抑制しつつ、撮像画像の画質を向上させることが可能となる。
以下、図１の固体撮像装置についてより詳細に説明する。
図２は、図１の固体撮像装置の画素の構成例を示す回路図である。
図２において、各画素ＰＣには、フォトダイオードＰＤ、行選択トランジスタＴａ、増幅トランジスタＴｂ、リセットトランジスタＴｒおよび読み出しトランジスタＴｄが設けられている。また、増幅トランジスタＴｂとリセットトランジスタＴｒと読み出しトランジスタＴｄとの接続点には検出ノードとしてフローティングディフュージョンＦＤが形成されている。
そして、画素ＰＣにおいて、読み出しトランジスタＴｄのソースは、フォトダイオードＰＤに接続され、読み出しトランジスタＴｄのゲートには、読み出し信号ΦＤが入力される。また、リセットトランジスタＴｒのソースは、読み出しトランジスタＴｄのドレインに接続され、リセットトランジスタＴｒのゲートには、リセット信号ΦＲが入力され、リセットトランジスタＴｒのドレインは、電源電位ＶＤＤに接続されている。また、行選択トランジスタＴａのゲートには、行選択信号ΦＡが入力され、行選択トランジスタＴａのドレインは、電源電位ＶＤＤに接続されている。また、増幅トランジスタＴｂのソースは、垂直信号線Ｖｌｉｎに接続され、増幅トランジスタＴｂのゲートは、読み出しトランジスタＴｄのドレインに接続され、増幅トランジスタＴｂのドレインは、行選択トランジスタＴａのソースに接続されている。なお、図１の水平制御線Ｈｌｉｎは、読み出し信号ΦＤ、リセット信号ΦＲおよび行選択信号ΦＡをロウごとに画素ＰＣに伝送することができる。図１の負荷回路３には定電流源ＧＡ１がカラムごとに設けられ、定電流源ＧＡ１は垂直信号線Ｖｌｉｎに接続されている。
図３は、図１の基準電圧発生回路およびカラムＡＤＣ回路の構成例を示す回路図である。
図３において、基準電圧発生回路６には、オペアンプＰＡ１、コンデンサＣ１、スイッチＷ１、定電流源ＧＡ２および基準電源ＶＲが設けられている。
コンデンサＣ１はオペアンプＰＡ１の出力端子と反転入力端子との間に接続されている。スイッチＷ１はコンデンサＣ１に並列に接続されている。オペアンプＰＡ１の反転入力端子には定電流源ＧＡ２が接続されている。オペアンプＰＡ１の非反転入力端子には基準電源ＶＲが接続されている。
そして、スイッチＷ１がオフすると、定電流源ＧＡ２から電流がコンデンサＣ１に流れ込み、コンデンサＣ１の端子間電圧が上昇する。そして、コンデンサＣ１の端子間電圧に応じた基準電圧ＶＲＥＦがオペアンプＰＡ１から出力される。ここで、コンデンサＣ１の端子間電圧は、定電流源ＧＡ２からコンデンサＣ１に流れ込んだ電流の積分で与えることができるため、基準電圧ＶＲＥＦとしてランプ波を得ることができる。また、スイッチＷ１をオンすることにより、コンデンサＣ１の端子間電圧をゼロにすることができ、オペアンプＰＡ１の出力をリセットすることができる。
一方、カラムＡＤＣ回路４には、レベル比較器ＣＰ１〜ＣＰｎおよび時間デジタル変換器ＴＤ１〜ＴＤｎがカラムごとに設けられている。そして、レベル比較器ＣＰ１〜ＣＰｎは、第１列目〜第ｎ列目の画素ＰＣ１〜ＰＣｎにそれぞれ接続されている。レベル比較器ＣＰ１には、コンデンサＣ２、Ｃ３、コンパレータＰＡ２、スイッチＷ２、Ｗ３およびインバータＶ１が設けられている。
そして、コンパレータＰＡ２の反転入力端子にはコンデンサＣ２を介して垂直信号線Ｖｌｉｎが接続され、コンパレータＰＡ２の非反転入力端子にはオペアンプＰＡ１の出力端子が接続されている。コンパレータＰＡ２の反転入力端子と出力端子との間にはスイッチＷ２が接続されている。インバータＶ１の入力端子にはコンデンサＣ３を介してコンパレータＰＡ２の出力端子が接続され、インバータＶ１の出力端子には時間デジタル変換器ＴＤ１が接続されている。インバータＶ１の反転入力端子と出力端子との間にはスイッチＷ３が接続されている。また、時間デジタル変換器ＴＤ１には、遅延時間制御電圧ＶＤおよび基準クロックＭＣＫが入力される。
図４は、図３の時間デジタル変換器の構成例を示すブロック図である。
図４において、時間デジタル変換器ＴＤ１には、位相比較器２１、起動回路２２、バーニアオシレータ２３、マスク回路２４、２６およびリップルカウンタ２５、２７が設けられている。位相比較器２１は、基準クロックＭＣＫとバーニアクロックＢＣＫとの位相を比較する。起動回路２２は、レベル比較器ＣＰ１の出力Ｐ２および位相比較器２１の出力ＰＨに基づいて、バーニアオシレータ２３の起動および停止を制御する。バーニアオシレータ２３は、遅延時間制御電圧ＶＤに基づいてバーニアクロックＢＣＫを生成する。マスク回路２４は、基準電圧ＶＲＥＦが画素ＰＣから読み出された画素信号に達した後、基準クロックＭＣＫとバーニアクロックＢＣＫとの位相関係が反転するまで基準クロックＭＣＫを通過させる。リップルカウンタ２５は、マスク回路２４にて通過された基準クロックＭＣＫをカウントする。マスク回路２６は、基準電圧ＶＲＥＦが画素ＰＣから読み出された画素信号に達した後であって、基準クロックＭＣＫとバーニアクロックＢＣＫとの位相関係が反転した後に基準クロックＭＣＫを通過させる。リップルカウンタ２７は、マスク回路２６にて通過された基準クロックＭＣＫをカウントする。
図５は、図１の画素の読み出し動作時の各部の電圧波形を示すタイミングチャートである。
図５において、行選択信号ΦＡがロウレベルの場合、行選択トランジスタＴａがオフ状態となりソースフォロワ動作しないため、垂直信号線Ｖｌｉｎに信号は出力されない。この時、読み出し信号ΦＤとリセット信号ΦＲがハイレベルになると、読み出しトランジスタＴｄおよびリセットトランジスタＴｒがオンする。そして、フォトダイオードＰＤに蓄積されていた電荷がフローティングディフュージョンＦＤに排出され、リセットトランジスタＴｒを介して電源電位ＶＤＤに排出される。
フォトダイオードＰＤに蓄積されていた電荷が電源電位ＶＤＤに排出された後、読み出し信号ΦＤがロウレベルになると、フォトダイオードＰＤでは、有効な信号電荷の蓄積が開始される。そして、リセット信号ΦＲが立ち上がると、リセットトランジスタＴｒがオンし、リーク電流などで発生した余分な電荷がフローティングディフュージョンＦＤに転送される。
次に、行選択信号ΦＡがハイレベルになると、画素ＰＣの行選択トランジスタＴａがオンし、増幅トランジスタＴｂのドレインに電源電位ＶＤＤが印加されることで、増幅トランジスタＴｂと定電流源ＧＡ１とでソースフォロアが構成される。そして、フローティングディフュージョンＦＤのリセットレベルＲＬに応じた電圧が増幅トランジスタＴｂのゲートにかかる。ここで、増幅トランジスタＴｂと定電流源ＧＡ１とでソースフォロアが構成されているので、増幅トランジスタＴｂのゲートに印加された電圧に垂直信号線Ｖｌｉｎの電圧が追従し、リセットレベルＲＬの画素信号Ｖｓｉｇが垂直信号線Ｖｌｉｎを介してカラムＡＤＣ回路４に出力される。
そして、リセットレベルＲＬの画素信号Ｖｓｉｇが垂直信号線Ｖｌｉｎに出力されている時に、リセットパルスφＣがスイッチＷ２に印加され、スイッチＷ２がオンすると、コンパレータＰＡ２の反転入力端子の入力電圧が出力電圧Ｐ１でクランプされ、動作点が設定される。この時、垂直信号線Ｖｌｉｎからの画素信号Ｖｓｉｇとの差分電圧に応じた電荷がコンデンサＣ２に保持され、コンパレータＰＡ２の入力電圧がゼロ設定される。また、リセットパルスφＣがスイッチＷ３に印加され、スイッチＷ３がオンすると、インバータＶ１の入力端子の入力電圧が出力電圧でクランプされ、動作点が設定される。この時、インバータＶ１からの出力信号との差分電圧に応じた電荷がコンデンサＣ３に保持され、インバータＶ１の入力電圧がゼロ設定される。
スイッチＷ２、Ｗ３がオフした後、リセットレベルＲＬの画素信号ＶｓｉｇがコンデンサＣ２を介してコンパレータＰＡ２に入力された状態で、基準電圧ＶＲＥＦとしてランプ波が与えられ、リセットレベルＲＬの画素信号Ｖｓｉｇと基準電圧ＶＲＥＦとが比較される。そして、コンパレータＰＡ２の出力電圧Ｐ１はインバータＶ１にて反転された後、時間デジタル変換器ＴＤ１に入力される。
そして、時間デジタル変換器ＴＤ１において、基準電圧ＶＲＥＦのレベルがリセットレベルＲＬの画素信号Ｖｓｉｇに一致すると、コンパレータＰＡ２の出力電圧Ｐ１が立ち下がり、出力電圧Ｐ１がインバータＶ１にて反転されることでレベル比較器ＣＰ１の出力Ｐ２が立ち上がる。レベル比較器ＣＰ１の出力Ｐ２が立ち上がると、位相比較器２１の出力ＰＨが立ち上がり、マスク回路２４を介して基準クロックＭＣＫがリップルカウンタ２５に入力されることで、基準クロックＭＣＫがカウントされる。また、レベル比較器ＣＰ１の出力Ｐ２が立ち上がると、起動回路２２を介してバーニアオシレータ２３が起動され、バーニアオシレータ２３にてバーニアクロックＢＣＫが生成される。そして、位相比較器２１において、基準クロックＭＣＫとバーニアクロックＢＣＫとの位相が比較される。そして、基準クロックＭＣＫとバーニアクロックＢＣＫとの位相が反転すると、レベル比較器ＣＰ１の出力Ｐ２が立ち下がり、リップルカウンタ２５への基準クロックＭＣＫの入力がマスク回路２４にて遮断され、リセットレベルＲＬの第１カウント値ＮＲ１がリップルカウンタ２５に保持される。また、レベル比較器ＣＰ１の出力Ｐ２が立ち下がると、起動回路２２を介してバーニアオシレータ２３が停止される。さらに、レベル比較器ＣＰ１の出力Ｐ２が立ち下がると、マスク回路２６を介して基準クロックＭＣＫがリップルカウンタ２７に入力されることで、基準クロックＭＣＫがカウントされる。そして、ＡＤ変換終了時にＡＤ変換終了信号ＥＡが立ち下がると、リップルカウンタ２７への基準クロックＭＣＫの入力がマスク回路２６にて遮断され、リセットレベルＲＬの第２カウント値ＮＲ２がリップルカウンタ２７に保持される。
そして、第１カウント値ＮＲ１と第２カウント値ＮＲ２が演算回路９に送られ、第１カウント値ＮＲ１と第２カウント値ＮＲ２に基づいて、画素信号のリセットレベルにおけるＡＤ変換値ＤＲが算出される。なお、バーニアクロックＢＣＫの周期をＨＢ、基準クロックＭＣＫの周期をＨＭとすると、ＡＤ変換値ＤＲは、以下の式で算出することができる。
ＤＲ＝ＮＲ２×ＨＭ／（ＨＭ−ＨＢ）＋ＮＲ１
次に、読み出し信号ΦＤが立ち上がると、読み出しトランジスタＴｄがオンし、フォトダイオードＰＤに蓄積されていた電荷がフローティングディフュージョンＦＤに転送され、フローティングディフュージョンＦＤの信号レベルＳＬに応じた電圧が増幅トランジスタＴｂのゲートにかかる。ここで、増幅トランジスタＴｂと定電流源ＧＡ１とでソースフォロアが構成されているので、増幅トランジスタＴｂのゲートに印加された電圧に垂直信号線Ｖｌｉｎの電圧が追従し、信号レベルＳＬの画素信号Ｖｓｉｇが垂直信号線Ｖｌｉｎを介してカラムＡＤＣ回路４に出力される。
そして、カラムＡＤＣ回路４において、信号レベルＳＬの画素信号ＶｓｉｇがコンデンサＣ２を介してコンパレータＰＡ２に入力された状態で、基準電圧ＶＲＥＦとしてランプ波が与えられ、信号レベルＳＬの画素信号Ｖｓｉｇと基準電圧ＶＲＥＦとが比較される。そして、コンパレータＰＡ２の出力電圧Ｐ１はインバータＶ１にて反転された後、時間デジタル変換器ＴＤ１に入力される。
そして、時間デジタル変換器ＴＤ１において、基準電圧ＶＲＥＦのレベルが信号レベルＲＬの画素信号Ｖｓｉｇに一致すると、コンパレータＰＡ２の出力電圧Ｐ１が立ち下がり、出力電圧Ｐ１がインバータＶ１にて反転されることでレベル比較器ＣＰ１の出力Ｐ２が立ち上がる。レベル比較器ＣＰ１の出力Ｐ２が立ち上がると、位相比較器２１の出力ＰＨが立ち上がり、マスク回路２４を介して基準クロックＭＣＫがリップルカウンタ２５に入力されることで、基準クロックＭＣＫがカウントされる。また、レベル比較器ＣＰ１の出力Ｐ２が立ち上がると、起動回路２２を介してバーニアオシレータ２３が起動され、バーニアオシレータ２３にてバーニアクロックＢＣＫが生成される。そして、位相比較器２１において、基準クロックＭＣＫとバーニアクロックＢＣＫとの位相が比較される。そして、基準クロックＭＣＫとバーニアクロックＢＣＫとの位相が反転すると、レベル比較器ＣＰ１の出力Ｐ２が立ち下がり、リップルカウンタ２５への基準クロックＭＣＫの入力がマスク回路２４にて遮断され、信号レベルＳＬの第１カウント値ＮＳ１がリップルカウンタ２５に保持される。また、レベル比較器ＣＰ１の出力Ｐ２が立ち下がると、起動回路２２を介してバーニアオシレータ２３が停止される。さらに、レベル比較器ＣＰ１の出力Ｐ２が立ち下がると、マスク回路２６を介して基準クロックＭＣＫがリップルカウンタ２７に入力されることで、基準クロックＭＣＫがカウントされる。そして、ＡＤ変換終了時にＡＤ変換終了信号ＥＡが立ち下がると、リップルカウンタ２７への基準クロックＭＣＫの入力がマスク回路２６にて遮断され、信号レベルＳＬの第２カウント値ＮＳ２がリップルカウンタ２７に保持される。
そして、第１カウント値ＮＳ１と第２カウント値ＮＳ２が演算回路９に送られ、第１カウント値ＮＳ１と第２カウント値ＮＳ２に基づいて、画素信号の信号レベルにおけるＡＤ変換値ＤＳが算出される。ＡＤ変換値ＤＳは、以下の式で算出することができる。
ＤＳ＝ＮＳ２×ＨＭ／（ＨＭ−ＨＢ）＋ＮＳ１
そして、リセットレベルＲＬのＡＤ変換値ＤＲと信号レベルＳＬのＡＤ変換値ＤＳとの差分ＤＲ−ＤＳが算出され、出力信号Ｓ１として出力される。
ここで、第１カウント値ＮＲ１、ＮＳ１のカウント動作時のみバーニアオシレータ２３を動作させることにより、バーニアオシレータ２３の消費電力を低減することが可能となる。
図６は、図４の時間デジタル変換器の動作を示すタイミングチャートである。なお、図６では、第１カウント値ＮＳ１と第２カウント値ＮＳ２を算出する場合を例にとった。
図６において、基準電圧ＶＲＥＦのレベルが信号レベルＲＬの画素信号Ｖｓｉｇに一致すると、レベル比較器ＣＰ１の出力Ｐ２が立ち上がる。レベル比較器ＣＰ１の出力Ｐ２が立ち上がると、起動回路２２を介してバーニアオシレータ２３が起動され（Ａ１）、バーニアオシレータ２３にてバーニアクロックＢＣＫが生成される。そして、位相比較器２１において、基準クロックＭＣＫとバーニアクロックＢＣＫとの位相が比較される（Ａ２、Ａ４、Ａ５、Ａ６）。また、レベル比較器ＣＰ１の出力Ｐ２が立ち上がると、マスク回路２４を介して基準クロックＭＣＫがリップルカウンタ２５に入力されることで、基準クロックＭＣＫがカウントされる（Ａ３）。そして、基準クロックＭＣＫとバーニアクロックＢＣＫとの位相が反転すると（Ａ６）、リップルカウンタ２５への基準クロックＭＣＫの入力がマスク回路２４にて遮断され（Ａ７）、信号レベルの第１カウント値ＮＳ１がリップルカウンタ２５に保持される。また、基準クロックＭＣＫとバーニアクロックＢＣＫとの位相が反転すると（Ａ６）、マスク回路２６を介して基準クロックＭＣＫがリップルカウンタ２７に入力されることで、基準クロックＭＣＫがカウントされる（Ａ８）。さらに、基準クロックＭＣＫとバーニアクロックＢＣＫとの位相が反転すると（Ａ６）、起動回路２２を介してバーニアオシレータ２３が停止される（Ａ９）。
ここで、バーニアクロックＢＣＫと基準クロックＭＣＫとの位相関係に基づいて基準クロックＭＣＫのカウント期間を制御することにより、クロック周波数を増大させることなく、カウント値の時間分解能を向上させることができる。
図７は、図４の起動回路２２、バーニアオシレータ２３およびマスク回路２４、２６の構成例を示す回路図である。
図７において、起動回路２２にはＡＮＤ回路Ｍ１が設けられ、マスク回路２４にはＡＮＤ回路Ｍ２が設けられ、マスク回路２６にはＡＮＤ回路Ｍ３が設けられている。バーニアオシレータ２３には、遅延素子Ｈ１〜Ｈ５、インバータＶ２およびＮ型トランジスタＮ１、Ｎ２が設けられている。
遅延素子Ｈ１〜Ｈ５は直列に接続され、遅延素子Ｈ５の出力端子はＮ型トランジスタＮ１を介して遅延素子Ｈ１の入力端子に接続されている。また、遅延素子Ｈ１の入力端子にはＮ型トランジスタＮ２が接続されている。インバータＶ２の入力端子はＮ型トランジスタＮ１のゲートに接続され、インバータＶ２の出力端子はＮ型トランジスタＮ２のゲートに接続されている。また、インバータＶ２の入力端子はＡＮＤ回路Ｍ１の出力端子に接続されている。
ＡＮＤ回路Ｍ１にはレベル比較器ＣＰ１の出力Ｐ２および位相比較器２１の出力ＰＨが入力される。ＡＮＤ回路Ｍ２にはレベル比較器ＣＰ１の出力Ｐ２、位相比較器２１の出力ＰＨおよび基準クロックＭＣＫが入力される。ＡＮＤ回路Ｍ３にはレベル比較器ＣＰ１の出力Ｐ２、ＡＤ変換終了信号ＥＡおよび基準クロックＭＣＫが入力されるとともに、位相比較器２１の出力ＰＨが反転入力される。
そして、レベル比較器ＣＰ１の出力Ｐ２が立ち上がると、位相比較器２１の出力ＰＨが立ち上がり、ＡＮＤ回路Ｍ１の出力が立ち上がる。このため、Ｎ型トランジスタＮ１がオンするとともに、Ｎ型トランジスタＮ２がオフし、遅延素子Ｈ１〜Ｈ５にてリングオシレータが構成されることで、バーニアクロックＢＣＫが生成される。また、ＡＮＤ回路Ｍ２を介して基準クロックＭＣＫがリップルカウンタ２５に入力されることで、基準クロックＭＣＫがカウントされる。
また、位相比較器２１において、基準クロックＭＣＫとバーニアクロックＢＣＫとの位相が比較される。そして、基準クロックＭＣＫとバーニアクロックＢＣＫとの位相が反転すると、レベル比較器ＣＰ１の出力Ｐ２が立ち下がる。このため、リップルカウンタ２５への基準クロックＭＣＫの入力がＡＮＤ回路Ｍ２にて遮断される。また、レベル比較器ＣＰ１の出力Ｐ２が立ち下がると、ＡＮＤ回路Ｍ１の出力が立ち上がる。このため、Ｎ型トランジスタＮ１がオフするとともに、Ｎ型トランジスタＮ２がオンし、遅延素子Ｈ１、Ｈ５が切り離されることで、バーニアクロックＢＣＫの生成が停止される。さらに、レベル比較器ＣＰ１の出力Ｐ２が立ち下がると、ＡＮＤ回路Ｍ３を介して基準クロックＭＣＫがリップルカウンタ２７に入力されることで、基準クロックＭＣＫがカウントされる。そして、ＡＤ変換終了時にＡＤ変換終了信号ＥＡが立ち下がると、リップルカウンタ２７への基準クロックＭＣＫの入力がＡＮＤ回路Ｍ３にて遮断される。
図８は、図７の遅延素子Ｈ１〜Ｈ５の構成例を示す回路図である。
図８において、例えば、遅延素子Ｈ１には、Ｐ型トランジスタＰ１１、Ｐ１２およびＮ型トランジスタＮ１１、Ｎ１２が設けられている。Ｐ型トランジスタＰ１１、Ｐ１２およびＮ型トランジスタＮ１１、Ｎ１２は直列に接続されている。Ｐ型トランジスタＰ１１のソースは第１電位ＶＤＤに接続され、Ｎ型トランジスタＮ１２のソースは第２電位ＶＳＳに接続されている。第１電位ＶＤＤは第２電位ＶＳＳより高くすることができ、例えば、第１電位ＶＤＤは電源電位、第２電位ＶＳＳは接地電位に設定することができる。Ｐ型トランジスタＰ１２のゲートおよびＮ型トランジスタＮ１１のゲートには入力電圧ＶＩが入力され、Ｐ型トランジスタＰ１２のドレインからは出力電圧ＶＯが出力される。Ｐ型トランジスタＰ１１のゲートにはバイアス電圧ＶＢＰが入力され、Ｎ型トランジスタＮ１２のゲートにはバイアス電圧ＶＢＮが入力される。ここで、バイアス電圧ＶＢＰまたはバイアス電圧ＶＢＮを増大させると、遅延素子Ｈ１の負荷を軽くすることができ、入力電圧ＶＩに対する出力電圧ＶＯの遅延時間を減らすことができる。このため、バイアス電圧ＶＢＰまたはバイアス電圧ＶＢＮを遅延時間制御電圧ＶＤとして用いることにより、バーニアクロックＢＣＫの周期を制御することができる。
図９は、図４のリップルカウンタ２５、２７の構成例を示す回路図である。
図９において、例えば、リップルカウンタ２５にはフリップフロップＦ１〜Ｆ３が設けられている。ここで、フリップフロップＦ１〜Ｆ３には、入力端子Ｄ、クロック端子ＣＫ、出力端子Ｑおよび反転出力端子ＱＮが設けられている。フリップフロップＦ１〜Ｆ３は直列に接続されている。フリップフロップＦ１のクロック端子ＣＫには基準クロックＭＣＫが入力される。また、前段のフリップフロップＦ１〜Ｆ３の反転出力端子ＱＮは、後段のフリップフロップＦ１〜Ｆ３のクロック端子ＣＫに接続されている。自段のフリップフロップＦ１〜Ｆ３の反転出力端子ＱＮは、自段のフリップフロップＦ１〜Ｆ３の入力端子Ｄに接続されている。
図１０は、図９のリップルカウンタ２５、２７の動作を示すタイミングチャートである。
図１０において、フリップフロップＦ１〜Ｆ３の出力端子Ｑからはクロック信号Ｑ１、Ｑ２、Ｑ３がそれぞれ出力される。ここで、基準クロックＭＣＫが２個入力されると、クロック信号Ｑ１が１個出力され、クロック信号Ｑ１が２個入力されると、クロック信号Ｑ２が１個出力され、クロック信号Ｑ２が２個入力されると、クロック信号Ｑ３が１個出力される。このため、クロック信号Ｑ１、Ｑ２、Ｑ３は、基準クロックＭＣＫの個数に応じたデジタル値を表すことができる。
図１１は、図９のフリップフロップＦ１〜Ｆ３の構成例を示す回路図である。
図１１において、例えば、フリップフロップＦ１にはインバータＶ１１〜Ｖ１４およびクロックドインバータＣＶ１１〜ＣＶ１４が設けられている。インバータＶ１１、Ｖ１２は直列に接続されている。クロックドインバータＣＶ１１、インバータＶ１３、クロックドインバータＣＶ１２およびインバータＶ１４は順次直列に接続されている。インバータＶ１３にはクロックドインバータＣＶ１３が逆並列接続されている。インバータＶ１４にはクロックドインバータＣＶ１４が逆並列接続されている。なお、インバータＶ１３およびクロックドインバータＣＶ１３はスレーブラッチＳＬを構成し、インバータＶ１４およびクロックドインバータＣＶ１４はマスターラッチＭＬを構成することができる。
ここで、インバータＶ１１の入力端子はクロック端子ＣＫに対応し、クロックドインバータＣＶ１１の入力端子は入力端子Ｄに対応し、インバータＶ１４の入力端子は反転出力端子ＱＮに対応しインバータＶ１４の出力端子は出力端子Ｑに対応する。インバータＶ１１からは反転クロックＣＫＸが出力され、インバータＶ１２からは非反転クロックＣＫＸＸが出力される。反転クロックＣＫＸは、クロックドインバータＣＶ１１、ＣＶ１４の反転クロック端子およびクロックドインバータＣＶ１２、ＣＶ１３の非反転クロック端子に入力される。非反転クロックＣＫＸＸは、クロックドインバータＣＶ１１、ＣＶ１４の非反転クロック端子およびクロックドインバータＣＶ１２、ＣＶ１３の反転クロック端子に入力される。
そして、入力端子Ｄにデータが入力されている時に、クロック端子ＣＫの電位が立ち下がると、クロックドインバータＣＶ１１を介してデータがインバータＶ１３に入力され、インバータＶ１３を介してクロックドインバータＣＶ１２、ＣＶ１３に入力される。
次に、クロック信号ＣＫが立ち上がると、データがクロックドインバータＣＶ１３を介してインバータＶ１３の入力端子に戻され、マスターラッチＭＬに保持される。また、データは、クロックドインバータＣＶ１２を介してインバータＶ１４に入力され、出力端子Ｑおよび反転出力端子ＱＮを介して出力される。次に、クロック信号ＣＫが立ち下がると、データがクロックドインバータＣＶ１４を介してインバータＶ１４の入力端子に戻され、スレーブラッチＳＬに保持される。
図１２は、図１の遅延時間制御回路の構成例を示すブロック図である。
図１２において、遅延時間制御回路８には、位相比較器３１、ローパスフィルタ３２、チャージポンプ回路３３およびレプリカオシレータ３４が設けられている。なお、レプリカオシレータ３４は、図７のバーニアオシレータ２３の動作を模擬することができる。ここで、レプリカオシレータ３４では、インバータＨ１〜Ｈ５の段数を変えることで発振周波数を調整することができる。
そして、位相比較器３１において、レプリカオシレータ３４にて生成されたレプリカクロックＳＫと外部クロックＥＫとの間で位相が比較され、その比較結果がローパスフィルタ３２を介してチャージポンプ回路３３に入力される。そして、チャージポンプ回路３３において、レプリカクロックＳＫと外部クロックＥＫとの間で位相が一致するように、遅延時間制御電圧ＶＤが制御される。
（第２実施形態）
図１３は、第２の実施形態に係る固体撮像装置における画素の読み出し動作時の各部の電圧波形を示すタイミングチャートである。
図１３において、リセットレベルＲＬの画素信号ＶｓｉｇがコンデンサＣ２を介してコンパレータＰＡ２に入力された状態で、基準電圧ＶＲＥＦとしてランプ波が与えられ、リセットレベルＲＬの画素信号Ｖｓｉｇと基準電圧ＶＲＥＦとが比較される。そして、コンパレータＰＡ２の出力電圧Ｐ１はインバータＶ１にて反転された後、図３の時間デジタル変換器ＴＤ１に入力される。
そして、時間デジタル変換器ＴＤ１において、マスク回路２６を介して基準クロックＭＣＫがリップルカウンタ２７に入力されることで、基準クロックＭＣＫがカウントされる。そして、基準電圧ＶＲＥＦのレベルがリセットレベルＲＬの画素信号Ｖｓｉｇに一致するまで基準クロックＭＣＫがカウントされることでリセットレベルＲＬの第２カウント値ＮＲ２が算出され、リップルカウンタ２７に保持される。この時、基準電圧ＶＲＥＦのレベルがリセットレベルＲＬの画素信号Ｖｓｉｇに一致すると、コンパレータＰＡ２の出力電圧Ｐ１が立ち下がり、出力電圧Ｐ１がインバータＶ１にて反転されることでレベル比較器ＣＰ１の出力Ｐ２が立ち上がる。レベル比較器ＣＰ１の出力Ｐ２が立ち上がると、リップルカウンタ２７への基準クロックＭＣＫの入力がマスク回路２６にて遮断される。
また、レベル比較器ＣＰ１の出力Ｐ２が立ち上がると、マスク回路２４を介して基準クロックＭＣＫがリップルカウンタ２５に入力されることで、基準クロックＭＣＫがカウントされる。また、レベル比較器ＣＰ１の出力Ｐ２が立ち上がると、起動回路２２を介してバーニアオシレータ２３が起動され、バーニアオシレータ２３にてバーニアクロックＢＣＫが生成される。また、レベル比較器ＣＰ１の出力Ｐ２が立ち上がると、位相比較器２１の出力ＰＨが立ち上がる。そして、位相比較器２１において、基準クロックＭＣＫとバーニアクロックＢＣＫとの位相が比較される。そして、基準クロックＭＣＫとバーニアクロックＢＣＫとの位相が反転すると、位相比較器２１の出力ＰＨが立ち下がり、リップルカウンタ２５への基準クロックＭＣＫの入力がマスク回路２４にて遮断され、リセットレベルの第１カウント値ＮＲ１がリップルカウンタ２５に保持される。また、位相比較器２１の出力ＰＨが立ち下がると、起動回路２２を介してバーニアオシレータ２３が停止される。
また、信号レベルＳＬの画素信号ＶｓｉｇがコンデンサＣ２を介してコンパレータＰＡ２に入力された状態で、基準電圧ＶＲＥＦとしてランプ波が与えられ、信号レベルＳＬの画素信号Ｖｓｉｇと基準電圧ＶＲＥＦとが比較される。そして、コンパレータＰＡ２の出力電圧Ｐ１はインバータＶ１にて反転された後、図３の時間デジタル変換器ＴＤ１に入力される。
そして、時間デジタル変換器ＴＤ１において、マスク回路２６を介して基準クロックＭＣＫがリップルカウンタ２７に入力されることで、基準クロックＭＣＫがカウントされる。そして、基準電圧ＶＲＥＦのレベルが信号レベルＳＬの画素信号Ｖｓｉｇに一致するまで基準クロックＭＣＫがカウントされることで信号レベルＳＬの第２カウント値ＮＳ２が算出され、リップルカウンタ２７に保持される。この時、基準電圧ＶＲＥＦのレベルが信号レベルＳＬの画素信号Ｖｓｉｇに一致すると、コンパレータＰＡ２の出力電圧Ｐ１が立ち下がり、出力電圧Ｐ１がインバータＶ１にて反転されることでレベル比較器ＣＰ１の出力Ｐ２が立ち上がる。レベル比較器ＣＰ１の出力Ｐ２が立ち上がると、リップルカウンタ２７への基準クロックＭＣＫの入力がマスク回路２６にて遮断される。
また、レベル比較器ＣＰ１の出力Ｐ２が立ち上がると、マスク回路２４を介して基準クロックＭＣＫがリップルカウンタ２５に入力されることで、基準クロックＭＣＫがカウントされる。また、レベル比較器ＣＰ１の出力Ｐ２が立ち上がると、起動回路２２を介してバーニアオシレータ２３が起動され、バーニアオシレータ２３にてバーニアクロックＢＣＫが生成される。また、レベル比較器ＣＰ１の出力Ｐ２が立ち上がると、位相比較器２１の出力ＰＨが立ち上がる。そして、位相比較器２１において、基準クロックＭＣＫとバーニアクロックＢＣＫとの位相が比較される。そして、基準クロックＭＣＫとバーニアクロックＢＣＫとの位相が反転すると、位相比較器２１の出力ＰＨが立ち下がり、リップルカウンタ２５への基準クロックＭＣＫの入力がマスク回路２４にて遮断され、信号レベルＳＬの第１カウント値ＮＳ１がリップルカウンタ２５に保持される。また、位相比較器２１の出力ＰＨが立ち下がると、起動回路２２を介してバーニアオシレータ２３が停止される。
ここで、第１カウント値ＮＲ１、ＮＳ１のカウント動作時のみバーニアオシレータ２３を動作させることにより、バーニアオシレータ２３の消費電力を低減することが可能となる。
図１４は、第２の実施形態に係る固体撮像装置における時間デジタル変換器の動作を示すタイミングチャートである。なお、図１４では、第１カウント値ＮＳ１と第２カウント値ＮＳ２を算出する場合を例にとった。
図１４において、信号レベルＳＬの画素信号ＶｓｉｇがコンデンサＣ２を介してコンパレータＰＡ２に入力された状態で、基準電圧ＶＲＥＦとしてランプ波が与えられると、マスク回路２６を介して基準クロックＭＣＫがリップルカウンタ２７に入力され、基準クロックＭＣＫがカウントされる。そして、基準電圧ＶＲＥＦのレベルが信号レベルＳＬの画素信号Ｖｓｉｇに一致するまで基準クロックＭＣＫがカウントされることで信号レベルＳＬの第２カウント値ＮＳ２が算出され、リップルカウンタ２７に保持される。この時、基準電圧ＶＲＥＦのレベルが信号レベルＳＬの画素信号Ｖｓｉｇに一致すると、レベル比較器ＣＰ１の出力Ｐ２が立ち上がり、リップルカウンタ２７への基準クロックＭＣＫの入力がマスク回路２６にて遮断される（Ｂ０）。
また、レベル比較器ＣＰ１の出力Ｐ２が立ち上がると、起動回路２２を介してバーニアオシレータ２３が起動され、バーニアオシレータ２３にてバーニアクロックＢＣＫが生成される（Ｂ１）。また、レベル比較器ＣＰ１の出力Ｐ２が立ち上がると、マスク回路２４を介して基準クロックＭＣＫがリップルカウンタ２５に入力されることで、基準クロックＭＣＫがカウントされる（Ｂ３）。また、レベル比較器ＣＰ１の出力Ｐ２が立ち上がると、基準クロックＭＣＫとバーニアクロックＢＣＫとの位相が位相比較器２１にて比較される（Ｂ２、Ｂ４、Ｂ５、Ｂ６）。そして、基準クロックＭＣＫとバーニアクロックＢＣＫとの位相が反転すると（Ｂ６）、リップルカウンタ２５への基準クロックＭＣＫの入力がマスク回路２４にて遮断され（Ｂ７）、信号レベルＳＬの第１カウント値ＮＳ１がリップルカウンタ２５に保持される。また、基準クロックＭＣＫとバーニアクロックＢＣＫとの位相が反転すると（Ｂ６）、起動回路２２を介してバーニアオシレータ２３が停止される（Ｂ８）。
ここで、バーニアクロックＢＣＫと基準クロックＭＣＫとの位相関係に基づいて基準クロックＭＣＫのカウント期間を制御することにより、クロック周波数を増大させることなく、カウント値の時間分解能を向上させることができる。
なお、バーニアクロックＢＣＫおよび基準クロックＭＣＫは外部から供給を受けるようにしてもよいし、固体撮像装置内で生成するようにしてもよい。バーニアクロックＢＣＫおよび基準クロックＭＣＫの生成にはＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路を用いるようにしてもよいし、ＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路を用いるようにしてもよい。また、基準クロックＭＣＫをカウントするカウンタとしてグレイコードカウンタを用いるようにしてもよい。
（第３実施形態）
図１５は、第３の実施形態に係る固体撮像装置が適用されたデジタルカメラの概略構成を示すブロック図である。
図１５において、デジタルカメラ１１は、カメラモジュール１２および後段処理部１３を有する。カメラモジュール１２は、撮像光学系１４および固体撮像装置１５を有する。後段処理部１３は、イメージシグナルプロセッサ（ＩＳＰ）１６、記憶部１７及び表示部１８を有する。なお、固体撮像装置１５は、図１の構成を用いることができる。また、ＩＳＰ１６の少なくとも一部の構成は固体撮像装置１５とともに１チップ化するようにしてもよい。
撮像光学系１４は、被写体からの光を取り込み、被写体像を結像させる。固体撮像装置１５は、被写体像を撮像する。ＩＳＰ１６は、固体撮像装置１５での撮像により得られた画像信号を信号処理する。記憶部１７は、ＩＳＰ１６での信号処理を経た画像を格納する。記憶部１７は、ユーザの操作等に応じて、表示部１８へ画像信号を出力する。表示部１８は、ＩＳＰ１６あるいは記憶部１７から入力される画像信号に応じて、画像を表示する。表示部１８は、例えば、液晶ディスプレイである。なお、カメラモジュール１２は、デジタルカメラ１１以外にも、例えばカメラ付き携帯端末等の電子機器に適用するようにしてもよい。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１ 画素アレイ部、２ 垂直走査回路、３ 負荷回路、４ カラムＡＤＣ回路、５ 水平走査回路、６ 基準電圧発生回路、７ タイミング制御回路、８ 遅延時間制御回路、９ 演算回路、ＰＣ 画素、Ｔａ 行選択トランジスタ、Ｔｂ 増幅トランジスタ、Ｔｒ リセットトランジスタ、Ｔｄ 読み出しトランジスタ、ＰＤ フォトダイオード、ＦＤ フローティングディフュージョン、Ｖｌｉｎ 垂直信号線、Ｈｌｉｎ 水平制御線

Claims (5)

  1. 光電変換した電荷を蓄積する画素がマトリックス状に配置された画素アレイ部と、
    前記画素から読み出された画素信号と基準電圧との比較結果を参照した上で、第１クロックと前記第１クロックと周期の異なる第２クロックとの位相関係に基づいてカウント動作を行うカラムＡＤＣ回路と、
    前記カラムＡＤＣ回路のカウント結果に基づいて前記画素信号のＡＤ変換値を算出する演算回路と、
    前記第２クロックの周期を制御する遅延時間制御回路とを備え、
    前記カラムＡＤＣ回路は、
    前記画素から読み出された画素信号と基準電圧とを比較するレベル比較器と、
    前記第２クロックを生成するバーニアオシレータと、
    前記第１クロックと前記第２クロックとの位相を比較する位相比較器と、
    前記基準電圧が前記画素から読み出された画素信号に達した後、前記第１クロックと前記第２クロックとの位相関係が反転するまで前記第１クロックを通過させる第１マスク回路と、
    前記第１マスク回路にて通過された前記第１クロックをカウントする第１カウンタ回路と、
    前記基準電圧が前記画素から読み出された画素信号に達した後、前記第１クロックと前記第２クロックとの位相関係が反転した後に前記第１クロックを通過させる第２マスク回路と、
    前記第２マスク回路にて通過された前記第１クロックをカウントする第２カウンタ回路とを備えることを特徴とする固体撮像装置。
  2. 光電変換した電荷を蓄積する画素がマトリックス状に配置された画素アレイ部と、
    前記画素から読み出された画素信号と基準電圧との比較結果を参照した上で、第１クロックと前記第１クロックと周期の異なる第２クロックとの位相関係に基づいてカウント動作を行うカラムＡＤＣ回路と、
    前記カラムＡＤＣ回路のカウント結果に基づいて前記画素信号のＡＤ変換値を算出する演算回路とを備えることを特徴とする固体撮像装置。
  3. 前記カラムＡＤＣ回路は、前記基準電圧が前記画素から読み出された画素信号に達した後において、前記第１クロックと前記第２クロックとの位相関係が反転するまでカウントされた第１カウント値と、前記第１クロックと前記第２クロックとの位相関係が反転した後にカウントされた第２カウント値とを算出することを特徴とする請求項２に記載の固体撮像装置。
  4. 前記第２カウント値は前記第１カウント値のバーニアとして用いられることを特徴とする請求項３に記載の固体撮像装置。
  5. 前記第２クロックの周期は、前記第２クロックの１周期ごとの前記第１クロックとの位相差の変動で前記第１クロックの周期が分割されるように設定されることを特徴とする請求項４に記載の固体撮像装置。
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