JPS6196758A - 半導体回路 - Google Patents
半導体回路Info
- Publication number
- JPS6196758A JPS6196758A JP59219125A JP21912584A JPS6196758A JP S6196758 A JPS6196758 A JP S6196758A JP 59219125 A JP59219125 A JP 59219125A JP 21912584 A JP21912584 A JP 21912584A JP S6196758 A JPS6196758 A JP S6196758A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- field effect
- terminals
- terminal
- mis field
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、入、出力端子と電源、ＧＮＤ端子を用いて
内部ＭＩＳ電界効果トランジスタのしきい値を測定でき
、かつ久方保護回路として働く半導体回路に関するもの
である。
内部ＭＩＳ電界効果トランジスタのしきい値を測定でき
、かつ久方保護回路として働く半導体回路に関するもの
である。
［従来の技術〕
従来、相補型ＭＩＳ電界効果半導体回路において、外部
人、出カ端子より、内部のＭＩＳ電界効果トランジスタ
のしきい値を測定できるような回路は存在しなか、た。
人、出カ端子より、内部のＭＩＳ電界効果トランジスタ
のしきい値を測定できるような回路は存在しなか、た。
従来の相補型ＭＩＳ半導体装置は外部端子より内部Ｍｆ
Ｓ電界効果トランジスタのしきい値を測定できるような
回路構成になっていなかった。このため、内部ＭＩＳ電
界効果トランジスタのしきい値を測定しようとすると内
部トランジスタに直接テスタのピーンを当てなければな
らず、このためのアセンブリが必要であり、極めて面倒
であった。
Ｓ電界効果トランジスタのしきい値を測定できるような
回路構成になっていなかった。このため、内部ＭＩＳ電
界効果トランジスタのしきい値を測定しようとすると内
部トランジスタに直接テスタのピーンを当てなければな
らず、このためのアセンブリが必要であり、極めて面倒
であった。
この発明は、上記のような従来のものの問題点を解消す
るためになされたもので、外部端子より内部ＭＩＳ電界
効果トランジスタのしきい値を、、、１１１１定できる
とともに、保護回路としても働くことができる半導体回
路を得ることを目的としている。
るためになされたもので、外部端子より内部ＭＩＳ電界
効果トランジスタのしきい値を、、、１１１１定できる
とともに、保護回路としても働くことができる半導体回
路を得ることを目的としている。
この発明に係る半導体回路は、ソースがそれぞれ第１．
第２の電源に、ゲート及びドレインが共に入力及び出力
端子に接続された第１．第２導電型のＭＩＳ電界効果型
トランジスタを設けたものである。
第２の電源に、ゲート及びドレインが共に入力及び出力
端子に接続された第１．第２導電型のＭＩＳ電界効果型
トランジスタを設けたものである。
この発明においては、第１．第２の電源電位を等しくし
、かつ入力端子の電位をこれより太き（または小さくす
ると上記第１．第２導電型のＭＩＳ電界効果型トランジ
スタのいずれか一方がオンし、また入力端子にサージが
加わるとその極性に応じて該両トランジスタのいずれか
一方がオンしかつ他方はダイオードとして機能する。
、かつ入力端子の電位をこれより太き（または小さくす
ると上記第１．第２導電型のＭＩＳ電界効果型トランジ
スタのいずれか一方がオンし、また入力端子にサージが
加わるとその極性に応じて該両トランジスタのいずれか
一方がオンしかつ他方はダイオードとして機能する。
以下、この発明の実施例を図について説明する。
図面は本発明の一実施例による半導体回路を示し、図に
おいて、１は外部端子（入力端子）、２はＰ型基板上に
作られたＮ型ＭＩＳＩ−ランジスタ、３はトランジスタ
２のソース、４は外部端子１に接続されたトランジスタ
２のゲート、５はゲート４に接続されたトランジスタ２
のドレイン、６はＰ型基板、７はＮ型島領域上に作られ
たＰ型ＭＩＳトランジスタ、８は外部端子１に接続され
たトランジスタ７のドレイン、９はドレイン８に接続さ
れたトランジスタ７のゲート、１０はトランジスタ７の
ソース、１１はＮ型島領域、１２はトランジスタ２のソ
ース３に電気的に接続された電源Ｖｃｃ端子（第１の電
源）、１３はＰ型基Ｆｊ、６に電気的に接続された接地
電位ＧＮＤ、１４はＮ型島領域１１に電気的に接続され
た電源Ｖｃｃ端子、１５はトランジスタ７のソースに接
続された接地ＧＮＤ端子（第２の電源）、１６は外部端
子１及び内部回路に接続された出力端子である。なお入
力端子１は本半導体回路を封止しているバフケージの外
部端子に接続されている。
おいて、１は外部端子（入力端子）、２はＰ型基板上に
作られたＮ型ＭＩＳＩ−ランジスタ、３はトランジスタ
２のソース、４は外部端子１に接続されたトランジスタ
２のゲート、５はゲート４に接続されたトランジスタ２
のドレイン、６はＰ型基板、７はＮ型島領域上に作られ
たＰ型ＭＩＳトランジスタ、８は外部端子１に接続され
たトランジスタ７のドレイン、９はドレイン８に接続さ
れたトランジスタ７のゲート、１０はトランジスタ７の
ソース、１１はＮ型島領域、１２はトランジスタ２のソ
ース３に電気的に接続された電源Ｖｃｃ端子（第１の電
源）、１３はＰ型基Ｆｊ、６に電気的に接続された接地
電位ＧＮＤ、１４はＮ型島領域１１に電気的に接続され
た電源Ｖｃｃ端子、１５はトランジスタ７のソースに接
続された接地ＧＮＤ端子（第２の電源）、１６は外部端
子１及び内部回路に接続された出力端子である。なお入
力端子１は本半導体回路を封止しているバフケージの外
部端子に接続されている。
図面のような構成によれば、端子１２，１３゜１４．１
５を接地電位ＧＮＤにして、入力端子１に接地電位より
高い電圧を加えると、ＰｖＩ Ｉ Ｓ電界効果トランジ
スタ２だけがオンするので、該トランジスタ２のしきい
値を測定できる。また、端子１２．１３，１４．１５を
接地電位Ｃ，ＮＤにして、入力端子１に接地電位より低
い電圧を加えると、ＭｒＳ電界効果トランジスタ７だけ
がオンするので、該トランジスタ７のしきい値が測定で
きる。
５を接地電位ＧＮＤにして、入力端子１に接地電位より
高い電圧を加えると、ＰｖＩ Ｉ Ｓ電界効果トランジ
スタ２だけがオンするので、該トランジスタ２のしきい
値を測定できる。また、端子１２．１３，１４．１５を
接地電位Ｃ，ＮＤにして、入力端子１に接地電位より低
い電圧を加えると、ＭｒＳ電界効果トランジスタ７だけ
がオンするので、該トランジスタ７のしきい値が測定で
きる。
また、端子１２．１４に電源電圧Ｖｃｃ、端子１３．１
５に接地電位ＣＪＮＤを印加した通常の動作状態では、
入力端子１に正方向のサージ電圧が発生すると、トラン
ジスタ７のドレイン８と島領域１１間のダイオードが順
方向になり、またトランジスタ２がオンするため、正方
向のサージ電圧をＶＣＣ端子１２に逃がすことができる
。次に負方向の号−ジ電圧が発生ずると、トランジスタ
２のドレイン５こ基板６間のダイオードが順方向になり
、またトランジスタ７がオンするため、負方向の高いサ
ージ電圧をＧＮＤ端子１５に逃がすことができる。
５に接地電位ＣＪＮＤを印加した通常の動作状態では、
入力端子１に正方向のサージ電圧が発生すると、トラン
ジスタ７のドレイン８と島領域１１間のダイオードが順
方向になり、またトランジスタ２がオンするため、正方
向のサージ電圧をＶＣＣ端子１２に逃がすことができる
。次に負方向の号−ジ電圧が発生ずると、トランジスタ
２のドレイン５こ基板６間のダイオードが順方向になり
、またトランジスタ７がオンするため、負方向の高いサ
ージ電圧をＧＮＤ端子１５に逃がすことができる。
なお、上記実施例では、１つの入力端子にＭＩＳ電界効
果トランジスタ２，７を設けたものを示したが、例えば
トランジスタ７のドレインをトランジスタ２の入力端子
１とは異なる入力端子に接続し、該トランジスタ７のベ
ースをそのソースに接続することにより、トランジスタ
２，７を別の入力端子毎に別々に設けることもできる。
果トランジスタ２，７を設けたものを示したが、例えば
トランジスタ７のドレインをトランジスタ２の入力端子
１とは異なる入力端子に接続し、該トランジスタ７のベ
ースをそのソースに接続することにより、トランジスタ
２，７を別の入力端子毎に別々に設けることもできる。
また、上記実施例では、トランジスタ２．７の形成され
る領域６．１１がそれぞれＰ型基板、Ｎ型島領域の場合
を示したが、Ｐ型島領域、Ｎ型基板の場合、あるいはＰ
型島領域、Ｎ型島領域の場合であってもよく、上記実施
例と同様の効果を奏する。
る領域６．１１がそれぞれＰ型基板、Ｎ型島領域の場合
を示したが、Ｐ型島領域、Ｎ型基板の場合、あるいはＰ
型島領域、Ｎ型島領域の場合であってもよく、上記実施
例と同様の効果を奏する。
以上のようにこの発明によれば、第１．第２の電源電圧
を等しくし、かつ入力端子電圧をこれより太き（、又は
小さくすることにより第１．第２導電型のＭＩＳ電界効
果トランジスタのいずれか一方のみがオンし、また入力
端子にサージが加わった時はその極性に応じて該両トラ
ンジスタの一方がオンされ、他方はダイオードとなるよ
うに構成したので、従来のように回路の内部より信号を
取り出す手間が省けるため、容易にＭＩＳ電界効果トラ
ンジスタのしきい値が測定でき、またサージに対する保
護回路としても機能するという効果がある。
を等しくし、かつ入力端子電圧をこれより太き（、又は
小さくすることにより第１．第２導電型のＭＩＳ電界効
果トランジスタのいずれか一方のみがオンし、また入力
端子にサージが加わった時はその極性に応じて該両トラ
ンジスタの一方がオンされ、他方はダイオードとなるよ
うに構成したので、従来のように回路の内部より信号を
取り出す手間が省けるため、容易にＭＩＳ電界効果トラ
ンジスタのしきい値が測定でき、またサージに対する保
護回路としても機能するという効果がある。
図面はこの発明の一実施例による半導体回路を示す図で
ある。 図において、１は外部端子（入力端子）、２はＮ型ＭＩ
Ｓ電界効果トランジスタ、３はトランジスタ２のソース
電極、４はトランジスタ２のゲート電極、５はトランジ
スタ２のドレイン電極、６は基板、７はＰ型ＭＩＳ電界
効果トランジスタ、８はトランジスタ７の電極、９はト
ランジスタ７のゲー ト電極、１０はトランジスタ７の
ソース電極、１１はＮ型島領域、１２は電源電極（第１
の電源）、１４は電源電極、１５は接地電極（第２の電
源）、１３は接地電極、１６は出力端子である。 １ なお図中同一符号は同−又は相当部分を
示す。
ある。 図において、１は外部端子（入力端子）、２はＮ型ＭＩ
Ｓ電界効果トランジスタ、３はトランジスタ２のソース
電極、４はトランジスタ２のゲート電極、５はトランジ
スタ２のドレイン電極、６は基板、７はＰ型ＭＩＳ電界
効果トランジスタ、８はトランジスタ７の電極、９はト
ランジスタ７のゲー ト電極、１０はトランジスタ７の
ソース電極、１１はＮ型島領域、１２は電源電極（第１
の電源）、１４は電源電極、１５は接地電極（第２の電
源）、１３は接地電極、１６は出力端子である。 １ なお図中同一符号は同−又は相当部分を
示す。
Claims (2)
- （１）ソースが第１の電源に接続されゲート及びドレイ
ンが共に入力及び出力端子に接続された第１導電型のＭ
ＩＳ電界効果型トランジスタと、ソースが第２の電源に
接続されゲート及びドレインが共に入力及び出力端子に
接続された第２導電型のＭＩＳ電界効果型トランジスタ
とを備えたことを特徴とする半導体回路。 - （２）上記入力端子が半導体回路を封止しているパッケ
ージの外部端子に電気的に接続され、上記出力端子が該
半導体回路内の他のＭＩＳ電界効果型トランジスタに接
続されていることを特徴とする特許請求の範囲第１項記
載の半導体回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59219125A JPS6196758A (ja) | 1984-10-17 | 1984-10-17 | 半導体回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59219125A JPS6196758A (ja) | 1984-10-17 | 1984-10-17 | 半導体回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6196758A true JPS6196758A (ja) | 1986-05-15 |
Family
ID=16730627
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59219125A Pending JPS6196758A (ja) | 1984-10-17 | 1984-10-17 | 半導体回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6196758A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5015159A (en) * | 1989-06-01 | 1991-05-14 | Aisan Kogyo Kabushiki Kaisha | Fuel pump |
-
1984
- 1984-10-17 JP JP59219125A patent/JPS6196758A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5015159A (en) * | 1989-06-01 | 1991-05-14 | Aisan Kogyo Kabushiki Kaisha | Fuel pump |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4013902A (en) | Initial reset signal generator and low voltage detector | |
| US4295176A (en) | Semiconductor integrated circuit protection arrangement | |
| JPH0653497A (ja) | 入出力保護回路を備えた半導体装置 | |
| JPH0571145B2 (ja) | ||
| JPS6196758A (ja) | 半導体回路 | |
| JPS5928986B2 (ja) | 半導体集積回路 | |
| US6043968A (en) | ESD protection circuit | |
| JP2004525552A (ja) | ３端子非反転トランジスタスイッチ | |
| US5608594A (en) | Semiconductor integrated circuit with surge-protected output MISFET's | |
| JPS61276249A (ja) | 入力保護回路 | |
| KR920702025A (ko) | Mos 소자용 과전압 보호회로 | |
| JPS6276813A (ja) | 絶縁ゲ−ト型シユミツト回路 | |
| JPH0532908B2 (ja) | ||
| JPS62109354A (ja) | 半導体集積回路 | |
| JPS63301558A (ja) | 半導体集積回路装置 | |
| JPS6164151A (ja) | 入力保護回路 | |
| JPS63115363A (ja) | 入力保護回路 | |
| JPS6112693Y2 (ja) | ||
| JPS61285751A (ja) | Ｃｍｏｓ型半導体装置 | |
| JP3178855B2 (ja) | 半導体素子 | |
| JPS61256819A (ja) | 電圧検出回路 | |
| JPS6395667A (ja) | 入力保護装置 | |
| JP3073564B2 (ja) | 半導体装置 | |
| JPH0464187B2 (ja) | ||
| KR100244287B1 (ko) | 씨모스펫 |