CN111223854A - 包括互补金属氧化物半导体晶体管的集成电路器件 - Google Patents

包括互补金属氧化物半导体晶体管的集成电路器件 Download PDF

Info

Publication number
CN111223854A
CN111223854A CN201910807532.9A CN201910807532A CN111223854A CN 111223854 A CN111223854 A CN 111223854A CN 201910807532 A CN201910807532 A CN 201910807532A CN 111223854 A CN111223854 A CN 111223854A
Authority
CN
China
Prior art keywords
region
isolation
integrated circuit
circuit device
field
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201910807532.9A
Other languages
English (en)
Other versions
CN111223854B (zh
Inventor
宋在俊
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN111223854A publication Critical patent/CN111223854A/zh
Application granted granted Critical
Publication of CN111223854B publication Critical patent/CN111223854B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0928—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors comprising both N- and P- wells in the substrate, e.g. twin-tub
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823871—Complementary field-effect transistors, e.g. CMOS interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823878—Complementary field-effect transistors, e.g. CMOS isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7846—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the lateral device isolation region, e.g. STI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823892—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the wells or tubs, e.g. twin tubs, high energy well implants, buried implanted layers for lateral isolation [BILLI]

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • General Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Element Separation (AREA)

Abstract

提供了包括互补金属氧化物半导体晶体管的集成电路器件。所述集成电路器件包括：基底，包括第一导电型区域和第二导电型区域；第一有源区，布置在第二导电型区域中；第二有源区，布置在第一导电型区域中并且与第一有源区分隔开，并且隔离区位于第二有源区与第一有源区之间；隔离膜，形成在隔离区中；以及第一场切割区，在与第一有源区上的第一导电型晶体管和第二有源区上的第二导电型晶体管中的每个的沟道长度方向平行的第一方向上沿隔离区延伸。

Description

包括互补金属氧化物半导体晶体管的集成电路器件
本申请要求于2018年11月27日在韩国知识产权局提交的第10-2018-0148767号韩国专利申请的权益，该韩国专利申请的公开内容通过引用全部包含于此。
技术领域
发明构思涉及集成电路器件，更具体地，涉及包括互补金属氧化物半导体(CMOS)晶体管的集成电路器件。
背景技术
随着电子工业的发展，集成电路器件已经变得更加紧凑并且具有提高的集成密度和性能，并且对集成电路器件的操作速度要求会提高。可以通过抑制寄生电容的增大和/或提高构成集成电路器件的电路中的晶体管的性能来改善用于提高操作速度的电路设计和布置。
发明内容
发明构思提供了一种用于通过提高晶体管的性能来提高操作速度的集成电路器件。
根据发明构思的一个方面，提供了一种集成电路器件，所述集成电路器件包括：基底，包括第一导电型区域和第二导电型区域；至少一个第一有源区，布置在第二导电型区域中；至少一个第二有源区，布置在第一导电型区域中，所述至少一个第二有源区与所述至少一个第一有源区分隔开，并且隔离区位于所述至少一个第二有源区与所述至少一个第一有源区之间；隔离膜，形成在隔离区中，至少一个第一导电型晶体管形成在所述至少一个第一有源区上，至少一个第二导电型晶体管形成在所述至少一个第二有源区上；以及第一场切割区，沿与所述至少一个第一导电型晶体管和所述至少一个第二导电型晶体管中的每个的沟道长度方向平行的第一方向在隔离区中纵向延伸。
根据发明构思的另一方面，提供了一种集成电路器件，所述集成电路器件包括：基底，包括n型区域和p型区域；第一有源区，布置在n型区域中；第二有源区，布置在p型区域中，第二有源区在第一方向上与第一有源区分隔开，并且隔离区位于第二有源区与第一有源区之间；隔离膜，形成在隔离区中；以及场切割区，布置在隔离区中的n型区域中，并且在与第一方向垂直的第二方向上纵向延伸。
根据发明构思的又一方面，提供了一种集成电路器件，所述集成电路器件包括：基底，包括n型区域和p型区域；多个第一有源区，布置在n型区域中；多个第二有源区，布置在p型区域中，所述多个第二有源区在第一方向上与所述多个第一有源区分隔开，并且隔离区位于所述多个第二有源区与所述多个第一有源区之间；隔离膜，形成在隔离区中；以及场切割区，包括基底的一部分并且在隔离区中在与第一方向垂直的第二方向上横跨隔离膜纵向延伸。
附图说明
通过下面结合附图的详细描述，将更清楚地理解发明构思的实施例，在附图中：
图1A是根据发明构思的实施例的集成电路器件的一些元件的布局的平面图；
图1B示出了分别沿图1A中的线X1-X1'和线X2-X2'截取的剖视图；
图1C是沿图1A中的线Y-Y'截取的剖视图；
图2是图1A中的反相器的电路图；
图3A是根据发明构思的一些实施例的集成电路器件的一些元件布局的的平面图；
图3B是沿图3A中的线Y-Y'截取的剖视图；
图4是根据发明构思的一些实施例的集成电路器件的一些元件的布局的平面图；
图5是包括图4中的反相器的集成电路器件的示例电路图；
图6A是根据发明构思的一些实施例的集成电路器件的一些元件布局的的平面图；
图6B是沿图6A中的线Y-Y'截取的剖视图；
图7A是根据发明构思的一些实施例的集成电路器件的一些元件的布局的平面图；
图7B是沿图7A中的线Y-Y'截取的剖视图；
图8至图11分别是根据发明构思的不同实施例的集成电路器件的布局的平面图；以及
图12是根据发明构思的实施例的电子系统的框图。
具体实施方式
这里使用的术语“金属氧化物半导体(MOS)”在实施例所属的领域中被广泛使用。“M”不限于金属，而是可以包括各种导体，“S”可以包括基底或半导体结构。此外，“O”不限于氧化物，而是可以包括各种无机或有机材料。术语“半导体”可以包括单晶半导体、多晶半导体、非晶半导体、IV族半导体或化合物半导体。根据主载流子的特性，元件的导电类型或掺杂区可以被定义为“p型”或“n型”。更一般的术语“第一导电型”或“第二导电型”可以用于“p型”或“n型”，反之亦然。这里，第一导电型可以是p型或n型，第二导电型可以是n型或p型。更一般地，术语第一、第二、第三等在这里仅用于将一个元件与另一个元件区分开或区别开。
图1A是根据发明构思的实施例的集成电路器件的一些元件的布局的平面图。图1B示出了分别沿图1A中的线X1-X1'和线X2-X2'截取的剖视图。图1C是沿图1A中的线Y-Y'截取的剖视图。
参照图1A至图1C，集成电路器件100包括基底102，基底102包括第一导电型区域和第二导电型区域。在一些实施例中，第一导电型可以是p型，第二导电型可以是n型。在一些实施例中，第一导电型区域可以是通过用p型掺杂剂对基底102的一部分掺杂形成的p型阱。在一些实施例中，第一导电型区域可以是p基底，例如，基底102本身。第二导电型区域可以是通过用n型掺杂剂对p型阱或p基底(即，基底102)的一部分掺杂而形成的n阱。在下文中，为了便于描述，假设第一导电型是p型，第二导电型是n型，第一导电型区域是p基底(即，基底102)的一部分，并且第二导电型区域是形成在p基底(即，基底102)的另一部分中的n阱106。
限定多个有源区的沟槽TCH可以形成在集成电路器件100的基底102中，并且可以填充有隔离膜112。有源区可以包括利用隔离区SA彼此分隔开的第一有源区A1和第二有源区A2，并且隔离区SA位于第一有源区A1与第二有源区A2之间。P沟道MOS(PMOS)晶体管MP可以形成在第一有源区A1上，N沟道MOS(NMOS)晶体管MN可以形成在第二有源区A2上。
基底102可以包括位于隔离区SA中的场切割区FCA。场切割区FCA沿与PMOS晶体管MP和NMOS晶体管MN中的每个的沟道长度方向平行的方向(例如，X方向)延伸。场切割区FCA可以形成在n阱106中。然而，发明构思不限于此。例如，场切割区FCA可以形成在p基底(即，基底102)的一部分中。在一些实施例中，与第一有源区A1和第二有源区A2相反，场切割区FCA可以是基底102的其中没有晶体管的部分。
第一有源区A1可以限定在n阱106的一部分中。PMOS晶体管MP可以包括形成在第一有源区A1上或上方的第一栅极G1以及在第一有源区A1中分别形成在第一栅极G1的相对侧处的第一源极S1和第一漏极D1。第一源极S1和第一漏极D1中的每个可以包括p+型掺杂区。第二有源区A2可以限定在p基底(即，基底102)的一部分中。NMOS晶体管MN可以包括形成在第二有源区A2上或上方的第二栅极G2以及在第二有源区A2中分别形成在第二栅极G2的相对侧处的第二源极S2和第二漏极D2。第二源极S2和第二漏极D2中的每个可以包括n+型掺杂区。在一些实施例中，PMOS晶体管MP和NMOS晶体管MN可以形成反相器10。
图2是图1A中的反相器10的示例电路图。参照图1A至图1C和图2，PMOS晶体管MP和NMOS晶体管MN可以在反相器10中连接在电源端子12与接地端子14之间。PMOS晶体管MP可以连接在接收电源电压Vdd的电源端子12与输出端子OUT之间。NMOS晶体管MN可以连接在接收接地电压Vss的接地端子14与输出端子OUT之间。
PMOS晶体管MP的第一栅极G1和NMOS晶体管MN的第二栅极G2可以共同连接到接收输入信号Vin的输入端子IN。PMOS晶体管MP的第一源极S1可以连接到电源端子12，NMOS晶体管MN的第二源极S2可以连接到接地端子14。PMOS晶体管MP的第一漏极D1可以连接到输出输出信号Vout的输出端子OUT并且连接到NMOS晶体管MN的第二漏极D2。
在一些实施例中，基底102可以包括Si、Ge、SiGe、SiC、SiSn、PbS、GaAs、InP、GaP、GaN或ZnSe。隔离膜112可以包括包含氧化物膜、氮化物膜或它们的组合的绝缘膜。
场切割区FCA可以具有在第一有源区A1与第二有源区A2之间的隔离区SA中沿与PMOS晶体管MP和NMOS晶体管MN中的每个的沟道长度方向平行的方向(例如，X方向)线性延伸的条形形状。场切割区FCA可以在X方向上延伸穿过隔离区SA。场切割区FCA在X方向上的长度L1可以等于或大于第一有源区A1和第二有源区A2中的每个的X方向长度。第一有源区A1和第二有源区A2可以彼此面对，并且场切割区FCA位于第一有源区A1与第二有源区A2之间。
场切割区FCA可以沿X方向延伸，在隔离区SA中与隔离膜112交叉并划分隔离膜112。隔离膜112可以包括第一隔离部分112A和第二隔离部分112B，第一隔离部分112A布置在第一有源区A1与场切割区FCA之间，并且接近或者限定第一有源区A1和场切割区FCA的相应边界，第二隔离部分112B布置在第二有源区A2与场切割区FCA之间，并且接近或者限定第二有源区A2和场切割区FCA的相应边界。第一隔离部分112A和第二隔离部分112B可以在X方向上延伸以平行于场切割区FCA。
第一栅极绝缘膜122A可以位于第一有源区A1与第一栅极G1之间。第一栅极G1的顶表面可以利用第一覆盖层124A覆盖。第二栅极绝缘膜122B可以位于第二有源区A2与第二栅极G2之间。第二栅极G2的顶表面可以利用第二覆盖层124B覆盖。
第一栅极G1和第二栅极G2中的每个可以包括导电的多晶硅、金属、导电的金属氮化物或它们的组合。金属可以包括Ti、Ta、W、Mo、Au、Cu、Al、Ni、Co、Ru、Nb、La、Mg、Sr和/或Hf。导电的金属氮化物可以包括TiN、TaN或它们的组合。第一栅极绝缘膜122A和第二栅极绝缘膜122B中的每个可以包括氧化硅膜、氮化硅膜、氮氧化硅膜、高k介电膜或它们的组合。高k介电膜可以包括具有比氧化硅膜的介电常数高的介电常数的金属氧化物。例如，高k介电膜可以包括氧化铪、氮氧化铪或氧化铪硅，但不限于这些示例材料。
第一栅极绝缘膜122A、第一栅极G1、第一覆盖层124A、第二栅极绝缘膜122B、第二栅极G2和第二覆盖层124B中的每个的侧壁可以利用绝缘间隔件126覆盖。第一覆盖层124A、第二覆盖层124B和绝缘间隔件126中的每个可以包括氮化硅膜、氧化硅膜或它们的组合。
栅极间绝缘膜120可以在基底102上形成在第一栅极G1和第二栅极G2周围，以覆盖第一源极S1、第一漏极D1、第二源极S2和第二漏极D2。穿透栅极间绝缘膜120的多个接触件可以形成在基底102上。多条布线可以形成在栅极间绝缘膜120和多个接触件上。栅极间绝缘膜120可以包括氧化物膜、氮化物膜或它们的组合。多个接触件可以包括第一接触件C1、第二接触件C2、第三接触件C3和第四接触件C4。多条布线可以包括第一布线132、第二布线134、第三布线136和第四布线138。多个接触件和多条布线可以包括Cu、W、WN、Ta、Ti、TaN、TiN、Co、MN、Al、AlN或它们的组合。
第一源极S1可以经由第一布线132和第一接触件C1接收电源电压Vdd。第二源极S2可以经由第二布线134和第二接触件C2接收接地电压Vss。第一漏极D1可以经由第三布线136和第三接触件C3连接到输出端子OUT。第二漏极D2可以经由第三布线136和第四接触件C4连接到输出端子OUT。连接到第一源极S1、第二源极S2、第一漏极D1和第二漏极D2中的每个的接触件的数目不限于图1A至图1C中所示的接触件的数目，并且可以根据需要进行各种改变。
第一栅极G1可以经由形成在第一栅极G1上的第一栅极接触件GC1接收电压或信号。第二栅极G2可以经由形成在第二栅极G2上的第二栅极接触件GC2接收电压或信号。第一栅极接触件GC1和第二栅极接触件GC2可以连接到第四布线138。第一栅极G1和第二栅极G2可以经由第一栅极接触件GC1、第二栅极接触件GC2和第四布线138彼此电连接。
场切割区FCA可以通过在第一栅极G1和第二栅极G2中的每个的宽度方向(例如，Y方向)上向PMOS晶体管MP和NMOS晶体管MN中的每个的沟道区提供拉应力来增大PMOS晶体管MP和NMOS晶体管MN的载流子迁移率。第一有源区A1在Y方向上与第二有源区A2分隔开，并且具有隔离宽度Wt的隔离区SA位于第一有源区A1与第二有源区A2之间。第一隔离部分112A在Y方向上与第二隔离部分112B分隔开，并且场切割区FCA在隔离区SA中位于第一隔离部分112A与第二隔离部分112B之间。第一隔离部分112A的Y方向宽度W1和第二隔离部分112B的Y方向宽度W2小于隔离区SA在Y方向上的隔离宽度Wt。
发明构思源自以下测定(或源自重复实验)：当PMOS晶体管MP与NMOS晶体管MN之间的隔离膜112的Y方向宽度减小时，在Y方向上施加到PMOS晶体管MP和NMOS晶体管MN中的每个的沟道区的拉应力增大，使得沟道区的能带结构可以改变。具体地，当形成在硅基底上的PMOS晶体管MP和NMOS晶体管MN在沟道长度方向上的晶向为<110>并且第一有源区A1与第二有源区A2之间的隔离膜112的Y方向宽度减小时，在与PMOS晶体管MP和NMOS晶体管MN中的每个的沟道长度方向垂直的方向上施加的拉应力增大，因此，PMOS晶体管MP和NMOS晶体管MN的载流子迁移率增大，导致导通电流的增大和传播延迟时间的减小。
为了改善或优化PMOS晶体管MP和NMOS晶体管MN的迁移率特性，可以通过控制第一有源区A1与第二有源区A2之间的场切割区FCA的Y方向位置来不同地确定第一隔离部分112A的Y方向宽度W1和第二隔离部分112B的Y方向宽度W2。可以考虑施加到第一有源区A1和第二有源区A2中的每个的应力的类型和大小或量来确定第一隔离部分112A的Y方向宽度W1和第二隔离部分112B的Y方向宽度W2。在一些实施例中，第一隔离部分112A的Y方向宽度W1可以与第二隔离部分112B的Y方向宽度W2相似或基本相同。在一些实施例中，第一隔离部分112A的Y方向宽度W1可以小于第二隔离部分112B的Y方向宽度W2。在一些实施例中，第一隔离部分112A的Y方向宽度W1可以大于第二隔离部分112B的Y方向宽度W2。
在制造集成电路器件100时，当形成限定第一有源区A1和第二有源区A2的沟槽TCH时，可以同时形成场切割区FCA，并且当形成隔离膜112时，可以形成填充在场切割区FCA周围的沟槽TCH的第一隔离部分112A和第二隔离部分112B。因为场切割区FCA在集成电路器件100中布置在位于第一有源区A1与第二有源区A2之间的隔离区SA中，所以分别具有比隔离膜112的宽度小得多的宽度W1和W2的第一隔离部分112A和第二隔离部分112B可以布置在隔离区SA中，隔离膜112在场切割区FCA不形成在隔离区SA中时可以布置在第一有源区A1与第二有源区A2之间。也就是说，场切割区FCA将隔离膜112划分为多个部分112A、112B，多个部分112A、112B分别具有比隔离区SA在与晶体管MP和MN的沟道长度方向垂直的方向上的宽度小的宽度W1、W2。结果，可以增大PMOS晶体管MP和NMOS晶体管MN的载流子迁移率。
图3A是根据发明构思的一些实施例的集成电路器件的一些元件的布局的平面图。图3B是沿图3A中的线Y-Y'线截取的剖视图。图1A至图1C以及图3A和图3B中的同样的附图标记表示同样的元件，并且省略了其冗余描述。
参照图3A和图3B，集成电路器件200具有与参照图1A至图1C描述的集成电路器件100的构造相似或基本相同的构造。然而，集成电路器件200还包括位于场切割区FCA中的隔离阱250。隔离阱250可以与第一有源区A1分隔开，并且可以与第二有源区A2分隔开，第一隔离部分112A位于隔离阱250与第一有源区A1之间，第二隔离部分112B位于隔离阱250与第二有源区A2之间。
当场切割区FCA形成在n阱106中时，隔离阱250可以包括具有比n阱106的掺杂浓度高的掺杂浓度的n+型掺杂区，并且可以与第二源极S2和第二漏极D2同时形成。在一些实施例中，不同于图3A和图3B中所示的场切割区FCA，场切割区FCA可以形成在p基底(即，基底102)的在n阱106外部的部分中。在这种情况下，隔离阱250可以包括具有比p基底的掺杂浓度高的掺杂浓度的p+型掺杂区，并且可以与第一源极S1和第一漏极D1同时形成。
集成电路器件200可以包括第一布线结构260，第一布线结构260将第一栅极G1和第二栅极G2中的至少一个电连接到隔离阱250。第一布线结构260可以包括连接到隔离阱250的阱接触件262、连接到第一栅极G1和第二栅极G2中的至少一个的至少一个栅极接触件264以及将阱接触件262连接到栅极接触件264的布线266。
集成电路器件200还可以包括第二布线结构270，第二布线结构270向隔离阱250施加主体电源电压Vbb。第二布线结构270可以包括连接到隔离阱250的阱接触件272和被配置为经由阱接触件272向隔离阱250施加主体电源电压Vbb的布线274。隔离阱250可以经由布线274和阱接触件272接收主体电源电压Vbb。当在集成电路器件200的操作期间向多个第一栅极G1和多个第二栅极G2施加电源电压Vdd时，可以将主体电源电压Vbb施加到隔离阱250。此时，不期望地累积在每个第一栅极G1和每个第二栅极G2中的等离子体离子可以经由隔离阱250排出到基底102。因此，可以减少或防止在集成电路器件200中由于不期望地累积的等离子体离子而发生的晶体管的错误操作。
虽然图3A示出了第一布线结构260经由两个栅极接触件264分别连接到第一栅极G1和第二栅极G2的情况，但是发明构思不限于图3A中所示的实施例。例如，第一布线结构260可以经由一个栅极接触件264仅连接到第一栅极G1和第二栅极G2中的一个。因为第一栅极G1和第二栅极G2可以经由第一栅极接触件GC1、第二栅极接触件GC2和第四布线138彼此连接，所以即使当第一布线结构260仅连接到第一栅极G1和第二栅极G2中的一个时，第一栅极G1和第二栅极G2也可以彼此电连接。
图4是根据发明构思的一些实施例的集成电路器件的一些元件的布局的平面图。图1A至图4中的同样的附图标记表示同样的元件，并且省略了其冗余描述。
参照图4，集成电路器件300可以包括反相器310，反相器310包括多个PMOS晶体管MP和多个NMOS晶体管MN。图4示出了包括在多扇出电路中的反相器310的部分构造。
图5是包括图4中的反相器310的集成电路器件300的示例电路图。参照图5，逻辑电路34连接到集成电路器件300中的反相器310的输入端子。反相器310可以包括并联连接到逻辑电路34的输出端子的三个互补MOS(CMOS)反相器。
在一些实施例中，逻辑电路34可以包括CMOS反相器。在一些实施例中，逻辑电路34可以包括包含多个电路元件的各种类型的逻辑电路。例如，逻辑电路34可以包括AND、NAND、OR、NOR、异或(XOR)、同或(XNOR)、加法器(ADD)、缓冲器(BUF)、延迟(DLY)、滤波器、多路复用器(MXT/MXIT)OR/AND/反相器(OAI)、AND/OR(AO)、AND/OR/反相器(AOI)、D触发器、复位触发器、主从触发器、锁存器或它们的组合，但不限于此。
在当前实施例中，示出了在集成电路器件300中形成扇出值为3的电路的反相器310，但是发明构思不限于此。可以根据需要不同地改变包括在集成电路器件300中的电路的扇出值。
返回参照图4，集成电路器件300包括多个第一有源区A1和多个第二有源区A2，多个第一有源区A1和多个第二有源区A2在基底102中限定在彼此分隔开的位置中。第一有源区A1可以布置在n阱106中，多个PMOS晶体管MP可以分别形成在第一有源区A1上。第二有源区A2可以布置在p基底(即，基底102)的位于n阱106外部的部分中，多个NMOS晶体管MN可以分别形成在第二有源区A2上。每个PMOS晶体管MP和每个NMOS晶体管MN的详细构造与参照图1A至图1C描述的PMOS晶体管MP和NMOS晶体管MN的详细构造相似或基本相同。
第一有源区A1可以沿平行于PMOS晶体管MP的沟道长度方向的方向(例如，X方向)排列成一行，或者沿平行于NMOS晶体管MN的沟道长度方向的方向(例如，X方向)排列成一行，第二有源区A2可以沿平行于NMOS晶体管MN的沟道长度方向的方向(例如，X方向)排列成一行，或者沿平行于PMOS晶体管MP的沟道长度方向的方向(例如，X方向)排列成一行。场切割区FCA可以在第一有源区A1与第二有源区A2之间的隔离区SA中沿X方向延伸。
第一隔离部分112A可以位于第一有源区A1与场切割区FCA之间，第二隔离部分112B可以位于第二有源区A2与场切割区FCA之间。第一隔离部分112A可以接近或者限定第一有源区A1和场切割区FCA的相应边界，第二隔离部分112B可以接近或者限定第二有源区A2和场切割区FCA的相应边界。与参照图1A至图1C给出的描述相似，第一隔离部分112A的Y方向宽度可以与第二隔离部分112B的Y方向宽度不同或相同。可以根据PMOS晶体管MP和NMOS晶体管MN所需的电特性通过控制场切割区FCA在隔离区SA中的Y方向位置来不同地确定第一隔离部分112A的Y方向宽度和第二隔离部分112B的Y方向宽度。
隔离阱250可以在集成电路器件300中形成在场切割区FCA中。在一些实施例中，可以从集成电路器件300省略隔离阱250。
多个第二栅极G2可以共同连接到共栅极线G32。每个第二栅极G2可以经由形成在共栅极线G32上的第四布线138和第二栅极接触件GC2接收电压或信号。
多个第一布线结构260可以连接到共栅极线G32。形成PMOS晶体管MP的多个第一栅极G1可以分别经由第一布线结构260电连接到隔离阱250和共栅极线G32。第一布线结构260中的每个可以包括连接到隔离阱250的阱接触件262、连接到第一栅极G1和共栅极线G32中的一个的至少一个栅极接触件264、以及将阱接触件262连接到栅极接触件264的布线266。第一栅极G1和第二栅极G2可以经由第一布线结构260和共栅极线G32彼此电连接。第一栅极G1之中的前级中的第一栅极G1可以经由形成在第一栅极G1上的第四布线138和第一栅极接触件GC1接收电压或信号。
虽然图4中未示出，但是与参照图1A至图1C给出的描述相似，每个PMOS晶体管MP的第一源极S1可以经由第一布线132和第一接触件C1接收电源电压Vdd。每个NMOS晶体管MN的第二源极S2可以经由第二布线134和第二接触件C2接收接地电压Vss。每个PMOS晶体管MP的第一漏极D1可以经由第三布线136和第三接触件C3连接到输出端子OUT。每个NMOS晶体管MN的第二漏极D2可以经由第三布线136和第四接触件C4连接到输出端子OUT。
施加到PMOS晶体管MP和NMOS晶体管MN中的每个的沟道区的Y方向拉应力可以由于集成电路器件300中的场切割区FCA而增大。因此，PMOS晶体管MP和NMOS晶体管MN中的每个的载流子迁移率可以由于场切割区FCA而增大。
集成电路器件300还可以包括将主体电源电压Vbb施加到隔离阱250的第二布线结构270。第二布线结构270的详细构造与上面参照图3A和图3B描述的构造相似或相同。可以在集成电路器件300的操作期间将电源电压Vdd施加到隔离阱250。此时，不期望地累积在第一栅极G1和第二栅极G2中的等离子体离子可以经由隔离阱250排出到基底102。
图6A是根据发明构思的一些实施例的集成电路器件的一些元件的布局的示意性平面图。图6B是沿图6A中的线Y-Y'截取的剖视图。为了简化附图，图6A中未示出第一布线132和第二布线134。图1A至图6B中同样的附图标记表示同样的元件，并且省略了其冗余描述。
参照图6A和图6B，集成电路器件400具有与参照图4和图5描述的集成电路器件300的构造相似或基本相同的构造。然而，集成电路器件400可以包括第一场切割区FCA1、第二场切割区FCA2和第三场切割区FCA3，第一场切割区FCA1在第一有源区A1与第二有源区A2之间的隔离区SA中沿X方向延伸，第二场切割区FCA2与第一场切割区FCA1分隔开并且第一有源区A1位于第二场切割区FCA2与第一场切割区FCA1之间，第三场切割区FCA3与第一场切割区FCA1分隔开并且第二有源区A2位于第三场切割区FCA3与第一场切割区FCA1之间。第二场切割区FCA2和第三场切割区FCA3可以在X方向上延伸以平行于第一场切割区FCA1。第一场切割区FCA1可以具有与参照图4描述的场切割区FCA的构造相同的构造。隔离阱250可以形成在第一场切割区FCA1中。可以从集成电路器件400省略隔离阱250。
第二场切割区FCA2可以布置在n阱106中，第三场切割区FCA3可以布置在p基底(即，基底102)的一部分中。虽然图6A和图6B中未示出，但是n+阱或p+阱可以形成在第二场切割区FCA2和第三场切割区FCA3中的每个中。
第二场切割区FCA2和第三场切割区FCA3中的每个的Y方向宽度可以由形成在基底102中的沟槽TCH限定。第二场切割区FCA2和第三场切割区FCA3中的每个的在Y方向上的相对壁可以接近或者限定隔离膜112的边界。隔离膜112可以包括位于第一有源区A1与第二场切割区FCA2之间的第三隔离部分412C和位于第二有源区A2与第三场切割区FCA3之间的第四隔离部分412D。第三隔离部分412C可以接近或者限定第一有源区A1和第二场切割区FCA2的相应边界，第四隔离部分412D可以接近或者限定第二有源区A2和第三场切割区FCA3的相应边界。第三隔离部分412C和第四隔离部分412D可以沿X方向延伸。
第二场切割区FCA2与第一有源区A1之间在Y方向上的距离可以与第三隔离部分412C的Y方向宽度W41基本相同。第三隔离部分412C的Y方向宽度W41可以与第一隔离部分112A的Y方向宽度W1基本相同或不同。例如，第三隔离部分412C的Y方向宽度W41可以小于或大于第一隔离部分112A的Y方向宽度W1。第三场切割区FCA3与第二有源区A2之间在Y方向上的距离可以与第四隔离部分412D的Y方向宽度W42基本相同。第四隔离部分412D的Y方向宽度W42可以与第二隔离部分112B的Y方向宽度W2基本相同或不同。例如，第四隔离部分412D的Y方向宽度W42可以小于或大于第二隔离部分112B的Y方向宽度W2。可以考虑要施加到第一有源区A1和第二有源区A2中的每个的应力的类型和大小或量、缺陷(诸如包括第一有源区A1和第二有源区A2的半导体层中的畸变或晶格失配)的发生或不发生等，来确定位于每个第一有源区A1的相对侧处的第一隔离部分112A和第三隔离部分412C的相应Y方向宽度W1和W41的比，以及位于每个第二有源区A2的相对侧处的第二隔离部分112B和第四隔离部分412D的相应Y方向宽度W2和W42的比。当根据集成电路器件400的电特性适当地确定Y方向宽度W1和W41的比以及Y方向宽度W2和W42的比时，可以减少或防止反相器310的晶体管的错误操作和劣化，并且可以提高性能。
在一些实施例中，第二场切割区FCA2的Y方向宽度W43和第三场切割区FCA3的Y方向宽度W44可以基本等于或大于第一场切割区FCA1的Y方向宽度W45。第二场切割区FCA2的Y方向宽度W43可以与第三场切割区FCA3的Y方向宽度W44基本相同或不同。
第一场切割区FCA1、第二场切割区FCA2和第三场切割区FCA3的相应X方向长度可以彼此基本相同或相似。第一有源区A1可以布置在由第一场切割区FCA1和第二场切割区FCA2限定或位于第一场切割区FCA1与第二场切割区FCA2之间的第一矩形区域中，而不在X方向上超出第一矩形区域。第二有源区A2可以布置在由第一场切割区FCA1和第三场切割区FCA3限定或位于第一场切割区FCA1与第三场切割区FCA3之间的第二矩形区域中，而不在X方向上超出第二矩形区域。
在制造图6A和图6B中所示的集成电路器件400时，当形成限定第一有源区A1和第二有源区A2的沟槽TCH时，可以同时形成第一场切割区FCA1、第二场切割区FCA2和第三场切割区FCA3。可以在第一场切割区FCA1、第二场切割区FCA2和第三场切割区FCA3周围形成填充沟槽TCH的隔离膜112。隔离膜112可以包括第一隔离部分112A、第二隔离部分112B、第三隔离部分412C和第四隔离部分412D。在一些实施例中，可以与多个第二源极S2和多个第二漏极D2同时形成隔离阱250。
图7A是根据发明构思的一些实施例的集成电路器件的一些元件的布局的平面图。图7B是沿图7A中的线Y-Y'截取的剖视图。图1A至图7B中的同样的附图标记表示同样的元件，并且省略了其冗余描述。
参照图7A和图7B，集成电路器件500具有与参照图6A和图6B描述的集成电路器件400的构造相似或基本相同的构造。然而，集成电路器件500还包括在反相器310的外侧处部分地围绕反相器310的第一保护环GR1和第二保护环GR2。
第一保护环GR1和第二保护环GR2可以布置在隔离区SA的外围或外部。第一保护环GR1可以在n阱106中部分地围绕PMOS晶体管MP，第二保护环GR2可以在p基底(即，基底102)的一部分中部分地围绕NMOS晶体管MN。在一些实施例中，第一保护环GR1可以包括n+型掺杂区，第二保护环GR2可以包括p+型掺杂区。第一保护环GR1可以与第一场切割区FCA1分隔开，并且PMOS晶体管MP位于第一保护环GR1与第一场切割区FCA1之间。第二保护环GR2可以与第一场切割区FCA1分隔开，并且NMOS晶体管MN位于第二保护环GR2与第一场切割区FCA1之间。第一保护环GR1和第二保护环GR2中的每个可以形成在由基底102中的隔离膜112限定的部分中。在一些实施例中，第一保护环GR1和第二保护环GR2可以与多个第一源极S1和第二源极S2以及多个第一漏极D1和第二漏极D2同时形成。
偏置电压可以经由多个接触件C51施加到第一保护环GR1，并且经由多个接触件C52施加到第二保护环GR2。因为偏置电压分别经由第一保护环GR1和第二保护环GR2施加到n阱106和基底102，所以可以向PMOS晶体管MP和NMOS晶体管MN提供体电压。
在一些实施例中，第一保护环GR1可以经由接触件C51、第一布线132和第一接触件C1电连接到每个PMOS晶体管MP的第一源极S1。电源电压Vdd可以经由第一布线132和接触件C51施加到第一保护环GR1。第二保护环GR2可以经由接触件C52、第二布线134和第二接触件C2电连接到每个NMOS晶体管MN的第二源极S2。接地电压Vss可以经由第二布线134和接触件C52施加到第二保护环GR2。
第一保护环GR1和第二保护环GR2可以彼此分隔开并且与隔离阱250分隔开。第一保护环GR1和第二保护环GR2中的每个在平面图中可以具有大致U形形状或倒U形形状。
第一保护环GR1的一部分可以平行于第二场切割区FCA2延伸。第二场切割区FCA2可以位于PMOS晶体管MP与第一保护环GR1之间。PMOS晶体管MP可以布置在第一场切割区FCA1与第二场切割区FCA2之间的空间中。第二保护环GR2的一部分可以平行于第三场切割区FCA3延伸。第三场切割区FCA3可以位于NMOS晶体管MN与第二保护环GR2之间。NMOS晶体管MN可以布置在第一场切割区FCA1与第三场切割区FCA3之间的空间中。
集成电路器件500包括第一场切割区FCA1、第二场切割区FCA2、第三场切割区FCA3、第一保护环GR1和第二保护环GR2，因此，可以增大PMOS晶体管MP和NMOS晶体管MN的载流子迁移率。因此，导通电流在反相器310中增大，因此，可以减少传播延迟时间，并且可以提高操作速度。
图8是根据发明构思的一些实施例的集成电路器件的布局的平面图。为了简化附图，图8中未示出一些元件。图1A至图8中的同样的附图标记表示同样的元件，并且省略了其冗余描述。
参照图8，集成电路器件600可以包括反相器链610，反相器链610包括串联连接的多个反相器310。每个反相器310的构造与参照图4描述的构造相同。
包括在反相器链610中的多个PMOS晶体管MP可以形成在n阱106中。第一场切割区FCA1可以布置在反相器链610中的PMOS晶体管MP与多个NMOS晶体管MN之间。第一场切割区FCA1可以形成在n阱106中。
第一场切割区FCA1与多个第一有源区A1分隔开，并且与第二有源区A2分隔开，具有Y方向宽度W61的第一隔离部分112A位于第一场切割区FCA1与第一有源区A1之间，具有Y方向宽度W62的第二隔离部分112B位于第一场切割区FCA1与第二有源区A2之间。可以考虑要施加到第一有源区A1和第二有源区A2的应力的类型和大小或量来适当地确定第一隔离部分112A的Y方向宽度W61与第二隔离部分112B的Y方向宽度W62的比。在一些实施例中，Y方向宽度W61可以与Y方向宽度W62基本相同或不同。
集成电路器件600包括位于第一有源区A1与第二有源区A2之间的隔离区SA6。通过第一场切割区FCA1分开的第一隔离部分112A和第二隔离部分112B可以布置在隔离区SA6中。当均具有小于隔离区SA6的Y方向宽度的Y方向宽度的第一隔离部分112A和第二隔离部分112B布置在隔离区SA6中时，可以增大在与PMOS晶体管MP和NMOS晶体管MN中的每个的沟道长度方向垂直的方向(例如，Y方向)上施加的拉应力，并且还可以增大PMOS晶体管MP和NMOS晶体管MN的载流子迁移率。
隔离阱650可以形成在第一场切割区FCA1中。隔离阱650可以包括如上面参照图3A和图3B所描述的n+型掺杂区，并且可以经由第二布线结构270接收主体电源电压Vbb。隔离阱650可以经由多个第一布线结构260连接到多个第一栅极G1和多个第二栅极G2中的至少一个。当电源电压Vdd在集成电路器件600的操作期间施加到第一栅极G1和第二栅极G2时，主体电源电压Vbb可以施加到隔离阱650，并且不期望地累积在第一栅极G1和第二栅极G2中的等离子体离子可以经由隔离阱650排出到基底102。因此，可以减少或防止在集成电路器件600中由于不期望地累积的等离子体离子而发生的晶体管的错误操作。
集成电路器件600还可以包括第二场切割区FCA2和第三场切割区FCA3。第一有源区A1可以与第二场切割区FCA2分隔开，并且第三隔离部分412C位于第一有源区A1与第二场切割区FCA2之间。第二有源区A2可以与第三场切割区FCA3分隔开，并且第四隔离部分412D位于第二有源区A2与第三场切割区FCA3之间。第三隔离部分412C的Y方向宽度W63可以与第一隔离部分112A的Y方向宽度W61基本相同或不同。例如，第三隔离部分412C的Y方向宽度W63可以小于或大于第一隔离部分112A的Y方向宽度W61。第四隔离部分412D的Y方向宽度W64可以与第二隔离部分112B的Y方向宽度W62基本相同或不同。例如，第四隔离部分412D的Y方向宽度W64可以小于或大于第二隔离部分112B的Y方向宽度W62。当考虑要施加到第一有源区A1和第二有源区A2中的每个的应力的类型和大小或量、缺陷(诸如包括第一有源区A1和第二有源区A2的半导体层中的晶格失配或畸变)的发生或不发生等来适当地确定第三隔离部分412C的Y方向宽度W63和第四隔离部分412D的Y方向宽度W64时，可以减少或防止反相器链610的晶体管的错误操作和劣化，并且可以提高性能。可以从集成电路器件600省略第二场切割区FCA2和第三场切割区FCA3中的至少一个。
集成电路器件600还可以包括在反相器链610的外侧部分地围绕反相器链610的第一保护环GR61和第二保护环GR62。第一保护环GR61可以在n阱106中部分地围绕反相器链610的PMOS晶体管MP，第二保护环GR62可以在基底102中的位于n阱106的外围或外部的p基底中部分地围绕反相器链610的NMOS晶体管MN。偏置电压可以经由多个接触件C61施加到第一保护环GR61，并且经由多个接触件C62施加到第二保护环GR62。当偏置电压分别经由第一保护环GR61和第二保护环GR62施加到n阱106和基底102时，体电压可以被提供到包括在反相器链610中的PMOS晶体管MP和NMOS晶体管MN。第一保护环GR61、第二保护环GR62以及接触件C61和C62的详细构造与参照图7A和图7B描述的第一保护环GR1、第二保护环GR2以及接触件C51和C52的详细构造相似或者基本相同。可以从集成电路器件600省略第一保护环GR61和第二保护环GR62中的至少一个。
图9是根据发明构思的一些实施例的集成电路器件的一些元件的布局的示意性平面图。为了简化附图，图9中未示出一些元件。图1A至图9中的同样的附图标记表示同样的元件，并且省略了其冗余描述。
参照图9，集成电路器件700具有与参照图3A和图3B描述的集成电路器件200的构造相似或基本相同的构造。然而，集成电路器件700包括反相器70，反相器70包括多个晶体管，多个晶体管包括具有多指状结构的栅极。
集成电路器件700的基底102包括第一有源区A71和第二有源区A72，第一有源区A71和第二有源区A72彼此分隔开，并且隔离区SA7位于第一有源区A71与第二有源区A72之间。反相器70包括形成在第一有源区A71上的PMOS晶体管MP7和形成在第二有源区A72上的NMOS晶体管MN7。第一有源区A71可以是基底102中的n阱106的一部分，第二有源区A72可以是p基底(即，基底102)的一部分。
第一有源区A71可以包括与具有多指状结构的第一栅极G71叠置的第一沟道区以及多个第一源极S71和多个第一漏极D71，一对第一源极S71和第一漏极D71分别布置在第一栅极G71的每个指的相对侧处。第二有源区A72可以包括与具有多指状结构的第二栅极G72叠置的第二沟道区以及多个第二源极S72和多个第二漏极D72，一对第二源极S72和第二漏极D72分别布置在第二栅极G72的每个指的相对侧处。第一源极S71、第一漏极D71、第二源极S72和第二漏极D72中的每个可以接收电源电压或者经由与其连接的接触件(未示出)电连接到其他晶体管。第一栅极G71和第二栅极G72中的每个可以经由形成在其上的接触件(未示出)接收电压或信号。
第一场切割区FCA1可以在与PMOS晶体管MP7和NMOS晶体管MN7中的每个的沟道长度方向平行的方向(例如，X方向)上沿第一有源区A71与第二有源区A72之间的隔离区SA7延伸。第一场切割区FCA1可以具有与参照图1A至图1C描述的场切割区FCA的构造相同的构造。
第一隔离部分112A和第二隔离部分112B可以在隔离区SA7中分别布置在第一场切割区FCA1的在Y方向上的相对侧处。第一场切割区FCA1与第一有源区A71分隔开，并且与第二有源区A72分隔开，具有Y方向宽度W71的第一隔离部分112A位于第一场切割区FCA1与第一有源区A71之间，具有Y方向宽度W72的第二隔离部分112B位于第一场切割区FCA1与第二有源区A72之间。可以考虑要施加到第一有源区A71和第二有源区A72中的每个的应力的类型和大小或量来适当地确定第一隔离部分112A的Y方向宽度W71和第二隔离部分112B的Y方向宽度W72。
当第一场切割区FCA1形成在隔离区SA7中时，可以增大在与PMOS晶体管MP7和NMOS晶体管MN7中的每个的沟道长度方向垂直的方向上施加的拉应力。结果，可以增大PMOS晶体管MP7和NMOS晶体管MN7的载流子迁移率。
隔离阱750可以形成在第一场切割区FCA1中。隔离阱750的详细构造与参照图3A和图3B描述的隔离阱250的详细构造相同或相似。可以从集成电路器件700省略隔离阱750。
集成电路器件700可以包括第一布线结构260和第二布线结构270，第一布线结构260用于将第一栅极G71和第二栅极G72中的至少一个电连接到隔离阱750，第二布线结构270用于将主体电源电压Vbb施加到隔离阱750。已经参照图3A描述了第一布线结构260和第二布线结构270的详细构造。当电源电压Vdd在集成电路器件700的操作期间施加到第一栅极G71和第二栅极G72时，主体电源电压Vbb可以被施加到隔离阱750。此时，不期望地累积在第一栅极G71和第二栅极G72中的等离子体离子可以经由隔离阱750排出到基底102。
图10是根据发明构思的一些实施例的集成电路器件的布局的平面图。为了简化附图，图10中未示出一些元件。图1A至图10中的同样的附图标记表示同样的元件，并且省略了其冗余描述。
参照图10，集成电路器件800具有与参照图9描述的集成电路器件700的构造相似或基本相同的构造。然而，集成电路器件800还包括第二场切割区FCA2和第三场切割区FCA3，第二场切割区FCA2与第一场切割区FCA1分隔开，并且第一有源区A71位于第二场切割区FCA2与第一场切割区FCA1之间，第三场切割区FCA3与第一场切割区FCA1分隔开，并且第二有源区A72位于第三场切割区FCA3与第一场切割区FCA1之间。第二场切割区FCA2可以包括n阱106的一部分，第三场切割区FCA3可以包括p基底(即，基底102)的一部分。第一有源区A71可以与第二场切割区FCA2分隔开，并且具有Y方向宽度W83的第三隔离部分412C位于第一有源区A71与第二场切割区FCA2之间。第二有源区A72可以与第三场切割区FCA3分隔开，并且具有Y方向宽度W84的第四隔离部分412D位于第二有源区A72与第三场切割区FCA3之间。第三隔离部分412C的Y方向宽度W83可以与第一隔离部分112A的Y方向宽度W71基本相同或不同。例如，第三隔离部分412C的Y方向宽度W83可以小于或大于第一隔离部分112A的Y方向宽度W71。第四隔离部分412D的Y方向宽度W84可以与第二隔离部分112B的Y方向宽度W72基本相同或不同。例如，第四隔离部分412D的Y方向宽度W84可以小于或大于第二隔离部分112B的Y方向宽度W72。可以考虑要施加到第一有源区A71和第二有源区A72中的每个的应力的类型和大小或量、缺陷(诸如包括第一有源区A71和第二有源区A72的半导体层中的畸变或晶格失配)的发生或不发生等来适当地确定第三隔离部分412C的Y方向宽度W83和第四隔离部分412D的Y方向宽度W84。当集成电路器件800包括第一场切割区FCA1、第二场切割区FCA2和第三场切割区FCA3时，可以减少或防止反相器70的晶体管的错误操作和劣化，并且可以提高性能。在一些实施例中，可以从集成电路器件800省略第二场切割区FCA2和第三场切割区FCA3中的至少一个。
集成电路器件800还可以包括至少部分地围绕反相器70的第一保护环GR81和第二保护环GR82。第一保护环GR81可以在n阱106中部分地围绕PMOS晶体管MP7，第二保护环GR82可以在p基底(即，基底102)中在n阱106的外部部分地围绕NMOS晶体管MN7。第一保护环GR81和第二保护环GR82可以布置在隔离区SA7的外围或外部。偏置电压可以施加到第一保护环GR81和第二保护环GR82。可以分别经由第一保护环GR81和第二保护环GR82向PMOS晶体管MP7和NMOS晶体管MN7提供体电压。第一保护环GR81和第二保护环GR82的详细构造与上面参照图7A和图7B描述的第一保护环GR1和第二保护环GR2的详细构造相似或基本相同。在一些实施例中，可以从集成电路器件800省略第一保护环GR81和第二保护环GR82中的至少一个。
图11是根据发明构思的一些实施例的集成电路器件的布局的平面图。图1A至图11中的同样的附图标记表示同样的元件，并且省略了其冗余描述。
参照图11，集成电路器件900包括在基底102上形成各种逻辑电路的多个PMOS晶体管MP9和多个NMOS晶体管MN9。PMOS晶体管MP9可以形成为横跨限定在n阱106中的多个第一有源区A91。NMOS晶体管MN9可以形成为横跨限定在p基底(即，基底102)中的多个第二有源区A92。PMOS晶体管MP9可以包括多个第一栅极G91，NMOS晶体管MN9可以包括多个第二栅极G92。第一栅极G91和第二栅极G92可以具有各种平面图形状。
第一场切割区FCA1在集成电路器件900中可以形成在第一有源区A91与第二有源区A92之间的隔离区SA9中。第一场切割区FCA1可以形成在n阱106中。
第一场切割区FCA1与第一有源区A91分隔开并且与第二有源区A92分隔开，具有Y方向宽度W91的第一隔离部分112A位于第一场切割区FCA1与第一有源区A91之间，具有Y方向宽度W92的第二隔离部分112B位于第一场切割区FCA1与第二有源区A92之间。第一隔离部分112A的Y方向宽度W91可以与第二隔离部分112B的Y方向宽度W92基本相同或不同。
当第一场切割区FCA1以及通过第一场切割区FCA1分开的第一隔离部分112A和第二隔离部分112B形成在隔离区SA9中时，可以增大在与PMOS晶体管MP9和NMOS晶体管MN9中的每个的沟道长度方向垂直的方向(例如，Y方向)上施加的拉应力。结果，可以增大PMOS晶体管MP9和NMOS晶体管MN9的载流子迁移率。
隔离阱950可以形成在第一场切割区FCA1中。隔离阱950可以包括n+型掺杂区。隔离阱950可以经由第二布线结构270(见图10)接收主体电源电压Vbb。隔离阱950可以电连接到第一栅极G91和第二栅极G92中的至少一个。当电源电压Vdd在集成电路器件900的操作期间施加到第一栅极G91和第二栅极G92时，主体电源电压Vbb可以施加到隔离阱950，并且不期望地累积在第一栅极G91和第二栅极G92中的等离子体离子可以经由隔离阱950排出到基底102。
第一有源区A91和第二有源区A92可以具有各种Y方向宽度。可以基于包括在第一有源区A91和第二有源区A92之中的具有最大Y方向宽度的有源区的电路来确定由第一有源区A91和第二有源区A92实现的逻辑电路的尺寸。因此，电路可以基本不布置在形成在第一有源区A91中的PMOS晶体管MP9的具有相对较小的Y方向宽度的上部区域HA中并且基本不布置在形成在第二有源区A92中的NMOS晶体管MN9的具有相对较小的Y方向宽度的下部区域LA中。也就是说，在一些实施例中，上部区域HA和下部区域LA可以基本没有电路。当诸如其中不布置电路的上部区域HA和下部区域LA的区域填充有隔离膜时，上部区域HA和下部区域LA的面积越大，施加到第一有源区A91和第二有源区A92中的每个中的沟道区的应力的不平衡会越大。具体地，在与PMOS晶体管MP9和NMOS晶体管MN9中的每个的沟道长度方向垂直的方向上施加的拉应力可以是恒定的。
在实施例中，第二场切割区FCA92和第三场切割区FCA93可以用于解决会由于上部区域HA和下部区域LA而在PMOS晶体管MP9和NMOS晶体管MN9中的每个的沟道区中发生的应力不平衡，并且用于防止缺陷(诸如包括第一有源区A91和第二有源区A92的半导体层中的畸变和/或晶格失配)的发生。
第二场切割区FCA92可以与第一场切割区FCA1分隔开，并且第一有源区A91位于第二场切割区FCA92与第一场切割区FCA1之间。第三场切割区FCA93可以与第一场切割区FCA1分隔开，并且第二有源区A92位于第三场切割区FCA93与第一场切割区FCA1之间。第二场切割区FCA92和第三场切割区FCA93可以平行于第一场切割区FCA1延伸。第二场切割区FCA92可以包括第一突起P1，第一突起P1布置在其中没有布置电路的上部区域HA中并且朝向第一场切割区FCA1突出。第三场切割区FCA93可以包括第二突起P2，第二突起P2布置在其中没有布置电路的下部区域LA中并且朝向第一场切割区FCA1突出。
第一有源区A91可以与第二场切割区FCA92分隔开，并且具有Y方向宽度W93的第三隔离部分412C位于第一有源区A91与第二场切割区FCA92之间。第二有源区A92可以与第三场切割区FCA93分隔开，并且具有Y方向宽度W94的第四隔离部分412D位于第二有源区A92与第三场切割区FCA93之间。第三隔离部分412C的Y方向宽度W93可以与第一隔离部分112A的Y方向宽度W91基本相同或不同。例如，第三隔离部分412C的Y方向宽度W93可以小于或大于第一隔离部分112A的Y方向宽度W91。第四隔离部分412D的Y方向宽度W94可以与第二隔离部分112B的Y方向宽度W92基本相同或不同。例如，第四隔离部分412D的Y方向宽度W94可以小于或大于第二隔离部分112B的Y方向宽度W92。可以考虑要施加到第一有源区A91和第二有源区A92中的每个的应力的类型和大小或量、缺陷(诸如包括第一有源区A91和第二有源区A92的半导体层中的畸变和/或晶格失配)的发生或不发生等来适当地确定第三隔离部分412C的Y方向宽度W93和第四隔离部分412D的Y方向宽度W94。当集成电路器件900包括第一场切割区FCA1、第二场切割区FCA92和第三场切割区FCA93时，可以减少或防止集成电路器件900的晶体管的错误操作和劣化，并且可以提高性能。在一些实施例中，可以从集成电路器件900省略第二场切割区FCA92和第三场切割区FCA93中的至少一个。
集成电路器件900还可以包括多个第一虚设有源区DA91和多个第二虚设有源区DA92。第一虚设有源区DA91可以布置在其中在第一场切割区FCA1与第二场切割区FCA92之间未形成晶体管的区域中。第二虚设有源区DA92可以布置在其中在第一场切割区FCA1与第三场切割区FCA93之间未形成晶体管的区域中。第一虚设有源区DA91可以通过第一隔离部分112A和第三隔离部分412C限定在n阱106中。第二虚设有源区DA92可以通过第二隔离部分112B和第四隔离部分412D限定在p基底(即，基底102)中。第一栅极G91和第二栅极G92都不可以布置在第一虚设有源区DA91和第二虚设有源区DA92中。也就是说，虚设有源区DA91和DA92可以没有晶体管栅极。第一虚设有源区DA91和第二虚设有源区DA92可以与第一有源区A91和第二有源区A92同时形成。
例如，当对基底102执行蚀刻工艺以形成沟槽(例如，图6B中的沟槽TCH)来限定第一有源区A91和第二有源区A92时，会发生其中在有源区以相对高密度布置的区域与有源区以相对低密度布置的区域之间会发生蚀刻量的差异的负载效应。由于负载效应，沟槽可以根据其在基底102中的位置具有不同的深度，因此，应力水平在由沟槽限定的有源区之中会不同，或者在有源区中会发生诸如主动滑移、裂纹或位错的现象。结果，在集成电路器件中会发生错误操作。
集成电路器件900包括第二场切割区FCA92、第三场切割区FCA93、第一虚设有源区DA91和第二虚设有源区DA92，第二场切割区FCA92包括延伸到其中未布置电路的上部区域HA或朝向其中未布置电路的上部区域HA延伸的第一突起P1，第三场切割区FCA93包括延伸到其中未布置电路的下部区域LA或朝向其中未布置电路的下部区域LA延伸的第二突起P2，第一虚设有源区DA91位于第一场切割区FCA1与第二场切割区FCA92之间未形成晶体管的区域中，第二虚设有源区DA92位于第一场切割区FCA1与第三场切割区FCA93之间未形成晶体管的区域中。因此，可以减小限定在基底102中的有源区中的密度变化，并且可以抑制上述负载效应的问题。
集成电路器件900还可以包括第一保护环GR91和第二保护环GR92。第一保护环GR91可以在n阱106中部分地围绕PMOS晶体管MP9中的每个，第二保护环GR92可以在p基底(即，基底102)中部分地围绕NMOS晶体管MN9中的每个。偏置电压可以施加到第一保护环GR91和第二保护环GR92。体电压可以经由第一保护环GR91提供到PMOS晶体管MP9，并且经由第二保护环GR92被提供到NMOS晶体管MN9。第一保护环GR91和第二保护环GR92的详细构造与上面参照图7A和图7B描述的第一保护环GR1和第二保护环GR2的详细构造相似或基本相同。在一些实施例中，可以从集成电路器件900省略第一保护环GR91和第二保护环GR92中的至少一个。
图12是根据发明构思的实施例的电子系统1000的框图。电子系统1000可以包括存储器单元阵列1100和驱动存储器单元阵列1100的外围电路。外围电路可以包括行解码器1200、列解码器1300和读出放大器(AMP)1400。外围电路还可以包括各种电路块(诸如定时寄存器1500、地址寄存器1600、行地址缓冲器1700、编程寄存器1800和列地址缓冲器1900)，以驱动存储器单元阵列1100。存储器单元阵列1100可以包括易失性存储器单元(诸如动态随机存取存储器(DRAM)单元或静态RAM(SRAM)单元)或非易失性存储器单元(诸如磁RAM(MRAM)单元、铁电RAM(FeRAM)单元、相变RAM(PRAM)单元、闪存单元或电阻RAM(RRAM)单元)。
定时寄存器1500可以从外部接收命令信号(诸如时钟信号CLK、时钟使能信号CKE、芯片选择信号CS、行地址选通信号RAS、列地址选通信号CAS、写入使能信号WE和数据输入/输出遮蔽信号DQM)，并且可以通过处理命令信号来生成内部命令信号(例如，LCKE、LRAS、LCBR、LWE、LCAS、LWCBR和LDQM)，以控制电路块。从定时寄存器1500生成的一些命令信号可以存储在编程寄存器1800中。存储在编程寄存器1800中的命令信号可以被提供给潜伏和突发长度控制器1810。潜伏和突发长度控制器1810可以通过列地址缓冲器1900向列解码器1300或输出缓冲器1820提供用于控制数据输出的延迟或突发长度的控制信号。
地址寄存器1600可以从外部接收地址信号ADD。可以通过行地址缓冲器1700将地址信号ADD中的行地址信号提供给行解码器1200，可以通过列地址缓冲器1900将地址信号ADD中的列地址信号提供给列解码器1300。响应于刷新命令LRAS和LCBR，行地址缓冲器1700还可以接收从刷新计数器生成的刷新地址信号，并且可以向行解码器1200提供行地址信号或刷新地址信号。地址寄存器1600可以向存储体选择器1610提供用于选择存储体的存储体信号。
行解码器1200可以对从行地址缓冲器1700接收的行地址信号或刷新地址信号解码，并且可以激活存储器单元阵列1100的字线。列解码器1300可以对列地址信号解码，并且可以选择存储器单元阵列1100的位线。
感测放大器1400可以放大由行解码器1200和列解码器1300选择的存储器单元的数据，并且可以向输出缓冲器1820提供放大的结果。可以通过数据输入寄存器1840将要写入数据单元的数据提供给存储器单元阵列1100。可以将数据输入/输出(I/O)信号DQi提供给输出缓冲器1820。I/O控制器1850可以通过数据输入寄存器1840控制数据传输。
根据参照图1A至图11描述的实施例的集成电路器件100、200、300、400、500、600、700、800和900中的一个或更多个可以包括在参照图12描述的各种外围电路中的至少一个中。
根据一些实施例，集成电路器件包括位于用于形成PMOS晶体管的第一有源区和用于形成NMOS晶体管的第二有源区之间的隔离区中的场切割区，从而可以增大PMOS晶体管和NMOS晶体管的载流子迁移率。因此，可以通过设计改变来提高晶体管的性能和集成电路器件的操作速度，而不使用可能在集成电路器件中包括的电路中引起不期望的寄生电容的复杂布线结构，并且不添加单独的工艺。
虽然已经参照发明构思的实施例具体示出并描述了发明构思，但是将理解的是，在不脱离权利要求的精神和范围的情况下，可以在其中做出形式和细节上的各种改变。

Claims (20)

1.一种集成电路器件，所述集成电路器件包括：
基底，包括第一导电型区域和第二导电型区域；
至少一个第一有源区，包括位于第二导电型区域中的至少一个第一导电型晶体管；
至少一个第二有源区，包括位于第一导电型区域中的至少一个第二导电型晶体管，所述至少一个第二有源区与所述至少一个第一有源区分隔开并且隔离区位于所述至少一个第二有源区与所述至少一个第一有源区之间；
隔离膜，位于隔离区中；以及
第一场切割区，沿与所述至少一个第一导电型晶体管和所述至少一个第二导电型晶体管的沟道长度方向平行的第一方向在隔离区中延伸。
2.根据权利要求1所述的集成电路器件，其中，隔离膜包括：
第一隔离部分，位于所述至少一个第一有源区与第一场切割区之间，并限定所述至少一个第一有源区和第一场切割区的相应边界，第一隔离部分具有比隔离区的宽度小的第一宽度；以及
第二隔离部分，位于所述至少一个第二有源区与第一场切割区之间，并限定所述至少一个第二有源区和第一场切割区的相应边界，第二隔离部分具有比隔离区的宽度小的第二宽度。
3.根据权利要求1所述的集成电路器件，其中，第一场切割区包括基底的没有晶体管且位于第二导电型区域中的部分，其中，第一场切割区将隔离膜划分为多个部分，所述多个部分具有比隔离区在垂直于沟道长度方向的方向上的宽度小的相应宽度。
4.根据权利要求1所述的集成电路器件，所述集成电路器件还包括隔离阱，所述隔离阱位于第一场切割区中并且包括具有比第二导电型区域的掺杂浓度高的掺杂浓度的第二导电型掺杂区。
5.根据权利要求1所述的集成电路器件，其中：
所述至少一个第一导电型晶体管包括第一栅极和在沟道长度方向上延伸的第一沟道；
所述至少一个第二导电型晶体管包括第二栅极和在沟道长度方向上延伸的第二沟道；并且
第一场切割区包括电连接到第一栅极和第二栅极中的至少一个的隔离阱。
6.根据权利要求1所述的集成电路器件，所述集成电路器件还包括：
第二场切割区，与第一场切割区分隔开，并且所述至少一个第一有源区位于第二场切割区与第一场切割区之间；以及
第三场切割区，与第一场切割区分隔开，并且所述至少一个第二有源区位于第三场切割区与第一场切割区之间。
7.根据权利要求6所述的集成电路器件，其中，第二场切割区位于第二导电型区域中，并且
第三场切割区位于第一导电型区域中。
8.根据权利要求6所述的集成电路器件，其中，第二场切割区包括朝向第一场切割区突出的第一突起，并且
第三场切割区包括朝向第一场切割区突出的第二突起。
9.根据权利要求6所述的集成电路器件，所述集成电路器件还包括：
第一虚设有源区，位于第一场切割区与第二场切割区之间的没有晶体管的区域中；以及
第二虚设有源区，位于第一场切割区与第三场切割区之间的没有晶体管的区域中。
10.根据权利要求1所述的集成电路器件，所述集成电路器件还包括：
第一保护环，至少部分地围绕所述至少一个第一导电型晶体管并且与第一场切割区分隔开；以及
第二保护环，至少部分地围绕所述至少一个第二导电型晶体管并且与第一场切割区分隔开，
其中，第一保护环和第二保护环位于隔离区的外围或外部。
11.根据权利要求10所述的集成电路器件，其中，第一保护环包括位于第二导电型区域中的第二导电型掺杂区，并且
第二保护环包括位于第一导电型区域中的第一导电型掺杂区。
12.一种集成电路器件，所述集成电路器件包括：
基底，包括n型区域和p型区域；
第一有源区，位于n型区域中；
第二有源区，位于p型区域中，第二有源区在第一方向上与第一有源区分隔开并且隔离区位于第二有源区与第一有源区之间；
隔离膜，位于隔离区中；以及
场切割区，位于隔离区中并且位于n型区域中，并且沿与第一方向垂直的第二方向延伸。
13.根据权利要求12所述的集成电路器件，其中，场切割区包括基底的n型区域的一部分，并且其中，隔离膜包括：
第一隔离部分，位于第一有源区与场切割区之间，第一隔离部分具有比隔离区的在第一方向上的宽度小的第一宽度；以及
第二隔离部分，位于第二有源区与场切割区之间，第二隔离部分具有比隔离区的在第一方向上的宽度小的第二宽度。
14.根据权利要求13所述的集成电路器件，其中，第一有源区和第二有源区包括位于其中的晶体管，晶体管具有在第二方向上延伸的相应沟道长度，晶体管包括位于第一有源区上的第一栅极和位于第二有源区上的第二栅极，集成电路器件还包括：
隔离阱，位于场切割区中；以及
布线结构，被配置为向隔离阱并且向第一栅极和第二栅极中的至少一个施加电压。
15.根据权利要求14所述的集成电路器件，其中，隔离阱电连接到第一栅极和第二栅极中的至少一个。
16.根据权利要求12所述的集成电路器件，所述集成电路器件还包括：
第一保护环，与场切割区分隔开，并且第一有源区位于第一保护环与场切割区之间；以及
第二保护环，与场切割区分隔开，并且第二有源区位于第二保护环与场切割区之间，
其中，第一保护环和第二保护环位于隔离区的外围或外部。
17.根据权利要求16所述的集成电路器件，其中，第一保护环位于n型区域中，并且第二保护环位于p型区域中。
18.一种集成电路器件，所述集成电路器件包括：
基底，包括n型区域和p型区域；
多个第一有源区，位于n型区域中；
多个第二有源区，位于p型区域中，所述多个第二有源区在第一方向上与所述多个第一有源区分隔开，并且隔离区位于所述多个第二有源区与所述多个第一有源区之间；
隔离膜，位于隔离区中；以及
场切割区，位于隔离区中，场切割区包括基底的一部分并且在与第一方向垂直的第二方向上横跨隔离膜延伸。
19.根据权利要求18所述的集成电路器件，其中，所述多个第一有源区和所述多个第二有源区包括位于其中的晶体管，晶体管具有在第二方向上延伸的相应沟道长度，其中，基底的所述一部分在其中没有晶体管，并且其中，隔离膜包括：
第一隔离部分，位于所述多个第一有源区与场切割区之间；以及
第二隔离部分，位于所述多个第二有源区与场切割区之间，
其中，第一隔离部分和第二隔离部分在第一方向上具有彼此不同的宽度。
20.根据权利要求18所述的集成电路器件，所述集成电路器件还包括：
第一保护环，与场切割区分隔开，并且所述多个第一有源区位于第一保护环与场切割区之间；以及
第二保护环，与场切割区分隔开，并且所述多个第二有源区位于第二保护环与场切割区之间，
其中，第一保护环和第二保护环位于隔离区的外围或外部。
CN201910807532.9A 2018-11-27 2019-08-29 包括互补金属氧化物半导体晶体管的集成电路器件 Active CN111223854B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2018-0148767 2018-11-27
KR1020180148767A KR102621754B1 (ko) 2018-11-27 2018-11-27 Cmos 트랜지스터를 구비한 집적회로 소자

Publications (2)

Publication Number Publication Date
CN111223854A true CN111223854A (zh) 2020-06-02
CN111223854B CN111223854B (zh) 2024-06-07

Family

ID=

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023197400A1 (zh) * 2022-04-12 2023-10-19 长鑫存储技术有限公司 半导体版图结构及半导体测试结构

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040004298A1 (en) * 2002-07-08 2004-01-08 Madurawe Raminda U. Semiconductor latches and SRAM devices
US20040023474A1 (en) * 2002-08-05 2004-02-05 Tang Sanh Dang Silicon rich barrier layers for integrated circuit devices
CN103000643A (zh) * 2011-09-07 2013-03-27 全视科技有限公司 具有额外有源区域的半导体装置之间的隔离区域
CN107275327A (zh) * 2011-07-26 2017-10-20 瑞萨电子株式会社 半导体器件

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040004298A1 (en) * 2002-07-08 2004-01-08 Madurawe Raminda U. Semiconductor latches and SRAM devices
US20040023474A1 (en) * 2002-08-05 2004-02-05 Tang Sanh Dang Silicon rich barrier layers for integrated circuit devices
CN107275327A (zh) * 2011-07-26 2017-10-20 瑞萨电子株式会社 半导体器件
CN103000643A (zh) * 2011-09-07 2013-03-27 全视科技有限公司 具有额外有源区域的半导体装置之间的隔离区域

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023197400A1 (zh) * 2022-04-12 2023-10-19 长鑫存储技术有限公司 半导体版图结构及半导体测试结构

Also Published As

Publication number Publication date
US11107882B2 (en) 2021-08-31
KR20200062859A (ko) 2020-06-04
US20200168700A1 (en) 2020-05-28
KR102621754B1 (ko) 2024-01-05

Similar Documents

Publication Publication Date Title
US9831253B2 (en) FinFET memory device
US9299811B2 (en) Methods of fabricating semiconductor devices
KR101079215B1 (ko) 반도체 집적회로장치
KR101865840B1 (ko) 반도체 소자
JP3900465B2 (ja) Ｓｏｉ電界効果トランジスタ
US8710592B2 (en) SRAM cells using shared gate electrode configuration
JP2008130670A (ja) 半導体装置、論理回路および電子機器
US20160307837A1 (en) Semiconductor device and method of fabricating the same
US9716092B2 (en) Semiconductor device with surrounding gate transistors in a NAND circuit
US10854279B2 (en) Strap cell design for static random access memory (SRAM) array
US6295224B1 (en) Circuit and method of fabricating a memory cell for a static random access memory
JP4237595B2 (ja) スタティックランダムアクセスメモリ
JP2004071903A (ja) 半導体装置
KR102621754B1 (ko) Cmos 트랜지스터를 구비한 집적회로 소자
KR20160047404A (ko) 반도체 장치
US9646991B2 (en) Semiconductor device with surrounding gate transistors in a NOR circuit
CN111223854B (zh) 包括互补金属氧化物半导体晶体管的集成电路器件
US20220208854A1 (en) Semiconductor structure and formation method thereof
CN114582866A (zh) 半导体器件
JP2007250621A (ja) 半導体装置およびその製造方法
KR100558033B1 (ko) 픽업 구조를 가지는 반도체 메모리 소자

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant