JP2010010169A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【課題】素子面積を増大させることなく、ゲート抵抗を低減した状態を維持しつつ、nFETとpFETのゲート電極間の相互拡散を抑制することを可能にする。
【解決手段】半導体基板11に素子分離領域15を間にしてnFETの第1トランジスタT1とpFETの第2トランジスタT2が形成され、素子分離領域15に溝部16を有し、第1トランジスタT1の第1ゲート電極22と第2トランジスタT2の第2ゲート電極32とは、半導体基板11上にゲート絶縁膜21,31を介して、および溝部16の内面に、第1,第2導電膜パターン42,43で連続した状態に形成され、第1,第2導電膜パターン42,43は、第1,第2ゲート電極22,32の部分の幅方向の断面積より溝部16内に形成された部分の幅方向の断面積が小さく形成され、第1,第2導電膜パターン42,43上に金属シリサイド層51が連続した状態に形成されている。
【選択図】図1
【解決手段】半導体基板11に素子分離領域15を間にしてnFETの第1トランジスタT1とpFETの第2トランジスタT2が形成され、素子分離領域15に溝部16を有し、第1トランジスタT1の第1ゲート電極22と第2トランジスタT2の第2ゲート電極32とは、半導体基板11上にゲート絶縁膜21,31を介して、および溝部16の内面に、第1,第2導電膜パターン42,43で連続した状態に形成され、第1,第2導電膜パターン42,43は、第1,第2ゲート電極22,32の部分の幅方向の断面積より溝部16内に形成された部分の幅方向の断面積が小さく形成され、第1,第2導電膜パターン42,43上に金属シリサイド層51が連続した状態に形成されている。
【選択図】図1
Description
本発明は、半導体装置およびその製造方法に関するものである。
同一基板上に、nチャネル電界効果型のトランジスタ(nFET)とpチャネル電界効果型のトランジスタ(pFET)で構成されているCMOS回路は、消費電力が少なく、微細化や高集積化が容易であり、高速動作が可能である。このことから、CMOS回路は多くの大規模集積回路(LSI)を構成するデバイスとして広く用いられている。
nFETのゲート電極には、リン(P)やヒ素(As)をドープしたn型ポリシリコンが用いられ、pFETのゲート電極には、ボロン(B)をドープしたp型ポリシリコンが広く用いられている。
nFETのゲート電極には、リン(P)やヒ素(As)をドープしたn型ポリシリコンが用いられ、pFETのゲート電極には、ボロン(B)をドープしたp型ポリシリコンが広く用いられている。
しかし、スケーリング則に従って、ゲート絶縁膜の薄膜化やゲート長、ゲート幅、およびnFETとpFETを分離する素子分離領域の幅の縮小化されている。それとともに、nFETおよびpFETに共通に用いるゲートにおいて、n型ポリシリコンゲートとpFETとの距離、およびp型ポリシリコンゲートとnFETとの距離が小さくなってきている。
この結果、デバイスを作製する際の熱処理工程などにおいて、n型ポリシリコンのゲートとp型ポリシリコンのゲート間の相互拡散の影響が増大し、しきい値電圧Vthの変動、およびトランジスタ特性のばらつきの増大を招いている。すなわち、n型ポリシリコンのゲート中のリン、ヒ素等のn型不純物が、ボロン等のp型不純物をドープしたp型ポリシリコンのゲート中へ拡散する。逆に、p型ポリシリコン中のボロン等のp型不純物が、リン、ヒ素等のn型不純物をドープしたn型ポリシリコン中に拡散する。このような相互拡散の影響が問題となっている。
この結果、デバイスを作製する際の熱処理工程などにおいて、n型ポリシリコンのゲートとp型ポリシリコンのゲート間の相互拡散の影響が増大し、しきい値電圧Vthの変動、およびトランジスタ特性のばらつきの増大を招いている。すなわち、n型ポリシリコンのゲート中のリン、ヒ素等のn型不純物が、ボロン等のp型不純物をドープしたp型ポリシリコンのゲート中へ拡散する。逆に、p型ポリシリコン中のボロン等のp型不純物が、リン、ヒ素等のn型不純物をドープしたn型ポリシリコン中に拡散する。このような相互拡散の影響が問題となっている。
そこで、不純物の拡散を防止するために、n型ポリシリコンゲートとp型ポリシリコンゲートとの間に、酸化シリコン膜を埋め込んだ構造をとっている(例えば、特許文献1参照。)。
しかし、その製法において、チタン、モリブデン、タングステンなどの金属の選択エッチングを用いるなど、現在のCMOS製作工程に合致しない。
しかし、その製法において、チタン、モリブデン、タングステンなどの金属の選択エッチングを用いるなど、現在のCMOS製作工程に合致しない。
不純物の拡散を抑制するために、n型ポリシリコンゲートとp型ポリシリコンゲートとの間のポリシリコンを非晶質化した構造をとっている(例えば、特許文献2参照。)。
しかし、その製造方法では、酸化膜の成膜工程、および選択エッチング工程、PEP工程、選択エッチング工程、また100keV〜400keVという大きな加速電圧でのイオン注入工程、酸化膜除去工程を追加することを要する。このため、CMOS半導体装置の製作工程数、製作コストが増加する。
しかし、その製造方法では、酸化膜の成膜工程、および選択エッチング工程、PEP工程、選択エッチング工程、また100keV〜400keVという大きな加速電圧でのイオン注入工程、酸化膜除去工程を追加することを要する。このため、CMOS半導体装置の製作工程数、製作コストが増加する。
また、図28に示すように、不純物の拡散を抑制するために、nFETとpFETの境界部分の素子分離領域104に凹部131を作り、凹部131上にポリシリコン膜106を成膜し、さらにポリシリコン膜106からなるnFETとpFETのポリシリコンゲートの境界部分に凹部133を形成した構造がある。
しかし、nFETのゲート電極108のタングステンシリサイド膜107とpFETのゲート電極108のタングステンシリサイド膜107が、nFETとpFETとの境界部分でサイドウォール絶縁膜110により分断されているので、ゲート抵抗が増加してしまう(例えば、特許文献3参照。)。
しかし、nFETのゲート電極108のタングステンシリサイド膜107とpFETのゲート電極108のタングステンシリサイド膜107が、nFETとpFETとの境界部分でサイドウォール絶縁膜110により分断されているので、ゲート抵抗が増加してしまう(例えば、特許文献3参照。)。
比較的簡便な手法としては、図29に示すように、ゲート電極203のn型不純物領域206とp型不純物領域207の境界付近に、拡散した不純物を溜めるシンク(不純物蓄積領域)を、平面的な第1ダミー電極204、第2ダミー電極205の形成により、設けている。これによって、ゲート電極203の相互拡散する不純物の絶対量を減少させている(例えば、特許文献4参照。)。
しかし、不純物蓄積領域を設けるために、素子面積が増大するため、デバイスの縮小化が困難になる。
しかし、不純物蓄積領域を設けるために、素子面積が増大するため、デバイスの縮小化が困難になる。
解決しようとする問題点は、nFETとpFETのゲート電極間の相互拡散を抑制しようとすると、素子面積が増大したり、シリサイド膜がnFETとpFETとの境界部分で分断されてゲート抵抗が増加する点である。
本発明は、素子面積を増大させることなく、nFETとpFETとの境界部分でゲート電極上部に形成されるシリサイド膜を分断せずに、ゲート抵抗を低減した状態を維持しつつ、nFETとpFETのゲート電極間の相互拡散を抑制することを可能にする。
本発明の半導体装置(第1半導体装置)は、半導体基板に形成されたnチャネル電界効果型の第1トランジスタと、前記半導体基板に形成されたpチャネル電界効果型の第2トランジスタと、前記第1トランジスタと前記第2トランジスタとの間の前記半導体基板に形成された素子分離領域と、前記素子分離領域に形成された溝部を有し、前記第1トランジスタの第1ゲート電極と前記第2トランジスタの第2ゲート電極とが、前記半導体基板上にゲート絶縁膜を介して、前記溝部の内面で連続した導電膜パターンで形成され、前記導電膜パターンは、前記第1ゲート電極および前記第2ゲート電極の部分の幅方向の断面積より前記溝部内に形成された部分の幅方向の断面積が小さく形成され、前記第1ゲート電極および前記第2ゲート電極の導電膜パターン上に金属シリサイド層が連続した状態に形成されている。
本発明の第1半導体装置では、導電膜パターンは、第1ゲート電極および第2ゲート電極の部分の幅方向の断面積より溝部内に形成された部分の幅方向の断面積が小さく形成されている。これによって、第1ゲート電極と第2ゲート電極との間のゲート不純物の相互拡散が抑制される。また、第1ゲート電極の導電膜パターン上と第2ゲート電極の導電膜パターン上とに金属シリサイド層が連続した状態に形成されていることによって、金属シリサイド層を形成することによるゲート抵抗を低減した状態が維持されている。
また、第1ゲート電極上および第2ゲート電極上に形成される金属シリサイド層の膜厚を厚くする必要がなくなるので、第1ゲート電極および第2ゲート電極の高さを低くできる。
また、第1ゲート電極上および第2ゲート電極上に形成される金属シリサイド層の膜厚を厚くする必要がなくなるので、第1ゲート電極および第2ゲート電極の高さを低くできる。
本発明の半導体装置(第2半導体装置)は、半導体基板に形成されたnチャネル電界効果型の第1トランジスタと、前記半導体基板に形成されたpチャネル電界効果型の第2トランジスタと、前記第1トランジスタと前記第2トランジスタとの間の前記半導体基板に形成された素子分離領域と、前記素子分離領域上に形成された絶縁体部を有し、前記第1トランジスタの第1ゲート電極と前記第2トランジスタの第2ゲート電極とが前記半導体基板上にゲート絶縁膜を介して前記絶縁体部上で連続して形成され、前記第1ゲート電極および前記第2ゲート電極は、ゲート長方向の断面積より、前記絶縁体部上に形成された部分の断面積が小さく形成され、前記第1ゲート電極の上部と前記第2ゲート電極の上部に金属シリサイド層が連続した状態に形成されている。
本発明の第2半導体装置では、第1ゲート電極および第2ゲート電極は、ゲート長方向の断面積より、前記絶縁体部上に形成された部分の断面積が小さく形成されていることによって、第1ゲート電極と第2ゲート電極との間のゲート不純物の相互拡散が抑制される。また、第1ゲート電極の上部と第2ゲート電極の上部に連続して金属シリサイド層が連続した状態に形成されていることによって、金属シリサイド層を形成することによるゲート抵抗を低減した状態が維持されている。
また、第1ゲート電極上および第2ゲート電極上に形成される金属シリサイド層の膜厚を厚くする必要がなくなるので、第1ゲート電極および第2ゲート電極の高さを低くできる。
また、第1ゲート電極上および第2ゲート電極上に形成される金属シリサイド層の膜厚を厚くする必要がなくなるので、第1ゲート電極および第2ゲート電極の高さを低くできる。
本発明の半導体装置の製造方法(第1製造方法)は、半導体基板に、nチャネル電界効果型の第1トランジスタが形成される第1形成領域とpチャネル電界効果型の第2トランジスタが形成される第2形成領域とを分離する素子分離領域を形成する工程と、前記素子分離領域に溝部を形成する工程と、前記第1形成領域の前記半導体基板上および前記第2形成領域の前記半導体基板上にゲート絶縁膜を形成した後、前記ゲート絶縁膜上および前記溝部の内面にそって導電膜を形成する工程と、前記導電膜をパターニングして前記第1形成領域上に第1ゲート電極と、前記第2形成領域上に第2ゲート電極とを前記溝部内を通って連続した状態に形成する工程と、前記第1ゲート電極の導電膜上と前記第2ゲート電極の導電膜上とに金属シリサイド層を連続した状態に形成する工程とを有する。
本発明の半導体装置の第1製造方法では、第1形成領域および第2形成領域のゲート絶縁膜上および素子分離領域に形成した溝部の内面にそってゲート電極を構成する導電膜が形成される。そして、導電膜はパターニングされ、溝部内を通って第1形成領域上の第1ゲート電極と第2形成領域上の第2ゲート電極とが連続した状態に形成される。したがって、パターニングされた導電膜は、第1ゲート電極および第2ゲート電極の部分の幅方向の断面積より溝部内に形成された部分の幅方向の断面積が小さく形成される。これによって、第1トランジスタのゲート電極と第2トランジスタのゲート電極との間のゲート不純物の相互拡散が抑制される。また、第1ゲート電極の導電膜上と第2ゲート電極の導電膜上とに金属シリサイド層が連続した状態に形成されることから、金属シリサイド層を形成することによるゲート抵抗を低減した状態が維持されている。
また、第1ゲート電極上および第2ゲート電極上に形成される金属シリサイド層の膜厚を厚くする必要がなくなるので、第1ゲート電極および第2ゲート電極の高さを低くできる。
また、第1ゲート電極上および第2ゲート電極上に形成される金属シリサイド層の膜厚を厚くする必要がなくなるので、第1ゲート電極および第2ゲート電極の高さを低くできる。
本発明の半導体装置の製造方法(第2製造方法)は、半導体基板に、nチャネル電界効果型の第1トランジスタが形成される第1形成領域とpチャネル電界効果型の第2トランジスタが形成される第2形成領域とを分離する素子分離領域を形成する工程と、前記素子分離領域に凸状の絶縁体部を形成する工程と、前記第1形成領域の前記半導体基板上および前記第2形成領域の前記半導体基板上にゲート絶縁膜を形成した後、前記ゲート絶縁膜上および前記絶縁体部上に導電膜を形成する工程と、前記導電膜をパターニングして前記第1形成領域上に第1ゲート電極と、前記第2形成領域上に第2ゲート電極とを連続した状態に形成する工程と、前記第1ゲート電極の導電膜上と前記第2ゲート電極の導電膜上とに金属シリサイド層を連続した状態に形成する工程とを有する。
本発明の半導体装置の第2製造方法では、第1形成領域および第2形成領域のゲート絶縁膜上および素子分離領域上に形成した絶縁体部上に第1ゲート電極および第2ゲート電極を構成する導電膜が形成される。そして、その導電膜をパターニングして形成した第1ゲート電極の上部と第2ゲート電極の上部とに連続して金属シリサイド層が形成される。したがって、第1ゲート電極および第2ゲート電極は、ゲート長方向の断面積よりも絶縁体部上に形成された部分の断面積が小さく形成されることから、第1ゲート電極と第2ゲート電極との間のゲート不純物の相互拡散が抑制される。また、パターニングされた導電膜上に第1ゲート電極から第2ゲート電極にかけて金属シリサイド層が連続した状態に形成されることから、金属シリサイド層を形成することによるゲート抵抗を低減した状態が維持されている。
また、第1ゲート電極上および第2ゲート電極上に形成される金属シリサイド層の膜厚を厚くする必要がなくなるので、第1ゲート電極および第2ゲート電極の高さを低くできる。
また、第1ゲート電極上および第2ゲート電極上に形成される金属シリサイド層の膜厚を厚くする必要がなくなるので、第1ゲート電極および第2ゲート電極の高さを低くできる。
本発明の半導体装置の製造方法(第3製造方法)は、半導体基板に、nチャネル電界効果型の第1トランジスタが形成される第1形成領域とpチャネル電界効果型の第2トランジスタが形成される第2形成領域とを分離する素子分離領域を形成する工程と、前記素子分離領域に溝部を形成する工程と、前記第1形成領域の前記半導体基板上および前記第2形成領域の前記半導体基板上にゲート絶縁膜を形成した後、前記ゲート絶縁膜上に前記溝部内を埋め込む導電膜を形成する工程と、前記導電膜をパターニングして前記第1形成領域上に第1ゲート電極と、前記第2形成領域上に第2ゲート電極とを連続した状態に形成する工程と、前記第1ゲート電極の導電膜上と前記第2ゲート電極の導電膜上とに金属シリサイド層を連続した状態に形成する工程とを有する。
本発明の半導体装置の第3製造方法では、素子分離領域に形成した溝部にゲート電極を構成する導電膜が埋め込まれて形成される。これによって、第1ゲート電極中の不純物が第2ゲート電極方向に拡散しようとした場合、拡散された不純物は溝部に形成された導電膜に蓄積され、第2ゲート電極への拡散が抑制される。また、第2ゲート電極中の不純物が第1ゲート電極方向に拡散しようとした場合、拡散された不純物は溝部に形成された導電膜に蓄積され、第1ゲート電極への拡散が抑制される。このようにして、第1ゲート電極と第2ゲート電極との間のゲート不純物の相互拡散が抑制される。また、パターニングされた導電膜上に第1ゲート電極から第2ゲート電極にかけて金属シリサイド層が連続した状態に形成されることから、金属シリサイド層を形成することによるゲート抵抗を低減した状態が維持される。
また、第1ゲート電極上および第2ゲート電極上に形成される金属シリサイド層の膜厚を厚くする必要がなくなるので、第1ゲート電極および第2ゲート電極の高さを低くできる。
また、第1ゲート電極上および第2ゲート電極上に形成される金属シリサイド層の膜厚を厚くする必要がなくなるので、第1ゲート電極および第2ゲート電極の高さを低くできる。
本発明の第1半導体装置は、第1ゲート電極と第2ゲート電極間の不純物の相互拡散を抑制できるため、第1トランジスタと第2トランジスタの間の素子分離距離が縮小しても、第1トランジスタおよび第2トランジスタの閾値電圧Vthの変動を従来よりも抑制できるので、CMOSトランジスタ構成の半導体装置の信頼性が高まるという利点がある。
本発明の第2半導体装置は、第1ゲート電極と第2ゲート電極間の不純物の相互拡散を抑制できるため、第1トランジスタと第2トランジスタの間の素子分離距離が縮小しても、第1トランジスタおよび第2トランジスタの閾値電圧Vthの変動を従来よりも抑制できるので、CMOSトランジスタ構成の半導体装置の信頼性が高まるという利点がある。
本発明の半導体装置の第1製造方法は、第1ゲート電極と第2ゲート電極間の不純物の相互拡散を抑制できるため、第1トランジスタと第2トランジスタの間の素子分離距離を縮小させても、第1トランジスタおよび第2トランジスタの閾値電圧Vthの変動を従来よりも抑制できるので、CMOSトランジスタ構成の半導体装置の信頼性を高められるという利点がある。
本発明の半導体装置の第2製造方法は、第1ゲート電極と第2ゲート電極間の不純物の相互拡散を抑制できるため、第1トランジスタと第2トランジスタの間の素子分離距離を縮小させても、第1トランジスタおよび第2トランジスタの閾値電圧Vthの変動を従来よりも抑制できるので、CMOSトランジスタ構成の半導体装置の信頼性を高められるという利点がある。
本発明の半導体装置の第3製造方法は、第1ゲート電極と第2ゲート電極間の不純物の相互拡散を抑制できるため、第1トランジスタと第2トランジスタの間の素子分離距離を縮小させても、第1トランジスタおよび第2トランジスタの閾値電圧Vthの変動を従来よりも抑制できるので、CMOSトランジスタ構成の半導体装置の信頼性を高められるという利点がある。
本発明の半導体装置に係る一実施の形態(第1実施例)を、図1の平面レイアウト図およびA−A’線断面図および図2のB−B’線断面図によって説明する。図1では、(1)に平面レイアウト図を示し、(2)に(1)中のA−A’線断面の概略構成断面図を示す。また、図2に(1)中のB−B’線断面の概略構成断面図を示す。
図1および図2に示すように、半導体基板11には、nチャネル電界効果型の第1トランジスタT1とpチャネル電界効果型の第2トランジスタT2とが形成され、第1トランジスタT1と第2トランジスタT2とは素子分離領域15によって分離されている。
上記素子分離領域15には溝部16が形成されている。この溝部16は、上記第1トランジスタT1の第1ゲート電極22と上記第2トランジスタT2の第2ゲート電極32とが配設される領域を横切るように形成されている。
上記素子分離領域15には溝部16が形成されている。この溝部16は、上記第1トランジスタT1の第1ゲート電極22と上記第2トランジスタT2の第2ゲート電極32とが配設される領域を横切るように形成されている。
具体的には、上記半導体基板11の第1トランジスタT1の第1形成領域12には、ゲート絶縁膜21を介して第1ゲート電極22が形成され、第2トランジスタT2の第2形成領域13には、ゲート絶縁膜31を介して第2ゲート電極32が形成されている。
上記第1ゲート電極22と上記第2ゲート電極32は、共通の導電膜41で形成されている。上記第1ゲート電極22を構成する導電膜41(第1導電膜パターン42)には、n型不純物として、例えばリン(P)、ヒ素(As)等がドーピングされている。上記第2ゲート電極32を構成する導電膜41(第2導電膜パターン43)には、p型不純物として、例えばボロン(B)がドーピングされている。
また、上記第1導電膜パターン42および第2導電膜パターン43は、連続して形成され、かつ上記溝部16の内面にそって形成されている。さらに第1導電膜パターン42および第2導電膜パターン43は、第1ゲート電極22および第2ゲート電極32の部分の幅方向の断面積より溝部16内に形成された部分の幅方向の断面積が小さく形成されている。
また、上記第1導電膜パターン42および第2導電膜パターン43は、連続して形成され、かつ上記溝部16の内面にそって形成されている。さらに第1導電膜パターン42および第2導電膜パターン43は、第1ゲート電極22および第2ゲート電極32の部分の幅方向の断面積より溝部16内に形成された部分の幅方向の断面積が小さく形成されている。
さらに、上記第1ゲート電極22の両側の上記半導体基板11には、第1低濃度拡散層23、24が形成されている。この第1低濃度拡散層23、24上、すなわち第1ゲート電極22の両側の側壁にはサイドウォール25、26が形成されている。
また、上記第1ゲート電極22の両側に上記半導体基板11には、上記第1低濃度拡散層23、24を介して第1ソース・ドレイン領域27、28が形成されている。
さらに、上記第2ゲート電極32の両側の上記半導体基板11には、第2低濃度拡散層33、34が形成されている。この第2低濃度拡散層33、34上、すなわち第2ゲート電極32の両側の側壁にはサイドウォール35、36が形成されている。
また、上記第2ゲート電極32の両側に上記半導体基板11には、上記第2低濃度拡散層33、34を介して第2ソース・ドレイン領域37、38が形成されている。
したがって、上記第1低濃度拡散層23、24は、上記第1ソース・ドレイン領域27、28よりも低濃度に形成されている。同様に、上記第2低濃度拡散層33、34は、上記第2ソース・ドレイン領域37、38よりも低濃度に形成されている。
また、上記第1ゲート電極22の両側に上記半導体基板11には、上記第1低濃度拡散層23、24を介して第1ソース・ドレイン領域27、28が形成されている。
さらに、上記第2ゲート電極32の両側の上記半導体基板11には、第2低濃度拡散層33、34が形成されている。この第2低濃度拡散層33、34上、すなわち第2ゲート電極32の両側の側壁にはサイドウォール35、36が形成されている。
また、上記第2ゲート電極32の両側に上記半導体基板11には、上記第2低濃度拡散層33、34を介して第2ソース・ドレイン領域37、38が形成されている。
したがって、上記第1低濃度拡散層23、24は、上記第1ソース・ドレイン領域27、28よりも低濃度に形成されている。同様に、上記第2低濃度拡散層33、34は、上記第2ソース・ドレイン領域37、38よりも低濃度に形成されている。
上記第1導電膜パターン42および上記第2導電膜パターン43上には、連続して金属シリサイド層51が形成されている。また、上記第1ソース・ドレイン領域27、28、第2ソース・ドレイン領域37、38上にも金属シリサイド層52〜55が形成されている。
次に、図3に示した半導体装置1の平面レイアウト図および不純物プロファイル図によって、従来技術との差異を説明する。図3(2)の不純物プロファイルは、図3(1)のA−A’線断面における不純物プロファイルである。
また、ここでいう従来技術とは、素子分離領域15に溝部16を形成せず、素子分離領域15上に直接、第1、第2ゲート電極を構成する導電膜(第1導電膜パターン、第2導電膜パターン)を形成したものである。
また、ここでいう従来技術とは、素子分離領域15に溝部16を形成せず、素子分離領域15上に直接、第1、第2ゲート電極を構成する導電膜(第1導電膜パターン、第2導電膜パターン)を形成したものである。
図3に示すように、第1導電膜パターン42に含まれる第1不純物(実線)、例えばn型不純物(ヒ素(As+)、リン(P+)等)は、素子分離領域15上の導電膜41を通って第2導電膜パターン43方向に拡散する。しかしながら、本発明の半導体装置1では、従来構造のものより拡散が抑制されていることが判った。また、第2導電膜パターン43に含まれる第2不純物(点線)、例えばp型不純物(ホウ素(B+)、二フッ化ホウ素(BF2 +)等)は、素子分離領域15上の導電膜41を通って第1導電膜パターン42方向に拡散する。しかしながら、本発明の半導体装置1では、従来構造のものより拡散が抑制されていることが判った。
また、図4に示すように、しきい値Vthと素子分離距離の関係は、素子分離距離が短くなるに従いしきい値電圧が高くなっている。しかしながら、同一の素子分離距離では、本発明の半導体装置1のしきい値電圧は、従来構造のもののしきい値電圧よりも低いことが判った。ここでいう素子分離距離は、第1トランジスタT1が形成される第1形成領域12と第2トランジスタT2が形成される第2形成領域13との間の素子分離領域15の幅Wをいう。
上記半導体装置(第1半導体装置)1では、第1導電膜パターン42、第2導電膜パターン43は、第1ゲート電極22および第2ゲート電極32の部分の幅方向の断面積より溝部16内に形成された部分の幅方向の断面積が小さく形成されている。これによって、第1トランジスタT1の第1ゲート電極22と第2トランジスタT2の第2ゲート電極32との間のゲート不純物の相互拡散が抑制される。
よって、第1トランジスタT1と第2トランジスタT2の間の素子分離距離が縮小しても、第1トランジスタT1および第2トランジスタT2の閾値電圧Vthの変動を従来よりも抑制できるので、CMOSトランジスタ構成の半導体装置1の信頼性が高まるという利点がある。
また、第1ゲート電極22の第1導電膜パターン42上と第2ゲート電極32の第2導電膜パターン43上とに連続して金属シリサイド層51が形成されていることによって、金属シリサイド層51を形成することによるゲート抵抗を低減した状態が維持されている。さらに、例えば本半導体装置1をSRAMのインバータに適用した場合、コンタクトは通常、第1ゲート電極22と第2ゲート電極32の接続部上に形成される。このため、この部分が絶縁膜ではなく、本発明のように導電性を有していることが好ましい。
また、第1ゲート電極22上および第2ゲート電極32上に形成される金属シリサイド層51の膜厚を厚くする必要がなくなるので、第1ゲート電極22および第2ゲート電極32の高さを低くできる。
さらに、溝部16は素子分離領域15に形成されるため、素子面積を増大させることはない。
よって、第1トランジスタT1と第2トランジスタT2の間の素子分離距離が縮小しても、第1トランジスタT1および第2トランジスタT2の閾値電圧Vthの変動を従来よりも抑制できるので、CMOSトランジスタ構成の半導体装置1の信頼性が高まるという利点がある。
また、第1ゲート電極22の第1導電膜パターン42上と第2ゲート電極32の第2導電膜パターン43上とに連続して金属シリサイド層51が形成されていることによって、金属シリサイド層51を形成することによるゲート抵抗を低減した状態が維持されている。さらに、例えば本半導体装置1をSRAMのインバータに適用した場合、コンタクトは通常、第1ゲート電極22と第2ゲート電極32の接続部上に形成される。このため、この部分が絶縁膜ではなく、本発明のように導電性を有していることが好ましい。
また、第1ゲート電極22上および第2ゲート電極32上に形成される金属シリサイド層51の膜厚を厚くする必要がなくなるので、第1ゲート電極22および第2ゲート電極32の高さを低くできる。
さらに、溝部16は素子分離領域15に形成されるため、素子面積を増大させることはない。
本発明の半導体装置に係る一実施の形態(第2実施例)を、図5の平面レイアウト図およびC−C’線断面図および図6のD−D’線断面図によって説明する。図5では、(1)に平面レイアウト図を示し、(2)に(1)中のC−C’線断面の概略構成断面図を示す。また、図6に(1)中のD−D’線断面の概略構成断面図を示す。
図5および図6に示すように、半導体基板11には、nチャネル電界効果型の第1トランジスタT1とpチャネル電界効果型の第2トランジスタT2とが形成され、第1トランジスタT1と第2トランジスタT2とは素子分離領域15によって分離されている。
上記素子分離領域15には絶縁体部17が形成されている。この絶縁体部17は、上記第1トランジスタT1の第1ゲート電極22と上記第2トランジスタT2の第2ゲート電極32とが配設される領域を横切るように形成されている。
上記素子分離領域15には絶縁体部17が形成されている。この絶縁体部17は、上記第1トランジスタT1の第1ゲート電極22と上記第2トランジスタT2の第2ゲート電極32とが配設される領域を横切るように形成されている。
具体的には、上記半導体基板11の第1トランジスタT1の第1形成領域12には、ゲート絶縁膜21を介して第1ゲート電極22が形成され、第2トランジスタT2の第2形成領域13には、ゲート絶縁膜31を介して第2ゲート電極32が形成されている。
上記第1ゲート電極22と上記第2ゲート電極32は、共通の導電膜41で形成されている。上記第1ゲート電極22を構成する導電膜41(第1導電膜パターン42)には、n型不純物として、例えばリン(P)、ヒ素(As)等がドーピングされている。上記第2ゲート電極32を構成する導電膜41(第2導電膜パターン43)には、p型不純物として、例えばボロン(B)がドーピングされている。
また、上記第1導電膜パターン42および第2導電膜パターン43は、連続して形成され、かつ上記絶縁体部17上にも形成されている。さらに第1導電膜パターン42および第2導電膜パターン43は、第1ゲート電極22および第2ゲート電極32の部分の幅方向の断面積より絶縁体部17上に形成された部分の幅方向の断面積が小さく形成されている。
また、上記第1導電膜パターン42および第2導電膜パターン43は、連続して形成され、かつ上記絶縁体部17上にも形成されている。さらに第1導電膜パターン42および第2導電膜パターン43は、第1ゲート電極22および第2ゲート電極32の部分の幅方向の断面積より絶縁体部17上に形成された部分の幅方向の断面積が小さく形成されている。
さらに、上記第1ゲート電極22の両側の上記半導体基板11には、第1低濃度拡散層23、24が形成されている。この第1低濃度拡散層23、24上、すなわち第1ゲート電極22の両側の側壁にはサイドウォール25、26が形成されている。
また、上記第1ゲート電極22の両側に上記半導体基板11には、上記第1低濃度拡散層23、24を介して第1ソース・ドレイン領域27、28が形成されている。
さらに、上記第2ゲート電極32の両側の上記半導体基板11には、第2低濃度拡散層33、34が形成されている。この第2低濃度拡散層33、34上、すなわち第2ゲート電極32の両側の側壁にはサイドウォール35、36が形成されている。
また、上記第2ゲート電極32の両側に上記半導体基板11には、上記第2低濃度拡散層33、34を介して第2ソース・ドレイン領域37、38が形成されている。
したがって、上記第1低濃度拡散層23、24は、上記第1ソース・ドレイン領域27、28よりも低濃度に形成されている。同様に、上記第2低濃度拡散層33、34は、上記第2ソース・ドレイン領域37、38よりも低濃度に形成されている。
また、上記第1ゲート電極22の両側に上記半導体基板11には、上記第1低濃度拡散層23、24を介して第1ソース・ドレイン領域27、28が形成されている。
さらに、上記第2ゲート電極32の両側の上記半導体基板11には、第2低濃度拡散層33、34が形成されている。この第2低濃度拡散層33、34上、すなわち第2ゲート電極32の両側の側壁にはサイドウォール35、36が形成されている。
また、上記第2ゲート電極32の両側に上記半導体基板11には、上記第2低濃度拡散層33、34を介して第2ソース・ドレイン領域37、38が形成されている。
したがって、上記第1低濃度拡散層23、24は、上記第1ソース・ドレイン領域27、28よりも低濃度に形成されている。同様に、上記第2低濃度拡散層33、34は、上記第2ソース・ドレイン領域37、38よりも低濃度に形成されている。
上記第1導電膜パターン42および上記第2導電膜パターン43上には、連続して金属シリサイド層51が形成されている。また、上記第1ソース・ドレイン領域27、28、第2ソース・ドレイン領域37、38上にも金属シリサイド層52〜55が形成されている。
図5に示した半導体装置2では、絶縁体部17上に第1導電膜パターン42と第2導電膜パターン43を形成する導電膜41が形成されている。この絶縁体部17上に直接金属シリサイド層51が形成されるようにしてもよい。この構成では、絶縁体部17によって、上記第1導電膜パターン42と上記第2導電膜パターン43とが分離されている。
上記半導体装置(第2半導体装置)2は、前記図3によって説明したのと同様に、第1導電膜パターン42に含まれる第1不純物、例えばn型不純物(ヒ素(As+)、リン(P+)等)は、素子分離領域15上の導電膜41を通って第2導電膜パターン43方向に拡散する。しかしながら、本発明の半導体装置2では、従来構造のものより拡散が抑制されている。また、第2導電膜パターン43に含まれる第2不純物、例えばp型不純物(ホウ素(B+)、二フッ化ホウ素(BF2 +)等)は、素子分離領域15上の導電膜41を通って第1導電膜パターン42方向に拡散する。しかしながら、本発明の半導体装置2では、従来構造のものより拡散が抑制されている。
また、前記図4によって説明したのと同様に、しきい値Vthと素子分離距離の関係は、素子分離距離が短くなるに従いしきい値電圧が高くなっている。しかしながら、同一の素子分離距離では、本発明の半導体装置2のしきい値電圧は、従来構造のもののしきい値電圧よりも低い。ここでいう素子分離距離は、第1トランジスタT1が形成される第1形成領域12と第2トランジスタT2が形成される第2形成領域13との間の素子分離領域15の幅Wをいう。
上記半導体装置(第2半導体装置)2では、第1ゲート電極22および第2ゲート電極32は、ゲート長方向の断面積より、上記絶縁体部17上に形成された部分の断面積が小さく形成されていることによって、第1ゲート電極22と第2ゲート電極32との間のゲート不純物の相互拡散が抑制される。
よって、第1トランジスタT1と第2トランジスタT2の間の素子分離距離が縮小しても、第1トランジスタT1および第2トランジスタT2の閾値電圧Vthの変動を従来よりも抑制できるので、CMOSトランジスタ構成の半導体装置2の信頼性が高まるという利点がある。
また、第1ゲート電極22の上部と第2ゲート電極32の上部に連続して金属シリサイド層51が形成されていることによって、金属シリサイド層51を形成することによるゲート抵抗を低減した状態が維持されている。さらに、例えば本半導体装置2をSRAMのインバータに適用した場合、コンタクトは通常、第1ゲート電極22と第2ゲート電極32の接続部上に形成される。このため、この部分が絶縁膜ではなく、本発明のように導電性を有していることが好ましい。
また、第1ゲート電極22上および第2ゲート電極32上に形成される金属シリサイド層51の膜厚を厚くする必要がなくなるので、第1ゲート電極22および第2ゲート電極32の高さを低くできる。
さらに、絶縁体部17は素子分離領域15に形成されるため、素子面積を増大させることはない。
よって、第1トランジスタT1と第2トランジスタT2の間の素子分離距離が縮小しても、第1トランジスタT1および第2トランジスタT2の閾値電圧Vthの変動を従来よりも抑制できるので、CMOSトランジスタ構成の半導体装置2の信頼性が高まるという利点がある。
また、第1ゲート電極22の上部と第2ゲート電極32の上部に連続して金属シリサイド層51が形成されていることによって、金属シリサイド層51を形成することによるゲート抵抗を低減した状態が維持されている。さらに、例えば本半導体装置2をSRAMのインバータに適用した場合、コンタクトは通常、第1ゲート電極22と第2ゲート電極32の接続部上に形成される。このため、この部分が絶縁膜ではなく、本発明のように導電性を有していることが好ましい。
また、第1ゲート電極22上および第2ゲート電極32上に形成される金属シリサイド層51の膜厚を厚くする必要がなくなるので、第1ゲート電極22および第2ゲート電極32の高さを低くできる。
さらに、絶縁体部17は素子分離領域15に形成されるため、素子面積を増大させることはない。
次に、本発明の半導体装置の製造方法に係る一実施の形態(第1実施例)を、図7〜図13の製造工程断面図、平面レイアウト図等によって説明する。
図7(1)に示すように、半導体基板11上に酸化シリコン膜61、窒化シリコン膜62を形成する。上記半導体基板11には、例えばシリコン基材を用いる。
次いで、レジスト塗布、リソグラフィー技術によって素子分離領域を形成する領域上に開口部を形成したレジストマスク(図示せず)を形成する。そして、このレジストマスクを用いたエッチング技術により、上記酸化シリコン膜61、窒化シリコン膜62をエッチングする。さらに半導体基板11をエッチングして素子分離溝18を形成する。この素子分離溝18は、例えば350nm〜400nmの深さに形成される。
次いで、レジスト塗布、リソグラフィー技術によって素子分離領域を形成する領域上に開口部を形成したレジストマスク(図示せず)を形成する。そして、このレジストマスクを用いたエッチング技術により、上記酸化シリコン膜61、窒化シリコン膜62をエッチングする。さらに半導体基板11をエッチングして素子分離溝18を形成する。この素子分離溝18は、例えば350nm〜400nmの深さに形成される。
次いで、上記素子分離溝18を埋め込む絶縁膜を形成した後、上記窒化シリコン膜62上の余剰な絶縁膜を除去して、上記素子分離溝18の内部に絶縁膜からなる素子分離領域15を形成する。上記絶縁膜は、例えば高密度プラズマCVD法によって、酸化シリコン膜を堆積して形成される。高密度プラズマCVD法によれば、段差被覆性が良好で緻密な酸化シリコン膜を形成することが可能である。上記絶縁膜の除去は、例えば化学的機械研磨(CMP:Chemical Mechanical Polishing)によって行う。このCMP技術によって、平坦化がなされる。また、上記CMPでは、窒化シリコン膜62が研磨ストッパとなる。
上記素子分離領域15によって、nチャネル電界効果型の第1トランジスタが形成される第1形成領域12と、nチャネル電界効果型の第2トランジスタが形成される第2形成領域13とが分離される。
上記素子分離領域15によって、nチャネル電界効果型の第1トランジスタが形成される第1形成領域12と、nチャネル電界効果型の第2トランジスタが形成される第2形成領域13とが分離される。
次に、図7(2)に示すように、レジスト塗布、リソグラフィー技術によって溝部を形成する領域上に開口部を形成したレジストマスク(図示せず)を形成する。そして、このレジストマスクを用いたエッチング技術により、上記素子分離領域15をエッチングして溝部16を形成する。この溝部16は、後に形成されるゲート電極を横切る位置で、例えば溝幅よりも溝深さが大きくなる(アスペクト比が1より大きくなる)ように、かつ溝部16の底部の素子分離領域15が絶縁膜としての機能を有する厚さを残す深さに形成される。
次に、図8(3)に示すように、上記窒化シリコン膜62(前記図7参照)を除去する。上記窒化シリコン膜62は、例えば熱リン酸を用いたウエットエッチングにより除去される。次いで、活性領域(ソース・ドレイン領域)となる半導体基板11表面に犠牲酸化膜63を、例えば酸化シリコン膜で形成する。この酸化シリコン膜は例えば10nm程度の厚さに形成される。
次に、nチャネル電界効果型の第1トランジスタを形成する第1形成領域12に、pウエル領域を形成するためのイオン注入、第1トランジスタのパンチスルーを阻止するための埋め込み層を形成するためのイオン注入、Vth調整のためのイオン注入等を行う。そしてnMOSチャネル領域を形成する。
また、pチャネル電界効果型の第2トランジスタを形成する第2形成領域13に、nウエル領域を形成するためのイオン注入、第2トランジスタのパンチスルーを阻止するための埋め込み層を形成するためのイオン注入、Vth調整のためのイオン注入等を行う。そしてpMOSチャネル領域を形成する。
また、pチャネル電界効果型の第2トランジスタを形成する第2形成領域13に、nウエル領域を形成するためのイオン注入、第2トランジスタのパンチスルーを阻止するための埋め込み層を形成するためのイオン注入、Vth調整のためのイオン注入等を行う。そしてpMOSチャネル領域を形成する。
その後、上記犠牲酸化膜63を、例えばフッ酸を用いたウエットエッチングにより除去する。
次に、図9(4)、図10(5)および図11(6)に示すように、上記第1形成領域12の上記半導体基板11上および上記第2形成領域13の上記半導体基板11上にゲート絶縁膜21、31を形成する。さらに、上記ゲート絶縁膜21、31上および上記溝部16の内面にそって導電膜41を形成する。
図9(4)は平面レイアウト図を示し、図10(5)は図9(4)中のB−B’線断面の概略構成断面図を示し、図11(6)は図9(4)中のA−A’線断面の概略構成断面図に示す。
上記ゲート絶縁膜21、31は、上記半導体基板11表面を酸化することにより形成される。例えば、ドライ酸化によりゲート酸化膜21、31を1.5nm〜2.0nm程度の厚さに形成する。上記ドライ酸化は、例えば700℃のドライ酸素雰囲気で行う。上記ドライ酸化の酸化ガスとしては、酸素(O2)と、H2/O2やN2OやNO等の混合ガスでも良い。
またファーネスアニールのほかに急速加熱処理(RTA(Rapid Thermal Annealing))を用いることも可能である。
またプラズマ窒化技術によって、酸化膜中に窒素のドーピングを行うことも可能である。
また、必要に応じて、例えば3nmや5nmの膜厚の異なるゲート酸化膜を作り分けることで、印加電圧やVthの異なるMOSFETを作り分けることも可能である。
またファーネスアニールのほかに急速加熱処理(RTA(Rapid Thermal Annealing))を用いることも可能である。
またプラズマ窒化技術によって、酸化膜中に窒素のドーピングを行うことも可能である。
また、必要に応じて、例えば3nmや5nmの膜厚の異なるゲート酸化膜を作り分けることで、印加電圧やVthの異なるMOSFETを作り分けることも可能である。
上記導電膜41は、例えばポリシリコン膜で形成する。その膜厚は、例えば、100nm〜150nmの厚さに形成する。この導電膜41の成膜では、上記溝部16の内部を導電膜41で埋め込まないように、上記溝部16の内面にそって上記導電膜41を形成する。したがって、上記導電膜41の成膜は、コンフォーマルな成膜が可能な、例えば減圧CVD法によって行う。上記減圧CVD法では、原料ガスに例えばモノシラン(SiH4)を用い、堆積温度を例えば580℃〜620℃に設定する。
続いて、上記導電膜41上にハードマスク層46を形成する。このハードマスク層46は、例えば窒化シリコン膜で50nm〜100nm程度の厚さに形成される。この窒化し膜の成膜方法は、例えば減圧CVDによる。
次いで、レジスト塗布、リソグラフィー技術によってゲート電極を形成する領域上にレジストマスク(図示せず)を形成する。そして、このレジストマスクを用いた異方性エッチングにより、上記ハードマスク層(図示せず)、導電膜41をパターニングして、上記第1形成領域12上に第1ゲート電極となる第1導電膜パターン42と、上記第2形成領域13上に第2ゲート電極となる第2導電膜パターン43とを、上記溝部16内を通って連続した状態に形成する。
また、上記レジストパターニング後に酸素(O2)プラズマによるトリミング処理等を行うことによって、第1、第2導電膜パターン42、43を細く形成することも可能である。例えば、32nmノード技術ではゲート長を20nm〜30nm程度で形成することもできる。
次に、図12(7)に示すように、上記第1ゲート電極22、第2ゲート電極32の両側にオフセットスペーサー47、48を形成する。このオフセットスペーサー47、48は、例えば、減圧CVD法により、窒化シリコン膜を5nm〜15nm程度の厚さに堆積した後、異方性エッチングを行なうことによって形成される。
次に、上記第2ゲート電極32の両側の上記半導体基板11の第2形成領域13に第2低濃度拡散層33、34を形成する。この第2低濃度拡散層33、34は、一例として、p型不純物として、例えば二フッ化ホウ素(BF2 +)を、例えば注入エネルギーが3keV〜5keV、ドーズ量が5×1014/cm2〜2×1014/cm2となる条件でイオン注入して形成する。このとき、nMOS領域となる第1形成領域12上にはイオン注入マスク(図示せず)を形成しておく。その後、このイオン注入マスクを除去する。
次いで、上記第1ゲート電極22の両側の上記半導体基板11の第2形成領域12に第1低濃度拡散層23、24を形成する。この第1低濃度拡散層23、24は、一例として、n型不純物として、例えばヒ素(As+)を、例えば注入エネルギーが5keV〜10keV、ドーズ量が5×1014/cm2〜2×1014/cm2となる条件でイオン注入して形成される。このとき、pMOS領域となる第2形成領域13上にはイオン注入マスク(図示せず)を形成しておく。その後、このイオン注入マスクを除去する。
上記第1低濃度拡散層23、24、第2低濃度拡散層33、34は、どちらを先に形成してもよい。
次いで、上記第1ゲート電極22の両側の上記半導体基板11の第2形成領域12に第1低濃度拡散層23、24を形成する。この第1低濃度拡散層23、24は、一例として、n型不純物として、例えばヒ素(As+)を、例えば注入エネルギーが5keV〜10keV、ドーズ量が5×1014/cm2〜2×1014/cm2となる条件でイオン注入して形成される。このとき、pMOS領域となる第2形成領域13上にはイオン注入マスク(図示せず)を形成しておく。その後、このイオン注入マスクを除去する。
上記第1低濃度拡散層23、24、第2低濃度拡散層33、34は、どちらを先に形成してもよい。
また、オフセットスペーサー47、48を形成した後に、上記イオン注入を行うことによって短チャネル効果を抑制し、MOSFET特性のばらつきを抑制することが可能である。その後、プラズマCVD法により窒化シリコン膜を50nm〜70nmの厚さに堆積し、プラズマCVDにより酸化シリコン(SiO2)を50nm〜70nmの厚さに堆積し、サイドウォール用の絶縁膜を形成する。続いて、異方性エッチングを行なうことによって第1ゲート電極22にサイドウォール25、26を形成し、第2ゲート電極32にサイドウォール35、36を形成する。このとき、第1、第2ゲート電極22、32上のハードマスク層46(前記図11参照)も除去される。
次いで、上記第2ゲート電極32の両側の上記半導体基板11に、上記第2低濃度拡散層33、34を介して第2ソース・ドレイン領域37、38を形成する。
この第2ソース・ドレイン領域37、38は、一例として、p型不純物として、例えば二フッ化ホウ素(BF2 +)を、例えば注入エネルギーが5keV〜10keV、ドーズ量が1×1015/cm2〜2×1015/cm2となる条件でイオン注入して形成される。
このとき、上記第1ゲート電極22の両側の上記半導体基板11に、上記第1低濃度拡散層23、24を介して第1ソース・ドレイン領域27、28を形成する。このとき、nMOS領域となる第1形成領域12上にはイオン注入マスク(図示せず)を形成しておく。その後、このイオン注入マスクを除去する。
この第1ソース・ドレイン領域27、28は、一例として、n型不純物として、例えばヒ素(As+)を、例えば注入エネルギーが40keV〜50keV、ドーズ量が1×1015/cm2〜2×1015/cm2となる条件でイオン注入して形成される。このとき、pMOS領域となる第2形成領域13上にはイオン注入マスク(図示せず)を形成しておく。その後、このイオン注入マスクを除去する。
上記第1ソース・ドレイン領域27、28、第2ソース・ドレイン領域37、38は、どちらを先に形成してもよい。
その後、急速熱処理(RTA:Rapid Thermal Annealing)により、不純物の活性化を行ない、nチャネル電界効果型の第1トランジスタT1とpチャネル電界効果型の第2トランジスタT2を形成する。このRTAは、例えば1000℃、5sで行う。
この第2ソース・ドレイン領域37、38は、一例として、p型不純物として、例えば二フッ化ホウ素(BF2 +)を、例えば注入エネルギーが5keV〜10keV、ドーズ量が1×1015/cm2〜2×1015/cm2となる条件でイオン注入して形成される。
このとき、上記第1ゲート電極22の両側の上記半導体基板11に、上記第1低濃度拡散層23、24を介して第1ソース・ドレイン領域27、28を形成する。このとき、nMOS領域となる第1形成領域12上にはイオン注入マスク(図示せず)を形成しておく。その後、このイオン注入マスクを除去する。
この第1ソース・ドレイン領域27、28は、一例として、n型不純物として、例えばヒ素(As+)を、例えば注入エネルギーが40keV〜50keV、ドーズ量が1×1015/cm2〜2×1015/cm2となる条件でイオン注入して形成される。このとき、pMOS領域となる第2形成領域13上にはイオン注入マスク(図示せず)を形成しておく。その後、このイオン注入マスクを除去する。
上記第1ソース・ドレイン領域27、28、第2ソース・ドレイン領域37、38は、どちらを先に形成してもよい。
その後、急速熱処理(RTA:Rapid Thermal Annealing)により、不純物の活性化を行ない、nチャネル電界効果型の第1トランジスタT1とpチャネル電界効果型の第2トランジスタT2を形成する。このRTAは、例えば1000℃、5sで行う。
また、ドーパント活性化を促進し拡散を抑制する目的で、スパイクRTA(Rapid Thermal Annealing)により活性化熱処理を行うことも可能である。
次に、上記第1ゲート電極22の導電膜パターン42上と上記第2ゲート電極32の導電膜パターン43上とに金属シリサイド層51を連続した状態に形成する。このとき、上記第1ソース・ドレイン領域27、28、第2ソース・ドレイン領域37、38上にも金属シリサイド層52〜55が形成される。
上記金属シリサイド層51〜55は、例えば、コバルト(Co)膜を、6nm〜8nmの厚さに堆積する。この成膜は、例えばスパッタ法による。スパッタ法を用いることによって、コバルト膜はカバレッジの悪い成膜となるため、第1導電膜パターン42と第2導電膜パターン43上に連続した状態に形成される。なお、CVD法で成膜する場合には、溝部16(前記図11参照)を逆テーパ形状に形成しておけば、第1導電膜パターン42と第2導電膜パターン43上に連続した状態に形成することができる。
次いで、RTAを行い、シリコン上のみシリサイド化して、CoSiを生成する。このRTAは、例えばRTA温度を500℃〜600℃、RTA時間を30sに設定して行う。次いで、硫酸過水(H2SO4/H2O2)によって酸化膜上の未反応コバルト(Co)を除去する。
続いて、例えば650℃〜850℃、30sの条件でRTAを行い、上記CoSiを低抵抗なCoSi2にする。
また、コバルト(Co)の代わりにニッケル(Ni)やニッケル白金(NiPt)を堆積することによりニッケルシリサイドを形成することも可能である。いずれの場合もRTA温度は適宜設定することができる。
次いで、RTAを行い、シリコン上のみシリサイド化して、CoSiを生成する。このRTAは、例えばRTA温度を500℃〜600℃、RTA時間を30sに設定して行う。次いで、硫酸過水(H2SO4/H2O2)によって酸化膜上の未反応コバルト(Co)を除去する。
続いて、例えば650℃〜850℃、30sの条件でRTAを行い、上記CoSiを低抵抗なCoSi2にする。
また、コバルト(Co)の代わりにニッケル(Ni)やニッケル白金(NiPt)を堆積することによりニッケルシリサイドを形成することも可能である。いずれの場合もRTA温度は適宜設定することができる。
次に、図13(8)に示すように、上記第1トランジスタT1、第2トランジスタT2を被覆するように、層間絶縁膜71を形成する。この層間絶縁膜71は、例えばCVD法によって、酸化シリコン膜を200nm〜1000nm程度の厚さに堆積して形成する。その後、層間絶縁膜71の表面を、例えばCMPにより、第1ゲート電極22、第2ゲート電極32上での層間絶縁膜71の膜厚が100nm〜800nm程度になるように平坦化する。
続いて、第1ゲート電極22、第2ゲート電極32、第1ソース・ドレイン領域27、28、第2ソース・ドレイン領域37、38上の層間絶縁膜71にコンタクトホール72〜77を形成する。コンタクトホール72〜77のエッチングの際には、例えば上記金属シリサイド層51上に窒化シリコン膜(図示せず)を形成し、この窒化シリコン膜との選択比を確保できる条件に設定することによって、金属シリサイド層51〜55上の窒化シリコン膜でエッチングをストップさせることが可能となる。
続いて、窒化シリコン膜の膜厚分のみ窒化シリコン膜を、例えば熱リン酸を用いたウエットエッチングで除去する。これによって、金属シリサイド層51〜55への過剰エッチングを防止することが可能となり、接合リーク低減のための補償イオン注入を削減することができる。
続いて、第1ゲート電極22、第2ゲート電極32、第1ソース・ドレイン領域27、28、第2ソース・ドレイン領域37、38上の層間絶縁膜71にコンタクトホール72〜77を形成する。コンタクトホール72〜77のエッチングの際には、例えば上記金属シリサイド層51上に窒化シリコン膜(図示せず)を形成し、この窒化シリコン膜との選択比を確保できる条件に設定することによって、金属シリサイド層51〜55上の窒化シリコン膜でエッチングをストップさせることが可能となる。
続いて、窒化シリコン膜の膜厚分のみ窒化シリコン膜を、例えば熱リン酸を用いたウエットエッチングで除去する。これによって、金属シリサイド層51〜55への過剰エッチングを防止することが可能となり、接合リーク低減のための補償イオン注入を削減することができる。
次に、上記コンタクトホール72〜77の内面および層間絶縁膜71上に密着層(図示せず)、バリア層(図示せず)を形成する。密着層は、例えばチタン層で形成し、バリア層は、例えば窒化チタン層で形成する。いずれも、例えばCVD法によって堆積することができる。
次いで、上記コンタクトホール72〜77の内部を埋め込む導電膜78を形成する。この導電膜78には、例えばタングステン膜を用い、例えばCVD法によって形成する。
次に、上記層間絶縁膜71上の余剰な導電膜78、バリア層、密着層を除去する。この除去工程では、例えばCMPを用いる。これによって、各コンタクトホール72〜77の内部に密着層、バリア層を介して導電膜78からなるプラグ79〜84が形成される。
上記密着層、バリア層の形成には、CVD法の他にIMPを用いたスパッタ等の方法で行うことが可能である。また、プラグ79〜84の形成方法として全面エッチバックを用いても良い。
続いて、アルミニウム、タングステン等の通常の半導体装置の配線に用いる配線材料により、上記各プラグ79〜84に接続する配線85〜90を形成する。
このようにして、CMOS回路を形成する。また、配線層は多層配線を行うことが可能であり、目的に応じて設定することが可能である。また、ダマシン構造を用いた銅(Cu)等の配線を形成することも可能である。
上記のようにして、半導体装置1が完成する。
次いで、上記コンタクトホール72〜77の内部を埋め込む導電膜78を形成する。この導電膜78には、例えばタングステン膜を用い、例えばCVD法によって形成する。
次に、上記層間絶縁膜71上の余剰な導電膜78、バリア層、密着層を除去する。この除去工程では、例えばCMPを用いる。これによって、各コンタクトホール72〜77の内部に密着層、バリア層を介して導電膜78からなるプラグ79〜84が形成される。
上記密着層、バリア層の形成には、CVD法の他にIMPを用いたスパッタ等の方法で行うことが可能である。また、プラグ79〜84の形成方法として全面エッチバックを用いても良い。
続いて、アルミニウム、タングステン等の通常の半導体装置の配線に用いる配線材料により、上記各プラグ79〜84に接続する配線85〜90を形成する。
このようにして、CMOS回路を形成する。また、配線層は多層配線を行うことが可能であり、目的に応じて設定することが可能である。また、ダマシン構造を用いた銅(Cu)等の配線を形成することも可能である。
上記のようにして、半導体装置1が完成する。
上記半導体装置の第1製造方法では、第1形成領域12および第2形成領域13のゲート絶縁膜21、31上および素子分離領域15に形成した溝部16の内面にそって第1、第2ゲート電極22、32を構成する導電膜41が形成される。そして、導電膜41はパターニングされ、溝部16内を通って第1形成領域12上の第1ゲート電極22と第2形成領域13上の第2ゲート電極32とが連続した状態に形成される。したがって、パターニングされた導電膜41(第1導電膜パターン42、第2導電膜パターン43)は、第1ゲート電極22および第2ゲート電極32の部分の幅方向の断面積より溝部16内に形成された部分の幅方向の断面積が小さく形成される。これによって、第1トランジスタT1の第1ゲート電極22と第2トランジスタT2の第2ゲート電極32との間のゲート不純物の相互拡散が抑制される。
よって、第1トランジスタT1と第2トランジスタT2の間の素子分離距離を縮小させても、第1トランジスタT1および第2トランジスタT2の閾値電圧Vthの変動を従来よりも抑制できるので、CMOSトランジスタ構成の半導体装置1の信頼性を高められるという利点がある。
また、第1ゲート電極22の導電膜41(第1導電膜パターン42)上と第2ゲート電極32の導電膜41(第2導電膜パターン43)上とに金属シリサイド層51が連続した状態に形成されることから、金属シリサイド層51を形成することによるゲート抵抗を低減した状態が維持されている。
また、第1ゲート電極22上および第2ゲート電極32上に形成される金属シリサイド層51の膜厚を厚くする必要がなくなるので、第1ゲート電極22および第2ゲート電極32の高さを低くできる。
さらに、溝部16は素子分離領域15に形成されるため、素子面積を増大させることはない。
よって、第1トランジスタT1と第2トランジスタT2の間の素子分離距離を縮小させても、第1トランジスタT1および第2トランジスタT2の閾値電圧Vthの変動を従来よりも抑制できるので、CMOSトランジスタ構成の半導体装置1の信頼性を高められるという利点がある。
また、第1ゲート電極22の導電膜41(第1導電膜パターン42)上と第2ゲート電極32の導電膜41(第2導電膜パターン43)上とに金属シリサイド層51が連続した状態に形成されることから、金属シリサイド層51を形成することによるゲート抵抗を低減した状態が維持されている。
また、第1ゲート電極22上および第2ゲート電極32上に形成される金属シリサイド層51の膜厚を厚くする必要がなくなるので、第1ゲート電極22および第2ゲート電極32の高さを低くできる。
さらに、溝部16は素子分離領域15に形成されるため、素子面積を増大させることはない。
次に、本発明の半導体装置の製造方法に係る一実施の形態(第2実施例)を、図14〜図20の製造工程断面図等によって説明する。
図14(1)に示すように、半導体基板11上に酸化シリコン膜61、窒化シリコン膜62を形成する。上記半導体基板11には、例えばシリコン基材を用いる。
次いで、レジスト塗布、リソグラフィー技術によって素子分離領域を形成する領域上に開口部を形成したレジストマスク(図示せず)を形成する。そして、このレジストマスクを用いたエッチング技術により、上記酸化シリコン膜61、窒化シリコン膜62をエッチングする。さらに半導体基板11をエッチングして素子分離溝18を形成する。この素子分離溝18は、例えば350nm〜400nmの深さに形成される。
次いで、レジスト塗布、リソグラフィー技術によって素子分離領域を形成する領域上に開口部を形成したレジストマスク(図示せず)を形成する。そして、このレジストマスクを用いたエッチング技術により、上記酸化シリコン膜61、窒化シリコン膜62をエッチングする。さらに半導体基板11をエッチングして素子分離溝18を形成する。この素子分離溝18は、例えば350nm〜400nmの深さに形成される。
次いで、上記素子分離溝18を埋め込む絶縁膜を形成した後、上記窒化シリコン膜62上の余剰な絶縁膜を除去して、上記素子分離溝18の内部に絶縁膜からなる素子分離領域15を形成する。上記絶縁膜は、例えば高密度プラズマCVD法によって、酸化シリコン膜を堆積して形成される。高密度プラズマCVD法によれば、段差被覆性が良好で緻密な酸化シリコン膜を形成することが可能である。上記絶縁膜の除去は、例えば化学的機械研磨(CMP:Chemical Mechanical Polishing)によって行う。このCMP技術によって、平坦化がなされる。また、上記CMPでは、窒化シリコン膜62が研磨ストッパとなる。
上記素子分離領域15によって、nチャネル電界効果型の第1トランジスタが形成される第1形成領域12と、nチャネル電界効果型の第2トランジスタが形成される第2形成領域13とが分離される。
次に、図14(2)に示すように、上記窒化シリコン膜62(前記図14(1)参照)を除去する。上記窒化シリコン膜62は、例えば熱リン酸を用いたウエットエッチングにより除去される。
次いで、活性領域(ソース・ドレイン領域)となる半導体基板11表面に犠牲酸化膜63を、例えば酸化シリコン膜で形成する。この酸化シリコン膜は例えば10nm程度の厚さに形成される。
次いで、活性領域(ソース・ドレイン領域)となる半導体基板11表面に犠牲酸化膜63を、例えば酸化シリコン膜で形成する。この酸化シリコン膜は例えば10nm程度の厚さに形成される。
次に、nチャネル電界効果型の第1トランジスタを形成する第1形成領域12に、pウエル領域を形成するためのイオン注入、第1トランジスタのパンチスルーを阻止するための埋め込み層を形成するためのイオン注入、Vth調整のためのイオン注入等を行う。そしてnMOSチャネル領域を形成する。
また、pチャネル電界効果型の第2トランジスタを形成する第2形成領域13に、nウエル領域を形成するためのイオン注入、第2トランジスタのパンチスルーを阻止するための埋め込み層を形成するためのイオン注入、Vth調整のためのイオン注入等を行う。そしてpMOSチャネル領域を形成する。
その後、上記犠牲酸化膜63を、例えばフッ酸を用いたウエットエッチングにより除去する。
また、pチャネル電界効果型の第2トランジスタを形成する第2形成領域13に、nウエル領域を形成するためのイオン注入、第2トランジスタのパンチスルーを阻止するための埋め込み層を形成するためのイオン注入、Vth調整のためのイオン注入等を行う。そしてpMOSチャネル領域を形成する。
その後、上記犠牲酸化膜63を、例えばフッ酸を用いたウエットエッチングにより除去する。
次に、図15(3)に示すように、上記素子分離領域15上に絶縁体部17を形成する。この絶縁体部17は、後に形成される第1形成領域12の第1ゲート電極(図示せず)と第2形成領域13の第2ゲート電極(図示せず)とが連続して形成される領域を横切る位置に形成される。
例えば、上記絶縁体部17は、全面に絶縁膜を、例えば20nm〜80nm程度の厚さに形成する。そして、レジストマスクを用いたエッチング技術により、絶縁膜をパターニングする。この絶縁膜には、例えば酸化シリコン膜、窒化シリコン膜等を用いることができる。
例えば、上記絶縁体部17は、全面に絶縁膜を、例えば20nm〜80nm程度の厚さに形成する。そして、レジストマスクを用いたエッチング技術により、絶縁膜をパターニングする。この絶縁膜には、例えば酸化シリコン膜、窒化シリコン膜等を用いることができる。
次に、図16(4)、図17(5)および図18(6)に示すように、上記第1形成領域12の上記半導体基板11上および上記第2形成領域13の上記半導体基板11上にゲート絶縁膜21、31を形成する。次に、上記ゲート絶縁膜21、31上および上記溝部16の内面にそって導電膜41を形成する。
図16(4)は平面レイアウト図を示し、図17(5)は図16(4)中のD−D’線断面の概略構成断面図を示し、図18(6)は図16(4)中のC−C’線断面の概略構成断面図に示す。
上記ゲート絶縁膜21、31は、上記半導体基板11表面を酸化することにより形成される。例えば、ドライ酸化によりゲート酸化膜21、31を1.5nm〜2.0nm程度の厚さに形成する。上記ドライ酸化は、例えば700℃のドライ酸素雰囲気で行う。上記ドライ酸化の酸化ガスとしては、酸素(O2)と、H2/O2やN2OやNO等の混合ガスでも良い。
またファーネスアニールのほかに急速加熱処理(RTA(Rapid Thermal Annealing))を用いることも可能である。
またプラズマ窒化技術によって、酸化膜中に窒素のドーピングを行うことも可能である。
また、必要に応じて、例えば3nmや5nmの膜厚の異なるゲート酸化膜を作り分けることで、印加電圧やVthの異なるMOSFETを作り分けることも可能である。
またファーネスアニールのほかに急速加熱処理(RTA(Rapid Thermal Annealing))を用いることも可能である。
またプラズマ窒化技術によって、酸化膜中に窒素のドーピングを行うことも可能である。
また、必要に応じて、例えば3nmや5nmの膜厚の異なるゲート酸化膜を作り分けることで、印加電圧やVthの異なるMOSFETを作り分けることも可能である。
上記導電膜41は、例えばポリシリコン膜で形成する。その膜厚は、例えば、100nm〜150nmの厚さに形成する。この導電膜41は、上記絶縁体部17を被覆するように形成する。したがって、上記導電膜41の成膜は、例えば減圧CVD法によって行う。上記減圧CVD法では、原料ガスに例えばモノシラン(SiH4)を用い、堆積温度を例えば580℃〜620℃に設定する。
続いて、上記導電膜41表面を例えばCMPによって平坦化する。
次いで、上記導電膜41上にハードマスク層46を形成する。このハードマスク層46は、例えば窒化シリコン膜で50nm〜100nm程度の厚さに形成される。この窒化し膜の成膜方法は、例えば減圧CVDによる。
次いで、レジスト塗布、リソグラフィー技術によってゲート電極を形成する領域上にレジストマスク(図示せず)を形成する。そして、このレジストマスクを用いた異方性エッチングにより、上記ハードマスク層(図示せず)、導電膜41をパターニングして、上記第1形成領域12上に第1ゲート電極となる第1導電膜パターン42と、上記第2形成領域13上に第2ゲート電極となる第2導電膜パターン43とを、上記絶縁体部17上を通って連続した状態に形成する。
また、上記レジストパターニング後に酸素(O2)プラズマによるトリミング処理等を行うことによって、第1、第2導電膜パターン42、43を細く形成することも可能である。例えば、32nmノード技術ではゲート長を20nm〜30nm程度で形成することもできる。
また、上記レジストパターニング後に酸素(O2)プラズマによるトリミング処理等を行うことによって、第1、第2導電膜パターン42、43を細く形成することも可能である。例えば、32nmノード技術ではゲート長を20nm〜30nm程度で形成することもできる。
次に、図19(7)に示すように、上記第1ゲート電極22、第2ゲート電極32の両側にオフセットスペーサー47、48を形成する。このオフセットスペーサー47、48は、例えば、減圧CVD法により、窒化シリコン膜を5nm〜15nm程度の厚さに堆積した後、異方性エッチングを行なうことによって形成される。
次に、上記第2ゲート電極32の両側の上記半導体基板11の第2形成領域13に第2低濃度拡散層33、34を形成する。この第2低濃度拡散層33、34は、一例として、p型不純物として、例えば二フッ化ホウ素(BF2 +)を、例えば注入エネルギーが3keV〜5keV、ドーズ量が5×1014/cm2〜2×1014/cm2となる条件でイオン注入して形成する。このとき、nMOS領域となる第1形成領域12上にはイオン注入マスク(図示せず)を形成しておく。その後、このイオン注入マスクを除去する。
次いで、上記第1ゲート電極22の両側の上記半導体基板11の第1形成領域12に第1低濃度拡散層23、24を形成する。この第1低濃度拡散層23、24は、一例として、n型不純物として、例えばヒ素(As+)を、例えば注入エネルギーが5keV〜10keV、ドーズ量が5×1014/cm2〜2×1014/cm2となる条件でイオン注入して形成される。このとき、pMOS領域となる第2形成領域13上にはイオン注入マスク(図示せず)を形成しておく。その後、このイオン注入マスクを除去する。
上記第1低濃度拡散層23、24、第2低濃度拡散層33、34は、どちらを先に形成してもよい。
次いで、上記第1ゲート電極22の両側の上記半導体基板11の第1形成領域12に第1低濃度拡散層23、24を形成する。この第1低濃度拡散層23、24は、一例として、n型不純物として、例えばヒ素(As+)を、例えば注入エネルギーが5keV〜10keV、ドーズ量が5×1014/cm2〜2×1014/cm2となる条件でイオン注入して形成される。このとき、pMOS領域となる第2形成領域13上にはイオン注入マスク(図示せず)を形成しておく。その後、このイオン注入マスクを除去する。
上記第1低濃度拡散層23、24、第2低濃度拡散層33、34は、どちらを先に形成してもよい。
また、オフセットスペーサー47、48を形成した後に、上記イオン注入を行うことによって短チャネル効果を抑制し、MOSFET特性のばらつきを抑制することが可能である。その後、プラズマCVD法により窒化シリコン膜を50nm〜70nmの厚さに堆積し、プラズマCVDにより酸化シリコン(SiO2)を50nm〜70nmの厚さに堆積し、サイドウォール用の絶縁膜を形成する。続いて、異方性エッチングを行なうことによって第1ゲート電極22にサイドウォール25、26を形成し、第1ゲート電極22にサイドウォール35、36を形成する。このとき、第1、第2ゲート電極22、32上のハードマスク層46(前記図18参照)も除去される。
次いで、上記第2ゲート電極32の両側の上記半導体基板11に、上記第2低濃度拡散層33、34を介して第2ソース・ドレイン領域37、38を形成する。
この第2ソース・ドレイン領域37、38は、一例として、p型不純物として、例えば二フッ化ホウ素(BF2 +)を、例えば注入エネルギーが5keV〜10keV、ドーズ量が1×1015/cm2〜2×1015/cm2となる条件でイオン注入して形成される。
このとき、上記第1ゲート電極22の両側の上記半導体基板11に、上記第1低濃度拡散層23、24を介して第1ソース・ドレイン領域27、28を形成する。このとき、nMOS領域となる第1形成領域12上にはイオン注入マスク(図示せず)を形成しておく。その後、このイオン注入マスクを除去する。
この第1ソース・ドレイン領域27、28は、一例として、n型不純物として、例えばヒ素(As+)を、例えば注入エネルギーが40keV〜50keV、ドーズ量が1×1015/cm2〜2×1015/cm2となる条件でイオン注入して形成される。このとき、pMOS領域となる第2形成領域13上にはイオン注入マスク(図示せず)を形成しておく。その後、このイオン注入マスクを除去する。
上記第1ソース・ドレイン領域27、28、第2ソース・ドレイン領域37、38は、どちらを先に形成してもよい。
その後、急速熱処理(RTA:Rapid Thermal Annealing)により、不純物の活性化を行ない、nチャネル電界効果型の第1トランジスタT1とpチャネル電界効果型の第2トランジスタT2を形成する。このRTAは、例えば1000℃、5sで行う。
この第2ソース・ドレイン領域37、38は、一例として、p型不純物として、例えば二フッ化ホウ素(BF2 +)を、例えば注入エネルギーが5keV〜10keV、ドーズ量が1×1015/cm2〜2×1015/cm2となる条件でイオン注入して形成される。
このとき、上記第1ゲート電極22の両側の上記半導体基板11に、上記第1低濃度拡散層23、24を介して第1ソース・ドレイン領域27、28を形成する。このとき、nMOS領域となる第1形成領域12上にはイオン注入マスク(図示せず)を形成しておく。その後、このイオン注入マスクを除去する。
この第1ソース・ドレイン領域27、28は、一例として、n型不純物として、例えばヒ素(As+)を、例えば注入エネルギーが40keV〜50keV、ドーズ量が1×1015/cm2〜2×1015/cm2となる条件でイオン注入して形成される。このとき、pMOS領域となる第2形成領域13上にはイオン注入マスク(図示せず)を形成しておく。その後、このイオン注入マスクを除去する。
上記第1ソース・ドレイン領域27、28、第2ソース・ドレイン領域37、38は、どちらを先に形成してもよい。
その後、急速熱処理(RTA:Rapid Thermal Annealing)により、不純物の活性化を行ない、nチャネル電界効果型の第1トランジスタT1とpチャネル電界効果型の第2トランジスタT2を形成する。このRTAは、例えば1000℃、5sで行う。
また、ドーパント活性化を促進し拡散を抑制する目的で、スパイクRTA(Rapid Thermal Annealing)により活性化熱処理を行うことも可能である。
次に、上記第1ゲート電極22の導電膜パターン42上と上記第2ゲート電極32の導電膜パターン43上とに金属シリサイド層51を連続した状態に形成する。このとき、上記第1ソース・ドレイン領域27、28、第2ソース・ドレイン領域37、38上にも金属シリサイド層52〜55が形成される。
上記金属シリサイド層51〜55は、例えば、コバルト(Co)膜を、6nm〜8nmの厚さに堆積する。この成膜は、例えばスパッタ法による。次いで、RTAを行い、シリコン上のみシリサイド化して、CoSiを生成する。このRTAは、例えばRTA温度を500℃〜600℃、RTA時間を30sに設定して行う。次いで、硫酸過水(H2SO4/H2O2)によって酸化膜上の未反応コバルト(Co)を除去する。
続いて、例えば650℃〜850℃、30sの条件でRTAを行い、上記CoSiを低抵抗なCoSi2にする。
また、コバルト(Co)の代わりにニッケル(Ni)やニッケル白金(NiPt)を堆積することによりニッケルシリサイドを形成することも可能である。いずれの場合もRTA温度は適宜設定することができる。
続いて、例えば650℃〜850℃、30sの条件でRTAを行い、上記CoSiを低抵抗なCoSi2にする。
また、コバルト(Co)の代わりにニッケル(Ni)やニッケル白金(NiPt)を堆積することによりニッケルシリサイドを形成することも可能である。いずれの場合もRTA温度は適宜設定することができる。
上記金属シリサイド層51は、上記絶縁体部17に接続するように形成してもよい。このように金属シリサイド層を形成することで、第1導電膜パターン42と第2導電膜パターン43とが絶縁体部17によって完全に分離される。このため、第1導電膜パターン42と第2導電膜パターン43との間の相互拡散を完全に抑えることができる。
次に、図20(8)に示すように、上記第1トランジスタT1、第2トランジスタT2を被覆するように、層間絶縁膜71を形成する。この層間絶縁膜71は、例えばCVD法によって、酸化シリコン膜を200nm〜1000nm程度の厚さに堆積して形成する。その後、層間絶縁膜71の表面を、例えばCMPにより、第1ゲート電極22、第2ゲート電極32上での層間絶縁膜71の膜厚が100nm〜800nm程度になるように平坦化する。
続いて、第1ゲート電極22、第2ゲート電極32、第1ソース・ドレイン領域27、28、第2ソース・ドレイン領域37、38上の層間絶縁膜71にコンタクトホール72〜77を形成する。コンタクトホール72〜77のエッチングの際には、例えば上記金属シリサイド層51上に窒化シリコン膜(図示せず)を形成し、この窒化シリコン膜との選択比を確保できる条件に設定することによって、金属シリサイド層51〜55上の窒化シリコン膜でエッチングをストップさせることが可能となる。
続いて、窒化シリコン膜の膜厚分のみ窒化シリサイド膜を、例えば熱リン酸を用いたウエットエッチングで除去するする。これによって、金属シリサイド層51〜55への過剰エッチングを防止することが可能となり、接合リーク低減のための補償イオン注入を削減することができる。
続いて、第1ゲート電極22、第2ゲート電極32、第1ソース・ドレイン領域27、28、第2ソース・ドレイン領域37、38上の層間絶縁膜71にコンタクトホール72〜77を形成する。コンタクトホール72〜77のエッチングの際には、例えば上記金属シリサイド層51上に窒化シリコン膜(図示せず)を形成し、この窒化シリコン膜との選択比を確保できる条件に設定することによって、金属シリサイド層51〜55上の窒化シリコン膜でエッチングをストップさせることが可能となる。
続いて、窒化シリコン膜の膜厚分のみ窒化シリサイド膜を、例えば熱リン酸を用いたウエットエッチングで除去するする。これによって、金属シリサイド層51〜55への過剰エッチングを防止することが可能となり、接合リーク低減のための補償イオン注入を削減することができる。
次に、上記コンタクトホール72〜77の内面および層間絶縁膜71上に密着層(図示せず)、バリア層(図示せず)を形成する。密着層は、例えばチタン層で形成し、バリア層は、例えば窒化チタン層で形成する。いずれも、例えばCVD法によって堆積することができる。
次いで、上記コンタクトホール72〜77の内部を埋め込む導電膜78を形成する。この導電膜78には、例えばタングステン膜を用い、例えばCVD法によって形成する。
次に、上記層間絶縁膜71上の余剰な導電膜78、バリア層、密着層を除去する。この除去工程では、例えばCMPを用いる。これによって、各コンタクトホール72〜77の内部に密着層、バリア層を介して導電膜78からなるプラグ79〜84が形成される。
上記密着層、バリア層の形成には、CVD法の他にIMPを用いたスパッタ等の方法で行うことが可能である。また、プラグ79〜84の形成方法として全面エッチバックを用いても良い。
続いて、アルミニウム、タングステン等の通常の半導体装置の配線に用いる配線材料により、上記各プラグ79〜84に接続する配線85〜90を形成する。
このようにして、CMOS回路を形成する。また、配線層は多層配線を行うことが可能であり、目的に応じて設定することが可能である。また、ダマシン構造を用いた銅(Cu)等の配線を形成することも可能である。
上記のようにして、半導体装置2が完成する。
次いで、上記コンタクトホール72〜77の内部を埋め込む導電膜78を形成する。この導電膜78には、例えばタングステン膜を用い、例えばCVD法によって形成する。
次に、上記層間絶縁膜71上の余剰な導電膜78、バリア層、密着層を除去する。この除去工程では、例えばCMPを用いる。これによって、各コンタクトホール72〜77の内部に密着層、バリア層を介して導電膜78からなるプラグ79〜84が形成される。
上記密着層、バリア層の形成には、CVD法の他にIMPを用いたスパッタ等の方法で行うことが可能である。また、プラグ79〜84の形成方法として全面エッチバックを用いても良い。
続いて、アルミニウム、タングステン等の通常の半導体装置の配線に用いる配線材料により、上記各プラグ79〜84に接続する配線85〜90を形成する。
このようにして、CMOS回路を形成する。また、配線層は多層配線を行うことが可能であり、目的に応じて設定することが可能である。また、ダマシン構造を用いた銅(Cu)等の配線を形成することも可能である。
上記のようにして、半導体装置2が完成する。
上記半導体装置の第2製造方法では、第1形成領域12および第2形成領域13のゲート絶縁膜21、31上および素子分離領域15上に形成した絶縁体部17上に第1ゲート電極22および第2ゲート電極32を構成する導電膜41が形成される。そして、その導電膜41をパターニングして形成した第1ゲート電極22の上部と第2ゲート電極32の上部とに連続して金属シリサイド層51が形成される。したがって、第1ゲート電極22および第2ゲート電極32は、ゲート長方向の断面積よりも絶縁体部17上に形成された部分の断面積が小さく形成されることから、第1ゲート電極22と第2ゲート電極32との間のゲート不純物の相互拡散が抑制される。
よって、第1トランジスタT1と第2トランジスタT2の間の素子分離距離を縮小させても、第1トランジスタT1および第2トランジスタT2の閾値電圧Vthの変動を従来よりも抑制できるので、CMOSトランジスタ構成の半導体装置2の信頼性を高められるという利点がある。
また、パターニングされた導電膜41(第1導電膜パターン42、第2導電膜パターン43)上に第1ゲート電極22から第2ゲート電極32にかけて金属シリサイド層51が連続した状態に形成されることから、金属シリサイド層51を形成することによるゲート抵抗を低減した状態が維持されている。
また、第1ゲート電極22上および第2ゲート電極32上に形成される金属シリサイド層51の膜厚を厚くする必要がなくなるので、第1ゲート電極22および第2ゲート電極32の高さを低くできる。
さらに、絶縁体部17は素子分離領域15上に形成されるため、素子面積を増大させることはない。
よって、第1トランジスタT1と第2トランジスタT2の間の素子分離距離を縮小させても、第1トランジスタT1および第2トランジスタT2の閾値電圧Vthの変動を従来よりも抑制できるので、CMOSトランジスタ構成の半導体装置2の信頼性を高められるという利点がある。
また、パターニングされた導電膜41(第1導電膜パターン42、第2導電膜パターン43)上に第1ゲート電極22から第2ゲート電極32にかけて金属シリサイド層51が連続した状態に形成されることから、金属シリサイド層51を形成することによるゲート抵抗を低減した状態が維持されている。
また、第1ゲート電極22上および第2ゲート電極32上に形成される金属シリサイド層51の膜厚を厚くする必要がなくなるので、第1ゲート電極22および第2ゲート電極32の高さを低くできる。
さらに、絶縁体部17は素子分離領域15上に形成されるため、素子面積を増大させることはない。
また、上記第2製造方法では、絶縁体部17上に導電膜41が残るように、導電膜41の表面を平坦化する。そして、導電膜41をパターニングして第1導電膜パターン42と第2導電膜パターン43を形成し、その上部に金属シリサイド層51を形成している。このとき、上記絶縁体部17上に導電膜41が残らないように金属シリサイド層51を形成してもよい。この場合には、第1導電膜パターン42と第2導電膜パターン43とが絶縁体部17によって完全に分離されるため、第1ゲート電極22と第2ゲート電極32との相互拡散は完全に抑えることができる。
また、絶縁体部17上に導電膜41が残るように金属シリサイド層51を形成しても、絶縁体部17上に残る導電膜41は第1形成領域12の第1導電膜パターン42の部分、第2形成領域13の第2導電膜パターン43の部分より非常に薄くなっている。このため、相互拡散の抑制効果は十分に得られる。
また、絶縁体部17上に導電膜41が残るように金属シリサイド層51を形成しても、絶縁体部17上に残る導電膜41は第1形成領域12の第1導電膜パターン42の部分、第2形成領域13の第2導電膜パターン43の部分より非常に薄くなっている。このため、相互拡散の抑制効果は十分に得られる。
次に、本発明の半導体装置の製造方法に係る一実施の形態(第3実施例)を、図21〜図27の製造工程断面図等によって説明する。
図21(1)に示すように、半導体基板11上に酸化シリコン膜61、窒化シリコン膜62を形成する。上記半導体基板11には、例えばシリコン基材を用いる。
次いで、レジスト塗布、リソグラフィー技術によって素子分離領域を形成する領域上に開口部を形成したレジストマスク(図示せず)を形成する。そして、このレジストマスクを用いたエッチング技術により、上記酸化シリコン膜61、窒化シリコン膜62をエッチングする。さらに半導体基板11をエッチングして素子分離溝18を形成する。この素子分離溝18は、例えば350nm〜400nmの深さに形成される。
次いで、レジスト塗布、リソグラフィー技術によって素子分離領域を形成する領域上に開口部を形成したレジストマスク(図示せず)を形成する。そして、このレジストマスクを用いたエッチング技術により、上記酸化シリコン膜61、窒化シリコン膜62をエッチングする。さらに半導体基板11をエッチングして素子分離溝18を形成する。この素子分離溝18は、例えば350nm〜400nmの深さに形成される。
次いで、上記素子分離溝18を埋め込む絶縁膜を形成した後、上記窒化シリコン膜62上の余剰な絶縁膜を除去して、上記素子分離溝18の内部に絶縁膜からなる素子分離領域15を形成する。上記絶縁膜は、例えば高密度プラズマCVD法によって、酸化シリコン膜を堆積して形成される。高密度プラズマCVD法によれば、段差被覆性が良好で緻密な酸化シリコン膜を形成することが可能である。上記絶縁膜の除去は、例えば化学的機械研磨(CMP:Chemical Mechanical Polishing)によって行う。このCMG技術によって、平坦化がなされる。また、上記CMPでは、窒化シリコン膜62が研磨ストッパとなる。
上記素子分離領域15によって、nチャネル電界効果型の第1トランジスタが形成される第1形成領域12と、nチャネル電界効果型の第2トランジスタが形成される第2形成領域13とが分離される。
上記素子分離領域15によって、nチャネル電界効果型の第1トランジスタが形成される第1形成領域12と、nチャネル電界効果型の第2トランジスタが形成される第2形成領域13とが分離される。
次に、図21(2)に示すように、レジスト塗布、リソグラフィー技術によって溝部を形成する領域上に開口部を形成したレジストマスク(図示せず)を形成する。そして、このレジストマスクを用いたエッチング技術により、上記素子分離領域15をエッチングして溝部16を形成する。この溝部16は、後に形成されるゲート電極を横切る位置で、例えば後に形成される導電膜が埋め込まれるアスペクト比で、かつ溝部16の底部の素子分離領域15が絶縁膜としての機能を有する厚さを残す深さに形成される。
次に、図22(3)に示すように、上記窒化シリコン膜62(前記図21参照)を除去する。上記窒化シリコン膜62は、例えば熱リン酸を用いたウエットエッチングにより除去される。次いで、活性領域(ソース・ドレイン領域)となる半導体基板11表面に犠牲酸化膜63を、例えば酸化シリコン膜で形成する。この酸化シリコン膜は例えば10nm程度の厚さに形成される。
次に、nチャネル電界効果型の第1トランジスタを形成する第1形成領域12に、pウエル領域を形成するためのイオン注入、第1トランジスタのパンチスルーを阻止するための埋め込み層を形成するためのイオン注入、Vth調整のためのイオン注入等を行う。そしてnMOSチャネル領域を形成する。
また、pチャネル電界効果型の第2トランジスタを形成する第2形成領域13に、nウエル領域を形成するためのイオン注入、第2トランジスタのパンチスルーを阻止するための埋め込み層を形成するためのイオン注入、Vth調整のためのイオン注入等を行う。そしてpMOSチャネル領域を形成する。
また、pチャネル電界効果型の第2トランジスタを形成する第2形成領域13に、nウエル領域を形成するためのイオン注入、第2トランジスタのパンチスルーを阻止するための埋め込み層を形成するためのイオン注入、Vth調整のためのイオン注入等を行う。そしてpMOSチャネル領域を形成する。
その後、上記犠牲酸化膜63を、例えばフッ酸を用いたウエットエッチングにより除去する。
次に、図23(4)、図24(5)および図25(6)に示すように、上記第1形成領域12の上記半導体基板11上および上記第2形成領域13の上記半導体基板11上にゲート絶縁膜21、31を形成する。さらに、上記ゲート絶縁膜21、31上および上記溝部16の内面にそって導電膜41を形成する。
図23(4)は平面レイアウト図を示し、図24(5)は図23(4)中のF−F’線断面の概略構成断面図を示し、図25(6)は図23(4)中のE−E’線断面の概略構成断面図に示す。
上記ゲート絶縁膜21、31は、上記半導体基板11表面を酸化することにより形成される。例えば、ドライ酸化によりゲート酸化膜21、31を1.5nm〜2.0nm程度の厚さに形成する。上記ドライ酸化は、例えば700℃のドライ酸素雰囲気で行う。上記ドライ酸化の酸化ガスとしては、酸素(O2)と、H2/O2やN2OやNO等の混合ガスでも良い。
またファーネスアニールのほかに急速加熱処理(RTA(Rapid Thermal Annealing))を用いることも可能である。
またプラズマ窒化技術によって、酸化膜中に窒素のドーピングを行うことも可能である。
また、必要に応じて、例えば3nmや5nmの膜厚の異なるゲート酸化膜を作り分けることで、印加電圧やVthの異なるMOSFETを作り分けることも可能である。
またファーネスアニールのほかに急速加熱処理(RTA(Rapid Thermal Annealing))を用いることも可能である。
またプラズマ窒化技術によって、酸化膜中に窒素のドーピングを行うことも可能である。
また、必要に応じて、例えば3nmや5nmの膜厚の異なるゲート酸化膜を作り分けることで、印加電圧やVthの異なるMOSFETを作り分けることも可能である。
上記導電膜41は、例えばポリシリコン膜で形成する。その膜厚は、例えば、100nm〜150nmの厚さに形成する。例えば減圧CVD法によって行う。上記減圧CVD法では、原料ガスに例えばモノシラン(SiH4)を用い、堆積温度を例えば580℃〜620℃に設定する。
続いて、上記導電膜41上にハードマスク層46を形成する。このハードマスク層46は、例えば窒化シリコン膜で50nm〜100nm程度の厚さに形成される。この窒化し膜の成膜方法は、例えば減圧CVDによる。
次いで、レジスト塗布、リソグラフィー技術によってゲート電極を形成する領域上にレジストマスク(図示せず)を形成する。そして、このレジストマスクを用いた異方性エッチングにより、上記ハードマスク層(図示せず)、導電膜41をパターニングして、上記第1形成領域12上に第1ゲート電極となる第1導電膜パターン42と、上記第2形成領域13上に第2ゲート電極となる第2導電膜パターン43とを、上記溝部16内を通って連続した状態に形成する。
また、上記レジストパターニング後に酸素(O2)プラズマによるトリミング処理等を行うことによって、第1、第2導電膜パターン42、43を細く形成することも可能である。例えば、32nmノード技術ではゲート長を20nm〜30nm程度で形成することもできる。
次に、図26(7)に示すように、上記第1ゲート電極22、第2ゲート電極32の両側にオフセットスペーサー47、48を形成する。このオフセットスペーサー47、48は、例えば、減圧CVD法により、窒化シリコン膜を5nm〜15nm程度の厚さに堆積した後、異方性エッチングを行なうことによって形成される。
次に、上記第2ゲート電極32の両側の上記半導体基板11の第2形成領域13に第2低濃度拡散層33、34を形成する。この第2低濃度拡散層33、34は、一例として、p型不純物として、例えば二フッ化ホウ素(BF2 +)を、例えば注入エネルギーが3keV〜5keV、ドーズ量が5×1014/cm2〜2×1014/cm2となる条件でイオン注入して形成する。このとき、nMOS領域となる第1形成領域12上にはイオン注入マスク(図示せず)を形成しておく。その後、このイオン注入マスクを除去する。
次いで、上記第1ゲート電極22の両側の上記半導体基板11の第1形成領域12に第1低濃度拡散層23、24を形成する。この第1低濃度拡散層23、24は、一例として、n型不純物として、例えばヒ素(As+)を、例えば注入エネルギーが5keV〜10keV、ドーズ量が5×1014/cm2〜2×1014/cm2となる条件でイオン注入して形成される。このとき、pMOS領域となる第2形成領域13上にはイオン注入マスク(図示せず)を形成しておく。その後、このイオン注入マスクを除去する。
上記第1低濃度拡散層23、24、第2低濃度拡散層33、34は、どちらを先に形成してもよい。
次いで、上記第1ゲート電極22の両側の上記半導体基板11の第1形成領域12に第1低濃度拡散層23、24を形成する。この第1低濃度拡散層23、24は、一例として、n型不純物として、例えばヒ素(As+)を、例えば注入エネルギーが5keV〜10keV、ドーズ量が5×1014/cm2〜2×1014/cm2となる条件でイオン注入して形成される。このとき、pMOS領域となる第2形成領域13上にはイオン注入マスク(図示せず)を形成しておく。その後、このイオン注入マスクを除去する。
上記第1低濃度拡散層23、24、第2低濃度拡散層33、34は、どちらを先に形成してもよい。
また、オフセットスペーサー47、48を形成した後に、上記イオン注入を行うことによって短チャネル効果を抑制し、MOSFET特性のばらつきを抑制することが可能である。その後、プラズマCVD法により窒化シリコン膜を50nm〜70nmの厚さに堆積し、プラズマCVDにより酸化シリコン(SiO2)を50nm〜70nmの厚さに堆積し、サイドウォール用の絶縁膜を形成する。続いて、異方性エッチングを行なうことによって第1ゲート電極22にサイドウォール25、26を形成し、第1ゲート電極22にサイドウォール35、36を形成する。このとき、第1、第2ゲート電極22、32上のハードマスク層46(前記図25参照)も除去される。
次いで、上記第2ゲート電極32の両側の上記半導体基板11に、上記第2低濃度拡散層33、34を介して第2ソース・ドレイン領域37、38を形成する。
この第2ソース・ドレイン領域37、38は、一例として、p型不純物として、例えば二フッ化ホウ素(BF2 +)を、例えば注入エネルギーが5keV〜10keV、ドーズ量が1×1015/cm2〜2×1015/cm2となる条件でイオン注入して形成される。
このとき、上記第1ゲート電極22の両側の上記半導体基板11に、上記第1低濃度拡散層23、24を介して第1ソース・ドレイン領域27、28を形成する。このとき、nMOS領域となる第1形成領域12上にはイオン注入マスク(図示せず)を形成しておく。その後、このイオン注入マスクを除去する。
この第1ソース・ドレイン領域27、28は、一例として、n型不純物として、例えばヒ素(As+)を、例えば注入エネルギーが40keV〜50keV、ドーズ量が1×1015/cm2〜2×1015/cm2となる条件でイオン注入して形成される。このとき、pMOS領域となる第2形成領域13上にはイオン注入マスク(図示せず)を形成しておく。その後、このイオン注入マスクを除去する。
上記第1ソース・ドレイン領域27、28、第2ソース・ドレイン領域37、38は、どちらを先に形成してもよい。
その後、急速熱処理(RTA:Rapid Thermal Annealing)により、不純物の活性化を行ない、nチャネル電界効果型の第1トランジスタT1とpチャネル電界効果型の第2トランジスタT2を形成する。このRTAは、例えば1000℃、5sで行う。
この第2ソース・ドレイン領域37、38は、一例として、p型不純物として、例えば二フッ化ホウ素(BF2 +)を、例えば注入エネルギーが5keV〜10keV、ドーズ量が1×1015/cm2〜2×1015/cm2となる条件でイオン注入して形成される。
このとき、上記第1ゲート電極22の両側の上記半導体基板11に、上記第1低濃度拡散層23、24を介して第1ソース・ドレイン領域27、28を形成する。このとき、nMOS領域となる第1形成領域12上にはイオン注入マスク(図示せず)を形成しておく。その後、このイオン注入マスクを除去する。
この第1ソース・ドレイン領域27、28は、一例として、n型不純物として、例えばヒ素(As+)を、例えば注入エネルギーが40keV〜50keV、ドーズ量が1×1015/cm2〜2×1015/cm2となる条件でイオン注入して形成される。このとき、pMOS領域となる第2形成領域13上にはイオン注入マスク(図示せず)を形成しておく。その後、このイオン注入マスクを除去する。
上記第1ソース・ドレイン領域27、28、第2ソース・ドレイン領域37、38は、どちらを先に形成してもよい。
その後、急速熱処理(RTA:Rapid Thermal Annealing)により、不純物の活性化を行ない、nチャネル電界効果型の第1トランジスタT1とpチャネル電界効果型の第2トランジスタT2を形成する。このRTAは、例えば1000℃、5sで行う。
また、ドーパント活性化を促進し拡散を抑制する目的で、スパイクRTA(Rapid Thermal Annealing)により活性化熱処理を行うことも可能である。
次に、上記第1ゲート電極22の導電膜パターン42上と上記第2ゲート電極32の導電膜パターン43上とに金属シリサイド層51を連続した状態に形成する。このとき、上記第1ソース・ドレイン領域27、28、第2ソース・ドレイン領域37、38上にも金属シリサイド層52〜55が形成される。
上記金属シリサイド層51〜55は、例えば、コバルト(Co)膜を、6nm〜8nmの厚さに堆積する。この成膜は、例えばスパッタ法による。
次いで、RTAを行い、シリコン上のみシリサイド化して、CoSiを生成する。このRTAは、例えばRTA温度を500℃〜600℃、RTA時間を30sに設定して行う。次いで、硫酸過水(H2SO4/H2O2)によって酸化膜上の未反応コバルト(Co)を除去する。
続いて、例えば650℃〜850℃、30sの条件でRTAを行い、上記CoSiを低抵抗なCoSi2にする。
また、コバルト(Co)の代わりにニッケル(Ni)やニッケル白金(NiPt)を堆積することによりニッケルシリサイドを形成することも可能である。いずれの場合もRTA温度は適宜設定することができる。
次いで、RTAを行い、シリコン上のみシリサイド化して、CoSiを生成する。このRTAは、例えばRTA温度を500℃〜600℃、RTA時間を30sに設定して行う。次いで、硫酸過水(H2SO4/H2O2)によって酸化膜上の未反応コバルト(Co)を除去する。
続いて、例えば650℃〜850℃、30sの条件でRTAを行い、上記CoSiを低抵抗なCoSi2にする。
また、コバルト(Co)の代わりにニッケル(Ni)やニッケル白金(NiPt)を堆積することによりニッケルシリサイドを形成することも可能である。いずれの場合もRTA温度は適宜設定することができる。
次に、図27(8)に示すように、上記第1トランジスタT1、第2トランジスタT2を被覆するように、層間絶縁膜71を形成する。この層間絶縁膜71は、例えばCVD法によって、酸化シリコン膜を200nm〜1000nm程度の厚さに堆積して形成する。その後、層間絶縁膜71の表面を、例えばCMPにより、第1ゲート電極22、第2ゲート電極32上での層間絶縁膜71の膜厚が100nm〜800nm程度になるように平坦化する。
続いて、第1ゲート電極22、第2ゲート電極32、第1ソース・ドレイン領域27、28、第2ソース・ドレイン領域37、38上の層間絶縁膜71にコンタクトホール72〜77を形成する。コンタクトホール72〜77のエッチングの際には、例えば上記金属シリサイド層51上に窒化シリコン膜(図示せず)を形成し、この窒化シリコン膜との選択比を確保できる条件に設定することによって、金属シリサイド層51〜55上の窒化シリコン膜でエッチングをストップさせることが可能となる。
続いて、窒化シリコン膜の膜厚分のみ窒化シリサイド膜を、例えば熱リン酸を用いたウエットエッチングで除去するする。これによって、金属シリサイド層51〜55への過剰エッチングを防止することが可能となり、接合リーク低減のための補償イオン注入を削減することができる。
続いて、第1ゲート電極22、第2ゲート電極32、第1ソース・ドレイン領域27、28、第2ソース・ドレイン領域37、38上の層間絶縁膜71にコンタクトホール72〜77を形成する。コンタクトホール72〜77のエッチングの際には、例えば上記金属シリサイド層51上に窒化シリコン膜(図示せず)を形成し、この窒化シリコン膜との選択比を確保できる条件に設定することによって、金属シリサイド層51〜55上の窒化シリコン膜でエッチングをストップさせることが可能となる。
続いて、窒化シリコン膜の膜厚分のみ窒化シリサイド膜を、例えば熱リン酸を用いたウエットエッチングで除去するする。これによって、金属シリサイド層51〜55への過剰エッチングを防止することが可能となり、接合リーク低減のための補償イオン注入を削減することができる。
次に、上記コンタクトホール72〜77の内面および層間絶縁膜71上に密着層(図示せず)、バリア層(図示せず)を形成する。密着層は、例えばチタン層で形成し、バリア層は、例えば窒化チタン層で形成する。いずれも、例えばCVD法によって堆積することができる。
次いで、上記コンタクトホール72〜77の内部を埋め込む導電膜78を形成する。この導電膜78には、例えばタングステン膜を用い、例えばCVD法によって形成する。
次に、上記層間絶縁膜71上の余剰な導電膜78、バリア層、密着層を除去する。この除去工程では、例えばCMPを用いる。これによって、各コンタクトホール72〜77の内部に密着層、バリア層を介して導電膜78からなるプラグ79〜84が形成される。
上記密着層、バリア層の形成には、CVD法の他にIMPを用いたスパッタ等の方法で行うことが可能である。また、プラグ79〜84の形成方法として全面エッチバックを用いても良い。
続いて、アルミニウム、タングステン等の通常の半導体装置の配線に用いる配線材料により、上記各プラグ79〜84に接続する配線85〜90を形成する。
このようにして、CMOS回路を形成する。また、配線層は多層配線を行うことが可能であり、目的に応じて設定することが可能である。また、ダマシン構造を用いた銅(Cu)等の配線を形成することも可能である。
上記のようにして、半導体装置3が完成する。
次いで、上記コンタクトホール72〜77の内部を埋め込む導電膜78を形成する。この導電膜78には、例えばタングステン膜を用い、例えばCVD法によって形成する。
次に、上記層間絶縁膜71上の余剰な導電膜78、バリア層、密着層を除去する。この除去工程では、例えばCMPを用いる。これによって、各コンタクトホール72〜77の内部に密着層、バリア層を介して導電膜78からなるプラグ79〜84が形成される。
上記密着層、バリア層の形成には、CVD法の他にIMPを用いたスパッタ等の方法で行うことが可能である。また、プラグ79〜84の形成方法として全面エッチバックを用いても良い。
続いて、アルミニウム、タングステン等の通常の半導体装置の配線に用いる配線材料により、上記各プラグ79〜84に接続する配線85〜90を形成する。
このようにして、CMOS回路を形成する。また、配線層は多層配線を行うことが可能であり、目的に応じて設定することが可能である。また、ダマシン構造を用いた銅(Cu)等の配線を形成することも可能である。
上記のようにして、半導体装置3が完成する。
上記半導体装置の第3製造方法では、素子分離領域15に形成した溝部16にゲート電極を構成する導電膜41が埋め込まれて形成される。これによって、第1ゲート電極22(第1導電膜パターン42)中の不純物が第2ゲート電極32(第2導電膜パターン43)方向に拡散しようとした場合、拡散された不純物は溝部16に形成された導電膜41に蓄積され、第2導電膜パターン43への拡散が抑制される。また、第2ゲート電極32(第2導電膜パターン43)中の不純物が第1ゲート電極22(第1導電膜パターン42)方向に拡散しようとした場合、拡散された不純物は溝部16に形成された導電膜41に蓄積され、第1導電膜パターン42への拡散が抑制される。このようにして、第1ゲート電極22と第2ゲート電極32との間のゲート不純物の相互拡散が抑制される。
よって、第1トランジスタT1と第2トランジスタT2の間の素子分離距離を縮小させても、第1トランジスタT1および第2トランジスタT2の閾値電圧Vthの変動を従来よりも抑制できるので、CMOSトランジスタ構成の半導体装置3の信頼性を高められるという利点がある。
また、パターニングされた導電膜41上に第1ゲート電極22から第2ゲート電極32にかけて金属シリサイド層51が連続した状態に形成されることから、金属シリサイド層51を形成することによるゲート抵抗を低減した状態が維持される。
また、第1ゲート電極22上および第2ゲート電極32上に形成される金属シリサイド層51の膜厚を厚くする必要がなくなるので、第1ゲート電極22および第2ゲート電極32の高さを低くできる。
さらに、溝部16は素子分離領域15に形成されるため、素子面積を増大させることはない。
よって、第1トランジスタT1と第2トランジスタT2の間の素子分離距離を縮小させても、第1トランジスタT1および第2トランジスタT2の閾値電圧Vthの変動を従来よりも抑制できるので、CMOSトランジスタ構成の半導体装置3の信頼性を高められるという利点がある。
また、パターニングされた導電膜41上に第1ゲート電極22から第2ゲート電極32にかけて金属シリサイド層51が連続した状態に形成されることから、金属シリサイド層51を形成することによるゲート抵抗を低減した状態が維持される。
また、第1ゲート電極22上および第2ゲート電極32上に形成される金属シリサイド層51の膜厚を厚くする必要がなくなるので、第1ゲート電極22および第2ゲート電極32の高さを低くできる。
さらに、溝部16は素子分離領域15に形成されるため、素子面積を増大させることはない。
1…半導体装置、11…半導体基板、15…素子分離領域、16…溝部、21,31…ゲート絶縁膜、22…第1ゲート電極、32…第2ゲート電極、42…第1導電膜パターン、43…第2導電膜パターン、51…金属シリサイド層、T1…第1トランジスタ、T2…第2トランジスタ
Claims (15)
- 半導体基板に形成されたnチャネル電界効果型の第1トランジスタと、
前記半導体基板に形成されたpチャネル電界効果型の第2トランジスタと、
前記第1トランジスタと前記第2トランジスタとの間の前記半導体基板に形成された素子分離領域と、
前記素子分離領域に形成された溝部を有し、
前記第1トランジスタの第1ゲート電極と前記第2トランジスタの第2ゲート電極とが、前記半導体基板上にゲート絶縁膜を介して、前記溝部の内面で連続した導電膜パターンで形成され、
前記導電膜パターンは、前記第1ゲート電極および前記第2ゲート電極の部分の幅方向の断面積より前記溝部内に形成された部分の幅方向の断面積が小さく形成され、
前記第1ゲート電極および前記第2ゲート電極の導電膜パターン上に金属シリサイド層が連続した状態に形成されている
半導体装置。 - 半導体基板に形成されたnチャネル電界効果型の第1トランジスタと、
前記半導体基板に形成されたpチャネル電界効果型の第2トランジスタと、
前記第1トランジスタと前記第2トランジスタとの間の前記半導体基板に形成された素子分離領域と、
前記素子分離領域上に形成された絶縁体部を有し、
前記第1トランジスタの第1ゲート電極と前記第2トランジスタの第2ゲート電極とが前記半導体基板上にゲート絶縁膜を介して前記絶縁体部上で連続して形成され、
前記第1ゲート電極および前記第2ゲート電極は、ゲート長方向の断面積より、前記絶縁体部上に形成された部分の断面積が小さく形成され、
前記第1ゲート電極の上部と前記第2ゲート電極の上部に金属シリサイド層が連続した状態に形成されている
半導体装置。 - 前記第1ゲート電極は、第1導電膜パターンと該第1導電膜パターン上に形成された前記金属シリサイド層からなり、
前記第2ゲート電極は、第2導電膜パターンと該第2導電膜パターン上に形成された前記金属シリサイド層からなり、
前記第1導電膜パターンと前記第2導電膜パターンは前記絶縁体部で分離されている
請求項2記載の半導体装置。 - 前記第1ゲート電極は、第1導電膜パターンと該第1導電膜パターン上に形成された前記金属シリサイド層からなり、
前記第2ゲート電極は、第2導電膜パターンと該第2導電膜パターン上に形成された前記金属シリサイド層からなり、
前記第1導電膜パターンと前記第2導電膜パターンは前記絶縁体部上で連続して形成されている
請求項2記載の半導体装置。 - 半導体基板に、nチャネル電界効果型の第1トランジスタが形成される第1形成領域とpチャネル電界効果型の第2トランジスタが形成される第2形成領域とを分離する素子分離領域を形成する工程と、
前記素子分離領域に溝部を形成する工程と、
前記第1形成領域の前記半導体基板上および前記第2形成領域の前記半導体基板上にゲート絶縁膜を形成した後、前記ゲート絶縁膜上および前記溝部の内面にそって導電膜を形成する工程と、
前記導電膜をパターニングして前記第1形成領域上に第1ゲート電極と、前記第2形成領域上に第2ゲート電極とを前記溝部内を通って連続した状態に形成する工程と、
前記第1ゲート電極の導電膜上と前記第2ゲート電極の導電膜上とに金属シリサイド層を連続した状態に形成する工程とを有する
半導体装置の製造方法。 - 前記第1ゲート電極および前記第2ゲート電極を形成した後で、前記金属シリサイド層を形成する前に
前記第1ゲート電極の両側の前記半導体基板に第1ソース・ドレイン領域を形成する工程と、
前記第2ゲート電極の両側の前記半導体基板に第2ソース・ドレイン領域を形成する工程を有する
請求項5記載の半導体装置の製造方法。 - 前記第1ゲート電極および前記第2ゲート電極を形成した後で、前記第1ソース・ドレイン領域および前記第2ソース・ドレイン領域を形成する工程の前に
前記第1ゲート電極の両側の前記半導体基板に前記第1ソース・ドレイン領域よりも濃度の低い第1低濃度拡散層を形成する工程と、
前記第2ゲート電極の両側の前記半導体基板に前記第2ソース・ドレイン領域よりも濃度の低い第2低濃度拡散層を形成する工程とを有する
請求項5記載の半導体装置の製造方法。 - 半導体基板に、nチャネル電界効果型の第1トランジスタが形成される第1形成領域とpチャネル電界効果型の第2トランジスタが形成される第2形成領域とを分離する素子分離領域を形成する工程と、
前記素子分離領域に凸状の絶縁体部を形成する工程と、
前記第1形成領域の前記半導体基板上および前記第2形成領域の前記半導体基板上にゲート絶縁膜を形成した後、前記ゲート絶縁膜上および前記絶縁体部上に導電膜を形成する工程と、
前記導電膜をパターニングして前記第1形成領域上に第1ゲート電極と、前記第2形成領域上に第2ゲート電極とを連続した状態に形成する工程と、
前記第1ゲート電極の導電膜上と前記第2ゲート電極の導電膜上とに金属シリサイド層を連続した状態に形成する工程とを有する
半導体装置の製造方法。 - 前記導電膜を形成した後で前記金属シリサイド層を形成する前に、
前記絶縁体部上に前記導電膜を残して前記導電膜表面を平坦化する工程を有する
請求項8記載の半導体装置の製造方法。 - 前記金属シリサイド層を形成する工程で、前記金属シリサイド層を前記絶縁体部上に接続させる
請求項8記載の半導体装置の製造方法。 - 前記第1ゲート電極および前記第2ゲート電極を形成した後で、前記金属シリサイド層を形成する前に
前記第1ゲート電極の両側の前記半導体基板に第1ソース・ドレイン領域を形成する工程と、
前記第2ゲート電極の両側の前記半導体基板に第2ソース・ドレイン領域を形成する工程を有する
請求項8記載の半導体装置の製造方法。 - 前記第1ゲート電極および前記第2ゲート電極を形成した後で、前記第1ソース・ドレイン領域および前記第2ソース・ドレイン領域を形成する工程の前に
前記第1ゲート電極の両側の前記半導体基板に前記第1ソース・ドレイン領域よりも濃度の低い第1低濃度拡散層を形成する工程と、
前記第2ゲート電極の両側の前記半導体基板に前記第2ソース・ドレイン領域よりも濃度の低い第2低濃度拡散層を形成する工程とを有する
請求項8記載の半導体装置の製造方法。 - 半導体基板に、nチャネル電界効果型の第1トランジスタが形成される第1形成領域とpチャネル電界効果型の第2トランジスタが形成される第2形成領域とを分離する素子分離領域を形成する工程と、
前記素子分離領域に溝部を形成する工程と、
前記第1形成領域の前記半導体基板上および前記第2形成領域の前記半導体基板上にゲート絶縁膜を形成した後、前記ゲート絶縁膜上に前記溝部内を埋め込む導電膜を形成する工程と、
前記導電膜をパターニングして前記第1形成領域上に第1ゲート電極と、前記第2形成領域上に第2ゲート電極とを連続した状態に形成する工程と、
前記第1ゲート電極の導電膜上と前記第2ゲート電極の導電膜上とに金属シリサイド層を連続した状態に形成する工程とを有する
半導体装置の製造方法。 - 前記第1ゲート電極および前記第2ゲート電極を形成した後で、前記金属シリサイド層を形成する前に
前記第1ゲート電極の両側の前記半導体基板に第1ソース・ドレイン領域を形成する工程と、
前記第2ゲート電極の両側の前記半導体基板に第2ソース・ドレイン領域を形成する工程を有する
請求項13記載の半導体装置の製造方法。 - 前記第1ゲート電極および前記第2ゲート電極を形成した後で、前記第1ソース・ドレイン領域および前記第2ソース・ドレイン領域を形成する工程の前に
前記第1ゲート電極の両側の前記半導体基板に前記第1ソース・ドレイン領域よりも濃度の低い第1低濃度拡散層を形成する工程と、
前記第2ゲート電極の両側の前記半導体基板に前記第2ソース・ドレイン領域よりも濃度の低い第2低濃度拡散層を形成する工程とを有する
請求項13記載の半導体装置の製造方法。
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---|---|---|---|
JP2008164135A JP2010010169A (ja) | 2008-06-24 | 2008-06-24 | 半導体装置およびその製造方法 |
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