JP6305168B2 - 半導体装置 - Google Patents

Description

本発明は、半導体装置に関し、例えば、シールリングを有する半導体装置に好適に利用できるものである。

半導体基板にトランジスタなどの半導体素子が形成され、半導体素子を覆うように、半導体基板上に複数の配線層を含む配線構造が形成されて、半導体装置が製造される。この配線構造にシールリングを形成する技術がある。

特開２００９−７６７８２号公報（特許文献１）や特開２０１２−１６０５４７号公報（特許文献２）には、シールリングを有する半導体装置に関する技術が記載されている。

特開２００９−７６７８２号公報 特開２０１２−１６０５４７号公報

シールリングを有する半導体装置においても、できるだけ信頼性を向上させることが望まれる。または、できるだけ小型化を図ることが望まれる。若しくは、信頼性を向上させ、かつ、小型化を図ることが望まれる。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

一実施の形態によれば、半導体装置は、シールリングを有しており、前記シールリングは、半導体基板上の配線構造が有する複数の配線層のそれぞれに形成されたシールリング用配線が積層された構造を有している。前記複数の配線層のうちの最上層の配線層に形成された前記シールリング用配線である第１シールリング用配線の内周側の側面の位置は、前記複数の配線層のうちの前記最上層の配線層よりも１つ下層の配線層に形成された前記シールリング用配線である第２シールリング用配線の内周側の側面の位置よりも、外側にある。そして、前記第１シールリング用配線の幅は、前記第２シールリング用配線の幅よりも小さい。

一実施の形態によれば、半導体装置の信頼性を向上させることができる。

または、半導体装置の小型化を図ることができる。

若しくは、半導体装置の信頼性を向上させ、かつ、半導体装置の小型化を図ることができる。

一実施の形態の半導体装置の全体平面図である。 一実施の形態の半導体装置の要部断面図である。 一実施の形態の半導体装置の要部断面図である。 一実施の形態の半導体装置の要部平面図である。 一実施の形態の半導体装置の要部断面図である。 一実施の形態の半導体装置の要部平面図である。 一実施の形態の半導体装置の製造工程中の要部断面図である。 図７に続く半導体装置の製造工程中の要部断面図である。 図８に続く半導体装置の製造工程中の要部断面図である。 図９に続く半導体装置の製造工程中の要部断面図である。 図１０に続く半導体装置の製造工程中の要部断面図である。 図１１に続く半導体装置の製造工程中の要部断面図である。 図１２に続く半導体装置の製造工程中の要部断面図である。 図１３に続く半導体装置の製造工程中の要部断面図である。 図１４に続く半導体装置の製造工程中の要部断面図である。 図１５に続く半導体装置の製造工程中の要部断面図である。 図１６に続く半導体装置の製造工程中の要部断面図である。 図１７に続く半導体装置の製造工程中の要部断面図である。 図１８に続く半導体装置の製造工程中の要部断面図である。 第１検討例の半導体装置の要部断面図である。 第２検討例の半導体装置の要部断面図である。

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。

以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。

また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。

（実施の形態１）
＜半導体装置の構造について＞
本実施の形態の半導体装置を図面を参照して説明する。本実施の形態の半導体装置は、シールリングを有する半導体装置である。

図１は、本実施の形態の半導体装置（ＣＰ）の全体平面図であり、シールリングＳＲが形成されている位置を透視して示してある。図２は、本実施の形態の半導体装置（ＣＰ）の断面構造を示す要部断面図である。図１のＡ−Ａ線の断面図が、図２にほぼ対応している。図２において、半導体装置の左端は、半導体装置ＣＰの側面ＳＭであり、半導体ウエハをスクライブ領域に沿って切断したときの切断面に対応している。また、図２において、半導体装置の右端は、半導体装置ＣＰの側面ではなく、半導体装置ＣＰの内部のある位置に対応している。図３は、本実施の形態の半導体装置（ＣＰ）の要部断面図であるが、図２の一部を抜き出して示したものに対応しており、層間絶縁膜ＩＬ４よりも上層の構造を示す断面図が示されている。図４は、本実施の形態の半導体装置（ＣＰ）の要部平面図である。図４のＢ−Ｂ線の断面図が、図３にほぼ対応している。図４において、方向Ｘ１（すなわち左方向）が、シールリングＳＲを基準にして、半導体装置ＣＰの側面ＳＭ（外側）に向かう方向に対応し、方向Ｘ２（すなわち右方向）が、シールリングＳＲを基準にして、半導体装置ＣＰの内部（内側）に向かう方向に対応している。従って、図３において、左方向が、半導体装置ＣＰの側面ＳＭ（外側）に向かう方向に対応し、右方向が、半導体装置ＣＰの内部（内側）に向かう方向に対応している。

なお、図３は、断面図であるが、図面を見やすくするために、層間絶縁膜ＩＬ５と絶縁膜ＰＡと絶縁膜ＲＳとについては、ハッチングを省略してある。また、図４は、平面図であるが、各部材の平面形状が分かりやすいように、シールリング用の配線Ｍ４ａに斜線のハッチングを付し、シールリング用の配線Ｍ５ａとパッドＰＤとにドットのハッチングを付してある。また、図４では、シールリング用のビア部Ｖ５ａは、破線で示してある。

本実施の形態の半導体装置ＣＰは、単結晶シリコンなどからなる半導体基板ＳＢを利用して形成された半導体装置（半導体チップ）であり、回路形成領域とシールリング形成領域とを有している。

図１に示されるように、半導体装置（半導体チップ）ＣＰの外周部には、シールリングＳＲが形成されている。シールリングは、ガードリングと称する場合もある。シールリングＳＲは、平面視において、半導体装置ＣＰの外周部に、半導体装置ＣＰの外周に沿って周回するように、形成されている。このため、平面視において、シールリングＳＲは、半導体装置ＣＰの外周に沿って環状（リング状）に形成されているが、半導体装置ＣＰの外形が略矩形であることに対応して、シールリングＳＲの外形は、略矩形か、あるいは、その矩形の角に丸みを持たせた形状または矩形の角を落とした形状とすることができる。半導体装置ＣＰにおいて、平面視で、シールリングＳＲで囲まれた領域内に、種々の回路や半導体素子が形成されている。このため、半導体装置ＣＰにおいて、平面視で、シールリングＳＲは、回路形成領域を囲むように設けられている。後述のＭＩＳＦＥＴ２、ビア部Ｖ１，Ｖ２，Ｖ３，Ｖ４，Ｖ５、配線Ｍ１，Ｍ２，Ｍ３，Ｍ４，Ｍ５およびパッドＰＤは、半導体装置ＣＰにおいて、平面視で、シールリングＳＲで囲まれた領域（回路形成領域）内に形成されている。

後述するように、半導体装置（ＣＰ）は、半導体基板ＳＢ上に多層配線構造が形成された構造を有している。このため、シールリングＳＲは、その多層配線構造において、半導体基板ＳＢの周囲（外周）に沿って形成されている。ここで、多層配線構造は、複数の配線層を含む配線構造に対応している。

なお、「平面視」または「平面的に見て」と言うときは、半導体基板ＳＢの主面に平行な平面で見た場合を言うものとする。

次に、図２を参照しながら、本実施の形態の半導体装置ＣＰの具体的な構成について説明する。

図２に示されるように、本実施の形態の半導体装置ＣＰを構成する単結晶シリコンなどからなる半導体基板ＳＢに、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor)２などの半導体素子が形成されている。この半導体素子は、平面視で、シールリングＳＲで囲まれた領域内に形成されている。

例えば、半導体基板ＳＢに、ＬＯＣＯＳ（Local oxidation of silicon）法またはＳＴＩ（Shallow Trench Isolation）法などにより、素子分離領域ＳＴが形成され、素子分離領域ＳＴで規定された半導体基板ＳＢの活性領域に、ウエル領域ＷＬが形成されている。ｐチャネル型ＭＩＳＦＥＴを形成する領域では、このウエル領域ＷＬは、ｎ型の半導体領域（ｎ型ウエル領域）であり、ｎチャネル型ＭＩＳＦＥＴを形成する領域では、このウエル領域ＷＬは、ｐ型の半導体領域（ｐ型ウエル領域）である。そして、半導体基板ＳＢのウエル領域ＷＬ上にゲート絶縁膜ＧＦを介してゲート電極ＧＥ形成され、半導体基板ＳＢのウエル領域ＷＬ内に、ＭＩＳＦＥＴのソース・ドレイン領域ＳＤが形成されている。ｐチャネル型ＭＩＳＦＥＴを形成する領域では、このソース・ドレイン領域ＳＤは、ｐ型の半導体領域であり、ｎチャネル型ＭＩＳＦＥＴを形成する領域では、このソース・ドレイン領域ＳＤは、ｎ型の半導体領域である。ゲート電極ＧＥ、そのゲート電極ＧＥ下のゲート絶縁膜ＧＦと、ゲート電極ＧＥ両側のソース・ドレイン領域ＳＤとにより、ＭＩＳＦＥＴ２が形成される。ソース・ドレイン領域ＳＤは、ＬＤＤ（Lightly doped Drain）構造とすることもでき、この場合、ゲート電極ＧＥの壁上には、サイドウォールスペーサとも称される側壁絶縁膜が形成される。

ＭＩＳＦＥＴ２として、ｎチャネル型のＭＩＳＦＥＴまたはｐチャネル型のＭＩＳＦＥＴ、あるいはｎチャネル型のＭＩＳＦＥＴとｐチャネル型のＭＩＳＦＥＴとの両方を形成することができる。

また、ここでは、半導体素子として、ＭＩＳＦＥＴを例に挙げて説明しているが、この他、容量素子、抵抗素子、メモリ素子または他の構成のトランジスタなどを形成することもできる。

半導体基板ＳＢ上には、複数の層間絶縁膜と複数の配線層とにより配線構造（多層配線構造）が形成されている。

すなわち、半導体基板ＳＢ上に、複数の層間絶縁膜ＩＬ１，ＩＬ２，ＩＬ３，ＩＬ４，ＩＬ５が形成され、この複数の層間絶縁膜ＩＬ１，ＩＬ２，ＩＬ３，ＩＬ４，ＩＬ５に、ビア部（接続部、導電性プラグ）Ｖ１，Ｖ２，Ｖ３，Ｖ４，Ｖ５および配線Ｍ１，Ｍ２，Ｍ３，Ｍ４，Ｍ５が形成されている。

具体的には、半導体基板ＳＢ上に、ＭＩＳＦＥＴ２を覆うように、絶縁膜として層間絶縁膜ＩＬ１が形成されており、この層間絶縁膜ＩＬ１上に、配線Ｍ１が形成されている。配線Ｍ１は、最下層の配線層である第１配線層の配線である。層間絶縁膜ＩＬ１上には、配線Ｍ１を覆うように、絶縁膜として層間絶縁膜ＩＬ２が形成されており、この層間絶縁膜ＩＬ２上に、配線Ｍ２が形成されている。配線Ｍ２は、第１配線層よりも１つ上層の配線層である第２配線層の配線である。層間絶縁膜ＩＬ２上には、配線Ｍ２を覆うように、絶縁膜として層間絶縁膜ＩＬ３が形成されており、この層間絶縁膜ＩＬ３上に、配線Ｍ３が形成されている。配線Ｍ３は、第２配線層よりも１つ上層の配線層である第３配線層の配線である。層間絶縁膜ＩＬ３上には、配線Ｍ３を覆うように、絶縁膜として層間絶縁膜ＩＬ４が形成されており、この層間絶縁膜ＩＬ４上に、配線Ｍ４が形成されている。配線Ｍ４は、第３配線層よりも１つ上層の配線層である第４配線層の配線である。層間絶縁膜ＩＬ４上には、配線Ｍ４を覆うように、絶縁膜として層間絶縁膜ＩＬ５が形成されており、この層間絶縁膜ＩＬ５上に、配線Ｍ５が形成されている。配線Ｍ５は、第４配線層よりも１つ上層の配線層である第５配線層の配線である。層間絶縁膜ＩＬ５上には、配線Ｍ５を覆うように、絶縁膜ＰＡが形成されており、この絶縁膜ＰＡ上に、最上層の膜として樹脂膜からなる絶縁膜（樹脂膜）ＲＳが形成されている。

層間絶縁膜ＩＬ１にはビア部Ｖ１が形成されている。ビア部Ｖ１は、導電体からなり、配線Ｍ１の下層に形成され、すなわち層間絶縁膜ＩＬ１中に層間絶縁膜ＩＬ１を貫通するように形成され、ビア部Ｖ１の上面が配線Ｍ１の下面に接することで、配線Ｍ１に電気的に接続されている。また、ビア部Ｖ１の底部は、半導体基板ＳＢ内に形成された種々の半導体領域（例えばソース・ドレイン領域ＳＤなど）や、半導体基板ＳＢ上に形成された種々の導電性部材（例えばゲート電極ＧＥなど）に接続されている。これにより、配線Ｍ１を、ビア部Ｖ１を介して、半導体基板ＳＢに形成された種々の半導体領域や半導体基板ＳＢ上に形成された種々の導電性部材に電気的に接続することができる。

層間絶縁膜ＩＬ２にはビア部Ｖ２が形成されている。ビア部Ｖ２は、導電体からなり、配線Ｍ２と配線Ｍ１との間に形成されて、すなわち層間絶縁膜ＩＬ２中に形成されて、配線Ｍ２と配線Ｍ１とを接続している。これにより、配線Ｍ２と配線Ｍ１とを、ビア部Ｖ２を介して電気的に接続することができる。ビア部Ｖ２は、配線Ｍ２と一体的に形成することもできる。

層間絶縁膜ＩＬ３にはビア部（接続部、導電性プラグ）Ｖ３が形成されている。ビア部Ｖ３は、導電体からなり、配線Ｍ３と配線Ｍ２との間に形成されて、すなわち層間絶縁膜ＩＬ３中に形成されて、配線Ｍ３と配線Ｍ２とを接続している。これにより、配線Ｍ３と配線Ｍ２とを、ビア部Ｖ３を介して電気的に接続することができる。ビア部Ｖ３は、配線Ｍ３と一体的に形成することもできる。

層間絶縁膜ＩＬ４にはビア部Ｖ４が形成されている。ビア部Ｖ４は、導電体からなり、配線Ｍ４と配線Ｍ３との間に形成されて、すなわち層間絶縁膜ＩＬ４中に形成されて、配線Ｍ４と配線Ｍ３とを接続している。これにより、配線Ｍ４と配線Ｍ３とを、ビア部Ｖ４を介して電気的に接続することができる。ビア部Ｖ４は、配線Ｍ４と一体的に形成することもできる。

層間絶縁膜ＩＬ５にはビア部Ｖ５が形成されている。ビア部Ｖ５は、導電体からなり、配線Ｍ５と配線Ｍ４との間に形成されて、すなわち層間絶縁膜ＩＬ５中に形成されて、配線Ｍ５と配線Ｍ４とを接続している。これにより、配線Ｍ５と配線Ｍ４とを、ビア部Ｖ５を介して電気的に接続することができる。ビア部Ｖ５は、配線Ｍ５と一体的に形成することもできる。

本実施の形態の半導体装置ＣＰにおいては、第５配線層、すなわち配線Ｍ５が、最上層配線である。すなわち、第１配線層（配線Ｍ１）、第２配線層（配線Ｍ２）、第３配線層（配線Ｍ３）、第４配線層（配線Ｍ４）および第５配線層（配線Ｍ５）により、半導体基板ＳＢに形成された種々の素子（例えば上記ＭＩＳＦＥＴ２など）の所望の結線がなされており、所望の動作をなし得る。

最上層配線である第５配線層によってパッド（パッド領域、パッド電極）ＰＤが形成されている。すなわち、配線Ｍ５と同層にパッドＰＤが形成されている。つまり、配線Ｍ５とパッドＰＤとは、同層の導電層により同工程で形成されている。このため、パッドＰＤは、層間絶縁膜ＩＬ５上に形成されている。パッドＰＤは、配線Ｍ５の一部とみなすこともできるが、配線Ｍ５は絶縁膜ＰＡ，ＲＳで覆われているのに対して、パッドＰＤは、少なくとも一部が絶縁膜ＰＡ，ＲＳの開口部（ＯＰ１，ＯＰ２）から露出されている。すなわち、配線Ｍ５は、絶縁膜ＰＡと絶縁膜ＰＡ上の絶縁膜ＲＳとの積層膜（積層絶縁膜）により覆われているが、パッドＰＤの少なくとも一部は、絶縁膜ＰＡと絶縁膜ＲＳのいずれにも覆われずに露出されている。

具体的には、絶縁膜ＰＡには、パッドＰＤの一部と平面視で重なる位置に開口部ＯＰ１が形成され、この絶縁膜ＰＡの開口部ＯＰ１からパッドＰＤの一部が露出されている。パッドＰＤのうち、絶縁膜ＰＡの開口部ＯＰ１と平面視で重ならない部分は、絶縁膜ＰＡで覆われている。また、絶縁膜ＲＳにも、パッドＰＤの一部と平面視で重なる位置に開口部ＯＰ２が形成されている。この絶縁膜ＲＳの開口部ＯＰ２は、絶縁膜ＰＡの開口部ＯＰ１を平面視で内包するように形成されている。このため、絶縁膜ＲＳの開口部ＯＰ２と絶縁膜ＰＡの開口部ＯＰ１から、パッドＰＤの一部が露出されている。

絶縁膜ＲＳの開口部ＯＰ２と絶縁膜ＰＡの開口部ＯＰ１とから露出されるパッドＰＤが、半導体装置ＣＰの外部端子として機能することができる。例えば、絶縁膜ＲＳの開口部ＯＰ２と絶縁膜ＰＡの開口部ＯＰ１から露出されるパッドＰＤに、ボンディングワイヤなどの導電性の接続部材を接続することができる。あるいは、絶縁膜ＲＳの開口部ＯＰ２と絶縁膜ＰＡの開口部ＯＰ１から露出されるパッドＰＤ上に、バンプ電極を形成または接続することもできる。

また、パッドＰＤ上に下地金属膜（図示せず）を形成しておき、このパッドＰＤ上の下地金属膜を、絶縁膜ＲＳの開口部ＯＰ２と絶縁膜ＰＡの開口部ＯＰ１から露出させることもできる。下地金属膜は、例えばニッケル（Ｎｉ）膜と該ニッケル（Ｎｉ）膜上の金（Ａｕ）膜との積層膜などからなる。これにより、絶縁膜ＲＳの開口部ＯＰ２と絶縁膜ＰＡの開口部ＯＰ１から露出される下地金属膜にボンディングワイヤなどの導電性の接続部材を接続することになるため、接続部材（ボンディングワイヤなど）を接続しやすくすることができる。

最上層配線である配線Ｍ５とパッドＰＤとは、好ましくは、アルミニウム（Ａｌ）を主成分（主体）とする導電材料（金属伝導を示す導電材料）からなる。この場合、パッドＰＤは、好ましくは、アルミニウムを主体とするアルミニウムパッドであり、配線Ｍ５は、好ましくは、アルミニウムを主体とするアルミニウム配線である。配線Ｍ５およびパッドＰＤの好適な材料例を挙げると、純アルミニウム（Ａｌ）、あるいは、Ａｌ（アルミニウム）とＳｉ（シリコン）との化合物または合金、あるいは、Ａｌ（アルミニウム）とＣｕ（銅）との化合物または合金、あるいは、ＡｌとＳｉとＣｕとの化合物または合金などがあり、Ａｌの組成比は５０原子％より大きい（すなわちＡｌリッチである）ことが好適である。

また、最上層の膜である絶縁膜ＲＳを、ポリイミド樹脂などのような樹脂膜（有機系絶縁膜）とすることで、比較的軟らかい樹脂膜（有機系絶縁膜）を最上層として半導体装置（半導体チップ）の取り扱いを容易にすることができる。

また、図１〜図４に示されるように、半導体装置ＣＰの外周部には、シールリング（ガードリング）ＳＲが形成されている。

シールリングＳＲは、シールリング用の配線（金属パターン）Ｍ１ａ，Ｍ２ａ，Ｍ３ａ，Ｍ４ａ，Ｍ５ａと、シールリング用のビア部（金属パターン）Ｖ１ａ，Ｖ２ａ，Ｖ３ａ，Ｖ４ａ，Ｖ５ａとにより形成されている。

シールリング用の配線Ｍ１ａは、配線Ｍ１と同層に同工程で同材料により形成されている。また、シールリング用の配線Ｍ２ａは、配線Ｍ２と同層に同工程で同材料により形成されている。また、シールリング用の配線Ｍ３ａは、配線Ｍ３と同層に同工程で同材料により形成されている。また、シールリング用の配線Ｍ４ａは、配線Ｍ４と同層に同工程で同材料により形成されている。また、シールリング用の配線Ｍ５ａは、配線Ｍ５と同層に同工程で同材料により形成されている。

また、シールリング用のビア部Ｖ１ａは、ビア部Ｖ１と同層に同工程で同材料により形成されている。また、シールリング用のビア部Ｖ２ａは、ビア部Ｖ２と同層に同工程で同材料により形成され、シールリング用のビア部Ｖ３ａは、ビア部Ｖ３と同層に同工程で同材料により形成され、シールリング用のビア部Ｖ４ａは、ビア部Ｖ４と同層に同工程で同材料により形成され、シールリング用のビア部Ｖ５ａは、ビア部Ｖ５と同層に同工程で同材料により形成されている。

このため、シールリング用の配線Ｍ１ａ，Ｍ２ａ，Ｍ３ａ，Ｍ４ａ，Ｍ５ａおよびビア部Ｖ１ａ，Ｖ２ａ，Ｖ３ａ，Ｖ４ａ，Ｖ５ａは、配線Ｍ１，Ｍ２，Ｍ３，Ｍ４，Ｍ５およびビア部Ｖ１，Ｖ２，Ｖ３，Ｖ４，Ｖ５と同様に、金属材料を主体として形成されている。シールリング用のビア部Ｖ１ａ、配線Ｍ１ａ、ビア部Ｖ２ａ、配線Ｍ２ａ、ビア部Ｖ３ａ、配線Ｍ３ａ、ビア部Ｖ４ａ、配線Ｍ４ａ、ビア部Ｖ５ａおよび配線Ｍ５ａは、それぞれ、シールリングＳＲ用の金属パターンとみなすこともできる。

また、シールリング用の配線Ｍ１ａの厚みは、配線Ｍ１の厚みとほぼ同じであり、シールリング用の配線Ｍ２ａの厚みは、配線Ｍ２の厚みとほぼ同じであり、シールリング用の配線Ｍ３ａの厚みは、配線Ｍ３の厚みとほぼ同じであり、シールリング用の配線Ｍ４ａの厚みは、配線Ｍ４の厚みとほぼ同じである。また、シールリング用の配線Ｍ５ａの厚みは、配線Ｍ５の厚みやパッドＰＤの厚みとほぼ同じである。ここで、複数の配線層を含む配線構造（多層配線構造）が半導体基板ＳＢ上に形成されているが、最上層の配線層に形成された配線（ここでは配線Ｍ５）およびパッド（ここではパッドＰＤ）の各厚みは、最上層の配線層よりも下層の配線層に形成された配線（ここでは配線Ｍ１，Ｍ２，Ｍ３，Ｍ４）の各厚みよりも厚くなっている。このため、最上層の配線層に形成されたシールリング用の配線Ｍ５ａの厚みは、最上層の配線層よりも下層の配線層に形成されたシールリング用の配線Ｍ４ａ，Ｍ３ａ，Ｍ２ａ，Ｍ１ａの各厚みよりも厚くなっている。

シールリングＳＲは、これらシールリング用の配線Ｍ１ａ，Ｍ２ａ，Ｍ３ａ，Ｍ４ａ，Ｍ５ａおよびシールリング用のビア部Ｖ１ａ，Ｖ２ａ，Ｖ３ａ，Ｖ４ａ，Ｖ５ａにより、金属の壁状に形成されている。すなわち、シールリングＳＲは、シールリング用の配線Ｍ５ａとビア部Ｖ５ａと配線Ｍ４ａとビア部Ｖ４ａと配線Ｍ３ａとビア部Ｖ３ａと配線Ｍ２ａとビア部Ｖ２ａと配線Ｍ１ａとビア部Ｖ１ａとが上下方向に並ぶことにより、金属の壁状に形成されている。つまり、シールリング用のビア部Ｖ１ａと配線Ｍ１ａとビア部Ｖ２ａと配線Ｍ２ａとビア部Ｖ３ａと配線Ｍ３ａとビア部Ｖ４ａと配線Ｍ４ａとビア部Ｖ５ａと配線Ｍ５ａとは、形成されている層が相違し、この順で下から上に積み重ねられ、全体としてシールリングＳＲを形成している。

シールリングＳＲは、平面視において、半導体装置ＣＰの外周部に、半導体装置ＣＰの外周に沿って周回するように、形成されている。このため、シールリング用のビア部Ｖ１ａと配線Ｍ１ａとビア部Ｖ２ａと配線Ｍ２ａとビア部Ｖ３ａと配線Ｍ３ａとビア部Ｖ４ａと配線Ｍ４ａとビア部Ｖ５ａと配線Ｍ５ａとは、それぞれ、平面視において半導体装置ＣＰの外周部に、半導体装置ＣＰの外周に沿って周回するように、形成されている。

シールリング用のビア部Ｖ１ａは、平面視においてシールリング用の配線Ｍ１ａと重なる領域に配置されており、そのシールリング用の配線Ｍ１ａと接続されている。シールリング用のビア部Ｖ２ａは、平面視において、シールリング用の配線Ｍ１ａとシールリング用の配線Ｍ２ａとが重なる領域に配置されており、シールリング用の配線Ｍ１ａとシールリング用の配線Ｍ２ａとがシールリング用のビア部Ｖ２ａを介して接続されている。また、シールリング用のビア部Ｖ３ａは、平面視において、シールリング用の配線Ｍ２ａとシールリング用の配線Ｍ３ａとが重なる領域に配置されており、シールリング用の配線Ｍ２ａとシールリング用の配線Ｍ３ａとがシールリング用のビア部Ｖ３ａを介して接続されている。また、シールリング用のビア部Ｖ４ａは、平面視において、シールリング用の配線Ｍ３ａとシールリング用の配線Ｍ４ａとが重なる領域に配置されており、シールリング用の配線Ｍ３ａとシールリング用の配線Ｍ４ａとがシールリング用のビア部Ｖ４ａを介して接続されている。また、シールリング用のビア部Ｖ５ａは、平面視において、シールリング用の配線Ｍ４ａとシールリング用の配線Ｍ５ａとが重なる領域に配置されており、シールリング用の配線Ｍ４ａとシールリング用の配線Ｍ５ａとがシールリング用のビア部Ｖ５ａを介して接続されている。

このため、シールリング用のビア部Ｖ１ａとシールリング用の配線Ｍ１ａとは平面視で重なっており、シールリング用の配線Ｍ１ａとシールリング用のビア部Ｖ２ａとは平面視で重なっている。また、シールリング用のビア部Ｖ２ａとシールリング用の配線Ｍ２ａとは平面視で重なっており、シールリング用の配線Ｍ２ａとシールリング用のビア部Ｖ３ａとは平面視で重なっている。また、シールリング用のビア部Ｖ３ａとシールリング用の配線Ｍ３ａとは平面視で重なっており、シールリング用の配線Ｍ３ａとシールリング用のビア部Ｖ４ａとは平面視で重なっている。また、シールリング用のビア部Ｖ４ａとシールリング用の配線Ｍ４ａとは平面視で重なっており、シールリング用の配線Ｍ４ａとシールリング用のビア部Ｖ５ａとは平面視で重なっており、シールリング用のビア部Ｖ５ａとシールリング用の配線Ｍ５ａとは平面視で重なっている。

すなわち、シールリング用の配線Ｍ２ａとシールリング用の配線Ｍ１ａとは、シールリング用の配線Ｍ２ａとシールリング用の配線Ｍ１ａとの間に配置されたシールリング用のビア部Ｖ２ａにより接続されている。また、シールリング用の配線Ｍ３ａとシールリング用の配線Ｍ２ａとは、シールリング用の配線Ｍ３ａとシールリング用の配線Ｍ２ａとの間に配置されたシールリング用のビア部Ｖ３ａにより接続されている。また、シールリング用の配線Ｍ４ａとシールリング用の配線Ｍ３ａとは、シールリング用の配線Ｍ４ａとシールリング用の配線Ｍ３ａとの間に配置されたシールリング用のビア部Ｖ４ａにより接続されている。また、シールリング用の配線Ｍ５ａとシールリング用の配線Ｍ４ａとは、シールリング用の配線Ｍ５ａとシールリング用の配線Ｍ４ａとの間に配置されたシールリング用のビア部Ｖ５ａにより接続されている。

シールリングＳＲを設けたことにより、半導体装置ＣＰの製造時のダイシング工程（切断工程）において、ダイシングブレードによって切断面にクラックが生じた場合に、そのクラックの伸展を、シールリングＳＲによって停止させることができる。なお、ダイシング工程での切断面が、半導体装置ＣＰの側面ＳＭに対応している。また、半導体装置の切断面（側面ＳＭ）からの水分の侵入をシールリングＳＲによって停止させることができる。すなわち、シールリングＳＲは、ダイシングによる切断面からのクラックの伸展や、水分の侵入に対する障壁の機能を有している。従って、シールリングＳＲを設けることにより、半導体装置の信頼性を向上させることができる。

このため、シールリング用の配線Ｍ１ａ，Ｍ２ａ，Ｍ３ａ，Ｍ４ａ，Ｍ５ａおよびビア部Ｖ１ａ，Ｖ２ａ，Ｖ３ａ，Ｖ４ａ，Ｖ５ａは、素子または回路の間を結線するために形成したものではなく、シールリングＳＲを形成するために形成したものである。配線Ｍ１，Ｍ２，Ｍ３，Ｍ４，Ｍ５は、シールリング用以外の配線であり、例えば、素子または回路の間を結線するために形成されている。

本実施の形態の半導体装置（ＣＰ）は、半導体基板ＳＢ上に形成されかつ複数の配線層を含む配線構造（多層配線構造）を備えており、この配線構造において、半導体基板ＳＢの周囲（外周）に沿って形成されたシールリングＳＲを有している。このシールリングＳＲは、配線構造を構成する複数の配線層のそれぞれに形成されたシールリング用配線（Ｍ１ａ〜Ｍ５ａ）が積層された構造を有している。配線構造を構成する複数の配線層のうちの最上層の配線層に、シールリング用の配線Ｍ５ａと、パッドＰＤと、配線Ｍ５とが形成されている。すなわち、シールリング用の配線Ｍ５ａと、パッドＰＤと、配線Ｍ５とは、同じ層（具体的には最上層の配線層）に形成されている。このため、シールリング用の配線Ｍ５ａに隣り合う位置に、パッドＰＤまたは配線Ｍ５が配置されることになる。図２〜図４では、最上層の配線層に形成されたシールリング用の配線Ｍ５ａに隣り合うのが、パッドＰＤである場合が示されているが、図５および図６に示されるように、シールリング用の配線Ｍ５ａに隣り合うのが、パッドＰＤではなく配線Ｍ５の場合もあり得る。図５（要部断面図）および図６（要部平面図）は、それぞれ上記図３および図４に相当するものであり、図５および図６には、シールリング用の配線Ｍ５ａに隣り合うのが、パッドＰＤではなく配線Ｍ５の場合が示されており、このような場合も、本実施の形態に含まれる。

なお、上記図３と同様に、図５は、層間絶縁膜ＩＬ４よりも上層の構造が示され、断面図であるが、図面を見やすくするために、層間絶縁膜ＩＬ５と絶縁膜ＰＡと絶縁膜ＲＳとについては、ハッチングを省略してある。また、上記図４と同様に、図６は、平面図であるが、各部材の平面形状が分かりやすいように、シールリング用の配線Ｍ４ａに斜線のハッチングを付し、シールリング用の配線Ｍ５ａと配線Ｍ５とにドットのハッチングを付し、また、シールリング用のビア部Ｖ５ａは、破線で示してある。図６のＣ−Ｃ線の断面図が、図５にほぼ対応している。

＜半導体装置の製造工程について＞
次に、本実施の形態の半導体装置の製造工程の一例について説明する。以下の製造工程により、上記図７〜図１９の半導体装置を製造することができる。図７〜図１９は、本実施の形態の半導体装置の製造工程中の要部断面図である。

まず、図７に示されるように、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）ＳＢを用意（準備）する。この段階の半導体基板ＳＢは、略円盤状の半導体ウエハの状態である。

ここで、半導体ウエハ（半導体基板ＳＢに対応）は、そこから半導体チップ（半導体装置ＣＰに対応）が取得される予定の領域であるチップ領域（半導体チップ領域）と、各チップ領域の間のスクライブ領域とを有しており、各チップ領域は、平面視でスクライブ領域に囲まれている。すなわち、半導体ウエハにおいては、複数のチップ領域がアレイ状に配列しており、アレイ状に配列するチップ領域の間の領域が、スクライブ領域に対応している。従って、半導体ウエハにおいて、アレイ状に配列する複数のチップ領域は、スクライブ領域によって区画されている。ダイシング工程（切断工程）において、スクライブ領域に沿って半導体ウエハを切断（ダイシング）することにより、各チップ領域が個片化されて、半導体チップ（半導体装置ＣＰに対応）となる。図７〜図１８において、チップ領域を符号１Ａで示し、スクライブ領域を符号１Ｂで示してある。チップ領域とスクライブ領域とは、同一の半導体ウエハ（半導体基板）の主面における互いに異なる平面領域に対応している。なお、以下の工程で形成されるシールリングＳＲは、各チップ領域内に形成されるが、各チップ領域における外周部に形成される。すなわち、シールリングＳＲは、各チップ領域において、そのチップ領域の外周に沿って周回するように形成される。一方、以下の工程で形成されるＭＩＳＦＥＴ２、ビア部Ｖ１，Ｖ２，Ｖ３，Ｖ４，Ｖ５、配線Ｍ１，Ｍ２，Ｍ３，Ｍ４，Ｍ５およびパッドＰＤは、各チップ領域において、平面視でシールリングＳＲにより囲まれる領域内に、形成される。

次に、チップ領域１Ａの半導体基板ＳＢ（の活性領域）に、ＭＩＳＦＥＴなどの半導体素子を形成する。以下に、ＭＩＳＦＥＴの形成工程について簡単に説明する。

まず、図７に示されるように、半導体基板ＳＢに、ＬＯＣＯＳ法またはＳＴＩ法などを用いて素子分離領域ＳＴを形成する。それから、図８に示されるように、素子分離領域ＳＴで規定された半導体基板ＳＢの活性領域に、イオン注入法などを用いてウエル領域ＷＬを形成し、ウエル領域ＷＬ上にゲート絶縁膜ＧＦを介してゲート電極ＧＥを形成する。それから、半導体基板ＳＢのウエル領域ＷＬ内に、イオン注入法などを用いてソース・ドレイン領域ＳＤを形成する。ゲート電極ＧＥの側壁上にサイドウォールスペーサと称する側壁絶縁膜を形成し、その側壁絶縁膜の形成の前後にイオン注入を行うことでソース・ドレイン領域ＳＤを形成することもでき、その場合は、ソース・ドレイン領域ＳＤはＬＤＤ構造を有したものとなる。その後、イオン注入で導入した不純物の活性化のためのアニール処理（熱処理）を行う。このようにして、半導体基板ＳＢにＭＩＳＦＥＴ２が形成される。更に、サリサイド（Salicide：Self Aligned Silicide）技術を用いて、ソース・ドレイン領域ＳＤやゲート電極ＧＥの各上部（表層部）などに、低抵抗の金属シリサイド層（図示せず）を形成することもできる。

ＭＩＳＦＥＴ２として、ｎチャネル型のＭＩＳＦＥＴまたはｐチャネル型のＭＩＳＦＥＴ、あるいはｎチャネル型のＭＩＳＦＥＴとｐチャネル型のＭＩＳＦＥＴとの両方を形成することができる。

また、ここでは、チップ領域１Ａに形成する半導体素子として、ＭＩＳＦＥＴを例に挙げて説明しているが、この他、容量素子、抵抗素子、メモリ素子または他の構成のトランジスタなどを形成することもできる。また、ここでは、チップ領域１Ａに形成する半導体素子として、ＭＩＳＦＥＴを例に挙げて説明しているが、この他、容量素子、抵抗素子、メモリ素子または他の構成のトランジスタなどをチップ領域１Ａに形成してもよい。

次に、半導体基板ＳＢ上に、複数の層間絶縁膜（ＩＬ１〜ＩＬ５）と複数の配線層（Ｍ１〜Ｍ５）とからなる多層配線構造を形成する。以下、具体的に説明する。

まず、図９に示されるように、半導体基板ＳＢの主面（主面全面）上に、層間絶縁膜ＩＬ１を形成する。層間絶縁膜ＩＬ１は、半導体基板ＳＢに形成した素子（例えばＭＩＳＦＥＴ２など）を覆うように形成される。層間絶縁膜ＩＬ１は、半導体基板ＳＢの主面全面上に形成されるため、チップ領域１Ａとスクライブ領域１Ｂとに形成される。層間絶縁膜ＩＬ１は、例えば、酸化シリコン膜の単体膜や、あるいは、窒化シリコン膜と該窒化シリコン膜上に形成されかつ該窒化シリコン膜よりも厚い酸化シリコン膜との積層膜などからなる。

層間絶縁膜ＩＬ１の成膜後、必要に応じて、層間絶縁膜ＩＬ１の表面（上面）をＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法により研磨するなどして、層間絶縁膜ＩＬ１の上面を平坦化する。下地段差に起因して層間絶縁膜ＩＬ１の表面に凹凸形状が形成されていても、層間絶縁膜ＩＬ１の表面をＣＭＰ法により研磨することにより、その表面が平坦化された層間絶縁膜ＩＬ１を得ることができる。

次に、層間絶縁膜ＩＬ１上にフォトリソグラフィ技術を用いて形成したフォトレジスト層（図示せず）をエッチングマスクとして用いて、層間絶縁膜ＩＬ１をドライエッチングすることにより、層間絶縁膜ＩＬ１に、ビア部Ｖ１を埋め込むためのコンタクトホール（貫通孔、孔）ＣＴ１と、シールリング用のビア部Ｖ１ａを埋め込むための溝ＴＲ１とを形成する。コンタクトホールＣＴ１および溝ＴＲ１は、層間絶縁膜ＩＬ１を貫通するように形成される。それから、コンタクトホールＣＴ１および溝ＴＲ１内に導電膜を埋め込むことにより、コンタクトホールＣＴ１内にビア部Ｖ１を形成し、溝ＴＲ１内にシールリング用のビア部Ｖ１ａを形成する。

ビア部Ｖ１およびシールリング用のビア部Ｖ１ａを形成するには、例えば、コンタクトホールＣＴ１および溝ＴＲ１の内部（底部および側壁上）を含む層間絶縁膜ＩＬ１上に、スパッタリング法またはプラズマＣＶＤ法などによりバリア導体膜（例えばチタン膜、窒化チタン膜、あるいはそれらの積層膜）を形成する。それから、タングステン膜などからなる主導体膜を、ＣＶＤ法などによってバリア導体膜上にコンタクトホールＣＴ１および溝ＴＲ１を埋めるように形成する。その後、コンタクトホールＣＴ１および溝ＴＲ１の外部（層間絶縁膜ＩＬ１上）の不要な主導体膜およびバリア導体膜をＣＭＰ法またはエッチバック法などによって除去する。これにより、層間絶縁膜ＩＬ１の上面が露出し、層間絶縁膜ＩＬ１のコンタクトホールＣＴ１内に埋め込まれて残存するバリア導体膜および主導体膜により、ビア部Ｖ１が形成され、層間絶縁膜ＩＬ１の溝ＴＲ１内に埋め込まれて残存するバリア導体膜および主導体膜により、シールリング用のビア部Ｖ１ａが形成される。図９では、図面の簡略化のために、ビア部Ｖ１およびシールリング用のビア部Ｖ１ａは、主導体膜とバリア導体膜を一体化して示してある。

次に、図１０に示されるように、ビア部Ｖ１とシールリング用のビア部Ｖ１ａとが埋め込まれた層間絶縁膜ＩＬ１上に、最下層の配線層である第１配線層の配線Ｍ１を形成する。配線Ｍ１を形成する際には、シールリング用の配線Ｍ１ａも一緒に形成される。配線Ｍ１，Ｍ１ａを形成するには、まず、ビア部Ｖ１，Ｖ１ａが埋め込まれた層間絶縁膜ＩＬ１上に、第１配線層用の導電膜を形成する。この導電膜は、例えば、下から順に、バリア導体膜とアルミニウム膜とバリア導体膜との積層膜からなり、スパッタリング法などを用いて形成することができる。第１配線層用の導電膜に用いるバリア導体膜としては、例えば、チタン膜、窒化チタン膜、あるいはそれらの積層膜を例示できるが、これは、後で形成する第２〜第５配線層用の各導電膜におけるバリア導体膜についても適用できる。また、第１配線層用の導電膜に用いるアルミニウム膜は、純アルミニウム膜に限定されず、アルミニウムを主成分とする導電材料膜（但し金属伝導を示す導電材料膜）を用いることができるが、これは、後で形成する第２〜第５配線層用の各導電膜におけるアルミニウム膜についても適用できる。それから、この第１配線層用の導電膜をフォトリソグラフィ技術およびエッチング技術を用いてパターニングすることにより、配線Ｍ１およびシールリング用の配線Ｍ１ａを形成することができる。ビア部Ｖ１は、その上面が配線Ｍ１に接することで、配線Ｍ１と電気的に接続される。シールリング用の配線Ｍ１ａは、平面視でシールリング用のビア部Ｖ１ａと重なる位置に形成されて、シールリング用のビア部Ｖ１ａと接続される。

また、ここでは配線Ｍ１，Ｍ１ａを、導電膜をパターニングする手法で形成した場合について説明した。他の形態として、配線Ｍ１およびシールリング用の配線Ｍ１ａを、ダマシン法により形成することもできる。この場合、ビア部Ｖ１，Ｖ１ａが埋め込まれた層間絶縁膜ＩＬ１上に絶縁膜を形成してから、その絶縁膜に溝（配線溝）を形成し、その溝に導電膜を埋め込むことで、配線Ｍ１およびシールリング用の配線Ｍ１ａを形成することができる。この場合、配線Ｍ１は、埋込配線（例えば埋込銅配線）により構成されることになる。

また、配線Ｍ１およびシールリング用の配線Ｍ１ａは、チップ領域１Ａに形成されるが、これら配線Ｍ１，Ｍ１ａを形成する際に、スクライブ領域１Ｂに配線Ｍ１，Ｍ１ａと同層の金属パターンＭ１ｂを形成することもできる。例えば、第１配線層用の導電膜をパターニングすることにより、チップ領域１Ａの配線Ｍ１，Ｍ１ａだけでなく、スクライブ領域１Ｂの金属パターンＭ１ｂも形成することができる。スクライブ領域１Ｂの金属パターンＭ１ｂは、例えば、アライメントマークや、あるいはテストパターンなどとして用いることができる。

次に、図１１に示されるように、半導体基板ＳＢの主面（主面全面）上に、すなわち層間絶縁膜ＩＬ１上に、配線Ｍ１およびシールリング用の配線Ｍ１ａを覆うように、層間絶縁膜ＩＬ２を形成する。層間絶縁膜ＩＬ２は、例えば酸化シリコン膜などからなり、ＣＶＤ法などを用いて形成することができる。層間絶縁膜ＩＬ２の成膜後、必要に応じて、層間絶縁膜ＩＬ２の表面（上面）をＣＭＰ法により研磨するなどして、層間絶縁膜ＩＬ２の上面の平坦性を高めることもできる。

次に、層間絶縁膜ＩＬ２上にフォトリソグラフィ技術を用いて形成したフォトレジスト層（図示せず）をエッチングマスクとして用いて、層間絶縁膜ＩＬ２をドライエッチングすることにより、層間絶縁膜ＩＬ２に、ビア部Ｖ２を埋め込むためのスルーホール（貫通孔、孔）ＳＨ２と、シールリング用のビア部Ｖ２ａを埋め込むための溝ＴＲ２とを形成する。それから、スルーホールＳＨ２および溝ＴＲ２内に導電膜を埋め込むことにより、スルーホールＳＨ２内にビア部Ｖ２を形成し、溝ＴＲ２内にシールリング用のビア部Ｖ２ａを形成する。ビア部Ｖ２は、導電性のプラグとみなすこともできる。シールリング用のビア部Ｖ２ａは、平面視でシールリング用の配線Ｍ１ａと重なる位置に形成される。

ビア部Ｖ２およびシールリング用のビア部Ｖ２ａは、ビア部Ｖ１およびシールリング用のビア部Ｖ１ａと同様の手法により形成することができる。また、ビア部Ｖ２およびシールリング用のビア部Ｖ２ａは、ビア部Ｖ１およびシールリング用のビア部Ｖ１ａと、導電膜の材料を同じにすることもできるが、異ならせることもできる。例えば、ビア部Ｖ１およびシールリング用のビア部Ｖ１ａは、タングステン膜を主体とし、ビア部Ｖ２およびシールリング用のビア部Ｖ２ａは、アルミニウム膜を主体とすることもできる。

次に、ビア部Ｖ２，Ｖ２ａが埋め込まれた層間絶縁膜ＩＬ２上に、第２配線層の配線Ｍ２を形成する。配線Ｍ２を形成する際には、シールリング用の配線Ｍ２ａも一緒に形成される。配線Ｍ２，Ｍ２ａを形成するには、まず、ビア部Ｖ２，Ｖ２ａが埋め込まれた層間絶縁膜ＩＬ２上に、第２配線層用の導電膜を形成する。この導電膜は、例えば、下から順に、バリア導体膜とアルミニウム膜とバリア導体膜との積層膜からなり、スパッタリング法などを用いて形成することができる。それから、この第２配線層用の導電膜をフォトリソグラフィ技術およびエッチング技術を用いてパターニングすることにより、配線Ｍ２およびシールリング用の配線Ｍ２ａを形成することができる。ビア部Ｖ２は、その下面が配線Ｍ１に接することで配線Ｍ１と電気的に接続され、その上面が配線Ｍ２に接することで配線Ｍ２と電気的に接続される。すなわち、ビア部Ｖ２は、配線Ｍ１と配線Ｍ２とを電気的に接続している。シールリング用の配線Ｍ２ａは、平面視でシールリング用のビア部Ｖ２ａと重なる位置に形成される。

また、ここでは、ビア部Ｖ２と配線Ｍ２とを別工程で形成する場合について説明した。他の形態として、ビア部Ｖ２と配線Ｍ２とを同工程で形成することもでき、この場合、ビア部Ｖ２は配線Ｍ２と一体的に形成され、また、シールリング用のビア部Ｖ２ａはシールリング用の配線Ｍ２ａと一体的に形成される。この場合、層間絶縁膜ＩＬ２にビア部Ｖ２用のスルーホールＳＨ２とビア部Ｖ２ａ用の溝ＴＲ２とを形成した後、このスルーホールＳＨ２および溝ＴＲ２を埋めるように層間絶縁膜ＩＬ２上に第２配線層用の導電膜を形成してから、この導電膜をフォトリソグラフィ技術およびエッチング技術を用いてパターニングすることにより、配線Ｍ２およびシールリング用の配線Ｍ２ａを形成する。これにより、配線Ｍ２およびシールリング用の配線Ｍ２ａが形成されるとともに、配線Ｍ２と一体的に形成されたビア部Ｖ２と、シールリング用の配線Ｍ２ａと一体的に形成されたシールリング用のビア部Ｖ２ａも、形成されることになる。

また、ここでは配線Ｍ２およびシールリング用の配線Ｍ２ａを、導電膜をパターニングする手法で形成した場合について説明した。他の形態として、配線Ｍ２およびシールリング用の配線Ｍ２ａを、ダマシン法（シングルダマシン法またはデュアルダマシン法）により形成することもできる。

また、配線Ｍ２およびシールリング用の配線Ｍ２ａは、チップ領域１Ａに形成されるが、これら配線Ｍ２，Ｍ２ａを形成する際に、スクライブ領域１Ｂに配線Ｍ２，Ｍ２ａと同層の金属パターンＭ２ｂを形成することもできる。例えば、第２配線層用の導電膜をパターニングすることにより、チップ領域１Ａの配線Ｍ２，Ｍ２ａだけでなく、スクライブ領域１Ｂの金属パターンＭ２ｂも形成することができる。スクライブ領域１Ｂの金属パターンＭ２ｂは、例えば、アライメントマークや、あるいはテストパターンなどとして用いることができる。

次に、図１２に示されるように、半導体基板ＳＢの主面（主面全面）上に、すなわち層間絶縁膜ＩＬ２上に、配線Ｍ２およびシールリング用の配線Ｍ２ａを覆うように、層間絶縁膜ＩＬ３を形成する。層間絶縁膜ＩＬ３は、例えば酸化シリコン膜などからなり、ＣＶＤ法などを用いて形成することができる。層間絶縁膜ＩＬ３の成膜後、必要に応じて、層間絶縁膜ＩＬ２の表面（上面）をＣＭＰ法により研磨するなどして、層間絶縁膜ＩＬ３の上面の平坦性を高めることもできる。

次に、層間絶縁膜ＩＬ３上にフォトリソグラフィ技術を用いて形成したフォトレジスト層（図示せず）をエッチングマスクとして用いて、層間絶縁膜ＩＬ３をドライエッチングすることにより、層間絶縁膜ＩＬ３に、ビア部Ｖ３を埋め込むためのスルーホール（貫通孔、孔）ＳＨ３と、シールリング用のビア部Ｖ３ａを埋め込むための溝ＴＲ３とを形成する。それから、スルーホールＳＨ３および溝ＴＲ３内に導電膜を埋め込むことにより、スルーホールＳＨ３内にビア部Ｖ３を形成し、溝ＴＲ３内にシールリング用のビア部Ｖ３ａを形成する。ビア部Ｖ３およびシールリング用のビア部Ｖ３ａは、ビア部Ｖ２およびシールリング用のビア部Ｖ２ａと同様の導電材料により同様の手法で形成することができる。ビア部Ｖ３は、導電性のプラグとみなすこともできる。シールリング用のビア部Ｖ３ａは、平面視でシールリング用の配線Ｍ２ａと重なる位置に形成される。

次に、ビア部Ｖ３，Ｖ３ａが埋め込まれた層間絶縁膜ＩＬ３上に、第３配線層の配線Ｍ３を形成する。配線Ｍ３を形成する際には、シールリング用の配線Ｍ３ａも一緒に形成される。配線Ｍ３，Ｍ３ａを形成するには、まず、ビア部Ｖ３，Ｖ３ａが埋め込まれた層間絶縁膜ＩＬ３上に、第３配線層用の導電膜を形成する。この導電膜は、例えば、下から順に、バリア導体膜とアルミニウム膜とバリア導体膜との積層膜からなり、スパッタリング法などを用いて形成することができる。それから、この第３配線層用の導電膜をフォトリソグラフィ技術およびエッチング技術を用いてパターニングすることにより、配線Ｍ３およびシールリング用の配線Ｍ３ａを形成することができる。ビア部Ｖ３は、その下面が配線Ｍ２に接することで配線Ｍ２と電気的に接続され、その上面が配線Ｍ３に接することで配線Ｍ３と電気的に接続される。すなわち、ビア部Ｖ３は、配線Ｍ２と配線Ｍ３とを電気的に接続している。シールリング用の配線Ｍ３ａは、平面視でシールリング用のビア部Ｖ３ａと重なる位置に形成される。

また、ここでは、ビア部Ｖ３と配線Ｍ３とを別工程で形成する場合について説明した。他の形態として、ビア部Ｖ３と配線Ｍ３とを同工程で形成することもでき、この場合、ビア部Ｖ３は配線Ｍ３と一体的に形成され、また、シールリング用のビア部Ｖ３ａはシールリング用の配線Ｍ３ａと一体的に形成される。

また、ここでは配線Ｍ３およびシールリング用の配線Ｍ３ａを、導電膜をパターニングする手法で形成した場合について説明した。他の形態として、配線Ｍ３およびシールリング用の配線Ｍ３ａを、ダマシン法（シングルダマシン法またはデュアルダマシン法）により形成することもできる。

また、配線Ｍ３およびシールリング用の配線Ｍ３ａは、チップ領域１Ａに形成されるが、これら配線Ｍ３，Ｍ３ａを形成する際に、スクライブ領域１Ｂに配線Ｍ３，Ｍ３ａと同層の金属パターンＭ３ｂを形成することもできる。例えば、第３配線層用の導電膜をパターニングすることにより、チップ領域１Ａの配線Ｍ３，Ｍ３ａだけでなく、スクライブ領域１Ｂの金属パターンＭ３ｂも形成することができる。スクライブ領域１Ｂの金属パターンＭ３ｂは、例えば、アライメントマークや、あるいはテストパターンなどとして用いることができる。

次に、図１３に示されるように、半導体基板ＳＢの主面（主面全面）上に、すなわち層間絶縁膜ＩＬ３上に、配線Ｍ３およびシールリング用の配線Ｍ３ａを覆うように、層間絶縁膜ＩＬ４を形成する。層間絶縁膜ＩＬ４は、例えば酸化シリコン膜などからなり、ＣＶＤ法などを用いて形成することができる。層間絶縁膜ＩＬ４の成膜後、必要に応じて、層間絶縁膜ＩＬ４の表面（上面）をＣＭＰ法により研磨するなどして、層間絶縁膜ＩＬ４の上面の平坦性を高めることもできる。

次に、層間絶縁膜ＩＬ４上にフォトリソグラフィ技術を用いて形成したフォトレジスト層（図示せず）をエッチングマスクとして用いて、層間絶縁膜ＩＬ４をドライエッチングすることにより、層間絶縁膜ＩＬ４に、ビア部Ｖ４を埋め込むためのスルーホール（貫通孔、孔）ＳＨ４と、シールリング用のビア部Ｖ４ａを埋め込むための溝ＴＲ４とを形成する。それから、スルーホールＳＨ４および溝ＴＲ４内に導電膜を埋め込むことにより、スルーホールＳＨ４内にビア部Ｖ４を形成し、溝ＴＲ４内にシールリング用のビア部Ｖ４ａを形成する。ビア部Ｖ４およびシールリング用のビア部Ｖ４ａは、ビア部Ｖ３およびシールリング用のビア部Ｖ３ａと同様の導電材料により同様の手法で形成することができる。ビア部Ｖ４は、導電性のプラグとみなすこともできる。シールリング用のビア部Ｖ４ａは、平面視でシールリング用の配線Ｍ３ａと重なる位置に形成される。

次に、ビア部Ｖ４，Ｖ４ａが埋め込まれた層間絶縁膜ＩＬ４上に、第４配線層の配線Ｍ４を形成する。配線Ｍ４を形成する際には、シールリング用の配線Ｍ４ａも一緒に形成される。配線Ｍ４，Ｍ４ａを形成するには、まず、ビア部Ｖ４，Ｖ４ａが埋め込まれた層間絶縁膜ＩＬ４上に、第４配線層用の導電膜を形成する。この導電膜は、例えば、下から順に、バリア導体膜とアルミニウム膜とバリア導体膜との積層膜からなり、スパッタリング法などを用いて形成することができる。それから、この第４配線層用の導電膜をフォトリソグラフィ技術およびエッチング技術を用いてパターニングすることにより、配線Ｍ４およびシールリング用の配線Ｍ４ａを形成することができる。ビア部Ｖ４は、その下面が配線Ｍ３に接することで配線Ｍ３と電気的に接続され、その上面が配線Ｍ４に接することで配線Ｍ４と電気的に接続される。すなわち、ビア部Ｖ４は、配線Ｍ３と配線Ｍ４とを電気的に接続している。シールリング用の配線Ｍ４ａは、平面視でシールリング用のビア部Ｖ４ａと重なる位置に形成される。

また、ここでは、ビア部Ｖ４と配線Ｍ４とを別工程で形成する場合について説明した。他の形態として、ビア部Ｖ４と配線Ｍ４とを同工程で形成することもでき、この場合、ビア部Ｖ４は配線Ｍ４と一体的に形成され、また、シールリング用のビア部Ｖ４ａはシールリング用の配線Ｍ４ａと一体的に形成される。

また、ここでは配線Ｍ４およびシールリング用の配線Ｍ４ａを、導電膜をパターニングする手法で形成した場合について説明した。他の形態として、配線Ｍ４およびシールリング用の配線Ｍ４ａを、ダマシン法（シングルダマシン法またはデュアルダマシン法）により形成することもできる。

また、配線Ｍ４およびシールリング用の配線Ｍ４ａは、チップ領域１Ａに形成されるが、これら配線Ｍ４，Ｍ４ａを形成する際に、スクライブ領域１Ｂに配線Ｍ４，Ｍ４ａと同層の金属パターンＭ４ｂを形成することもできる。例えば、第４配線層用の導電膜をパターニングすることにより、チップ領域１Ａの配線Ｍ４，Ｍ４ａだけでなく、スクライブ領域１Ｂの金属パターンＭ４ｂも形成することができる。スクライブ領域１Ｂの金属パターンＭ４ｂは、例えば、アライメントマークや、あるいはテストパターンなどとして用いることができる。

次に、図１４に示されるように、半導体基板ＳＢの主面（主面全面）上に、すなわち層間絶縁膜ＩＬ４上に、配線Ｍ４およびシールリング用の配線Ｍ４ａを覆うように、層間絶縁膜ＩＬ５を形成する。層間絶縁膜ＩＬ５は、例えば酸化シリコン膜などからなり、ＣＶＤ法などを用いて形成することができる。層間絶縁膜ＩＬ５の成膜後、必要に応じて、層間絶縁膜ＩＬ５の表面（上面）をＣＭＰ法により研磨するなどして、層間絶縁膜ＩＬ５の上面の平坦性を高めることもできる。

次に、層間絶縁膜ＩＬ５上にフォトリソグラフィ技術を用いて形成したフォトレジスト層（図示せず）をエッチングマスクとして用いて、層間絶縁膜ＩＬ５をドライエッチングすることにより、層間絶縁膜ＩＬ５に、ビア部Ｖ５を埋め込むためのスルーホール（貫通孔、孔）ＳＨ５と、シールリング用のビア部Ｖ５ａを埋め込むための溝ＴＲ５とを形成する。それから、スルーホールＳＨ５および溝ＴＲ５内に導電膜を埋め込むことにより、スルーホールＳＨ５内にビア部Ｖ５を形成し、溝ＴＲ５内にシールリング用のビア部Ｖ５ａを形成する。ビア部Ｖ５およびシールリング用のビア部Ｖ５ａは、ビア部Ｖ４およびシールリング用のビア部Ｖ４ａと同様の導電材料により同様の手法で形成することができる。ビア部Ｖ５は、導電性のプラグとみなすこともできる。シールリング用のビア部Ｖ５ａは、平面視でシールリング用の配線Ｍ４ａと重なる位置に形成される。

次に、図１５に示されるように、ビア部Ｖ４，Ｖ４ａが埋め込まれた層間絶縁膜ＩＬ４上に、第５配線層の配線Ｍ５とパッドＰＤを形成する。配線Ｍ５とパッドＰＤを形成する際には、シールリング用の配線Ｍ５ａも一緒に形成される。配線Ｍ５，Ｍ５ａおよびパッドＰＤを形成するには、まず、ビア部Ｖ５，Ｖ５ａが埋め込まれた層間絶縁膜ＩＬ５上に、第５配線層用の導電膜を形成する。この導電膜は、例えば、下から順に、バリア導体膜とアルミニウム膜とバリア導体膜との積層膜からなり、スパッタリング法などを用いて形成することができる。それから、この第５配線層用の導電膜をフォトリソグラフィ技術およびエッチング技術を用いてパターニングすることにより、配線Ｍ５とパッドＰＤとシールリング用の配線Ｍ５ａとを形成することができる。ビア部Ｖ５は、その下面が配線Ｍ４に接することで配線Ｍ４と電気的に接続され、その上面が配線Ｍ５またはパッドＰＤに接することで配線Ｍ５またはパッドＰＤと電気的に接続される。すなわち、ビア部Ｖ５は、配線Ｍ４と配線Ｍ５とを電気的に接続するか、あるいは配線Ｍ４とパッドＰＤとを電気的に接続している。シールリング用の配線Ｍ５ａは、平面視でシールリング用のビア部Ｖ５ａと重なる位置に形成される。パッドＰＤの平面形状は、例えば、配線Ｍ５の配線幅よりも大きな辺を有する略矩形状の平面形状とすることができる。チップ領域１Ａの外周部において、シールリング用の配線Ｍ５ａ，Ｍ４ａ，Ｍ３ａ，Ｍ２ａ，Ｍ１ａと、シールリング用のビア部Ｖ５ａ，Ｖ４ａ，Ｖ３ａ，Ｖ２ａ，Ｖ１ａとにより、シールリングＳＲが形成される。

また、ここでは、ビア部Ｖ５と配線Ｍ５とを別工程で形成する場合について説明した。他の形態として、ビア部Ｖ５と配線Ｍ５とを同工程で形成することもでき、この場合、ビア部Ｖ５は配線Ｍ５またはパッドＰＤと一体的に形成され、また、シールリング用のビア部Ｖ５ａはシールリング用の配線Ｍ５ａと一体的に形成される。この場合、層間絶縁膜ＩＬ５にスルーホールＳＨ５および溝ＴＲ５を形成した後、スルーホールＳＨ５および溝ＴＲ５を埋めるように層間絶縁膜ＩＬ５上に第５配線層用の導電膜を形成してから、この導電膜をフォトリソグラフィ技術およびエッチング技術を用いてパターニングすることにより、配線Ｍ５とパッドＰＤとシールリング用の配線Ｍ５ａとを形成する。これにより、配線Ｍ５とパッドＰＤとシールリング用の配線Ｍ５ａとが形成されるとともに、配線Ｍ５またはパッドＰＤと一体的に形成されたビア部Ｖ５と、シールリング用の配線Ｍ５ａと一体的に形成されたシールリング用のビア部Ｖ５ａも、形成されることになる。

また、配線Ｍ５およびシールリング用の配線Ｍ５ａは、チップ領域１Ａに形成されるが、これら配線Ｍ５，Ｍ５ａを形成する際に、スクライブ領域１Ｂに配線Ｍ５，Ｍ５ａと同層の金属パターンＭ５ｂを形成することもできる。例えば、第５配線層用の導電膜をパターニングすることにより、チップ領域１Ａの配線Ｍ５，Ｍ５ａだけでなく、スクライブ領域１Ｂの金属パターンＭ５ｂも形成することができる。スクライブ領域１Ｂの金属パターンＭ５ｂは、例えば、アライメントマークや、あるいはテストパターンなどとして用いることができる。

次に、図１６に示されるように、半導体基板ＳＢの主面（主面全面）上に、すなわち層間絶縁膜ＩＬ５上に、配線Ｍ５とパッドＰＤとシールリング用の配線Ｍ５ａとを覆うように、絶縁膜ＰＡを形成する。絶縁膜ＰＡは、例えば酸化シリコン膜などからなり、ＣＶＤ法などを用いて形成することができる。この段階では、絶縁膜ＰＡは、チップ領域１Ａ全体とスクライブ領域１Ｂ全体に形成される。

次に、図１７に示されるように、絶縁膜ＰＡに開口部ＯＰ１を形成する。開口部ＯＰ１は、パッドＰＤ上の絶縁膜ＰＡを選択的に除去することにより形成され、開口部ＯＰ１は平面視でパッドＰＤに内包されるように形成される。絶縁膜ＰＡの開口部ＯＰ１からは、パッドＰＤの表面が露出される。

開口部ＯＰ１は、例えば次のようにして形成することができる。すなわち、絶縁膜ＰＡを成膜した後、絶縁膜ＰＡ上にフォトリソグラフィ技術を用いてフォトレジスト層（図示せず）を形成してから、そのフォトレジスト層をエッチングマスクとして用いて、絶縁膜ＰＡをエッチング（ドライエッチング）することにより、絶縁膜ＰＡに開口部ＯＰ１を形成する。この際、スクライブ領域１Ｂの絶縁膜ＰＡは、フォトレジスト層で覆わずに露出させておき、開口部ＯＰ１を形成するためのエッチング工程において、スクライブ領域１Ｂの絶縁膜ＰＡもエッチングして除去することが好ましい。その後、フォトレジスト層は除去する。

次に、図１８に示されるように、半導体基板ＳＢの主面（主面全面）上に、すなわち絶縁膜ＰＡ上に、絶縁膜ＲＳを形成する。絶縁膜ＲＳは、例えばポリイミド膜などの樹脂膜からなる。この段階では、絶縁膜ＲＳは、チップ領域１Ａ全体とスクライブ領域１Ｂ全体に形成される。スクライブ領域１Ｂにおいては、絶縁膜ＰＡを除去していたため、絶縁膜ＲＳは、層間絶縁膜ＩＬ５上に形成される。

次に、絶縁膜ＲＳに開口部ＯＰ２を形成する。開口部ＯＰ２は、パッドＰＤ上の絶縁膜ＲＳを選択的に除去することにより形成され、絶縁膜ＲＳの開口部ＯＰ２は平面視で絶縁膜ＰＡの開口部ＯＰ１を内包するように形成される。

開口部ＯＰ２は、例えば次のようにして形成することができる。すなわち、絶縁膜ＲＳを感光性樹脂膜として形成しておき、感光性樹脂からなる絶縁膜ＲＳ上にフォトリソグラフィ技術を用いてフォトレジスト層（図示せず）を形成する。それから、このフォトレジスト層をマスクとして用いて、感光性樹脂からなる絶縁膜ＲＳを露光する。これにより、フォトレジスト層で覆われずに露出した部分の絶縁膜ＲＳが露光される。その後、フォトレジスト層を除去してから、感光性樹脂からなる絶縁膜ＲＳを現像処理することにより、絶縁膜ＲＳにおける露光部を除去する。この露光、現像処理により、開口部ＯＰ２となる部分の絶縁膜ＲＳを選択的に除去することで、絶縁膜ＲＳに開口部ＯＰ２を形成することができる。この際、スクライブ領域１Ｂの絶縁膜ＲＳも、露光、現像処理により除去することが好ましい。すなわち、開口部ＯＰ２が形成される予定領域の絶縁膜ＲＳだけでなく、スクライブ領域１Ｂの絶縁膜ＲＳも、フォトレジスト層で覆わずに露出させておき、露光工程では、開口部ＯＰ２が形成される予定領域の絶縁膜ＲＳだけでなく、スクライブ領域１Ｂの絶縁膜ＲＳも露光するようにし、その後に現像処理を行うようにする。これにより、絶縁膜ＲＳに開口部ＯＰ２が形成されるとともに、スクライブ領域１Ｂの絶縁膜ＲＳも除去される。その後、熱処理を施して、絶縁膜ＲＳを硬化させる。開口部ＯＰ２は、絶縁膜ＲＳを貫通するように形成され、開口部ＯＰ２からパッドＰＤの少なくとも一部が露出される。すなわち、絶縁膜ＲＳの開口部ＯＰ２は、絶縁膜ＰＡの開口部ＯＰ１を平面視で内包するように形成され、絶縁膜ＲＳの開口部ＯＰ２と絶縁膜ＰＡの開口部ＯＰ１から、パッドＰＤの少なくとも一部が露出される。

また、他の形態として、絶縁膜ＲＳ上にフォトリソグラフィ技術を用いて形成したフォトレジスト層をエッチングマスクとして用いて、絶縁膜ＲＳをドライエッチングすることにより、絶縁膜ＲＳに開口部ＯＰ２を形成しかつスクライブ領域１Ｂの絶縁膜ＲＳを除去することもできる。その場合は、絶縁膜ＲＳは感光性の樹脂膜でなくともよい。

スクライブ領域１Ｂの絶縁膜ＲＳを除去することが好ましい理由は、次の２つがある。

１つ目は、スクライブ領域１Ｂに絶縁膜ＲＳが存在していると、後述のダイシング工程において、ダイシングブレードがスクライブ領域１Ｂの絶縁膜ＲＳを切断したことで生じたクラックが、絶縁膜ＲＳを伝ってチップ領域内にまで伸展してしまう懸念があるからである。このため、スクライブ領域１Ｂでは、絶縁膜ＲＳを除去しておくことが好ましく、これにより、後述のダイシング工程において、ダイシングブレードが絶縁膜ＲＳを切断することが無くなるので、ダイシングブレードがスクライブ領域１Ｂの絶縁膜ＲＳを切断したことで生じたクラックが絶縁膜ＲＳを伝ってチップ領域内にまで伸展してしまう懸念を解消することができる。これと同様の理由により、上述のようにスクライブ領域１Ｂの絶縁膜ＰＡも除去しておくことが好ましい。すなわち、スクライブ領域１Ｂでは、絶縁膜ＰＡを除去しておくことが好ましく、これにより、後述のダイシング工程において、ダイシングブレードが絶縁膜ＰＡを切断することが無くなるので、ダイシングブレードがスクライブ領域１Ｂの絶縁膜ＰＡを切断したことで生じたクラックが絶縁膜ＰＡを伝ってチップ領域内にまで伸展してしまう懸念を解消することができる。

２つ目は、スクライブ領域１Ｂに絶縁膜ＲＳが形成されている状態でダイシング工程を行うと、樹脂膜はダイシングブレードで切断しにくいため、ダイシング工程を行いにくくなるが、スクライブ領域１Ｂから絶縁膜ＲＳを除去しておけば、絶縁膜ＲＳをダイシングブレードで切断しなくてもよいため、ダイシング工程を行いやすくなるからである。

その後、ダイシング工程を行うことにより、半導体基板ＳＢを切断（ダイシング）して複数の半導体チップに分割（個片化）する。すなわち、スクライブ領域１Ｂに沿って半導体基板ＳＢを切断する。これにより、半導体基板ＳＢ（半導体ウエハ）の各チップ領域から半導体チップ（半導体装置ＣＰ）が取得される。スクライブ領域１Ｂで半導体基板ＳＢおよび半導体基板ＳＢ上の積層構造が切断されるため、スクライブ領域１Ｂは切断されて除去される。スクライブ領域１Ｂに金属パターンＭ１ｂ，Ｍ２ｂ，Ｍ３ｂ，Ｍ４ｂ，Ｍ５ｂを形成していた場合は、それらの金属パターンＭ１ｂ，Ｍ２ｂ，Ｍ３ｂ，Ｍ４ｂ，Ｍ５ｂも、ダイシング工程で、スクライブ領域１Ｂの半導体基板ＳＢとともに除去される。図１９は、図１８の構造から、ダイシングによりスクライブ領域１Ｂが切断されて除去された構造に対応しており、この図１９が、上記図２に対応している。ダイシングによる切断面が、半導体装置（半導体チップ）の側面ＳＭになる。なお、ダイシングの前に、半導体基板ＳＢの裏面研削を行い、半導体基板ＳＢの厚みを薄くしてもよい。

＜検討例について＞
図２０は、本発明者が検討した第１検討例の半導体装置の要部断面図であり、図２１は、本発明者が検討した第２検討例の半導体装置の要部断面図であり、それぞれ上記図３に相当する断面図である。上記図３と同様に、図２０および図２１においても、層間絶縁膜ＩＬ４よりも下の構造は図示を省略し、また、図面を見やすくするために、層間絶縁膜ＩＬ５と絶縁膜ＰＡと絶縁膜ＲＳとについては、ハッチングを省略してある。

図２０に示される第１検討例の半導体装置と、図２１に示される第２検討例の半導体装置は、シールリングの構成が上記図１〜図４に示される本実施の半導体装置と相違しており、特に、シールリングを構成する配線のうち、最上層の配線と、それよりも１つ下層の配線とのレイアウトが、相違している。

図２０に示される第１検討例の半導体装置におけるシールリング用の配線Ｍ１４ａ、シールリング用のビア部Ｖ１５ａおよびシールリング用の配線Ｍ１５ａは、それぞれ、本実施の形態におけるシールリング用の配線Ｍ４ａ、シールリング用のビア部Ｖ５ａおよびシールリング用の配線Ｍ５ａに相当するものである。すなわち、シールリング用の配線Ｍ１４ａとビア部Ｖ１５ａと配線Ｍ１５ａは、シールリングの構成要素であるが、シールリング用の配線Ｍ１５ａは、最上層の配線層に形成され、シールリング用の配線Ｍ１４ａは、最上層の配線層よりも１つ下層の配線層に形成され、シールリング用のビア部Ｖ１５ａは、シールリング用の配線Ｍ１５ａとシールリング用の配線Ｍ１４ａとの間に形成されている。

図２０に示される第１検討例の半導体装置においては、シールリング用の配線Ｍ１５ａの幅Ｗ１１と、シールリング用の配線Ｍ１４ａの幅Ｗ１２とが同じである（すなわちＷ１１＝Ｗ１２）。そして、平面視において、シールリング用の配線Ｍ１５ａの内周側の側面（端部）ＴＢ１１の位置と、シールリング用の配線Ｍ１４ａの内周側の側面（端部）ＴＢ１２の位置とは、一致している。ここで、シールリング用の配線Ｍ１５ａの内周側の側面ＴＢ１１は、環状の配線Ｍ１５ａにおける内周側（内側）の側面に対応し、シールリング用の配線Ｍ１４ａの内周側の側面ＴＢ１２は、環状の配線Ｍ１４ａにおける内周側（内側）の側面に対応している。

本発明者の検討によれば、図２０に示される第１検討例の半導体装置の場合は、次のような課題が生じることが分かった。

図２０に示される第１検討例の半導体装置の場合、シールリング用の配線Ｍ１５ａが、パッドＰＤに近接しており、シールリング用の配線Ｍ１５ａとパッドＰＤとの間の距離（間隔）Ｌ１１が、小さくなっている。シールリング用の配線Ｍ１５ａとパッドＰＤとの間の距離Ｌ１１が小さいと、シールリング用の配線Ｍ１５ａとパッドＰＤとの間に挟まれた部分の絶縁膜ＰＡにクラックが発生しやすくなる。すなわち、シールリング用の配線Ｍ１５ａおよびパッドＰＤは、絶縁膜ＰＡや絶縁膜ＲＳとは熱膨張率が異なっているため、半導体装置に熱負荷が加わると、シールリング用の配線Ｍ１５ａとパッドＰＤとの間に挟まれた部分の絶縁膜ＰＡには、シールリング用の配線Ｍ１５ａとパッドＰＤとによる応力が作用し、この応力によって絶縁膜ＰＡにクラックが発生する虞がある。このクラックの発生しやすさは、シールリング用の配線Ｍ１５ａとパッドＰＤとの間の距離Ｌ１１に依存し、この距離Ｌ１１が小さいほど、シールリング用の配線Ｍ１５ａとパッドＰＤとの間に挟まれた部分の絶縁膜ＰＡにクラックが発生しやすくなる。なお、シールリング用の配線Ｍ１５ａに隣接するのが、パッドＰＤではなく、パッドＰＤと同層の配線Ｍ５である場合も、同様の課題が発生し、シールリング用の配線Ｍ１５ａと配線Ｍ５との間の距離（間隔）が小さいと、シールリング用の配線Ｍ１５ａと配線Ｍ５との間に挟まれた部分の絶縁膜ＰＡにクラックが発生しやすくなる。絶縁膜ＰＡにクラックが発生すると、そのクラックが水分の侵入経路になるなどして、半導体装置の信頼性を低下させてしまうため、絶縁膜ＰＡにおけるクラックの発生は、できるだけ防止することが望まれる。

また、シールリング用の配線Ｍ１５ａとパッドＰＤとの間の距離（間隔）Ｌ１１が小さいと、シールリング用の配線Ｍ１５ａが絶縁膜ＰＡを介してパッドＰＤに与える応力が大きくなるため、パッドＰＤの信頼性を低下させる虞もある。なお、シールリング用の配線Ｍ１５ａに隣接するのが、パッドＰＤではなく、パッドＰＤと同層の配線Ｍ５である場合も、同様の課題が発生し、シールリング用の配線Ｍ１５ａと配線Ｍ５との間の距離（間隔）が小さいと、シールリング用の配線Ｍ１５ａが絶縁膜ＰＡを介して配線Ｍ５に与える応力が大きくなるため、配線Ｍ５の信頼性を低下させる虞もある。

一方、図２１に示される第２検討例の半導体装置の場合は、シールリング用の配線Ｍ１４ａの位置および寸法とシールリング用の配線Ｍ１５ａの寸法については、図２０に示される第１検討例と同じにしているが、シールリング用の配線Ｍ１５ａの位置を、図２０に示される第１検討例の場合に比べて、外側に移動させている。すなわち、図２０に示される第１検討例の半導体装置において、シールリング用の配線Ｍ１５ａの寸法を維持しながら、シールリング用の配線Ｍ１５ａの位置を外側にずらしたものが、図２１に示される第２検討例に対応している。

このため、図２０に示される第１検討例と図２１に示される第２検討例とで、シールリング用の配線Ｍ１５ａの幅Ｗ１１と、シールリング用の配線Ｍ１４ａの幅Ｗ１２とは同じ（すなわちＷ１１＝Ｗ１２）であることは共通である。しかしながら、次の点は、図２０に示される第１検討例と図２１に示される第２検討例とで相違している。すなわち、図２０に示される第１検討例では、平面視において、シールリング用の配線Ｍ１５ａの内周側の側面ＴＢ１１の位置と、シールリング用の配線Ｍ１４ａの内周側の側面ＴＢ１２の位置とは、一致している。それに対して、図２１に示される第２検討例では、平面視において、シールリング用の配線Ｍ１５ａの内周側の側面ＴＢ１１の位置は、シールリング用の配線Ｍ１４ａの内周側の側面ＴＢ１２の位置よりも、外側（半導体装置の側面ＳＭに近い側）にある。

図２０に示される第１検討例に比べて、図２１に示される第２検討例の場合は、シールリング用の配線Ｍ１５ａの位置を外側にずらした分、シールリング用の配線Ｍ１５ａとパッドＰＤとの間の距離（間隔）Ｌ１１を大きくすることができる。すなわち、図２１に示される第２検討例における距離Ｌ１１は、図２０に示される第１検討例における距離Ｌ１１よりも大きくなる。このため、図２０に示される第１検討例に比べて、図２１に示される第２検討例では、シールリング用の配線Ｍ１５ａとパッドＰＤとの間の距離Ｌ１１が大きいことで、シールリング用の配線Ｍ１５ａとパッドＰＤとの間に挟まれた部分の絶縁膜ＰＡにクラックが発生するのを抑制することができる。これは、上述のように、シールリング用の配線Ｍ１５ａとパッドＰＤとの間の距離Ｌ１１が小さいほど、シールリング用の配線Ｍ１５ａとパッドＰＤとの間に挟まれた部分の絶縁膜ＰＡにクラックが発生しやすくなるためである。また、図２０に示される第１検討例に比べて、図２１に示される第２検討例では、シールリング用の配線Ｍ１５ａとパッドＰＤとの間の距離（間隔）Ｌ１１が大きいことで、シールリング用の配線Ｍ１５ａが絶縁膜ＰＡを介してパッドＰＤに与える応力の影響を小さくすることができるため、パッドＰＤの信頼性を向上させることができる。

しかしながら、図２０に示される第１検討例に比べて、図２１に示される第２検討例の場合は、シールリング用の配線Ｍ１５ａの位置を外側にずらした分、半導体装置の平面寸法が大きくなってしまう。このため、半導体装置の小型化（小面積化）には不利となる。

また、図２１に示される第２検討例において、シールリング用の配線Ｍ１５ａの位置に合わせて、シールリング用の配線Ｍ１４ａの位置を外側にずらしても、半導体装置の平面寸法が大きくなることには違いはなく、半導体装置の小型化には不利のままである。

つまり、シールリング用の配線Ｍ１５ａの寸法を維持しながら、シールリング用の配線Ｍ１５ａの位置を外側にずらすことは、半導体装置の平面寸法の増大につながってしまう。

＜主要な特徴と効果について＞
本実施の形態の半導体装置は、半導体基板ＳＢと、半導体基板ＳＢ上に形成されかつ複数の配線層を含む配線構造（多層配線構造）と、該配線構造において、半導体基板ＳＢの周囲に沿って形成されたシールリング（ＳＲ）とを有している。シールリング（ＳＲ）は、配線構造の複数の配線層のそれぞれに形成されたシールリング用配線（Ｍ１ａ〜Ｍ５ａ）が積層された構造を有している。最上層の配線層に形成されたシールリング用の配線Ｍ５ａ（第１シールリング用配線）の内周側の側面（ＴＢ１）の位置は、最上層の配線層よりも１つ下層の配線層に形成されたシールリング用の配線Ｍ４ａ（第２シールリング用配線）の内周側の側面（ＴＢ２）の位置よりも、外側にある。そして、シールリング用の配線Ｍ５ａの幅（Ｗ１）は、シールリング用の配線Ｍ４ａの幅（Ｗ２）よりも小さい。

本実施の形態の主要な特徴のうちの一つは、最上層の配線層に形成されたシールリング用の配線Ｍ５ａの内周側の側面（端部）ＴＢ１の位置が、最上層の配線層よりも１つ下層の配線層に形成されたシールリング用の配線Ｍ４ａの内周側の側面（端部）ＴＢ２の位置よりも、外側にあることである。言い換えると、シールリング用の配線Ｍ４ａの内周側の側面ＴＢ２の位置は、シールリング用の配線Ｍ５ａの内周側の側面ＴＢ１の位置よりも、内側にある。ここで、外側とは、平面視において、半導体装置ＣＰの外周（側面ＳＭ）に近い側に対応し、内側とは、平面視において、半導体装置ＣＰの外周（側面ＳＭ）から遠い側に対応している。また、シールリング用の配線Ｍ５ａの内周側の側面ＴＢ１は、環状の配線Ｍ５ａにおける内周側（内側）の側面に対応し、シールリング用の配線Ｍ４ａの内周側の側面ＴＢ２は、環状の配線Ｍ４ａにおける内周側（内側）の側面に対応している。また、シールリング用の配線Ｍ５ａの外周側の側面ＴＢ３は、環状の配線Ｍ５ａにおける外周側（外側）の側面に対応し、シールリング用の配線Ｍ４ａの外周側の側面ＴＢ４は、環状の配線Ｍ４ａにおける外周側（外側）の側面に対応している。シールリング用の配線Ｍ５ａにおいて、内周側の側面ＴＢ１と外周側の側面ＴＢ３とは、互いに反対側の側面であり、また、シールリング用の配線Ｍ４ａにおいて、内周側の側面ＴＢ２と外周側の側面ＴＢ４とは、互いに反対側の側面である。

ここで、最上層の配線層において、シールリング用の配線Ｍ５ａと、そのシールリング用の配線Ｍ５ａに最も近接するパッドＰＤまたは配線Ｍ５との間の距離（間隔）を、距離（間隔）Ｌ１と称することとする。上記図３および図４の場合は、シールリング用の配線Ｍ５ａに最も近接するのは、パッドＰＤであり、そのパッドＰＤとシールリング用の配線Ｍ５ａとの間の距離（間隔）が、距離（間隔）Ｌ１に対応している。また、上記図５および図６の場合は、シールリング用の配線Ｍ５ａに最も近接するのは、配線Ｍ５であり、その配線Ｍ５とシールリング用の配線Ｍ５ａとの間の距離（間隔）が、距離（間隔）Ｌ１に対応している。

上記第１の検討例で説明したように、上記距離Ｌ１１や距離Ｌ１が小さいと、シールリング用の配線Ｍ５ａ（Ｍ１５ａ）とそれに近接するパッドＰＤまたは配線Ｍ５との間に挟まれた部分の絶縁膜ＰＡにクラックが発生しやすくなり、半導体装置の信頼性を低下させる虞がある。このクラックは、上記距離Ｌ１１や距離Ｌ１が小さくなるほど生じやすくなる。また、上記距離Ｌ１１や距離Ｌ１が小さいと、シールリング用の配線Ｍ５ａ（Ｍ１５ａ）が絶縁膜ＰＡを介してシールリング用の配線Ｍ５ａ（Ｍ１５ａ）に近接するパッドＰＤまたは配線Ｍ５に与える応力が大きくなるため、パッドＰＤまたは配線Ｍ５の信頼性を低下させる虞もある。

しかしながら、上記図２０の第１検討例のように、平面視において、シールリング用の配線Ｍ１５ａの内周側の側面ＴＢ１１の位置と、シールリング用の配線Ｍ１４ａの内周側の側面ＴＢ１２の位置とが一致している場合には、最上層の配線層に形成されたシールリング用の配線Ｍ１５ａとパッドＰＤまたは配線Ｍ５との間の距離Ｌ１１が小さくなってしまう。

それに対して、本実施の形態では、平面視において、シールリング用の配線Ｍ５ａの内周側の側面ＴＢ１の位置を、シールリング用の配線Ｍ４ａの内周側の側面ＴＢ２の位置よりも、外側（半導体装置の側面ＳＭに近い側）にずらした分、シールリング用の配線Ｍ５ａとパッドＰＤまたは配線Ｍ５との間の距離Ｌ１を大きくすることができる。

すなわち、図２０に示される第１検討例の場合よりも、図３〜図６に示される本実施の形態の場合の方が、シールリング用の配線Ｍ５ａの内周側の側面ＴＢ１の位置を、シールリング用の配線Ｍ４ａの内周側の側面ＴＢ２の位置よりも、外側（半導体装置の側面ＳＭに近い側）にずらした分、シールリング用の配線Ｍ５ａとパッドＰＤまたは配線Ｍ５との間の距離Ｌ１を大きくすることができる。つまり、本実施の形態における距離Ｌ１は、図２０に示される第１検討例における距離Ｌ１１よりも大きくなる。

このため、図２０に示される第１検討例に比べて、図３〜図６に示される本実施の形態では、シールリング用の配線Ｍ５ａとパッドＰＤまたは配線Ｍ５との間の距離Ｌ１が大きいことで、シールリング用の配線Ｍ５ａとパッドＰＤまたは配線Ｍ５との間に挟まれた部分の絶縁膜ＰＡにクラックが発生するのを抑制することができる。これは、シールリング用の配線Ｍ５ａとパッドＰＤまたは配線Ｍ５との間の距離Ｌ１が小さいほど、シールリング用の配線Ｍ５ａとパッドＰＤとの間に挟まれた部分の絶縁膜ＰＡにクラックが発生しやすくなるためである。また、図２０に示される第１検討例に比べて、図３〜図６に示される本実施の形態では、シールリング用の配線Ｍ５ａとパッドＰＤまたは配線Ｍ５との間の距離Ｌ１が大きいことで、シールリング用の配線Ｍ５ａが絶縁膜ＰＡを介してパッドＰＤまたは配線Ｍ５に与える応力の影響を小さくすることができるため、パッドＰＤや配線Ｍ５の信頼性を向上させることができる。

本実施の形態の主要な特徴のうちの他の一つは、シールリング用の配線Ｍ５ａの幅（Ｗ１）が、シールリング用の配線Ｍ４ａの幅（Ｗ２）よりも小さいことである。

すなわち、本実施の形態では、上記図３〜図６からも分かるように、最上層の配線層に形成されたシールリング用の配線Ｍ５ａの幅Ｗ１は、最上層の配線層よりも１つ下層の配線層に形成されたシールリング用の配線Ｍ４ａの幅Ｗ２よりも小さい（すなわちＷ１＜Ｗ２）。言い換えると、シールリング用の配線Ｍ４ａの幅Ｗ２は、シールリング用の配線Ｍ５ａの幅Ｗ１よりも大きい。ここで、シールリング用の配線Ｍ５ａの幅Ｗ１は、平面視における幅であって、且つ、最上層の配線層に形成されたシールリング用の配線Ｍ５ａにおいて、そのシールリング用の配線Ｍ５ａの延在方向に垂直な方向の幅（寸法）に対応している。また、シールリング用の配線Ｍ４ａの幅Ｗ２は、平面視における幅であって、且つ、最上層の配線層よりも１つ下層の配線層に形成されたシールリング用の配線Ｍ４ａにおいて、そのシールリング用の配線Ｍ４ａの延在方向に垂直な方向の幅（寸法）に対応している。

上記図２１の第２検討例のように、シールリング用の配線Ｍ１５ａの幅Ｗ１１をシールリング用の配線Ｍ１４ａの幅Ｗ１２と同じにしたまま、シールリング用の配線Ｍ１５ａの位置を外側にずらした場合には、半導体装置の平面寸法の増大を招いてしまう。

それに対して、本実施の形態では、シールリング用の配線Ｍ５ａの内周側の側面ＴＢ１の位置を、シールリング用の配線Ｍ４ａの内周側の側面ＴＢ２の位置よりも、外側（半導体装置の側面ＳＭに近い側）にずらすだけではなく、シールリング用の配線Ｍ５ａの幅Ｗ１を、シールリング用の配線Ｍ４ａの幅Ｗ２よりも小さくしている（すなわちＷ１＜Ｗ２）。これにより、半導体装置の平面寸法（面積）が増加するのを抑制または防止することができ、半導体装置の小型化（小面積化）を図ることができる。

すなわち、上記図２１に示される第２検討例のように、シールリング用の配線Ｍ１５ａの幅Ｗ１１をシールリング用の配線Ｍ１４ａの幅Ｗ１２と同じにしたまま、シールリング用の配線Ｍ１５ａの位置を外側にずらした場合には、シールリング用の配線Ｍ１５ａの外周側の側面ＴＢ１３の位置が外側に移動した分、半導体装置の側面ＳＭの位置もずらして、半導体装置の平面寸法を大きくする。これは、半導体装置の製造のしやすさや信頼性向上のためには、シールリング用の配線Ｍ１５ａの外周側の側面ＴＢ１３と半導体装置の側面ＳＭとの間の距離は、ある程度確保する必要があるからである。

それに対して、図３〜図６に示される本実施の形態では、シールリング用の配線Ｍ５ａの内周側の側面ＴＢ１の位置を外側にずらしても、シールリング用の配線Ｍ５ａの幅Ｗ１をシールリング用の配線Ｍ４ａの幅Ｗ２よりも小さくしていることで、シールリング用の配線Ｍ５ａの外周側の側面（端部）ＴＢ３の位置が外側に移動するのを抑制または防止することができる。つまり、図２１に示される第２検討例と図３〜図６に示される本実施の形態とを比べると、上記距離Ｌ１１と距離Ｌ１とが同じ場合には、本実施の形態におけるシールリング用の配線Ｍ５ａの外周側の側面ＴＢ３の位置を、第２検討例におけるシールリング用の配線Ｍ１５ａの外周側の側面ＴＢ１３の位置よりも、内側にすることができる。このため、シールリング用の配線Ｍ１５ａ，Ｍ５ａの外周側の側面ＴＢ１３，ＴＢ３と半導体装置の側面ＳＭとの間の距離を上記第２検討例と本実施の形態とで同じにした場合には、上記第２検討例よりも本実施の形態の方が、半導体装置の平面寸法（面積）を小さくすることができる。従って、上記第２検討例よりも本実施の形態の方が、半導体装置の小型化（小面積化）に有利である。

また、シールリングＳＲは、半導体装置の製造時の検査にも利用することができる。このため、シールリングＳＲの視認性（視認しやすさ）を確保することが望ましい。例えば、半導体ウエハ（半導体基板ＳＢ）をスクライブ領域に沿って切断するダイシング工程の前に、半導体ウエハを外観検査するが、その外観検査の際に、シールリングＳＲを視認できるようにしておくことが望ましい。これは、例えば、シールリングＳＲを視認できれば、その視認したシールリングＳＲを基準にして、最上層の保護膜（ここでは絶縁膜ＲＳ）の外周の位置に問題が無いかを確認することができるからである。なお、最上層の保護膜（ここでは絶縁膜ＲＳ）は、チップ領域に形成するが、スクライブ領域には形成しないため、最上層の保護膜（ここでは絶縁膜ＲＳ）の外周の位置を、シールリングＳＲの位置を基準にして確認できれば、最上層の保護膜（ここでは絶縁膜ＲＳ）の外周の位置に問題が無いか確認しやすい。

シールリングＳＲは、金属材料により形成されており、シールリングＳＲを覆う絶縁膜を透過して、シールリングＳＲの位置を視認することができるが、シールリングＳＲを構成するシールリング用の配線Ｍ５ａ〜Ｍ１ａにおいて、下層になるほど視認性（視認しやすさ）は低下してしまう。すなわち、シールリング用の配線Ｍ５ａ，Ｍ４ａ，Ｍ３ａ，Ｍ２ａ，Ｍ１ａのうち、最上層のシールリング用の配線Ｍ５ａが最も視認しやすく、次いでシールリング用の配線Ｍ４ａが視認しやすく、シールリング用の配線Ｍ３ａ，Ｍ２ａ，Ｍ１ａの順に視認しにくくなってしまう。また、シールリング用の配線の視認性は、そのシールリング配線の幅が大きい方が、高くなる。

本実施の形態では、最上層の配線層に形成されたシールリング用の配線Ｍ５ａの内周側の側面ＴＢ１の位置が、最上層の配線層よりも１つ下層の配線層に形成されたシールリング用の配線Ｍ４ａの内周側の側面ＴＢ２の位置よりも、外側にあるとともに、シールリング用の配線Ｍ５ａの幅Ｗ１を、シールリング用の配線Ｍ４ａの幅Ｗ２よりも小さくしている。つまり、シールリング用の配線Ｍ４ａの幅Ｗ２は、シールリング用の配線Ｍ５ａの幅Ｗ１よりも大きくなっている（すなわちＷ２＞Ｗ１）。このため、最上層の配線層に形成されたシールリング用の配線Ｍ５ａの幅Ｗ１が小さくても、最上層の配線層よりも１つ下層の配線層に形成されたシールリング用の配線Ｍ４ａの幅Ｗ２は、シールリング用の配線Ｍ５ａの幅Ｗ１よりも大きいため、シールリング用の配線Ｍ４ａの視認性を高めることができ、それによって、シールリングＳＲの視認性を確保することができる。

すなわち、上記図２０の第１検討例において、シールリング用の配線Ｍ１５ａの幅Ｗ１１とシールリング用の配線Ｍ１４ａの幅Ｗ１２との両方を小さくすることで、平面視において、シールリング用の配線Ｍ１５ａの内周側の側面ＴＢ１１の位置とシールリング用の配線Ｍ１４ａの内周側の側面ＴＢ１２の位置とを一致させたままで、上記距離Ｌ１１を大きくした場合を仮定する。この場合、シールリング用の配線Ｍ１５ａの幅Ｗ１１とシールリング用の配線Ｍ１４ａの幅Ｗ１２との両方が小さくなることで、シールリングの視認性が低下してしまうため、シールリングを利用した外観検査を行いにくくなってしまう。

それに対して、本実施の形態では、最上層の配線層よりも１つ下層の配線層に形成されたシールリング用の配線Ｍ４ａの幅Ｗ２が、最上層の配線層に形成されたシールリング用の配線Ｍ５ａの幅Ｗ１よりも大きいため、幅Ｗ１が小さいことによるシールリング用の配線Ｍ５ａの視認性の低下を、幅Ｗ２が大きいシールリング用の配線Ｍ４ａの視認性によって補うことができる。

すなわち、本実施の形態では、シールリング用の配線Ｍ５ａに次いで視認性を確保しやすいシールリング用の配線Ｍ４ａの幅Ｗ２を維持しながら、シールリング用の配線Ｍ５ａの内周側の側面ＴＢ１の位置をシールリング用の配線Ｍ４ａの内周側の側面ＴＢ２の位置よりも外側にずらすとともに、シールリング用の配線Ｍ５ａの幅Ｗ１をシールリング用の配線Ｍ４ａの幅Ｗ２より小さくする。これにより、シールリングＳＲの視認性を確保しながら、最上層の配線層において、シールリング用の配線Ｍ５ａと、そのシールリング用の配線Ｍ５ａに最も近接するパッドＰＤまたは配線Ｍ５との間の距離Ｌ１を大きくすることができる。シールリングＳＲの視認性を確保することで、半導体装置の製造時に、シールリングＳＲを利用した検査を行いやすくなる。例えば、半導体ウエハ（半導体基板ＳＢ）をスクライブ領域に沿って切断するダイシング工程の前に、半導体ウエハを外観検査するが、その外観検査の際に、シールリングＳＲを的確に視認することができるようになる。これにより、視認したシールリングＳＲを基準にして、最上層の保護膜（ここでは絶縁膜ＲＳ）の外周の位置に問題が無いかを的確に確認することができるようになる。シールリングＳＲの視認性を確保することで、半導体装置を製造しやすくなる。

このように、本実施の形態では、平面視において、最上層の配線層に形成されたシールリング用の配線Ｍ５ａの内周側の側面ＴＢ１の位置が、最上層の配線層よりも１つ下層の配線層に形成されたシールリング用の配線Ｍ４ａの内周側の側面ＴＢ２の位置よりも、外側にあるとともに、シールリング用の配線Ｍ５ａの幅Ｗ１を、シールリング用の配線Ｍ４ａの幅Ｗ２よりも小さくしている。これにより、シールリングＳＲの視認性を確保しながら、最上層の配線層において、シールリング用の配線Ｍ５ａと、そのシールリング用の配線Ｍ５ａに最も近接するパッドＰＤまたは配線Ｍ５との間の距離Ｌ１を大きくすることができるとともに、シールリング用の配線Ｍ５ａの外周側の側面ＴＢ３の位置が外側に移動するのを抑制または防止することができる。このため、本実施の形態では、シールリングＳＲの視認性を確保しながら、また、半導体装置の平面寸法の増大を抑制または防止しながら、シールリング用の配線Ｍ５ａと、そのシールリング用の配線Ｍ５ａに最も近接するパッドＰＤまたは配線Ｍ５との間の距離Ｌ１を大きくすることができる。距離Ｌ１が大きいことで、シールリング用の配線Ｍ５ａとパッドＰＤまたは配線Ｍ５との間に挟まれた部分の絶縁膜ＰＡにクラックが発生するのを抑制することができ、また、シールリング用の配線Ｍ５ａが絶縁膜ＰＡを介してパッドＰＤまたは配線Ｍ５に与える応力の影響を小さくすることができる。このため、半導体装置の信頼性を向上させることができる。従って、半導体装置の信頼性向上と半導体装置の小型化（小面積化）とを両立することができる。また、シールリングＳＲの視認性を確保することで、半導体装置を製造しやすくなる。

次に、本実施の形態の更に他の特徴について以下に説明する。

シールリング用の配線Ｍ５ａの幅Ｗ１はシールリング用の配線Ｍ４ａの幅Ｗ２よりも小さいが、上記距離Ｌ１をできるだけ大きくして半導体装置の信頼性をできるだけ向上させる観点と、半導体装置の平面寸法をできるだけ抑制する観点では、シールリング用の配線Ｍ５ａの幅Ｗ１はできるだけ小さくすることが望ましい。このため、本実施の形態では、最上層の配線層に形成されたシールリング用の配線Ｍ５ａの幅Ｗ１は、その最上層の配線層における最小幅配線の幅と同じであることが、より好ましい。すなわち、最上層の配線層に形成された配線Ｍ５のうち、最も幅が小さな配線Ｍ５の幅と、シールリング用の配線Ｍ５ａの幅Ｗ１とが同じであることが、より好ましい。ここで、最上層の配線層における最小幅配線とは、最上層の配線層に形成された配線Ｍ５のうち、最も幅が小さな配線に対応している。また、配線の幅は、その配線の延在方向に垂直な方向の幅（寸法）に対応している。

最上層の配線層における最小幅配線は、最小加工寸法に合わせて形成されるため、シールリング用の配線Ｍ５ａの幅Ｗ１を最小加工寸法に合わせると、シールリング用の配線Ｍ５ａの幅Ｗ１が最上層の配線層における最小幅配線の幅と同じになる。これにより、シールリング用の配線Ｍ５ａの幅Ｗ１をできるだけ小さくすることができるため、上記距離Ｌ１を大きくして半導体装置の信頼性を向上させる効果を高めることができ、また、半導体装置の平面寸法を抑制する効果を高めることができる。

シールリング用の配線Ｍ５ａの幅Ｗ１を最上層の配線層における最小幅配線と同じ幅にした場合、シールリング用の配線Ｍ５ａの厚みにもよるが、シールリング用の配線Ｍ５ａの幅Ｗ１は、例えば０．８〜１μｍ程度とすることができる。

また、本実施の形態では、最上層の配線層に形成されたシールリング用の配線Ｍ５ａの厚みは、最上層の配線層よりも１つ下層の配線層に形成されたシールリング用の配線Ｍ４ａの厚みよりも厚いことが好ましい。その理由は、以下のようなものである。

すなわち、半導体基板ＳＢ上に、複数の配線層を含む配線構造が形成されているが、最上層の配線層に形成された配線（ここでは配線Ｍ５）およびパッド（ここではパッドＰＤ）の各厚みは、それよりも下層の配線層に形成された配線（ここでは配線Ｍ１，Ｍ２，Ｍ３，Ｍ４）の各厚みよりも、厚くなっていることが好ましい。これは、半導体装置の外部端子であるパッド（ここではパッドＰＤ）は、最上層の配線層に形成するが、パッド（ＰＤ）の外部端子としての機能を考慮すると、パッド（ＰＤ）の厚みは厚くすることが望ましいからである。例えば、パッド（ＰＤ）の厚みを厚くすることで、パッド（ＰＤ）を用いたプローブテストを的確に行えるようになり、また、パッド（ＰＤ）に対して外部接続用の接続部材（例えばボンディングワイヤなど）を的確に接続しやすくなる。また、各配線層において、シールリング用の配線は、同層の配線と同工程で同材料により形成されるため、同層の配線とほぼ同じ厚みを有している。このため、シールリング用の配線Ｍ５ａは、配線Ｍ５およびパッドＰＤとほぼ同じ厚みを有し、シールリング用の配線Ｍ４ａは、配線Ｍ４とほぼ同じ厚みを有し、シールリング用の配線Ｍ３ａは、配線Ｍ３とほぼ同じ厚みを有し、シールリング用の配線Ｍ２ａは、配線Ｍ２とほぼ同じ厚みを有し、シールリング用の配線Ｍ１ａは、配線Ｍ１とほぼ同じ厚みを有している。従って、最上層の配線層に形成されたシールリング用の配線Ｍ５ａの厚みは、最上層の配線層よりも１つ下層の配線層に形成されたシールリング用の配線Ｍ４ａの厚みよりも厚くなる。

厚みの一例を上げれば、シールリング用の配線Ｍ５ａの厚みは、例えば１．５〜２μｍ程度とすることができ、シールリング用の配線Ｍ４ａの厚みは、例えば０．３〜０．６μｍ程度とすることができる。

ここで、最上層の配線層に形成されたシールリング用の配線（Ｍ５ａ，Ｍ１５ａ）の厚みが厚いことは、上記図２０に示される第１検討例で述べた課題が生じやすいことにつながる。すなわち、上記図２０に示される第１検討例において、シールリング用の配線Ｍ１５ａとパッドＰＤと配線Ｍ５の厚みが厚いと、それらによって生じる応力の影響も大きくなる。この場合、シールリング用の配線Ｍ１５ａとそれに近接するパッドＰＤまたは配線Ｍ５との間に挟まれた部分の絶縁膜ＰＡにクラックがより発生しやすくなり、また、シールリング用の配線Ｍ１５ａが絶縁膜ＰＡを介してシールリング用の配線Ｍ１５ａに近接するパッドＰＤまたは配線Ｍ５に与える応力がより大きくなる。

それに対して、本実施の形態では、上述したように、平面視において、シールリング用の配線Ｍ５ａの内周側の側面ＴＢ１の位置を、シールリング用の配線Ｍ４ａの内周側の側面ＴＢ２の位置よりも外側（半導体装置の側面ＳＭに近い側）にずらしたことにより、シールリング用の配線Ｍ５ａとパッドＰＤまたは配線Ｍ５との間の距離Ｌ１を大きくすることができる。このため、本実施の形態では、たとえシールリング用の配線Ｍ５ａとパッドＰＤと配線Ｍ５の厚みが厚くとも、シールリング用の配線Ｍ５ａとパッドＰＤまたは配線Ｍ５との間の距離Ｌ１が大きいことで、シールリング用の配線Ｍ５ａとパッドＰＤまたは配線Ｍ５との間に挟まれた部分の絶縁膜ＰＡにクラックが発生するのを抑制することができる。また、たとえシールリング用の配線Ｍ５ａとパッドＰＤと配線Ｍ５の厚みが厚くとも、シールリング用の配線Ｍ５ａとパッドＰＤまたは配線Ｍ５との間の距離Ｌ１が大きいことで、シールリング用の配線Ｍ５ａが絶縁膜ＰＡを介してパッドＰＤまたは配線Ｍ５に与える応力の影響を小さくすることができる。従って、半導体装置の信頼性を向上させることができる。

また、本実施の形態では、上述のように、平面視において、シールリング用の配線Ｍ５ａの内周側の側面ＴＢ１の位置は、シールリング用の配線Ｍ４ａの内周側の側面ＴＢ２の位置よりも外側（半導体装置の側面ＳＭに近い側）にある。言い換えると、平面視において、シールリング用の配線Ｍ４ａの内周側の側面ＴＢ２の位置は、シールリング用の配線Ｍ５ａの内周側の側面ＴＢ１の位置よりも内側（半導体装置の側面ＳＭから遠い側）にある。このことは、最上層の配線層に形成されたシールリング用の配線Ｍ５ａとパッドＰＤまたは配線Ｍ５との間の距離Ｌ１を大きくするように作用するが、最上層の配線層よりも１つ下層の配線層に形成されたシールリング用の配線Ｍ４ａと配線Ｍ４との間の距離（間隔）Ｌ２を大きくするようには作用しない。しかしながら、シールリング用の配線Ｍ４ａと配線Ｍ４の厚みは、最上層の配線層に形成されたシールリング用の配線Ｍ５ａとパッドＰＤと配線Ｍ５の厚みよりも薄い。このため、たとえシールリング用の配線Ｍ４ａと配線Ｍ４との間の距離Ｌ２が小さくても、シールリング用の配線Ｍ４ａと配線Ｍ４との間に挟まれた部分の絶縁膜（ＩＬ５）にクラックは生じにくい。また、シールリング用の配線Ｍ４ａが絶縁膜（ＩＬ５）を介してシールリング用の配線Ｍ４ａに近接する配線Ｍ４に与える応力は大きくならず、配線Ｍ４の信頼性の低下にはほとんど結びつかずに済む。これは、シールリング用の配線による応力の影響は、そのシールリング用の配線の厚みが厚いほど、大きくなるためである。すなわち、シールリング用の配線の厚みが薄くなれば、そのシールリング用の配線による応力の影響は相対的に小さくなる。ここで、最上層の配線層よりも１つ下層の配線層において、シールリング用の配線Ｍ４ａと、そのシールリング用の配線Ｍ４ａに最も近接する配線Ｍ４との間の距離（間隔）を、距離（間隔）Ｌ２と称することとする。

つまり、本実施の形態では、最上層の配線層では、配線厚みが厚いことから、シールリング用の配線Ｍ５ａによる応力の影響を抑えるため、シールリング用の配線Ｍ５ａとパッドＰＤまたは配線Ｍ５との間の距離Ｌ１を大きくし、それによって半導体装置の信頼性を向上させている。一方、最上層の配線層よりも１つ下層の配線層では、最上層の配線層に比べて配線厚みが薄いことから、シールリング用の配線Ｍ４ａと配線Ｍ４との間の距離Ｌ２を気にせずに、シールリング用の配線Ｍ４ａの幅Ｗ２を大きくし、それによって、シールリングＳＲの視認性を高めている。このため、本実施の形態では、平面視において、シールリング用の配線Ｍ５ａの内周側の側面ＴＢ１の位置を、シールリング用の配線Ｍ４ａの内周側の側面ＴＢ２の位置よりも外側（半導体装置の側面ＳＭに近い側）にずらし、かつ、シールリング用の配線Ｍ５ａの幅Ｗ１を、シールリング用の配線Ｍ４ａの幅Ｗ２よりも小さくした構成を採用している。

また、本実施の形態では、平面視において、シールリング用の配線Ｍ５ａの内周側の側面ＴＢ１の位置を、シールリング用の配線Ｍ４ａの内周側の側面ＴＢ２の位置よりも外側（半導体装置の側面ＳＭに近い側）にずらしている。このため、最上層の配線層におけるシールリング用の配線Ｍ５ａと他の配線Ｍ５またはパッドＰＤとの間の距離（間隔）Ｌ１は、最上層の配線層よりも１つ下層の配線層におけるシールリング用の配線Ｍ４ａと他の配線Ｍ４との間の距離（間隔）Ｌ２よりも大きくなり得る（すなわちＬ１＞Ｌ２）。これにより、シールリング用の配線Ｍ４ａに比べて応力の影響が懸念されるシールリング用の配線Ｍ５ａについては、パッドＰＤや配線Ｍ５から離すことで、半導体装置の信頼性を向上させることができる。

また、上述のように、上記距離Ｌ１を大きくすることで半導体装置の信頼性を向上させることができるが、この観点では、上記距離Ｌ１はできるだけ大きくすることが望ましい。このため、本実施の形態では、シールリング用の配線Ｍ４ａにおけるシールリング用の配線Ｍ５ａと平面視で重なる部分の幅Ｗ３は、シールリング用の配線Ｍ４ａの幅Ｗ２の半分以下（すなわちＷ３≦Ｗ２／２）であることが、より好ましい。言い換えると、シールリング用の配線Ｍ４ａにおけるシールリング用の配線Ｍ５ａと平面視で重ならない部分の幅（Ｗ２−Ｗ３）は、シールリング用の配線Ｍ４ａの幅Ｗ２の半分以上（すなわちＷ２−Ｗ３≧Ｗ２／２）であることが、より好ましい。このように、シールリング用の配線Ｍ４ａにおけるシールリング用の配線Ｍ５ａと平面視で重なる部分の幅Ｗ３を、シールリング用の配線Ｍ４ａの幅Ｗ２の半分以下（すなわちＷ３≦Ｗ２／２）とすることにより、上記距離Ｌ１を的確に大きくすることができるため、半導体装置の信頼性を向上させる効果を、より的確に得ることができる。ここで、幅Ｗ２と同様に、幅Ｗ３も、シールリング用の配線Ｍ４ａの延在方向に垂直な方向の幅（寸法）に対応している。

また、シールリング用の配線Ｍ４ａの幅Ｗ２は、必要に応じて変更可能であるが、２μｍ以上（Ｗ２≧２μｍ）であればより好ましい。これにより、シールリング用の配線Ｍ４ａに視認性を的確に高めることができ、シールリングを利用した外観検査を的確に行いやすくなる。また、シールリング用の配線Ｍ４ａの幅Ｗ２が大きすぎると、半導体装置の平面寸法の増大を招く虞があるため、シールリング用の配線Ｍ４ａの幅Ｗ２は、１０μｍ以下（Ｗ２≦１０μｍ）であればより好ましい。このため、シールリング用の配線Ｍ４ａの幅Ｗ２は、２μｍ以上で１０μｍ以下（２μｍ≦Ｗ２≦１０μｍ）が特に好ましく、これにより、半導体装置の平面寸法の増大を防ぎながら、シールリング用の配線Ｍ４ａの視認性を高めて、シールリングを利用した外観検査を的確に行いやすくすることができる。

また、平面視において、シールリング用の配線Ｍ５ａの外周側の側面ＴＢ３の位置は、シールリング用の配線Ｍ４ａの外周側の側面ＴＢ４の位置よりも内側にある場合と、シールリング用の配線Ｍ４ａの外周側の側面ＴＢ４の位置と同じ位置にある場合と、シールリング用の配線Ｍ４ａの外周側の側面ＴＢ４の位置よりも外側にある場合とがあり得る。これらは本実施の形態に含まれ得るが、このうち、平面視において、シールリング用の配線Ｍ５ａの外周側の側面ＴＢ３の位置が、シールリング用の配線Ｍ４ａの外周側の側面ＴＢ４の位置よりも外側（半導体装置の側面ＳＭに近い側）にある場合が、代表して図３〜図６に示されている。ここで、上述のように、外側とは、平面視において、半導体装置ＣＰの外周（側面ＳＭ）に近い側に対応し、内側とは、平面視において、半導体装置ＣＰの外周（側面ＳＭ）から遠い側に対応している。

但し、平面視において、シールリング用の配線Ｍ５ａの外周側の側面ＴＢ３の位置が、シールリング用の配線Ｍ４ａの外周側の側面ＴＢ４の位置と同じか、あるいは外側にあれば、シールリング用の配線Ｍ５ａの外周側の側面ＴＢ３の位置がシールリング用の配線Ｍ４ａの外周側の側面ＴＢ４の位置よりも内側にある場合に比べて、上記距離Ｌ１を大きくしやすくなる。このため、半導体装置の信頼性を向上させやすくなる。

また、平面視において、シールリング用の配線Ｍ５ａの外周側の側面ＴＢ３の位置が、シールリング用の配線Ｍ４ａの外周側の側面ＴＢ４の位置と同じか、あるいは内側にあれば、シールリング用の配線Ｍ５ａの外周側の側面ＴＢ３の位置がシールリング用の配線Ｍ４ａの外周側の側面ＴＢ４の位置よりも外側にある場合に比べて、半導体装置の小型化（小面積化）に有利となる。

また、シールリング用の配線Ｍ４ａよりも下層に形成されたシールリング用の配線Ｍ３ａ，Ｍ２ａ，Ｍ１ａのそれぞれの幅は、シールリング用の配線Ｍ４ａの幅Ｗ２と同じにすることも可能であるが、シールリング用の配線Ｍ４ａの幅Ｗ２よりも小さければ、より好ましい。その理由は、次のようなものである。

すなわち、シールリング用の配線は、より下層に形成されているほど視認しにくくなるため、シールリング用の配線Ｍ４ａに比べて、シールリング用の配線Ｍ４ａよりも下層に形成されたシールリング用の配線Ｍ３ａ，Ｍ２ａ，Ｍ１ａは、視認性を確保しづらい。このため、シールリング用の配線Ｍ４ａの幅Ｗ２を大きくしてシールリングＳＲの視認性を確保するとともに、シールリング用の配線Ｍ４ａよりも下層に形成されたシールリング用の配線Ｍ３ａ，Ｍ２ａ，Ｍ１ａのそれぞれの幅を、シールリング用の配線Ｍ４ａの幅Ｗ２よりも小さくすることが好ましい。これにより、配線Ｍ３，Ｍ２，Ｍ１の配置可能領域を広くすることができるため、配線Ｍ３，Ｍ２，Ｍ１のレイアウト設計における制限を緩和することができる。また、シールリング用の配線Ｍ３ａ，Ｍ２ａ，Ｍ１ａのそれぞれの幅を小さくすることにより、上記スクライブ領域１Ｂに上記金属パターンＭ３ｂ，Ｍ２ｂ，Ｍ１ｂを形成する際のレイアウト（金属パターンＭ３ｂ，Ｍ２ｂ，Ｍ１ｂのレイアウト）の制限も緩和することができる。ここで、シールリング用の配線Ｍ３ａの幅は、そのシールリング用の配線Ｍ３ａの延在方向に垂直な方向の幅（寸法）に対応している。また、シールリング用の配線Ｍ２ａの幅は、そのシールリング用の配線Ｍ２ａの延在方向に垂直な方向の幅（寸法）に対応している。また、シールリング用の配線Ｍ１ａの幅は、そのシールリング用の配線Ｍ１ａの延在方向に垂直な方向の幅（寸法）に対応している。

また、本実施の形態では、複数の配線層を含む配線構造が半導体基板ＳＢ上に形成されているが、配線構造上に形成された絶縁膜（ここでは絶縁膜ＰＡおよび絶縁膜ＲＳ）を更に有している。最上層の配線層に形成されたパッドＰＤの少なくとも一部は、この絶縁膜（ここでは絶縁膜ＰＡおよび絶縁膜ＲＳ）の開口部（ここでは開口部ＯＰ１，ＯＰ２）から露出されている。配線構造上に形成された絶縁膜（ここでは絶縁膜ＰＡおよび絶縁膜ＲＳ）の一部は、最上層の配線層において、シールリング用の配線Ｍ５ａとパッドＰＤまたは配線Ｍ５との間に介在することになる。上述したように、上記距離Ｌ１が小さいと、シールリング用の配線Ｍ５ａとパッドＰＤまたは配線Ｍ５との間に介在する絶縁膜にクラックが生じるなどして、半導体装置の信頼性が低下する虞がある。本実施の形態では、上述のように、最上層の配線層において、シールリング用の配線Ｍ５ａとパッドＰＤまたは配線Ｍ５との間の距離Ｌ１が大きいことで、シールリング用の配線Ｍ５ａとパッドＰＤまたは配線Ｍ５との間に介在する絶縁膜にクラックが生じるのを抑制または防止することができ、半導体装置の信頼性を向上させることができる。

以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。

例えば、本実施の形態では５層の配線層で例示しているが、これに限られず、６層以上やあるいは４層以下の配線層であっても同様の効果を有する。

１Ａ チップ領域
１Ｂ スクライブ領域
２ ＭＩＳＦＥＴ
ＣＰ 半導体装置
ＣＴ１ コンタクトホール
ＧＥ ゲート電極
ＧＦ ゲート絶縁膜
ＩＬ１，ＩＬ２，ＩＬ３，ＩＬ４，ＩＬ５ 層間絶縁膜
Ｌ１，Ｌ２，Ｌ１１ 距離（間隔）
Ｍ１，Ｍ２，Ｍ３，Ｍ４，Ｍ５ 配線
Ｍ１ａ，Ｍ２ａ，Ｍ３ａ，Ｍ４ａ，Ｍ５ａ，Ｍ１４ａ，Ｍ１５ａ シールリング用の配線
Ｍ１ｂ，Ｍ２ｂ，Ｍ３ｂ，Ｍ４ｂ，Ｍ５ｂ 金属パターン
ＯＰ１，ＯＰ２ 開口部
ＰＡ 絶縁膜
ＰＤ パッド
ＲＳ 絶縁膜
ＳＢ 半導体基板
ＳＤ ソース・ドレイン領域
ＳＨ２，ＳＨ３，ＳＨ４，ＳＨ５ スルーホール
ＳＲ シールリング
ＳＴ 素子分離領域
ＴＢ１，ＴＢ２，ＴＢ１１，ＴＢ１２，ＴＢ１３ 側面
ＴＲ１，ＴＲ２，ＴＲ３，ＴＲ４，ＴＲ５ 溝
Ｖ１，Ｖ２，Ｖ３，Ｖ４，Ｖ５ ビア部
Ｖ１ａ，Ｖ２ａ，Ｖ３ａ，Ｖ４ａ，Ｖ５ａ，Ｖ１５ａ シールリング用のビア部
Ｗ１，Ｗ２，Ｗ３，Ｗ１１，Ｗ１２ 幅
ＷＬ ウエル領域
Ｘ１，Ｘ２ 方向

Claims (8)

1. 半導体基板と、
   前記半導体基板上に形成されかつ複数の配線層を含む配線構造と、
   前記配線構造において、前記半導体基板の周囲に沿って形成されたシールリングと、
   を有し、
   前記シールリングは、前記複数の配線層のそれぞれに形成されたシールリング用配線が積層された構造を有しており、
   前記複数の配線層のうちの最上層の配線層に形成された前記シールリング用配線である第１シールリング用配線の内周側の側面の位置は、前記複数の配線層のうちの前記最上層の配線層よりも１つ下層の配線層に形成された前記シールリング用配線である第２シールリング用配線の内周側の側面の位置よりも、外側にあり、
   前記第１シールリング用配線の幅は、前記第２シールリング用配線の幅よりも小さく、
   前記最上層の配線層には、前記第１シールリング用配線と最も隣接する第１配線またはパッドが形成されており、
   前記最上層の配線層よりも１つ下層の配線層には、前記第２シールリング用配線と最も隣接する第２配線が形成されており、
   前記第１シールリング用配線と前記第１配線または前記パッドとの間の距離は、前記第２シールリング用配線と前記第２配線との間の距離よりも大きく、
   前記第１シールリング用配線、前記第１配線および前記パッドの厚さは、それぞれ、前記第２シールリング用配線および前記第２配線の厚さよりも厚い、半導体装置。
2. 請求項１記載の半導体装置において、
   前記第１シールリング用配線の幅は、前記最上層の配線層における最小幅配線の幅と同じである、半導体装置。
3. 請求項１記載の半導体装置において、
   前記第２シールリング用配線における前記第１シールリング用配線と平面視で重なる部分の幅は、前記第２シールリング用配線の幅の半分以下である、半導体装置。
4. 請求項１記載の半導体装置において、
   前記第１シールリング用配線の外周側の側面の位置は、前記第２シールリング用配線の外周側の側面の位置と同じか、あるいは外側にある、半導体装置。
5. 請求項１記載の半導体装置において、
   前記第１シールリング用配線と前記第２シールリング用配線とは、前記第１シールリング用配線と前記第２シールリング用配線との間に配置されたシールリング用ビア部により接続されている、半導体装置。
6. 請求項１記載の半導体装置において、
   前記第２シールリング用配線よりも下層に形成された前記シールリング用配線の幅は、前記第２シールリング用配線の幅よりも小さい、半導体装置。
7. 請求項１記載の半導体装置において、
   前記配線構造上に形成された絶縁膜を更に有する、半導体装置。
8. 請求項７記載の半導体装置において、
   前記最上層の配線層に形成された前記パッドを有し、
   前記パッドの少なくとも一部は、前記絶縁膜の開口部から露出されている、半導体装置。
   

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