TWI578474B - Semiconductor integrated circuit device and method for manufacturing semiconductor integrated circuit device - Google Patents

Semiconductor integrated circuit device and method for manufacturing semiconductor integrated circuit device Download PDF

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TWI578474B
TWI578474B TW104134343A TW104134343A TWI578474B TW I578474 B TWI578474 B TW I578474B TW 104134343 A TW104134343 A TW 104134343A TW 104134343 A TW104134343 A TW 104134343A TW I578474 B TWI578474 B TW I578474B
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Takuro Homma
Katsuhiko Hotta
Takashi Moriyama
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Renesas Electronics Corp
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Description

半導體積體電路裝置及半導體積體電路裝置之製造方法
本發明關於半導體積體電路裝置(或半導體裝置)及半導體積體電路裝置(或半導體裝置)之製造方法中之鋁系之接合焊墊等之焊墊電極周邊技術適用的有效技術。
日本特開2006-303452號公報(專利文獻1)或美國專利公開2006-0249845號公報揭示：為防止焊墊部分中之外來水分等引起之電池反應而導致鋁系焊墊之溶出，針對包含鋁系接合焊墊之上面周邊端部之氮化鈦膜等之抗反射膜側面在內，藉由氮化矽膜予以覆蓋的技術。
日本特開2007-103593號公報(專利文獻3)揭示：為防止焊墊部分中之水分等引起之局部電池效應而導致鋁系焊墊之溶出，針對包含鋁系鋁系接合焊墊之上面周邊端部之氮化鈦膜等之抗反射膜側面在內，藉由氮化矽膜予以覆蓋的技術。
專利文獻1：特開2006-303452號公報
專利文獻2：美國專利公開2006-0249845號公報
專利文獻3：特開2007-103593號公報
現在之LSI(Large Scale Integration)、亦即半導體積體電路裝置之製造工程中，元件(device)之組裝(例如樹脂密封)後，高溫(例如攝氏約85~130度)/高溼(例如溼度約80%)環境下之電壓施加試驗(亦即高溫/高溼試驗)被廣泛進行。關於此，於高溫/高溼試驗中，在施加正電壓的鋁系接合焊墊之上面端部，因為通過密封樹脂等而侵入之水分引起之電氣化學反應，會導致抗反射膜之氮化鈦膜被氧化、膨脹，產生和上部膜之間之剝離，或膜龜裂等問題，此一問題由本發明人發現。
本發明係為解決彼等問題而成者。
本發明目的在於提供高信賴性之半導體積體電路裝置之製程。
本發明上述及其他目的以及新穎特徵可由本說明書之記載及圖面予以理解。
本發明之代表性概要簡單說明如下。
亦即，本發明之一，係於鋁系接合焊墊之周邊部，將焊墊上之氮化鈦膜以環/縫隙(ring/slit)狀予以除去。
1‧‧‧半導體晶圓(晶圓之半導體基板部)
1a‧‧‧(半導體晶圓之)元件面
1b‧‧‧(半導體晶圓之)背面
2‧‧‧半導體晶片(晶片之半導體基板部)
2a‧‧‧(半導體晶片之)第1主面
2b‧‧‧(半導體晶片之)第2主面
3‧‧‧保護環
4‧‧‧接合焊墊(接合焊墊部)
5‧‧‧接合焊墊列
6‧‧‧I/O電路區域
7‧‧‧環狀電源Vss幹配線
8‧‧‧環狀電源Vdd幹配線
9‧‧‧核心電路區域
11‧‧‧BGA封裝
12‧‧‧配線基板(內插板(interposer))
12a‧‧‧配線基板表面(上面)
12b‧‧‧配線基板背面(下面)
14‧‧‧有機系配線基板核心材
15‧‧‧凸塊島部
16‧‧‧焊錫凸塊
17‧‧‧貫穿孔(導孔)
18‧‧‧焊錫阻劑膜
19‧‧‧基板上配線
21‧‧‧外部引線
22‧‧‧接著劑層(DAF)
23‧‧‧接合導線
24‧‧‧密封樹脂
25‧‧‧鋁系金屬膜圖案
26‧‧‧配線部
27‧‧‧接合焊墊開口
28‧‧‧(氮化鈦膜之)第1開口部
29‧‧‧(氮化鈦膜之)第2開口部(氮化鈦膜除去部)
29a‧‧‧第1氮化鈦膜除去部(環狀氮化鈦膜除去部)
29b‧‧‧第2氮化鈦膜除去部(縫隙狀氮化鈦膜除去部)
30‧‧‧鋁焊墊層(金屬複合膜)
31‧‧‧境界
32‧‧‧境界附近區域
33‧‧‧導線接合區域
34‧‧‧晶圓測試探針接觸區域
35‧‧‧接合導線接合部
36‧‧‧探針痕
37‧‧‧蝕刻溝
51‧‧‧多層配線層
52‧‧‧下層之阻障金屬膜
54‧‧‧上層之阻障金屬膜
55‧‧‧補助絕緣膜
56‧‧‧絕緣性表面保護膜
56a‧‧‧氧化矽系保護膜
56b‧‧‧氮化矽系保護膜
57‧‧‧阻劑膜
58‧‧‧阻劑膜開口
58a‧‧‧接合焊墊開口形成用開口
58b‧‧‧環狀氮化鈦膜除去部形成用開口
59、60‧‧‧蝕刻預定部
R‧‧‧焊墊周邊擴大部
T1‧‧‧接合焊墊部之幅度
T2‧‧‧環狀氮化鈦膜除去部之幅度
T3‧‧‧縫隙狀氮化鈦膜除去部之幅度
圖1為本發明第1實施形態(關於第2~第5實施形態亦同樣)之半導體積體電路裝置之晶片內佈局(第1主面)之模式平面圖。
圖2為將圖1之晶片予以密封的BGA封裝之正斷面圖。
圖3為本發明第1實施形態之半導體積體電路裝置之晶片內佈局(第1主面)之中，焊墊周邊擴大部R對應之接合焊墊部周邊擴大平面圖。
圖4為圖3對應之部分之導線接合後之狀況之表示用的接合焊墊部周邊擴大平面圖。
圖5為圖3之X-X’對應之晶片斷面圖。
圖6為圖3之Y-Y’對應之晶片斷面圖。
圖7為本發明第1實施形態之半導體積體電路裝置之製造方法中之圖3之X-X’對應之元件斷面流程圖(補助絕緣膜成膜工程)。
圖8為本發明第1實施形態之半導體積體電路裝置之製造方法中之圖3之X-X’對應之元件斷面流程圖(氮化鈦膜除去部圖案化用阻劑膜形成工程)。
圖9為本發明第1實施形態之半導體積體電路裝置之製造方法中之圖3之X-X’對應之元件斷面流程圖(氮化鈦膜除去部形成工程)。
圖10為本發明第1實施形態之半導體積體電路裝置之製造方法中之圖3之X-X’對應之元件斷面流程圖(絕緣性表面保護膜成膜工程)。
圖11為本發明第1實施形態之半導體積體電路裝置之製造方法中之圖3之X-X’對應之元件斷面流程圖(焊墊開口形成工程)。
圖12為本發明第2實施形態之半導體積體電路裝置之晶片內佈局(第1主面)之中，焊墊周邊擴大部R對應之接合焊墊部周邊擴大平面圖。
圖13為圖12之X-X’對應之晶片斷面圖。
圖14為圖12之A-A’對應之晶片斷面圖。
圖15為圖12之Y-Y’對應之晶片斷面圖。
圖16為本發明第3實施形態之半導體積體電路裝置之晶片內佈局(第1主面)之中，焊墊周邊擴大部R對應之接合焊墊部周邊擴大平面圖。
圖17為圖16之Y-Y’對應之晶片斷面圖。
圖18為本發明第4實施形態之半導體積體電路裝置之晶片內佈局(第1主面)之中，焊墊周邊擴大部R對應之接合焊墊部周邊擴大平面圖。
圖19為圖18之X-X’對應之晶片斷面圖。
圖20為圖18之Y-Y’對應之晶片斷面圖。
圖21為本發明第4實施形態之半導體積體電路裝置之製造方法中之圖18之X-X’對應之元件斷面流程圖(絕緣性表面保護膜成膜工程)。
圖22為本發明第4實施形態之半導體積體電路裝置之製造方法中之圖18之X-X’對應之元件斷面流程圖(氮化鈦膜除去部及焊墊開口圖案化用阻劑膜形成工程)。
圖23為本發明第5實施形態之半導體積體電路裝置之晶片內佈局(第1主面)之中，焊墊周邊擴大部R對應之接合焊墊部周邊擴大平面圖。
圖24為圖23之X-X’對應之晶片斷面圖。
圖25為圖23之Y-Y’對應之晶片斷面圖。
圖26為本發明第5實施形態之半導體積體電路裝置之製造方法中之圖23之X-X’對應之元件斷面流程圖(補助絕緣膜成膜工程)。
圖27為本發明第5實施形態之半導體積體電路裝置之製造方法中之圖23之X-X’對應之元件斷面流程圖(氮化鈦膜除去部圖案化用阻劑膜形成工程)。
圖28為本發明第5實施形態之半導體積體電路裝置之製造方法中之圖23之X-X’對應之元件斷面流程圖(氮化鈦膜除去部形成工程)。
圖29為本發明第5實施形態之半導體積體電路裝置之製造方法中之圖23之X-X’對應之元件斷面流程圖(絕緣性表面保護膜成膜工程)。
圖30為本發明第5實施形態之半導體積體電路裝置之製造方法中之圖23之X-X’對應之元件斷面流程圖(焊墊開口形成工程)。
(實施形態之概要)首先，說明本發明代表性之概要。
1、半導體積體電路裝置，係包含以下：(a)半導體晶 片，具有第1及第2主面；(b)鋁系金屬膜圖案，設於上述半導體晶片之上述第1主面上；(c)氮化鈦膜，用於覆蓋上述鋁系金屬膜圖案之上面；(d)絕緣性表面保護膜，用於覆蓋包含上述氮化鈦膜之上面的上述半導體晶片之上述第1主面；(e)接合焊墊開口，被形成於上述絕緣性表面保護膜；(f)第1開口部，和設於上述氮化鈦膜的接合焊墊開口呈對應；及(g)第2開口部，設於上述第1開口部之外部附近之上述氮化鈦膜。
2、於上述1項之半導體積體電路裝置中，上述鋁系金屬膜圖案之上述第2開口部，係被上述絕緣性表面保護膜覆蓋。
3、於上述2項之半導體積體電路裝置中，上述絕緣性表面保護膜，係包含下層之氧化矽系膜與上層之氮化矽系膜的積層膜。
4、於上述1或3項之半導體積體電路裝置中，上述氮化鈦膜上係被上述絕緣性表面保護膜覆蓋，但是上述第2開口部未被上述絕緣性表面保護膜覆蓋。
5、於上述1~4項中任一項之半導體積體電路裝置中，於上述第2開口部之上述鋁系金屬膜圖案表面，形成不導態膜。
6、於上述1~5項中任一項之半導體積體電路裝置中，上述第2開口部之幅度為0.3微米(μm)~10微米。
7、於上述1~6項中任一項之半導體積體電路裝置中，上述第1開口部之幅度較上述第2開口部之幅度寬。
8、於上述1~7項中任一項之半導體積體電路裝置中，上述第2開口部，係以包圍上述第1開口部的方式形成為環狀。
9、於上述1~8項中任一項之半導體積體電路裝置中，上述第1開口部，係具有導線接合區域及晶圓測試探針接觸區域。
10、於上述1~9項中任一項之半導體積體電路裝置中，在上述晶圓測試探針接觸區域內之針跡部分，上述鋁系金屬膜圖案表面之不導態膜係被除去。
11、於上述1~9項中任一項之半導體積體電路裝置中，上述鋁系金屬膜圖案，係具有：內部包含上述第1開口部的接合焊墊部，及與其連結之配線部；上述第2開口部，係設於上述接合焊墊部與上述配線部之界面附近。
12、於上述1~11項中任一項之半導體積體電路裝置中，另包含以下：(h)上述半導體晶片之上述第1主面、上述鋁系金屬膜圖案、上述氮化鈦膜、上述第1開口部、及上述第2開口部，係藉由無鹵素樹脂(halogen free resin)予以密封。
說明本案揭示之另一發明之概要。
13、半導體積體電路裝置之製造方法，係包含以下工程：(a)針對半導體晶圓之元件面上之多層配線層上所形成之包含下層阻障金屬膜、中層鋁系金屬膜、上層阻障金屬膜的金屬複合膜施予圖案化，而形成金屬複合膜圖案的工程；(b)在包含上述金屬複合膜圖案上面的上述半導體晶 圓之上述元件面上之大略全面，形成絕緣性表面保護膜的工程；(c)在上述工程(b)之後，於上述工程(d)之前，於上述絕緣性表面保護膜形成接合焊墊開口的工程；(d)在上述上層阻障金屬膜之接合焊墊開口對應之部分，形成第1開口部的工程；及(e)在上述第1開口部之外部附近之上述上層阻障金屬膜形成第2開口部的工程。
14、於上述13項之半導體積體電路裝置之製造方法中，上述工程(e)，係於上述工程(b)及(d)之前被實施。
15、於上述13項之半導體積體電路裝置之製造方法中，上述工程(d)及(e)，係在上述工程(b)及(c)之後、大略同時被實施。
16、於上述13項之半導體積體電路裝置之製造方法中，上述絕緣性表面保護膜，係包含下層之氧化矽系膜與上層之氮化矽系膜之積層膜。
17、於上述15項之半導體積體電路裝置之製造方法中，上述工程(d)及(e)，係針對上述絕緣性表面保護膜及上述上層阻障金屬膜，使用同一蝕刻遮罩予以連續加工而被實施。
18、於上述13~17項中任一項之半導體積體電路裝置之製造方法中，上述第2開口部之幅度為0.3微米~10微米。
19、於上述13~18項中任一項之半導體積體電路裝置之製造方法中，上述第1開口部之幅度較上述第2開口部之幅度寬。
20、於上述13~19項中任一項之半導體積體電路裝置之製造方法中，上述第2開口部，係以包圍上述第1開口部的方式形成為環狀。
21、於上述13~20項中任一項之半導體積體電路裝置之製造方法中，上述金屬複合膜圖案，係具有：內部包含上述第1開口部的接合焊墊部，及與其連結之配線部；上述第2開口部，係設於上述接合焊墊部與上述配線部之界面附近。
22、於上述13~21項中任一項之半導體積體電路裝置之製造方法中，另包含以下工程：(f)在上述工程(a)、(d)及(e)之後，針對上述中層鋁系金屬膜之露出之表面部分，實施不導態化處理的工程。
23、於上述13~22項中任一項之半導體積體電路裝置之製造方法中，另包含以下工程：(g)在上述工程(a)至(e)之後，於上述第1開口部之上述中層鋁系金屬膜之表面，觸接探針，搓破表面之不導態膜而取得接觸，而進行晶圓探針檢測的工程。
24、於上述23項之半導體積體電路裝置之製造方法中，另包含以下工程：(h)在上述工程(g)之後，藉由無鹵素樹脂來密封上述金屬複合膜上的工程。
說明本案揭示之另一發明之概要。
25、半導體積體電路裝置，係包含以下：(a)半導體晶片，具有第1及第2主面；(b)鋁系之複數個接合焊墊，設於上述半導體晶片之上述第1主面上；(c)絕緣性表面保 護膜，用於覆蓋上述第1主面上及各接合焊墊之周邊部；及(d)設於各接合焊墊上的上述絕緣性表面保護膜之第1開口；其中，於各接合焊墊上不存在有氮化鈦膜。
26、於上述25項之半導體積體電路裝置中，上述複數個接合焊墊，係沿上述晶片端部於第1方向成列被配置。
27、於上述25或26項之半導體積體電路裝置中，各接合焊墊，係和同層之鋁系配線被連結為一體，於上述配線上被形成氮化鈦膜。
28、於上述25~27項中任一項之半導體積體電路裝置中，上述絕緣性表面保護膜，係覆蓋上述氮化鈦膜之上面及側面。
29、於上述25~28項中任一項之半導體積體電路裝置中，各接合焊墊，係具有大略長方形形狀，具有：接合導線所連接之接合區域，及供作為探針接觸的接觸區域。
30、於上述25~29項中任一項之半導體積體電路裝置中，各接合焊墊之露出部，除上述接觸區域之一部分以外，係被氧化鋁系之不導態膜覆蓋。
31、於上述25~30項中任一項之半導體積體電路裝置中，另包含以下：(e)無鹵素之密封樹脂構件，用於覆蓋上述半導體晶片之上述第1主面、上述複數個接合焊墊、及絕緣性表面保護膜。
32、於上述26~31項中任一項之半導體積體電路裝置中，在和上述第1方向呈正交的第2方向，於上述配線 之各接合焊墊附近不存在上述氮化鈦膜，於其他部分則存在上述氮化鈦膜。說明本案揭示之另一發明之概要。
33、半導體積體電路裝置之製造方法，係包含以下工程：(a)在半導體晶圓之第1主面上之第1絕緣膜上形成鋁系金屬膜的工程；(b)在上述鋁系金屬膜上形成氮化鈦膜的工程；(c)針對包含上述鋁系金屬膜及上述氮化鈦膜的複合膜施予圖案化，而形成應成為複數個接合焊墊之複合膜圖案的工程；(d)由上述複合膜圖案除去上述氮化鈦膜而使各接合焊墊之上面露出的工程；(e)在上述半導體晶片之上述第1主面、及各接合焊墊上形成絕緣性表面保護膜的工程；及(f)在各接合焊墊上之上述絕緣性表面保護膜形成第1開口的工程。
34、於上述33項之半導體積體電路裝置之製造方法中，上述複數個接合焊墊，係沿上述晶片端部於第1方向成列被配置。
35、於上述33或34項之半導體積體電路裝置之製造方法中，上述複合膜圖案，係包含和各接合焊墊同層之鋁系配線。
36、於上述35項之半導體積體電路裝置之製造方法中，上述絕緣性表面保護膜，係覆蓋上述氮化鈦膜之上面及側面。
37、於上述33~36項中任一項之半導體積體電路裝置之製造方法中，各接合焊墊，係具有大略長方形形狀，具有：接合導線所連接之接合區域，及供作為探針接觸的 接觸區域。
38、於上述33~37項中任一項之半導體積體電路裝置之製造方法中，各接合焊墊之露出部，除上述接觸區域之一部分以外，係被氧化鋁系之不導態膜覆蓋。
39、於上述33~38項中任一項之半導體積體電路裝置之製造方法中，另包含以下：(g)於上述工程(f)之後，以覆蓋上述半導體晶片之上述第1主面、上述複數個接合焊墊、及絕緣性表面保護膜上的方式，藉由無鹵素樹脂構件予以密封的工程。
40、於上述33~39項中任一項之半導體積體電路裝置之製造方法中，於上述工程(d)之後，在和上述第1方向呈正交的第2方向，於上述配線之各接合焊墊附近不存在上述氮化鈦膜，於其他部分則存在上述氮化鈦膜。
另外，說明本案揭示之另一發明之概要。
1、半導體積體電路裝置，係包含以下：(a)半導體晶片，具有第1及第2主面；(b)多層配線層，設於上述半導體晶片之上述第1主面上；(c)I/O電路區域，設於上述半導體晶片之上述第1主面；(d)鋁系金屬膜圖案，設於上述多層配線層上，具有：接合焊墊部，及將其與上述I/O電路區域互相連結的配線部；(e)氮化鈦膜，用於覆蓋上述鋁系金屬膜圖案之上面；(f)絕緣性表面保護膜，以覆蓋上述多層配線層、上述鋁系金屬膜圖案、及氮化鈦膜之上面的方式被形成；(g)接合焊墊開口，和上述接合焊墊部內部呈對應貫穿上述氮化鈦膜及上述絕緣性表面保護膜 而設置；及(h)氮化鈦膜除去部，被設於上述鋁系金屬膜圖案之上面、設在上述接合焊墊開口以外的部分之一部分；其中，上述接合焊墊開口與上述氮化鈦膜除去部係相互不連結。
2、於上述1項之半導體積體電路裝置中，上述氮化鈦膜除去部，係具有：於上述接合焊墊部內以圍繞上述接合焊墊開口的方式設為環狀之第1氮化鈦膜除去部。
3、於上述1項之半導體積體電路裝置中，上述氮化鈦膜除去部，係具有：設於上述接合焊墊部與上述電路部之境界附近的第2氮化鈦膜除去部。
4、於上述1項之半導體積體電路裝置中，上述氮化鈦膜除去部，係具有：於上述接合焊墊部內以圍繞上述接合焊墊開口的方式設為環狀之第1氮化鈦膜除去部；及設於上述接合焊墊部與上述電路部之境界附近的第2氮化鈦膜除去部。
5、於上述1~4項中任一項之半導體積體電路裝置中，上述氮化鈦膜除去部，係被上述絕緣性表面保護膜覆蓋。
6、於上述1~4項中任一項之半導體積體電路裝置中，上述氮化鈦膜除去部，係未被上述絕緣性表面保護膜覆蓋。
7、於上述1~6項中任一項之半導體積體電路裝置中，上述絕緣性表面保護膜，係包含下層之氧化矽系膜與上層之氮化矽系膜的積層膜。
8、於上述2、4~7項中任一項之半導體積體電路裝置中，上述第1氮化鈦膜除去部之幅度為0.3微米~2微米。
9、於上述3~8項中任一項之半導體積體電路裝置中，上述第2氮化鈦膜除去部之幅度為0.3微米~10微米。
10、於上述1~9項中任一項之半導體積體電路裝置中，上述接合焊墊部之幅度較上述氮化鈦膜除去部之幅度寬。
11、於上述1~10項中任一項之半導體積體電路裝置中，上述接合焊墊開口，係呈長方形。
12、於上述11項之半導體積體電路裝置中，上述接合焊墊開口，係具有導線接合區域及晶圓測試探針接觸區域。
13、於上述12項之半導體積體電路裝置中，另具有：(i)探針痕，其被形成於上述晶圓測試探針接觸區域之上述鋁系金屬膜圖案之上述上面。
14、於上述12或13項之半導體積體電路裝置中，另具有：(j)接合導線，其被連接於上述導線接合區域。
15、於上述1~14項中任一項之半導體積體電路裝置中，另具有：(k)密封樹脂構件，用於覆蓋上述半導體晶片之上述第1主面側。
16、於上述15項之半導體積體電路裝置中，上述密封樹脂構件，實質上為無鹵素(halogen free)。
17、於上述13項之半導體積體電路裝置中，上述鋁系金屬膜圖案之露出部，除去上述探針痕之部分以外，係被不導態膜覆蓋。
18、半導體積體電路裝置，係包含以下：(a)半導體晶片，具有第1及第2主面；(b)多層配線層，設於上述半導體晶片之上述第1主面上；(c)I/O電路區域，設於上述半導體晶片之上述第1主面；(d)複數個鋁系金屬膜圖案，設於上述多層配線層上，具有：接合焊墊部，及將其與上述I/O電路區域互相連結的配線部；(e)氮化鈦膜，用於覆蓋各鋁系金屬膜圖案之上面；(f)絕緣性表面保護膜，以覆蓋上述多層配線層、上述鋁系金屬膜圖案、及氮化鈦膜之上面的方式被形成；(g)接合焊墊開口，和上述接合焊墊部內部呈對應，貫穿上述氮化鈦膜及上述絕緣性表面保護膜而設置；及(h)氮化鈦膜除去部，被設於各鋁系金屬膜圖案之之上面之一部分，以包含上述接合焊墊開口以外的接合焊墊部全部區域的方式被設置；其中，上述接合焊墊開口，於其全周係與上述氮化鈦膜除去部相互連結。
19、於上述18項之半導體積體電路裝置中，上述接合焊墊部，係沿上述晶片端部於第1方向成列被配置。
20、於上述18或19項之半導體積體電路裝置中，至少在接近上述配線部之上述I/O電路區域之側之各鋁系金屬膜圖案之上述上面，係被上述氮化鈦膜覆蓋。
21、於上述18~20項中任一項之半導體積體電路裝置中，上述氮化鈦膜除去部，係被上述絕緣性表面保護膜 覆蓋。
22、於上述18~21項中任一項之半導體積體電路裝置中，上述絕緣性表面保護膜，係包含下層之氧化矽系膜與上層之氮化矽系膜的積層膜。
23、於上述18~22項中任一項之半導體積體電路裝置中，上述接合焊墊開口，係呈長方形。
24、於上述23項之半導體積體電路裝置中，上述接合焊墊開口，係具有導線接合區域及晶圓測試探針接觸區域。
25、於上述24項之半導體積體電路裝置中，另具有：(i)探針痕，其被形成於上述晶圓測試探針接觸區域之上述鋁系金屬膜圖案之上述上面。
26、於上述24或25項之半導體積體電路裝置中，另具有：(j)接合導線，其被連接於上述導線接合區域。
27、於上述18~26項中任一項之半導體積體電路裝置中，另具有：(k)密封樹脂構件，用於覆蓋上述半導體晶片之上述第1主面側。
28、於上述27項之半導體積體電路裝置中，上述密封樹脂構件，實質上為無鹵素。
29、於上述25項之半導體積體電路裝置中，上述鋁系金屬膜圖案之露出部，除去上述探針痕之部分以外，係被不導態膜覆蓋。
(本案記載形式、基本用語、用法之說明)
1、本案中，實施形態之記載，必要時有可能為方便而分開為複數個區段予以記載，但是除去明示非如此之情況下，彼等並非相互獨立之個別者，而是在單一之例之各部分，一方為另一方之一部分之詳細或全部之變形例等。另外，原則上同樣之部分省略重複。又，實施形態中之各構成要素，特別是明示非如此之情況，邏輯上除限定於該數之情況及由文字上明顯非如此以外，並非必須者。
另外，本案中，「半導體積體電路裝置」主要係以各種電晶體(主動元件)為中心，將電阻、電容器等集積於半導體晶片等(例如單晶矽基板)上者。其中，各種電晶體之代表性者，可為例如代表MOSFET(Metal Oxide Semiconductor Field Effect Transistor)之MISFET(Metal Insulator Semiconductor Field Effect Transistor)。此時，積體電路構成之代表者，例如可為代表將N通道型MISFET與P通道型MISFET予以組合而成之CMOS(Complemetary Metal Oxide Semiconductor)型積體電路的CMIS(Complemetary Metal Insulator Semiconductor)型積體電路。
今日之半導體積體電路裝置、亦即LSI(Large Scale Integration)之晶圓工程，通常大別為：自原材料之矽晶圓之搬入至前置金屬(Premetal)工程(M1配線層下端與閘極電極構造間之層間絕緣膜等之形成、接觸孔形成、鎢栓塞埋入等構成之工程)為止之FEOL(Front End of Line)工程，及自M1配線層形成起，至鋁系焊墊電極上之最終鈍化膜之焊墊開口形成為止(於晶圓等級封裝製程中亦包含 該製程)之BEOL(Back End of Line)工程。於FEOL工程之中，閘極電極圖案化工程、接觸孔形成工程等，係特別要求微細加工的微細加工工程。另外，於BEOL工程中，導孔(via)及溝槽(trench)形成工程，特別是在較下層之局域配線(例如銅系鑲嵌方式6層左右之構成之埋入配線中，M1~M4為止之微細填埋配線)等，被要求特別之微細加工。又，「MN(通常N=1~15左右)」係表示由係起第N層配線。M1為第1層配線，M3為第3層配線，於此說明之例中，在鋁系焊墊電極層及其正下方之鎢導孔層之下有6層金屬配線層。
2、同樣，於實施形態等之記載中，針對材料、組成等，稱為「由A構成之X」等者，除了明示非如此以及由文脈可知非如此以外，並非排除以A以外之要素為主要構成要素之一者。亦即，就成份而言意味著「以A為主要成份予以包含之X」等。具體言之為，銅配線、金導線、氮化鈦、鋁層、聚醯亞胺膜等均為同樣。
另外，關於「矽構件」等，亦非限定於純粹之矽，當然亦包含以SiGe合金或其他矽為主要成份之多元合金、包含其他添加物等之構件。同樣，關於「氧化矽膜、氧化矽系絕緣膜」等，比較上並非僅止於純粹之非摻雜之氧化矽(Undoped Silicon Dioxide)，當然亦包含FSG(Fluorosilicate Glass)、TEOS基材氧化矽(TEOS-based silicon oxide)、SiOC(Silicon Oxicarbide)或碳摻雜氧化矽(Carbon-doped Silicon oxide)或OSG(Organosilicate glass)、PSG(Phosphorus Silicate Glass)、BPSG(Borophosphosilicate Glass)等之熱氧化膜、CVD氧化膜、SOG(Spin ON Glass)、NSC(Nano-Clustering Silica)等之塗布系氧化矽、在和彼等同樣之構件導入空孔而成之矽系Low-k絕緣膜(多孔質系絕緣膜)、以及以彼等為主要構成要素之其他矽系絕緣膜之複合膜。
另外，和氧化矽系絕緣膜並列，半導體領域常用之矽系絕緣膜有氮化矽系絕緣膜。該系統所屬材料有SiN、SiCN、SiNH、SiCNH等。其中，言及「氮化矽」時除非明示非如此以外，係包含SiN及SiNH之雙方。同樣，言及「SiCN」時除非明示非如此以外，係包含SiCN及SiCNH之雙方。
另外，SiC雖具有和SiN類似之性質，但SiON大多情況下應歸類於氧化矽系絕緣膜。
氮化矽膜，除了大多用於SAC(Self-Aligned Contact)技術中之阻蝕膜以外，亦使用於SMT(Stress Memorization Technique)中之應力提供膜。
3、同樣，關於圖形、位置、屬性等雖舉出較佳之例，除了明示非如此以及由文脈可知非如此以外，嚴格而言並非限定於此。
4、另外，言及特定數值、數量時，除了特別明示非如此、邏輯上不限定於該數、以及由文脈可知非如此以外，亦可為超出該特定之數值、或未滿該特定之數值。
5、言及「晶圓」時，通常係指將半導體積體電路裝置(半導體裝置、電子裝置亦同)形成於其上之單晶矽晶 圓，但是當然亦包含磊晶晶圓、SOI基板、LCD玻璃基板等之絕緣基板與半導體層等之複合晶圓等。以下實施形態使用之晶圓亦同樣。
(實施形態之詳細)
更詳細說明實施形態。各圖中，同一或同樣之部分以同一或類似之記號或參考符號表示，原則上省略重複說明。
另外，附加圖面中，變為複雜時或為使和空隙間之區別明確時，於斷面亦有省略斜線等之情況。和其關連地，由說明可以明知時，平面上即使有封閉之孔亦有省略背景輪廓線之情況。另外，即使為斷面，為明示非為空隙而亦有附加斜線之情況。
1、本案第1實施形態之半導體積體電路裝置及半導體積體電路裝置之製造方法之說明(主要為圖1~11)。其中說明90nm技術節點之高信賴性CMIS LSI元件之例。首先，說明本發明之元件構造重要部分、亦即焊墊周邊構件適用之LSI元件之佈局及組裝該LSI元件之封裝構造之概要，於以下之次區段(1-1)說明。
又，第1實施形態之焊墊周邊構件之特徵，係於最終鈍化膜之下，於各接合焊墊部之接合焊墊開口周邊配置(取得)空間(space)，設置將上層阻障金屬層予以除去而成之環狀之區域。又，之所以設於全周，係因為鈦之氧化之發生起點係由和接合焊墊開口之境界起，因此欲將其抑制 在全部起點。亦即，由接合焊墊開口之外周之任一點起即使開始鈦之異常氧化時，因為其之全長較短、應力亦較弱，而不會引起無機鈍化膜等(包含補助絕緣膜等)之裂痕。
又，如段落(section)2所示，對於鈦之異常氧化特別敏感者在於接合焊墊之配線部側，因此環狀氮化鈦膜除去部未必一定要在全周以密閉之圖形形成。例如，僅於境界附近區域32(圖3等)部分，或者在以該部分為中心之部分設置線狀圖案亦可。但是，若在非接合焊墊配線側之部分產生之鈦之異常氧化，因其引起而導致無機系絕緣膜之裂痕時，於該裂痕產生之水分結露而有可能成為新的異常產生源，因此為更能提升信賴性，較好是於全周以密閉圖形形成。
其中，環狀氮化鈦膜除去部係說明成為一體之環狀圖形(密閉圖形)之例，但亦可為分割之環狀(例如以環狀配列之點之集合圖形)。但是，構成為一體者，其對於導致無機系鈍化膜等之裂痕的鈦異常氧化之路徑之切斷能力會變大。
又，可考慮在接合焊墊開口之外周側面，由其外部至內部以耐溼性無機絕緣膜覆蓋之方法，但蝕刻次數變多，導致鋁系金屬上面之粗面等問題。
1-1、關於本發明第1-5實施形態共通之半導體積體電路裝置之晶片內佈局及例示(主要為圖1及圖2)。圖1係表示本發明第1實施形態(第2-5實施形態亦同樣)之半 導體積體電路裝置之晶片內佈局(第1主面)之模式平面圖，圖2為將圖1之晶片予以密封的BGA封裝之正斷面圖。
首先，說明本發明第1實施形態(第2-5實施形態亦同樣)之半導體積體電路裝置之晶片內佈局之概要。如圖1所示，例如在矽系半導體晶片2之第1主面2a(背面或和第2主面2b呈對向的面)上之中心部設置核心電路區域9，以圍繞其的方式設置環狀電源Vdd幹配線8(例如由鋁焊墊層構成)、環狀電源Vss幹配線7(例如由鋁焊墊層構成)、及配置有多數I/O電路的I/O電路區域6。在I/O電路區域6之外側之晶片2周邊部，分別設置沿著各邊由複數個接合焊墊(接合焊墊部)4構成之接合焊墊列5。圖像處理裝置4係由鋁焊墊層構成。於接合焊墊列5之外側晶片2之周邊緣部，以圍繞晶片2之周邊的方式設置保護環3。保護環3之最上層金屬層，例如係由鋁焊墊層構成。關於焊墊周邊擴大部R被說明於圖3等。又，例示之接合焊墊4，雖為大略長方形(角部存在圓形部亦可，另外，在周邊部存在網印等變形部亦可)，但亦可為正方形等之矩形或包含斜線或曲線之圖形)。又，說明將I/O電路區域6配置於核心電路區域9與接合焊墊列5之設置區域之間，但亦可配置於核心電路區域9與保護環3之間之區域。此情況下，亦可於接合焊墊列5之下配置I/O電路，更能有效利用空間。另外，在將I/O電路區域6配置於核心電路區域9與接合焊墊列5之設置區域之間之例中，接合焊墊 4與I/O電路區域6之間之距離可以被保留，可提升信賴性。
圖2表示該晶片之最終利用形態之一例之BGA封裝11之斷面。最終利用形態，除BGA封裝以外，亦可為WLP(Wafer Level Package)之其他封裝形式。如圖2所示，配線基板(interposer、單層或多層配線基板)12，係於例如玻璃環氧系列之有機系配線基板核心材14設置貫穿孔(導孔(via))17。在有機系配線基板核心材14之上面12a及下面12b設置凸塊島部(bump land)15、基板上配線19、外部引線21等，必要時於彼等之上形成焊錫阻劑膜18。於凸塊島部15之上設置封裝連接用之焊錫凸塊16。於配線基板12之上面12a，介由例如DAF(Die Attach Film)等之接著劑層22對半導體晶片2實施晶粒接合(die bonding)。半導體晶片2之表面2a之各接合焊墊4，係藉由例如以金為主要成份之金接合導線23連接於外部引線21。配線基板12之上面12a，係藉由例如以環氧系樹脂為主要樹脂成份包含的密封樹脂24，使晶片2之上面2a或導線23密封於內部而實施樹脂密封。
又，各個使用之密封樹脂，就環境對策而言較好是在難然劑不包含鹵素系物質(主要為溴(Br))者(無鹵素樹脂(halogen free resin))，但就密封信賴性而言，無鹵素樹脂傾向於較通常之樹脂含有氯等其他鹵素元素。亦即，依循WEEE(Waste Electrical and Electronic Equipment)指令，對於半導體晶片之封裝材料之無鹵素化(樹脂：氯(Cl)含有 率：0.09wt%以下，2、溴(Br)含有率：0.09wt%以下，3、銻(Sb)含有率：0.09wt%以下)之要求增大。但是因為封裝材料之變更，可以發現習知不顯著呈現的，製品組裝後之高溫及高溼環境之電壓施加測試之中，由正電壓施加焊墊部側壁使鋁上氮化鈦膜氧化，氮化鈦膜與其上部膜之間之剝離、或者氮化鈦膜氧化引起之體積膨脹所導致裂痕引起之晶片破壞不良變為容易發生。
1-2、關於本發明第1實施形態之半導體積體電路裝置之焊墊周邊構造及半導體積體電路裝置之製造方法之說明(主要為圖3-11)。圖3為本發明第1實施形態之半導體積體電路裝置之晶片內佈局(第1主面)之中，焊墊周邊擴大部R對應之接合焊墊部周邊擴大平面圖。圖4為圖3對應之部分之導線接合後之狀況之表示用的接合焊墊部周邊擴大平面圖。圖5為圖3之X-X’對應之晶片斷面圖。圖6為圖3之Y-Y’對應之晶片斷面圖。
關於本發明第1實施形態之半導體積體電路裝置之晶片內佈局(第1主面)之中，焊墊周邊擴大部R對應之接合焊墊部周邊部之平面構造之說明。如圖3(對無機系最終鈍化膜之接合焊墊開口形成完了時點)或圖4(導線接合完了時點)所示，鋁系金屬膜圖案25(對應於鋁焊墊層)，系被分割為接合焊墊部4及連結接合焊墊部4與I/O電路區域6的配線部26。以該境界31附近為境界附近區域32。接合焊墊部4之中央部，係接合焊墊開口27(圖5、6之氮化鈦膜之第1開口部28)，於其周圍之接合焊墊部4之周邊 部設置接合焊墊開口27及空間(space)，設置環狀之第1氮化鈦膜除去部29a(環狀氮化鈦膜除去部或第2開口部28)。其中，接合焊墊部之幅度T1，例如約為50微米(μm)，(長邊之長度例如約為80微米)，環狀氮化鈦膜除去部之幅度T2，例如約為0.9微米(例示之較佳範圍可為約0.3~2μm)。環狀氮化鈦膜除去部29a內側之空間之幅度，例如約為0.9μm(例示之較佳範圍可為約0.3~2μm)，外側之空間之幅度，例如約為0.7μm(例示之較佳範圍可為約0.3~2μm)。
於導線接合完了時點，如圖4所示，於接合焊墊開口27(圖3)之晶圓測試探針接觸區域34，存在複數個探針痕36，於導線接合區域33被形成接合導線接合部35。雖並非必要將區域予以分割，但藉由分割可提升導線接合特性。
又，如本實施形態，於接合焊墊部4設置導線接合區域33及晶圓測試探針接觸區域34時，藉由形成於晶圓測試探針接觸區域34之複數個探針痕36，藉由後述說明之不導態化處理使鋁系金屬膜53之表面之鋁膜被削去。如此則，於晶圓測試探針接觸區域34在鋁系金屬膜53被削去狀態下成為露出，導致鋁系金屬膜53基於外部侵入之水分而引起電化學反應之可能性變高。另外，接近晶圓測試探針接觸區域34之阻障金屬膜54變為容易受影響，容易成為鈦之異常氧化之路徑。晶圓測試探針接觸區域34，係較導線接合區域33更接近I/O電路區域6之位 置，因此採用本實施形態之對策為更有效。另外，關於在接合焊墊部4設置導線接合區域33及晶圓測試探針接觸區域34之構成，針對其他實施形態亦可同樣使用。
以下說明圖3之X-X’斷面。如圖5所示，在設有各種雜質摻雜區域的單晶矽基板2(例如P型矽基板)之上面2a側，存在有多層配線層51(其中之一例假設為銅系鑲嵌配線之6層配線，最上層為M6配線上之鎢導孔層)。鋁焊墊層30(金屬複合膜)，係由例如下層阻障金屬膜52、鋁系金屬膜53、及上層阻障金屬膜54(抗反射膜)等構成。下層阻障金屬膜52，例如係由下層之鈦膜(例如厚度約為10nm)與上層之氮化鈦膜(例如厚度約為60nm)等構成。中層鋁系金屬膜53，例如係設為厚度約1000nm之以鋁為主成份的金屬膜。通常，含有約數%之銅等之添加物。阻障金屬材料，除上述之例以外，亦可使用鈦、氮化鈦、鈦/鎢、以及彼等之複合膜。另外，上層阻障金屬膜54，可設為和下層阻障金屬膜52同樣之積層構造。於鋁焊墊層30上設置加工用之補助絕緣膜55(例如厚度約200nm之電漿CVD之氧化矽系膜)。於補助絕緣膜55設有無機系最終鈍化膜56(絕緣性表面保護膜)，可為例如下層之氧化矽系保護膜56a(例如厚度約200nm之電漿CVD之氧化矽系膜)，及上層之氮化矽系保護膜56b(例如厚度約600nm之電漿CVD之氧化矽系膜)等所構成之積層無機系最終鈍化膜。又，無機系最終鈍化膜56，不限定於積層，亦可為氮化矽系膜之單層膜。又，於無機系最終鈍化膜56之 上，另形成聚醯亞胺系樹脂膜等之有機系最終鈍化膜亦可。
如圖5所示，於接合焊墊之中心部，存在貫穿無機系最終鈍化膜56、補助絕緣膜55、上層阻障金屬膜54的接合焊墊開口27。其中，接合焊墊開口27之上層之阻障金屬膜54，為確保導線接合特性及探測特性而被除去，其之開口部28，此情況下，平面上係和接合焊墊開口27呈一致。該接合焊墊開口27之部分之鋁系金屬膜53之表面，係被實施不導態化處理(氧化處理)，使表面被緻密、薄之鋁系膜保護。於接合焊墊開口27之周邊部，設有先前說明之氮化鈦膜除去部29a(第2開口部或第1氮化鈦膜除去部29a)。於此例，第1氮化鈦膜除去部29a，係被無機系最終鈍化膜56覆蓋。亦即，開口部29，係設置成為位於開口27與接合焊墊部4之端部之間，由無機系最終鈍化膜56予以覆蓋。
說明圖3之Y-Y’斷面。如圖6所示，和圖5之斷面不同，配線部26延伸於Y’側。
圖7為本發明第1實施形態之半導體積體電路裝置之製造方法中之圖3之X-X’對應之元件斷面流程圖(補助絕緣膜成膜工程)。圖8為本發明第1實施形態之半導體積體電路裝置之製造方法中之圖3之X-X’對應之元件斷面流程圖(氮化鈦膜除去部圖案化用阻劑膜形成工程)。圖9為本發明第1實施形態之半導體積體電路裝置之製造方法中之圖3之X-X’對應之元件斷面流程圖(氮化鈦膜除去部 形成工程)。圖10為本發明第1實施形態之半導體積體電路裝置之製造方法中之圖3之X-X’對應之元件斷面流程圖(絕緣性表面保護膜成膜工程)。圖11為本發明第1實施形態之半導體積體電路裝置之製造方法中之圖3之X-X’對應之元件斷面流程圖(焊墊開口形成工程)。依據彼等說明第1實施形態之半導體積體電路裝置之製造方法之重要部分製程。
如圖7所示，準備例如在300 之P型單晶矽晶圓1(亦可為200 或450 )之前端製程(Front end process)及後端製程(Back end process)之中，於多層配線層51上之鋁焊墊層(金屬複合膜)30之圖案完了後之晶圓。如後述說明，通常藉由乾蝕刻等加工鋁系金屬膜之後，對露出之金屬表面實施不導態化處理。之後，於晶圓1之元件面1a上之大略全面，作為補助絕緣膜55而形成例如厚度約200nm之電漿CVD之氧化矽膜。成膜條件，可為例如氣體流量比：SiH4/N2=約0.5/10，處理壓力約360Pa，晶圓平台溫度約攝氏400度。
之後，如圖8所示，於晶圓1之元件面1a上，塗布阻劑膜57，藉由通常之微影成像技術對阻劑膜57形成阻劑膜開口58而圖案化成為環狀氮化鈦膜除去部29a。
之後，如圖9所示，以該阻劑膜圖案57為遮罩，實施乾蝕刻(亦即氣相電漿蝕刻，以下同樣)，形成貫穿補助絕緣膜55及上層阻障金屬膜54的開口、亦即第1氮化鈦膜除去部(環狀氮化鈦膜除去部)29a或第2開口部(氮化鈦 膜除去部)29。該乾蝕刻，可區分為氧化矽膜之蝕刻及氮化鈦膜之蝕刻。氧化矽膜之蝕刻條件，可為例如氣體流量：CF4/CHF3/O2/Ar=150/30/40/650sccm，處理壓力約27Pa，晶圓平台溫度約攝氏60度。氮化鈦膜之蝕刻條件，可為例如氣體流量：Cl2/Ar=30/300sccm，處理壓力約0.7Pa，晶圓平台溫度約攝氏65度。該工程之後，除去不要之阻劑膜57。
之後，如圖10所示，於晶圓1之元件面1a上之大略全面以無機系最終鈍化膜56覆蓋。該無機系最終鈍化膜56，如上述說明，設為2層膜時，成膜製程係成為電漿CVD氧化矽膜之成膜及電漿CVD氮化矽膜之成膜之2階段。電漿CVD氧化矽膜之成膜條件，可為例如氣體流量比：SiH4/N2=約0.5/10，處理壓力約360Pa，晶圓平台溫度約攝氏400度。電漿CVD氮化矽膜之成膜條件，可為例如氣體流量比：SiH4/NH3/N2=約1.1/0.5/18，處理壓力約600Pa，晶圓平台溫度約攝氏400度。
之後，如圖11所示，藉由通常之微影成像技術，於無機系最終鈍化膜56形成接合焊墊開口27。該乾蝕刻係由氮化矽膜/氧化矽膜(複合無機表面保護膜)之連續蝕刻處理與氮化鈦膜之蝕刻處理之2階段構成。複合無機表面保護膜之乾蝕刻條件，可為例如氣體流量：CF4/CHF3/O2/Ar=150/30/40/650sccm，處理壓力約27Pa，晶圓平台溫度約攝氏60度。氮化鈦膜之蝕刻處理條件，可為例如氣體流量：Cl2/Ar=30/300sccm，處理壓力約 0.7Pa，晶圓平台溫度約攝氏65度。
又，如上層阻障金屬膜54之各乾蝕刻等之使鋁系金屬之表面露出之處理之後，為防止殘留之鹵素對於鋁系金屬膜之腐蝕，在以氧為主要成份的氣體環境中實施電漿處理(不導態化處理)。不導態化處理條件之一例，可為在氧氣體環境中，處理壓力約100Pa，晶圓溫度約攝氏250度，處理時間約2分。如此則，可於鋁系金屬膜53之表面形成薄的氧化鋁膜。
接合焊墊開口27之形成之後，必要時，於晶圓1之元件面1a上之大略全面，塗布感光性有機系最終鈍化膜，對其實施圖案化，再度形成接合焊墊開口部。此情況下，感光性有機系最終鈍化膜之開口部，係設於無機系最終鈍化膜56上，成為較開口27寬廣之開口部。另外，依據通常之半導體製程之流程，依序經由晶圓探針檢測、回收(back gliding)、切片(dicing)等之分割工程，對配線基板12之晶片接合、導線接合、密封、封裝、測試、最終測試等，而予以出廠。
又，於此說明使用補助絕緣膜55作為蝕刻補助層之例，雖然該膜未必一定需要，然而藉由該膜之使用，可以迴避鋁系金屬膜表面之粗糙化等。
2、關於本發明第2實施形態之半導體積體電路裝置及半導體積體電路裝置之製造方法之說明(主要為圖12-15)。本發明第2實施形態之焊墊周邊構造之特徵，係於最終鈍化膜之下，在各接合焊墊部附近之配線部配置接合 焊墊開口及空間，設置將上層阻障金屬膜予以除去後之縫隙(slit)狀之區域。
又，此例中，縫隙狀氮化鈦膜除去部雖位於配線之內部，但亦可形成為橫斷配線部。橫斷時，可以完全切斷自接合焊墊朝向I/O電路區域之鈦異常氧化之路徑。但是，和段落5同樣，於底層絕緣膜有可能出現蝕刻溝等。
又，於此雖表示一體之縫隙，但亦可如段落1所示，成為複數個圖形之集合體。然而，成為一體者，其切斷自接合焊墊朝向I/O電路區域之鈦異常氧化之路徑之能力變大。
圖12為本發明第2實施形態之半導體積體電路裝置之晶片內佈局(第1主面)之中，焊墊周邊擴大部R對應之接合焊墊部周邊擴大平面圖。圖13為圖12之X-X’對應之晶片斷面圖。圖14為圖12之A-A’對應之晶片斷面圖。圖15為圖12之Y-Y’對應之晶片斷面圖。
如圖12、14、15所示，此例之特徵在於：將第2開口部(氮化鈦膜除去部)29，設於鋁系金屬膜圖案25之接合焊墊部與配線部26之境界31之附近、亦即在境界附近區域32內設置第2氮化鈦膜除去部(縫隙狀氮化鈦膜除去部)29b者。因此，如圖13所示，X-X’係和通常之接合焊墊同樣。另外，Y-Y’斷面及A-A’斷面，係如圖14、15所示，於第2氮化鈦膜除去部(縫隙狀氮化鈦膜除去部)29b，上層之阻障金屬膜54被除去之同時，其之上以無機系最終鈍化膜56予以覆蓋。此例中，雖於境界21之 配線部26側設置縫隙狀氮化鈦膜除去部29b，但亦可設於接合焊墊部4側。縫隙狀氮化鈦膜除去部29b設於境界31之配線部26側之優點在於，無須浪費接合焊墊部4之面積，可以較小面積有效阻止鈦氧化物朝向I/O電路區域6部分之成長、擴大。於此，將該部分之配線部之寬度設為約40μm時，縫隙狀氮化鈦膜除去部29b之幅度T3約為5μm，其之寬度約為35μm。縫隙狀氮化鈦膜除去部29b之幅度T3之較佳範圍，可為例如0.3~10μm。
又，如圖14所示，本實施形態中，雖將第2氮化鈦膜除去部29b之形狀設為縫隙狀，但亦可將其全部除去。亦即，雖於鋁系金屬膜53之端部上殘留第2氮化鈦膜54之一部分，但亦可沿A-A’斷面將其全部除去。此時，鋁系金屬膜53之端部上，成為補助絕緣膜55亦被除去之形狀，成為無機系最終鈍化膜56直接被形成之形狀。此情況下，更能確實切斷自接合焊墊朝向I/O電路區域之鈦異常氧化之路徑。
又，關於製造方法，除開口部27之遮罩圖案以外，基本上和區段1所示同樣。
3、關於本發明第3實施形態之半導體積體電路裝置及半導體積體電路裝置之製造方法之說明(主要為圖16-17)。本發明第3實施形態之焊墊周邊構造之特徵為，在最終鈍化膜之下，設置上述環狀之區域(區段1)及縫隙狀之區域(區段2)之雙方。
圖16為本發明第3實施形態之半導體積體電路裝置 之晶片內佈局(第1主面)之中，焊墊周邊擴大部R對應之接合焊墊部周邊擴大平面圖。圖17為圖16之Y-Y’對應之晶片斷面圖。
如圖16、17所示，此例係設置第1氮化鈦膜除去部(環狀氮化鈦膜除去部)29a及第2氮化鈦膜除去部(縫隙狀氮化鈦膜除去部)29b之雙方。因此，接合焊墊開口27(第1開口部28)周邊部產生之氧化鈦膜之，於此種異常部朝向敏銳之I/O電路區域6之成長，可以被有效抑制。
環狀氮化鈦膜除去部29a及第2氮化鈦膜除去部(縫隙狀氮化鈦膜除去部)29b之尺寸或位置，係和區段1或2同樣。
關於縫隙狀氮化鈦膜除去部29b，係和第3實施形態同樣，沿A-A’斷面，除去鋁系金屬膜53之端部上之第2氮化鈦膜54及補助絕緣膜55之全部亦可。
又，關於製造方法，除開口部27之遮罩圖案以外，基本上和區段1所示同樣。
4、關於本發明第4實施形態之半導體積體電路裝置及半導體積體電路裝置之製造方法之說明(主要為圖18-22)。本發明第4實施形態之焊墊周邊構造之特徵為，藉由除去上述環狀之區域(區段1)、縫隙狀之區域(區段2)等之上部之最終鈍化膜，而成為容易製造之構造。
圖18為本發明第4實施形態之半導體積體電路裝置之晶片內佈局(第1主面)之中，焊墊周邊擴大部R對應之接合焊墊部周邊擴大平面圖。圖19為圖18之X-X’對應 之晶片斷面圖。圖20為圖18之Y-Y’對應之晶片斷面圖。
如圖18~20所示，構造上之特徵在於：於第1氮化鈦膜除去部(環狀氮化鈦膜除去部)29a上不存在無機系絕緣性表面保護膜56。即使在無無機系絕緣性表面保護膜56之狀態下，該部分之鋁系金屬膜53之表面，亦被實施不導態化處理，以約數nm之薄的氧化鋁膜予以覆蓋，因此，於通常狀態不會被腐蝕。但是，欲提升耐溼性時，較好是如上述說明，使晶片2之上面2a，以有機系最終鈍化膜覆蓋。
於此雖說明僅設置環狀氮化鈦膜除去部29a之例，但亦可取代其，或除其之外另外設置縫隙狀氮化鈦膜除去部29b。又，關於縫隙狀氮化鈦膜除去部29b，係和第3實施形態同樣，沿A-A’斷面，除去鋁系金屬膜53之端部上之第2氮化鈦膜54及補助絕緣膜55之全部亦可。
氮化鈦膜除去部29、亦即環狀氮化鈦膜除去部29a及第2氮化鈦膜除去部(縫隙狀氮化鈦膜除去部)29b之尺寸或位置，係和區段1、2、3同樣。
圖21為本發明第4實施形態之半導體積體電路裝置之製造方法中之圖18之X-X’對應之元件斷面流程圖(絕緣性表面保護膜成膜工程)。圖22為本發明第4實施形態之半導體積體電路裝置之製造方法中之圖18之X-X’對應之元件斷面流程圖(氮化鈦膜除去部及焊墊開口圖案化用阻劑膜形成工程)。關於製造方法僅說明和區段1不同之 部分。
由圖7之狀態跳過圖8、圖9之處理，直接如圖21(對應於圖10)所示，移動至無機系絕緣性表面保護膜56(假設為和區段1同樣之積層膜)。
之後，如圖22所示，於接合焊墊開口27形成用之阻劑膜57，藉由通常之微影成像技術，形成接合焊墊開口形成用開口58a及環狀氮化鈦膜除去部形成用開口58b之雙方。以具有彼等之阻劑膜57作為遮罩，對應於虛線部分，藉由乾蝕刻形成貫穿無機系絕緣性表面保護膜56(氮化矽膜/氧化矽膜)、補助絕緣膜55及上層阻障金屬膜54的開口59、60。該乾蝕刻工程，係由蝕刻無機系絕緣性表面保護膜56及補助絕緣膜55的工程，及蝕刻上層阻障金屬膜54的工程構成。蝕刻無機系絕緣性表面保護膜56及補助絕緣膜55的工程之乾蝕刻條件，可為例如氣體流量：CF4/CHF3/O2/Ar=150/30/40/650sccm，處理壓力約27Pa，晶圓平台溫度約攝氏60度。蝕刻上層阻障金屬膜54的工程之乾蝕刻條件，可為例如氣體流量：Cl2/Ar=30/300sccm，處理壓力約0.7Pa，晶圓平台溫度約攝氏65度。
5、關於本發明第5實施形態之半導體積體電路裝置及半導體積體電路裝置之製造方法之說明(主要為圖23-30)。此例為，在區段1~4之氧化鈦區域擴大/成長之阻止構造不充分時有效者，特徵為除去接合焊墊部4之全部區域之上層之阻障金屬膜54。
圖23為本發明第5實施形態之半導體積體電路裝置之晶片內佈局(第1主面)之中，焊墊周邊擴大部R對應之接合焊墊部周邊擴大平面圖。圖24為圖23之X-X’對應之晶片斷面圖。圖25為圖23之Y-Y’對應之晶片斷面圖。
如圖23所示，就平面而言，此例係和通常之接合焊墊及其周邊同樣，但特徵在於：在接合焊墊部4之外部周邊有蝕刻溝37。該溝係於除去上層阻障金屬膜54時出現者，並非一定必要者。此例之構造特徵為，第2開口部29係和第1開口部28，在其全周呈連結。
又，如圖25所示，於配線部26上，係和通常之配線構造同樣存在上層之阻障金屬膜54，因此，僅改變接合焊墊部4即可獲得效果，此為其優點。另外，於接合焊墊部4不具備複雜之構造，可以有效確保接合焊墊開口27之面積。
又，此例，於接合焊墊部4之接合焊墊開口27之全周將第2開口部(氮化鈦膜除去部)28連結即可，無須於接合焊墊部4之全區域除去上層之阻障金屬膜54。但是，於接合焊墊部4之全區域除去上層之阻障金屬膜54時，就焊墊部之有效活用觀點而言較為有利，亦可提升信賴性。另外，第2開口部(氮化鈦膜除去部)28亦可及於配線部26。
圖26為本發明第5實施形態之半導體積體電路裝置之製造方法中之圖23之X-X’對應之元件斷面流程圖(補 助絕緣膜成膜工程)。圖27為本發明第5實施形態之半導體積體電路裝置之製造方法中之圖23之X-X’對應之元件斷面流程圖(氮化鈦膜除去部圖案化用阻劑膜形成工程)。圖28為本發明第5實施形態之半導體積體電路裝置之製造方法中之圖23之X-X’對應之元件斷面流程圖(氮化鈦膜除去部形成工程)。圖29為本發明第5實施形態之半導體積體電路裝置之製造方法中之圖23之X-X’對應之元件斷面流程圖(絕緣性表面保護膜成膜工程)。圖30為本發明第5實施形態之半導體積體電路裝置之製造方法中之圖23之X-X’對應之元件斷面流程圖(焊墊開口形成工程)。關於製造方法僅說明和區段1不同之部分。
圖26係和圖7同樣，至目前為止之製程係和區段1完全相同。
接著，如圖27所示，由接合焊墊部4，藉由通常之微影成像技術形成具有稍微寬廣之開口部58的阻劑膜57。
之後，如圖28所示，以該阻劑膜圖案57為遮罩，藉由乾蝕刻除去補助絕緣膜55及上層之阻障金屬膜54。如此則，多層配線層51之最上層、亦即，於鎢/通孔層之層間絕緣膜(氧化矽膜系絕緣膜)形成蝕刻溝37。乾蝕刻補助絕緣膜55之條件，可為例如氣體流量：CF4/CHF3/O2/Ar=150/30/40/650sccm，處理壓力約27Pa，晶圓平台溫度約攝氏60度。乾蝕刻上層之阻障金屬膜54之條件，可為例如氣體流量：Cl2/Ar=30/300sccm，處理壓 力約0.7Pa，晶圓平台溫度約攝氏65度。又，之後，如上述說明，實施不導態化處理為必要者。
之後，如圖29所示，於晶圓1之元件面1a上之大略全面以無機系最終鈍化膜56覆蓋。該製程係和區段1完全相同。
之後，如圖30所示，藉由通常之微影成像技術，於無機系最終鈍化膜56形成接合焊墊開口27。此情況下，無機系最終鈍化膜56之接合焊墊開口27下之補助絕緣膜55及上層之阻障金屬膜54已經被除去，因而無須再度除去。因此，該製程成為僅有氮化矽膜/氧化矽膜(無機系積層最終鈍化膜)之乾蝕刻工程。無機系積層最終鈍化膜之乾蝕刻條件，可為例如氣體流量：CF4/CHF3/O2/Ar=150/30/40/650sccm，處理壓力約27Pa，晶圓平台溫度約攝氏60度。
6、結論，以上依據實施形態具體說明本發明，但是本發明並不限定於上述實施形態，在不脫離其要旨之情況下可做各種變更實施。
例如，於上述實施形態中，多層配線層係具體說明銅系之鑲嵌配線(填埋配線)，但本發明不限定於此，亦可適用於銀系或鎢系之鑲嵌配線(填埋配線)，或鋁系之非填埋配線。
(發明效果)
本發明之代表性者所能獲得之效果簡單說明如下。
亦即，於鋁系接合焊墊之周邊部，將焊墊上之氮化鈦 膜以環/縫隙狀予以除去，如此而可以防止鈦氧化之影響之朝相焊墊外之擴大。
4‧‧‧接合焊墊(接合焊墊部)
6‧‧‧I/O電路區域
25‧‧‧鋁系金屬膜圖案
26‧‧‧配線部
27‧‧‧接合焊墊開口
28‧‧‧(氮化鈦膜之)第1開口部
29‧‧‧(氮化鈦膜之)第2開口部(氮化鈦膜除去部)
29a‧‧‧第1氮化鈦膜除去部(環狀氮化鈦膜除去部)
31‧‧‧境界
32‧‧‧境界附近區域
R‧‧‧焊墊周邊擴大部
T1‧‧‧接合焊墊部之幅度
T2‧‧‧環狀氮化鈦膜除去部之幅度

Claims (7)

  1. 一種半導體裝置，包含：半導體基板；多層配線層，形成於上述半導體基板上方；第1絕緣膜，形成於上述多層配線層上方；焊墊部，形成於上述第1絕緣膜上且形成為具有積層膜，上述積層膜包含第1金屬膜、形成於上述第1金屬膜上方的第2金屬膜以及形成於上述第2金屬膜上方的第3金屬膜；以及第2絕緣膜，形成於上述第1絕緣膜和上述焊墊部上方，上述第2絕緣膜具有第1開口部使得上述焊墊部之上面從上述第1開口部露出，其中，以平面圖視之，上述第3金屬膜具有從上述第1開口部隔開的縫隙。
  2. 如申請專利範圍第1項之半導體裝置，其中上述第2金屬膜包含鋁作為主要成分。
  3. 如申請專利範圍第1項之半導體裝置，其中上述第1金屬膜和上述第2金屬膜包含氮化鈦、鈦和鈦/鎢作為用於阻障金屬的材料。
  4. 如申請專利範圍第1項之半導體裝置，其中，以平面圖視之，上述縫隙包圍上述第1開口部。
  5. 如申請專利範圍第1項之半導體裝置，其中，以平面圖視之，上述縫隙被形成為環狀而包圍 上述第1開口部。
  6. 如申請專利範圍第1項之半導體裝置，其中上述第2絕緣膜具有第2開口部使得上述第2金屬膜之上面從上述第2開口部露出。
  7. 如申請專利範圍第1項之半導體裝置，其中，在由上述第1開口部所界定的區域中，上述第3金屬膜被移除且露出上述第2金屬膜。
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