JP2009206241A - 半導体装置 - Google Patents

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Abstract

【課題】層間絶縁膜としてＬｏｗ−ｋ膜を有する半導体装置において、温度サイクル試験時における層間絶縁膜の剥離を防止し、信頼性に優れた半導体装置を提供する。
【解決手段】銅を主導電層とする埋め込み配線５、８、１１を内部に形成した層間絶縁膜４、７、１０と、埋め込み配線５、８、１１のキャップ絶縁膜６、９、１２を積層した構造を備えた半導体装置において、相対的にヤング率の小さいＬｏｗ−ｋ膜からなる層間絶縁膜７と上面で接する相対的にヤング率の大きいキャップ絶縁膜６は、半導体装置の端部において、非設置となるように形成する。
【選択図】図４

Description

本発明は、半導体装置に関し、特に、配線層間の絶縁膜として低誘電率膜（Ｌｏｗ−ｋ膜）が用いられ、樹脂封止された半導体装置に適用して有効な技術に関するものである。
近年、ＬＳＩの高集積化及び高速化を目的としたトランジスタの微細化に伴って、配線の信号遅延が顕在化してきている。この対策のために、配線抵抗の低減と配線間容量の低減とが望まれている。そこで、配線間容量の低減を目的として、層間絶縁膜材料に従来のプラズマＣＶＤ法等で成膜された酸化シリコン膜よりも誘電率の低い低誘電率材料を用いた配線層形成技術の開発が行われている。また、配線抵抗の低減を目的としては、配線材料としてＡｌ（アルミニウム）よりも低抵抗なＣｕ（銅）を用いたＣｕ配線技術の開発が行われている。
一方、誘電率の低い低誘電率膜（以下、Ｌｏｗ−ｋ膜と記す）を用いた半導体装置（半導体チップ）では、半導体装置を樹脂封止する工程で、半導体装置のチップコーナー部において、Ｌｏｗ−ｋ膜と下地のキャップ膜との界面で剥離が発生するという問題がある。特開２００６−３１８９８８号公報（特許文献１）や、特開２００６−８０３６９号公報（特許文献２）では、そのような剥離を防止するための方法が開示されている。
特開２００６−３１８９８８号公報（特許文献１）は、チップコーナーにおいて多層に形成された層間絶縁膜をエッチングにより除去し、そこに樹脂保護膜を設けることにより、半導体チップを樹脂封止した際に、チップコーナーから層間絶縁膜が剥離してしまうことを防止する技術を開示している。
特開２００６−８０３６９号公報（特許文献２）は、チップコーナー部のガードリングの外側に、犠牲パターンを設けることにより、半導体装置を樹脂封止した後の温度サイクル試験におけるチップコーナーからの層間絶縁膜の剥離が、犠牲パターンによってガードリングの内側に進行するのを食い止める技術を開示している。
特開２００６−３１８９８８号公報 特開２００６−８０３６９号公報
しかしながら、上記特開２００６−３１８９８８号公報（特許文献１）に開示された技術では、近年の１０層に及ぶような多層の層間絶縁膜に対して、エッチング加工する溝加工の深さが深くなり、生産性が悪化するといった課題を含んでいる。
また、上記特開２００６−８０３６９号公報（特許文献２）に開示された技術では、層間絶縁膜の剥離の進展は止めることができるが、剥離そのものの発生を防止するといった課題に対しては、考慮されていない。
本発明の目的は、層間絶縁膜としてＬｏｗ−ｋ膜を用いた半導体装置において、チップコーナーから層間絶縁膜が剥離してしまうことを防止できる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
（１）本発明による半導体装置は、平面矩形の半導体チップを備えた半導体装置であって、前記半導体チップは、
主面に半導体素子が形成され、前記平面矩形でパターニングされた半導体基板と、
前記半導体基板の主面上に形成された第１の絶縁膜と、
前記第１の絶縁膜に形成された第１の溝部に導電性膜を埋め込んで形成された第１の配線と、
前記第１の絶縁膜及び前記第１の配線上に形成された第２の絶縁膜と、
前記第２の絶縁膜上に前記第２の絶縁膜と接するように形成された第３の絶縁膜とを有し、
前記第２の絶縁膜は、前記第３の絶縁膜と比べてヤング率が大きく、
前記半導体チップの平面外周に面した第１の領域においては、前記第２の絶縁膜が除去されているものである。
（２）また、本発明による半導体装置は、平面矩形の半導体チップを備えた半導体装置であって、前記半導体チップは、
主面に半導体素子が形成され、前記平面矩形でパターニングされた半導体基板と、
前記半導体基板の主面上に形成された第１の絶縁膜と、
前記第１の絶縁膜に形成された第１の溝部に導電性膜を埋め込んで形成された第１の配線と、
前記第１の絶縁膜及び前記第１の配線上に形成された第２の絶縁膜と、
前記第２の絶縁膜上に前記第２の絶縁膜と接するように形成された第３の絶縁膜とを有し、
前記第３の絶縁膜は、前記第２の絶縁膜と比べて上層または下層の膜との密着度が低く、
前記半導体チップの平面外周に面した第１の領域においては、前記第２の絶縁膜が除去されているものである。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
半導体装置（チップ）の端部における層間絶縁膜の界面におけるヤング率差を低減することにより、温度サイクル試験時にチップコーナーの層間絶縁膜に作用する応力を低減できるので、層間絶縁膜の剥離の発生を防ぐことができる。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合及び原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合及び原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。また、実施例等において構成要素等について、「Ａからなる」、「Ａよりなる」と言うときは、特にその要素のみである旨明示した場合等を除き、それ以外の要素を排除するものでないことは言うまでもない。
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合及び原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値及び範囲についても同様である。
また、材料等について言及するときは、特にそうでない旨明記したとき、または、原理的または状況的にそうでないときを除き、特定した材料は主要な材料であって、副次的要素、添加物、付加要素等を排除するものではない。例えば、シリコン部材は特に明示した場合等を除き、純粋なシリコンの場合だけでなく、添加不純物、シリコンを主要な要素とする２元、３元等の合金（例えばＳｉＧｅ）等を含むものとする。
また、本実施の形態を説明するための全図において同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。
また、本実施の形態で用いる図面においては、平面図であっても図面を見易くするために部分的にハッチングを付す場合がある。
本発明者らは、樹脂封止したＬｏｗ−ｋ膜を用いた半導体装置に対して温度サイクル試験を行い、その際にＬｏｗ−ｋ膜の界面で発生する剥離の発生メカニズムを応力解析により明らかにした。初めにその発生メカニズムを説明する。なお、Ｌｏｗ−ｋ膜とは、プラズマＣＶＤ法等で成膜された酸化シリコン膜よりも相対的に誘電率の低い絶縁膜であり、例えばＳｉＯＣ膜、有機ポリマー系の膜、あるいはこれらと同様の多孔質膜等がある。
図１は、層間絶縁膜としてＬｏｗ−ｋ膜を用いて多層配線構造が形成された半導体装置の断面の一例である。図１において矢印Ａは半導体装置の内側方向を示す。配線及び半導体素子が形成される回路形成領域は矢印Ａの示す側に形成されている。さらに矢印Ｂは半導体装置の端部を表している。ここで言う半導体装置とは、半導体チップ（以下、単にチップと記す）のことである。すなわち、矢印Ｂはチップの端部を表す。
図１に示すように、単結晶シリコン等からなる半導体基板１上に、ＴＥＯＳ（Tetra-Ethyl-Ortho-Silicate）膜などの層間絶縁膜２、４が形成され、ビア３と埋め込み配線５とが形成されている。ビア３は、例えば層間絶縁膜２に形成されたビアホール３Ａ内に薄いバリア導電膜を形成した後に、タングステン等の導電性膜を埋め込むことで形成されている。埋め込み配線５は、層間絶縁膜４に形成された埋め込み配線形成用の溝５Ａ内に薄いバリア導電膜を形成した後に、銅膜または銅合金膜等の導電性膜を埋め込むことで形成されている。銅を用いた埋め込み配線５の上面全面には、層間絶縁膜への銅の拡散を防止するためのキャップ絶縁膜６が形成され、その上面にはＬｏｗ−ｋ膜からなる層間絶縁膜７が形成されている。キャップ絶縁膜６及び層間絶縁膜７には、銅または銅合金を主導電層とする埋め込み配線８が設けられている。埋め込み配線８は、キャップ絶縁膜６及び層間絶縁膜７に形成したコンタクトホール８Ａ及び溝８Ｂを一括して銅または銅合金からなる導電性膜で埋め込み、溝８Ｂ外の導電性膜をＣＭＰ（Chemical Mechanical Polishing）法等で除去する、いわゆるダマシン工程によって形成されている。このような埋め込み配線８の上層には、キャップ絶縁膜６と同様のキャップ絶縁膜９、１２と、層間絶縁膜７と同様のＬｏｗ−ｋ膜からなる層間絶縁膜１０と、埋め込み配線８（コンタクトホール８Ａ及び溝８Ｂを含む）と同様の銅または銅合金を主導電層とする埋め込み配線１１（コンタクトホール１１Ａ及び溝１１Ｂを含む）が設けられている。これらの配線層の上面には、再びＴＥＯＳ膜等の層間絶縁膜１３が形成され、この層間絶縁膜１３には、上記ビアホール３Ａ及びビア３と同様のビアホール１４Ａ及びビア１４が形成されている。このようなビア１４を介して、最上層のアルミニウムを主導電層とする配線１５と、表面からの水分の進入を防ぐ表面保護膜１６とが形成される。表面保護膜１６は、酸化シリコン膜または酸化シリコン膜と窒化シリコン膜との積層膜から形成されている。図１に示す半導体装置では、端部Ｂにおいて、銅配線層のキャップ絶縁膜６、９、１２が露出している。
半導体装置は、レジンによって所望の実装形態に樹脂封止される。樹脂封止されたパッケージの一例（断面）を図２に示す。この図２に示すように、金属フレーム２２ａ上に設置された半導体装置（半導体チップ）２１は、金属フレーム２２ｂと金属配線２４によって電気的に接続され、レジン２３によって封止される。
その後、パッケージング後の検査工程の一つとして、温度サイクル試験が行われる。温度サイクル試験においては、例えば、約１５０℃から約−６５℃まで温度を変化させる。この時、図３に示すように、チップ端部、特に平面角部において、Ｌｏｗ−ｋ膜の最下面とキャップ絶縁膜の界面（層間絶縁膜７とキャップ絶縁膜６との界面。図３中の矢印Ｃで示した部分。）で剥離が生じるという問題があった。
一般的に、Ｌｏｗ−ｋ膜は、ＴＥＯＳ膜やＦＳＧ（Fluorinated Silicate Glass）膜、ＰＳＧ（Phospho-Silicate Glass）膜やＢＰＳＧ（Boron Phosphorous Silicate Glass）膜などの酸化膜に比べて、ヤング率が低いという特徴がある。一方、銅または銅合金を主導電層とする埋め込み配線のキャップ絶縁膜として用いられるＳｉＣＮ膜、ＳｉＮ膜及びＳｉＣＯ膜は、ＴＥＯＳ膜、ＦＳＧ膜、ＰＳＧ膜やＢＰＳＧ膜などの酸化膜に比べて、ヤング率が高いという特徴がある。また、Ｌｏｗ−ｋ膜には、多孔性の膜質のものが多く、このような多孔性のＬｏｗ−ｋ膜は、他の薄膜との密着度が低いという特徴がある。
本発明者らによる応力解析の結果、温度サイクル試験において、チップの平面角部では、矢印Ｃ（図３参照）の近傍で高いせん断応力が発生することが分かった。
半導体装置をレジンで樹脂封止して温度サイクル試験の低温側に曝すと、シリコン基板などに比べて線膨張係数の大きなレジンは、シリコン基板などに比べて収縮し、その結果、チップ面内にせん断応力を生じさせる。特に、チップの平面角部には、高いせん断応力が発生する。剛性の高いシリコンからなる半導体基板１上に形成された層間絶縁膜７は、レジンの収縮により、半導体装置（チップ）面内中心方向（矢印Ａの方向）にせん断変形する。この時、ヤング率の小さなＬｏｗ−ｋ膜（層間絶縁膜７）の変形が大きくなり、ヤング率の高い膜（キャップ絶縁膜６）に拘束されたＬｏｗ−ｋ膜の下面には、せん断変形が大きくなり、高いせん断応力が発生する。特に、ヤング率の高いキャップ絶縁膜とヤング率の低いＬｏｗ−ｋ膜の積層構造が複数層形成された薄膜積層構造では、半導体基板１に最も近い側のキャップ絶縁膜と低誘電率膜との界面（層間絶縁膜７とキャップ絶縁膜６との界面）で、せん断応力が最も高くなる。また、前述したように、Ｌｏｗ−ｋ膜からなる層間絶縁膜７は他の薄膜との密着度が低いことから、そのせん断応力が最も高くなる界面で剥離が生じることが分かった。このため、図３に示した矢印Ｃ部で剥離が生じることが明らかになった。
このような知見に基づき、以下、本発明の実施の形態を図面に基づいて詳細に説明する。
（実施の形態１）
以下、本実施の形態１について、図４〜図１４を参照して詳細に説明する。
図４は本実施の形態１の半導体装置（チップ）の端部付近の要部断面図である。図４において、矢印Ａは半導体装置の内側方向を示し、矢印Ｂは半導体装置の端部を示す。半導体素子及び配線等が形成される回路形成領域は、矢印Ａの側で規定されている。
本実施の形態１の半導体装置では、例えば単結晶シリコン等からなる半導体基板１の主面に、層間絶縁膜（第１の絶縁膜）２、４が形成され、これら層間絶縁膜２、４にビア３及び埋め込み配線（第１の配線）５が形成されている。層間絶縁膜２、４は、例えばＢＰＳＧ（Boron-doped Phospho Silicate Glass）膜、ＳＯＧ（Spin On Glass）膜、ＴＥＯＳ（Tetra-Ethyl-Ortho-Silicate）膜、あるいは化学気相成長（ＣＶＤ：Chemical Vapor Deposition）法で形成した酸化シリコン膜、スパッタリング法で形成した酸化シリコン膜、あるいは酸化シリコン膜と窒化珪素膜の積層構造からなる。ビア３は、例えば層間絶縁膜２に形成されたビアホール３Ａ内に、タングステン、多結晶シリコン、銅、あるいはこれらの材料とバリア導電膜との積層構造を埋め込んで形成されている。埋め込み配線５は、層間絶縁膜４に形成された埋め込み配線形成用の溝（第１の溝部）５Ａ内に銅膜または銅合金膜等の導電性膜とバリア導電膜との積層構造を埋め込んで形成されている。埋め込み配線５の上面には、銅の拡散を防止するためのキャップ絶縁膜（第２の絶縁膜）６が形成され、その上面にはＬｏｗ−ｋ膜からなる層間絶縁膜（第３の絶縁膜）７が形成される。
埋め込み配線５には、銅で形成された配線の他に、銅を主成分とした合金で形成された配線や、表面にＴａ（タンタル）膜、ＴａＮ（窒化タンタル）膜、ＴｉＮ（窒化チタン）膜、Ｒｕ（ルテニウム）膜またはＲｕ合金膜などの被膜層が形成された配線も含まれる。また、埋め込み配線５にＣｏＷＰやＷなどの金属膜が含まれていてもよい。例えば、埋め込み配線５は、銅で形成された主導電層の底面及び側面にＴａ膜、ＴａＮ膜、またはこれらの積層膜が被膜された構造や、数％のアルミニウムを含む合金で形成された構造であっても構わない。
キャップ絶縁膜６は、例えばＳｉＮ膜、ＳｉＣＮ膜、ＳｉＣＯ膜、あるいはこれらの積層膜（例えばＳｉＣＮ膜上にＳｉＣＯ膜を形成した積層構造）で形成されている。
なお、本実施の形態におけるＬｏｗ−ｋ膜とは、ヤング率が約２５ＧＰａ以下の層間絶縁膜のことであり、一般にＵＬＫ膜やＥＬＫ膜と呼ばれる層間絶縁膜でも構わない。
層間絶縁膜７及びキャップ絶縁膜６には、コンタクトホール（第３の溝部）８Ａ及び溝（第３の溝部）８Ｂが形成され、コンタクトホール８Ａ及び溝８Ｂ内には、いわゆるダマシン工程によって埋め込み配線（第３の配線）８が形成されている。その上部には、キャップ絶縁膜６、層間絶縁膜７及び埋め込み配線８と同様のキャップ絶縁膜（第２の絶縁膜）９、層間絶縁膜１０及び埋め込み配線１１（コンタクトホール１１Ａ及び溝１１Ｂを含む）が設けられている。埋め込み配線１１の上面には、キャップ絶縁膜６、９と同様のキャップ絶縁膜（第２の絶縁膜）１２が設けられている。
これらの配線層の上面には、ＴＥＯＳ膜、ＦＳＧ膜、ＰＳＧ膜やＢＰＳＧ膜等の層間絶縁膜１３が形成され、この層間絶縁膜１３には、ビアホール１４Ａ及びビア１４が形成されている。ビア１４は、例えばタングステン膜やバリアメタル膜を介したタングステン膜が用いられる。そのバリアメタル膜としては、Ｔｉ膜、ＴｉＮ膜あるいはこれらの積層膜で形成される。このようなビア１４を介して、最上層のアルミニウムを主導電層とする配線１５と、表面からの水分の進入を防ぐ表面保護膜１６とが形成される。配線１５は、上面や下面にチタンやＴｉＮのバリアメタル膜を設けた構造としても構わない。表面保護膜１６は、ＳｉＮ膜、ＴＥＯＳ膜などの酸化シリコン膜、これらの積層構造、あるいはさらにポリイミド膜を積層した多層膜からなる。
本実施の形態１においては、埋め込み配線５のキャップ絶縁膜６が、半導体装置（チップ）の端部Ｂから所定の範囲において、非設置であることを特徴としている。
ここで、図５を用いて、キャップ絶縁膜６の非設置箇所を説明する。図５は本実施の形態１の半導体装置２１のレイアウトを示す平面図である。本実施の形態１における、キャップ絶縁膜６の非設置箇所（第１の領域）３１は、半導体装置２１の外周部分であり、チップコーナー（チップの平面角部）を含んでいることを特徴としている。本実施の形態１における非設置箇所３１は、チップコーナーでは半導体装置２１の端部（図４中に矢印Ｂで図示）から面内中心（図４中に矢印Ａで図示）方向に、少なくとも１μｍ程度以上とするのが望ましく、より好ましくは５μｍ程度以上であることが望ましい。これは、前述の温度サイクル試験における応力解析の結果から導き出した応力が影響している範囲である。
次に、本実施の形態１の半導体装置の製造方法の一例を図４、及び図６〜図１１を用いて説明する。図中、矢印Ａ、Ｂは、前述の矢印Ａ、Ｂと同様に、それぞれ半導体装置（チップ）の内側方向及び端部を示している。また、半導体装置の端部から矢印Ｄで示される領域は、個々の半導体装置へ分割する際に切断されるダイシング領域である。以下、主要な工程毎に（１）〜（６）に分けて説明する。
（１）まず、半導体基板１の主面にトランジスタ等の半導体素子を形成し、その半導体素子が形成された半導体基板１の主面上に層間絶縁膜２、４を成膜した後、半導体素子を形成した回路形成領域には、ビアホール３Ａ、ビア３、溝５Ａ及びダマシン工程による埋め込み配線５を形成する（図６参照）。
（２）次に、埋め込み配線５のキャップ絶縁膜６を、半導体装置の端部や、ダイシング領域も含めて、半導体基板１の上面全面に成膜する（図７参照）。
（３）次に、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜１７をマスクとして回路領域を保護した後、エッチングにより半導体装置の端部となる領域のキャップ絶縁膜６を取り除く。この時、ダイシング領域の少なくとも一部は含む、半導体装置の端部を含む領域におけるキャップ絶縁膜６が取り除かれる（図８参照）。ダイシング領域の少なくとも一部は含むようにキャップ絶縁膜６が取り除かれる領域を設定することで、半導体装置の端部におけるキャップ絶縁膜６を確実に除去することができる。
（４）上記フォトレジスト膜１７を取り除いた後（図９参照）、層間絶縁膜７、埋め込み配線５に達するコンタクトホール８Ａ、溝８Ｂ及びダマシン工程による埋め込み配線８を形成する（図１０参照）。
（５）キャップ絶縁膜６、層間絶縁膜７、コンタクトホール８Ａ、溝８Ｂ及び埋め込み配線８を形成した工程と同様の工程により、キャップ絶縁膜９、１２、層間絶縁膜１０、埋め込み配線８に達するコンタクトホール１１Ａ、溝１１Ｂ及び埋め込み配線１１を形成し、その後、その上層に層間絶縁膜１３、埋め込み配線１１に達するビアホール１４Ａ、ビア１４、配線１５及び表面保護膜１６を形成する（図１１参照）。
（６）ダイシングによって矢印Ｂを境にダイシング領域で半導体基板１を切断し、所望の半導体装置（チップ）に加工する（図４参照）。
次に、上記のような本実施の形態１の半導体装置の作用効果について説明する。
図１〜図３を用いて前述した半導体装置においては、Ｌｏｗ−ｋ膜を層間絶縁膜とする銅を主導電層とする埋め込み配線層のキャップ絶縁膜６が、半導体装置（チップ）の端部まで形成されていた（図１参照）。一方、本実施の形態１の半導体装置では、Ｌｏｗ−ｋ膜からなる層間絶縁膜、銅を主導電層とする埋め込み配線及び層間絶縁膜よりヤング率が大きいキャップ絶縁膜を多層に形成した構造において、複数あるキャップ絶縁膜のうち、最も半導体基板１に近いキャップ絶縁膜６が、半導体装置の端部Ｂから所定の領域にて非設置となる。単結晶シリコンからなる半導体基板１に近いほどＬｏｗ−ｋ膜からなる層間絶縁膜とキャップ絶縁膜との界面でヤング率差が大きくなるが、本実施の形態１によれば、この最もヤング率差が大きくなるキャップ絶縁膜６と層間絶縁膜７との界面が半導体装置（チップ）の端部に露出してしまうのを防ぐことができる。そのため、半導体装置を樹脂封止した後のアセンブリ工程での温度サイクル試験において、レジンによる熱収縮の影響に起因する、このキャップ絶縁膜６と層間絶縁膜７との界面でのせん断応力が高くなるのを低減することができる。それにより、図３を用いて前述した半導体装置の端部におけるキャップ絶縁膜６と層間絶縁膜７との界面（矢印Ｃ部）での剥離の発生を防止することができる。
また、図５に示したように、本実施の形態１の半導体装置では、キャップ絶縁膜６の非設置領域はチップコーナーを含んでいる。これにより、上記せん断応力が集中する箇所であるチップコーナーに作用するせん断応力を低減でき、キャップ絶縁膜６と層間絶縁膜７との剥離の発生を防止できる。
また、本実施の形態１の半導体装置のパッケージ形態は、前述の図２に示した構造に限定されるものではない。本実施の形態１におけるパッケージ形態は、レジンで封止される形態であれば、図１２に示すような形態や、図１３に示すような形態であってもよい。
図１２に示すパッケージ形態では、金属配線（ボンディングワイヤ）２４で半導体装置２１と実装基板２５を電気的に接続し、レジン２３で封止した構造となっており、実装基板２５の下面には半田ボール２６が配置される。
図１３に示すパッケージ形態では、例えば金バンプ２７などで半導体装置２１と実装基板２５とが接続され、アンダーフィル樹脂２８とレジン２３とで樹脂封止された構造となっており、実装基板２５の下面には半田ボール２６が配置される。
また、キャップ絶縁膜６の非設置個所３１については、図１４に示すように、チップコーナーで広く設けてもよい。半導体装置の端部から中心方向に向かう応力の分布は、四辺からの応力分布に比べて、チップコーナーからの応力分布の方が、端部から離れた位置まで高くなる分布となる。そこで、チップコーナー部分でキャップ絶縁膜６の非設置個所３１を広く、そして辺部分では狭く設けることにより、キャップ絶縁膜６の非設置個所３１を極力小さくすることができる。それにより、回路形成領域を広げることができるという効果が得られる。この時、チップコーナーからのキャップ絶縁膜６の非設置個所３１の広さＷ１は、少なくとも１μｍ程度以上とするのが望ましく、より好ましくは５μｍ程度以上であることが望ましい。
また、前述したように、表面保護膜１６は、酸化シリコン膜及びＳｉＮ膜の積層膜上にポリイミド膜が積層された構造を含んでいてもよい。この場合、半導体基板１上に形成された複数の絶縁膜で形成される複数の界面という観点では、最もヤング率差の大きな界面となるのは、Ｌｏｗ−ｋ膜である層間絶縁膜７とキャップ絶縁膜６との界面ではなく、表面保護膜を形成するポリイミド膜とＳｉＮ膜との界面となる場合もある。ただし、下地材料に対する密着強度は、Ｌｏｗ−ｋ膜の方がポリイミド膜よりも低いため、半導体基板１上に形成された複数の絶縁膜で形成される複数の界面のうち、層間絶縁膜７とキャップ絶縁膜６との界面が最も剥離しやすい界面となる。すなわち、本実施の形態１におけるヤング率差の最も大きな界面は、表面保護膜１６より下層の半導体基板１側の絶縁膜で形成される界面である。
（実施の形態２）
次に、本実施の形態２について、図面を参照して詳細に説明する。図１５は、本実施の形態２の半導体装置（チップ）の端部付近の要部断面図である。
本実施の形態１と前記実施の形態２との違いは、キャップ絶縁膜６だけではなく、キャップ絶縁膜９についても、半導体装置の端部では非設置となっている点である。
以下、本実施の形態２の半導体装置の作用効果について説明する。
相対的にヤング率の小さいＬｏｗ−ｋ膜からなる層間絶縁膜と相対的にヤング率の大きいキャップ絶縁膜との組み合わせが積層されている場合、半導体基板１に最も近い界面の応力が最も高くなるが、半導体装置をパッケージングする形態、構造、材料、あるいはパッケージの使用環境によっては、半導体基板１から２番目以降の界面でも、剥離が生じる応力が発生しうる。
そこで、本実施の形態２では、半導体基板１から２番目のＬｏｗ−ｋ膜からなる層間絶縁膜１０とキャップ絶縁膜９とから形成されるヤング率差の大きな界面も、半導体装置の端部ではキャップ絶縁膜９を非設置とする。それにより、Ｌｏｗ−ｋ膜からなる層間絶縁膜とキャップ絶縁膜との界面での剥離の発生の可能性がより低い、より信頼性の高い半導体装置を得ることができる。また、さらに多層にＬｏｗ−ｋ膜からなる層間絶縁膜、埋め込み配線及びキャップ絶縁膜が形成されている場合でも、本実施の形態２のように、半導体基板１に最も近いキャップ絶縁膜以外のキャップ絶縁膜を半導体装置の端部において非設置としてもよい。
（実施の形態３）
次に、本実施の形態３について、図１６を参照して詳細に説明する。図１６は、本実施の形態３の半導体装置におけるキャップ絶縁膜６（図４も参照）の非設置箇所３１を説明する平面レイアウト図である。
本実施の形態３と前記実施の形態１との違いは、キャップ絶縁膜６の非設置箇所３１が、半導体装置２１のチップコーナー付近のみとなっている点である。本実施の形態３における非設置箇所３１は、チップコーナーから面内中心方向に、少なくとも１μｍ程度以上とするのが望ましく、より好ましくは５μｍ程度以上とする。
以下、本実施の形態３の半導体装置の作用効果について説明する。
前記実施の形態１でも説明したように、半導体装置２１を樹脂封止した後のアセンブリ工程での温度サイクル試験において、発生する応力は、半導体装置２１のチップコーナーに最も大きく作用する。本実施の形態３の半導体装置２１によれば、キャップ絶縁膜６の非設置箇所３１を半導体装置２１のチップコーナーのみとすることで、キャップ絶縁膜６の非設置個所３１を最小限とすることができる。それにより、回路形成領域を最大限に広げることができるという効果が得られる。
（実施の形態４）
次に、本実施の形態４について、図１７と図１８を参照して詳細に説明する。
図１７は本実施の形態４の半導体装置（チップ）の端部付近の要部断面図である。本実施の形態４と前記実施の形態１〜３との違いは、回路形成領域の外周に、ガードリング配線４１を設けてある点であり、半導体装置の端部（矢印Ｂで図示）に設けられるキャップ絶縁膜６の非設置箇所３１はガードリング配線４１に重ならないことを特徴としている。
ガードリング配線４１は、回路形成領域への水の侵入を防ぐ保護壁となるように形成され、例えば、埋め込み配線５Ｂ（溝（第２の溝部）５Ｃを含む）、８Ｃ（コンタクトホール８Ｄ及び溝８Ｅを含む）、１１Ｃ（コンタクトホール１１Ｄ及び溝１１Ｅを含む）、配線１５Ｂ及びビア３Ｂ（ビアホール３Ｃを含む）、１４Ｂ（ビアホール１４Ｃを含む）などの金属部が積層され、層間絶縁膜２、４、７、１０、１３を貫通するように形成されている。このようなガードリング配線４１は、例えば回路形成領域の埋め込み配線５（溝５Ａを含む）、８（コンタクトホール８Ａ及び溝８Ｂを含む）、１１（コンタクトホール１１Ａ及び溝１１Ｂを含む）、配線１５及びビア３（ビアホール３Ａを含む）、１４（ビアホール１４Ａを含む）と同じ工程で同じ配線層として形成することができる。また、ガードリング配線４１は、半導体装置（チップ）の端部にクラックが生じた場合に、そのクラックが回路形成領域へ拡大してしまうことを防ぐ機能も有する。
図１８に本実施の形態４の半導体装置（チップ）２１の平面レイアウトを示す。本実施の形態４の半導体装置２１は、半導体装置２１の端部にキャップ絶縁膜６の非設置箇所３１が設けられ、その内側にガードリング配線４１が形成される。
以下、本実施の形態４の半導体装置２１の作用効果について説明する。
本実施の形態４によれば、半導体装置２１の端部から層間絶縁膜７とキャップ絶縁膜６とが剥離してしまうことを防ぎつつ、ガードリング配線４１を形成する埋め込み配線（第２の配線）５Ｂについては、上部がキャップ絶縁膜６で覆われた構造とすることができるので、埋め込み配線５Ｂからの銅の拡散を防止できる。
なお、本実施の形態４は、ガードリング配線４１とキャップ絶縁膜６の非設置箇所３１の位置関係を示したものである。ガードリング配線４１の構造は、本実施の形態４で例示した以外の構造であっても構わない。
なお、本実施の形態４におけるガードリング配線４１は、例えば特開２００６−８０３６９号公報（特許文献２）で示されるような、犠牲パターンを伴っていてもよい。この場合、キャップ絶縁膜６の非設置箇所３１は、犠牲パターンを含まない領域に規定される。
また、本実施の形態４におけるキャップ絶縁膜６の非設置箇所３１は、半導体装置の外周であるが、前記実施の形態３のようにチップコーナーのみ（図１６参照）でも構わない。
（実施の形態５）
次に、本実施の形態５について、図１９を参照して詳細に説明する。
図１９は本実施の形態５の半導体装置（チップ）の端部付近の要部断面図である。本実施の形態５と前記実施の形態１〜４との違いは、埋め込み配線５の上面には，銅の拡散を防止するためのキャップメタル膜１０６が形成されている点である。キャップメタル膜１０６は、例えば、Ｃｏ膜、Ｗ膜、ＣｏＷ膜、ＣｏＷＰ膜、ＣｏＷＢ膜、Ｃｏ合金膜、Ｃｕシリサイド膜、Ｒｕ膜、Ｎｉ膜、Ｎｉ合金膜、あるいは、これらの積層構造で形成される。これらのキャップメタル膜は、無電界めっき法や、電界めっき法、スパッタ法、あるいは、ＣＶＤ法などによって成膜される。
本実施の形態５においては、Ｌｏｗ−ｋ膜を上層の層間絶縁膜とする銅配線層のうち、少なくともＳｉ基板（半導体基板１）側に近い最下層の埋め込み配線５には、キャップメタル膜１０６を用いることを特徴としている。
次に、上記の本実施の形態５の半導体装置の作用効果について説明する。
本実施の形態５の半導体装置では、最もヤング率差が大きくなるキャップ絶縁膜と層間絶縁膜の界面が半導体装置（チップ）の端部に露出する部分を、前述した図２の半導体装置に比べて、Ｓｉ基板側から離すことができる。これにより、図３を用いて前述した半導体装置の端部におけるキャップ絶縁膜６と層間絶縁膜７との界面（矢印Ｃ部）での剥離の発生を防止することができる。
また、本実施の形態５の半導体装置では、銅配線のキャップメタル膜１０６を、少なくとも、Ｓｉ基板側に近い銅配線の最下層に設け、それ以外の銅配線のキャップ膜は、例えばＳｉＮ膜、ＳｉＣＮ膜、ＳｉＣＯ膜、あるいはこれらの積層膜（例えばＳｉＣＮ膜上にＳｉＣＯ膜を形成した積層構造）としている。このように、剥離の可能性の低い上層には、従来技術のキャップ膜（絶縁膜）を用いることにより、全層にキャップメタル膜を用いる場合よりも、製造コストを抑えることができる。また、信頼性の高い半導体装置を得ることが出来る。
なお、図１９に示す本実施の形態５の半導体装置は、埋め込み配線５のキャップ膜のみ、キャップメタル膜１０６としているが、最下層の１層の埋め込み配線のみを、キャップメタル膜に限定するものではない。例えば、上層を低誘電率膜の層間絶縁膜とする全ての埋め込み配線のキャップ膜をキャップメタル膜としても良い。
また、図１９に示す本実施の形態５の半導体装置は、Ｌｏｗ−ｋである層間絶縁膜７を上層とするＳｉ基板側に最も近い最下層の埋め込み配線５に、キャップメタル膜１０６を用いることを特徴としているが、層間絶縁膜７よりもヤング率の低い層間絶縁膜と銅配線の組み合わせがさらに上層にある場合には、その銅配線にキャップメタル膜を用いても良い。その場合、下層の銅配線にはキャップ絶縁膜を用いても構わない。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
本発明の半導体装置の構造は、層間絶縁膜として相対的にヤング率の小さいＬｏｗ−ｋ膜が用いられ、銅または銅合金を主導電層とする埋め込み配線が形成され、埋め込み配線上が相対的にヤング率の大きいキャップ絶縁膜で覆われた構造を有する半導体装置に適用することができる。
本発明者らが検討した、層間絶縁膜としてＬｏｗ−ｋ膜を用いて多層配線構造が形成された半導体装置の要部断面図である。 本発明者らが検討した半導体装置のパッケージ形態を説明する要部断面図である。 本発明者らが検討した半導体装置におけるせん断応力の発生個所を説明する要部断面図である。 本発明の実施の形態１である半導体装置の要部断面図である。 本発明の実施の形態１である半導体装置のレイアウトを示す平面図である。 本発明の実施の形態１である半導体装置の製造工程を説明する要部断面図である。 図６に続く半導体装置の製造工程中の要部断面図である。 図７に続く半導体装置の製造工程中の要部断面図である。 図８に続く半導体装置の製造工程中の要部断面図である。 図９に続く半導体装置の製造工程中の要部断面図である。 図１０に続く半導体装置の製造工程中の要部断面図である。 本発明の実施の形態１である半導体装置のパッケージ形態を説明する要部断面図である。 本発明の実施の形態１である半導体装置のパッケージ形態を説明する要部断面図である。 本発明の実施の形態１である半導体装置のレイアウトを示す平面図である。 本発明の実施の形態２である半導体装置の要部断面図である。 本発明の実施の形態３である半導体装置のレイアウトを示す平面図である。 本発明の実施の形態４である半導体装置の要部断面図である。 本発明の実施の形態４である半導体装置のレイアウトを示す平面図である。 本発明の実施の形態５である半導体装置の要部断面図である。
符号の説明
１ 半導体基板
２、４ 層間絶縁膜（第１の絶縁膜）
３ ビア
３Ａ ビアホール
３Ｂ ビア
３Ｃ ビアホール
５ 埋め込み配線（第１の配線）
５Ａ 溝（第１の溝部）
５Ｂ 埋め込み配線（第２の配線）
５Ｃ 溝（第２の溝部）
６、９、１２ キャップ絶縁膜（第２の絶縁膜）
７、１０ 層間絶縁膜（第３の絶縁膜）
８ 埋め込み配線（第３の配線）
８Ａ コンタクトホール（第３の溝部）
８Ｂ 溝（第３の溝部）
８Ｃ 埋め込み配線
８Ｄ コンタクトホール
８Ｅ 溝
１１ 埋め込み配線
１１Ａ コンタクトホール
１１Ｂ 溝
１１Ｃ 埋め込み配線
１１Ｄ コンタクトホール
１１Ｅ 溝
１３ 層間絶縁膜
１４ ビア
１４Ａ ビアホール
１４Ｂ ビア
１４Ｃ ビアホール
１５ 配線
１５Ｂ 配線
１６ 表面保護膜
１７ フォトレジスト膜
２１ 半導体装置（半導体チップ）
２２ａ、２２ｂ 金属フレーム
２３ レジン
２４ 金属配線
２５ 実装基板
２６ 半田ボール
２７ 金バンプ
２８ アンダーフィル樹脂
３１ 非設置箇所（第１の領域）
４１ ガードリング配線
１０６ キャップメタル膜

Claims (12)

  1. 平面矩形の半導体チップを備えた半導体装置であって、前記半導体チップは、
    主面に半導体素子が形成され、前記平面矩形でパターニングされた半導体基板と、
    前記半導体基板の主面上に形成された第１の絶縁膜と、
    前記第１の絶縁膜に形成された第１の溝部に導電性膜を埋め込んで形成された第１の配線と、
    前記第１の配線上に形成された第１のキャップ膜とを有し、
    前記第１のキャップ膜は、
    前記半導体チップの平面外周に面した第１の領域においては、前記第１のキャップ膜が非設置であることを特徴とする半導体装置。
  2. 請求項１記載の半導体装置において、
    前記第１のキャップ膜は、Ｃｏ膜、Ｗ膜、ＣｏＷ膜、ＣｏＷＰ膜、Ｃｕシリサイド膜、Ｒｕ膜、あるいは、これらの積層構造からなることを特徴とする半導体装置。
  3. 平面矩形の半導体チップを備えた半導体装置であって、前記半導体チップは、
    主面に半導体素子が形成され、前記平面矩形でパターニングされた半導体基板と、
    前記半導体基板の主面上に形成された第１の絶縁膜と、
    前記第１の絶縁膜に形成された第１の溝部に導電性膜を埋め込んで形成された第１の配線と、
    前記第１の絶縁膜及び前記第１の配線上に形成された第２の絶縁膜と、
    前記第２の絶縁膜上に前記第２の絶縁膜と接するように形成された第３の絶縁膜とを有し、
    前記第２の絶縁膜は、前記第３の絶縁膜と比べてヤング率が大きく、
    前記半導体チップの平面外周に面した第１の領域においては、前記第２の絶縁膜が除去されていることを特徴とする半導体装置。
  4. 平面矩形の半導体チップを備えた半導体装置であって、前記半導体チップは、
    主面に半導体素子が形成され、前記平面矩形でパターニングされた半導体基板と、
    前記半導体基板の主面上に形成された第１の絶縁膜と、
    前記第１の絶縁膜に形成された第１の溝部に導電性膜を埋め込んで形成された第１の配線と、
    前記第１の絶縁膜及び前記第１の配線上に形成された第２の絶縁膜と、
    前記第２の絶縁膜上に前記第２の絶縁膜と接するように形成された第３の絶縁膜とを有し、
    前記第３の絶縁膜は、前記第２の絶縁膜と比べて上層または下層の膜との密着度が低く、
    前記半導体チップの平面外周に面した第１の領域においては、前記第２の絶縁膜が除去されていることを特徴とする半導体装置。
  5. 請求項３または４記載の半導体装置において、
    前記第２の絶縁膜は、ＳｉＮ膜、ＳｉＣＮ膜、ＳｉＣＯ膜あるいはこれらの積層膜から形成され、
    前記第３の絶縁膜は、ＣＶＤ法で成膜された酸化シリコン膜より相対的に誘電率が低いことを特徴とする半導体装置。
  6. 請求項３〜５のいずれか１項に記載の半導体装置において、
    前記導電性膜は、銅を主成分とすることを特徴とする半導体装置。
  7. 請求項３〜６のいずれか１項に記載の半導体装置において、
    前記第１の領域は、少なくとも前記半導体チップの平面角部を含むことを特徴とする半導体装置。
  8. 請求項７記載の半導体装置において、
    前記第１の領域は、少なくとも前記半導体チップの前記平面角部から１μｍ〜５μｍの領域を含むことを特徴とする半導体装置。
  9. 請求項８記載の半導体装置において、
    前記第１の領域は、少なくとも前記半導体チップの平面四辺から１μｍ〜５μｍの領域を含むことを特徴とする半導体装置。
  10. 請求項９記載の半導体装置において、
    前記第１の領域は、前記半導体チップの前記平面角部からの広さが前記平面四辺からの広さより大きく確保されていることを特徴とする半導体装置。
  11. 請求項３〜１０のいずれか１項に記載の半導体装置において、
    前記半導体チップ内は、平面で回路形成領域が規定され、
    前記第１の配線は、平面で前記回路形成領域内に形成され、
    前記第１の絶縁膜には、平面で前記回路形成領域を取り囲むように第２の溝部が形成され、
    前記第２の溝部には、前記導電性膜が埋め込まれて第２の配線が形成され、
    前記第１の領域は、平面で前記第２の配線の外側に配置されていることを特徴とする半導体装置。
  12. 請求項３〜１１のいずれか１項に記載の半導体装置において、
    前記第３の絶縁膜に形成された第３の溝部に前記導電性膜を埋め込んで形成された第３の配線を備え、
    前記半導体基板の前記主面上には、複数層の配線層が形成され、
    前記複数層の配線層は、前記第３の絶縁膜、前記第３の配線及び前記第２の絶縁膜を積層して形成され、
    前記第１の領域において、複数層の前記第２の絶縁膜のうち、少なくとも最下層の前記第２の絶縁膜は除去されていることを特徴とする半導体装置。
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