JP2010123735A - 半導体装置 - Google Patents

Abstract

【課題】ＰＩＤの影響を遮断することのできるレイアウト手法を用いてアンテナダイオードを配置することにより、ＰＩＤに起因する電界効果トランジスタの特性劣化を防止して、信頼度の高い半導体装置を実現する。
【解決手段】第１アンテナダイオードＡＤ１とｎＭＩＳのゲート電極１６とを第１層目の配線Ｍ１を介して電気的に接続し、第２アンテナダイオードＡＤ２と他の半導体素子とを第１層目の配線Ｍ１から第４層目の配線（アナログブロック内の最上層配線から１層下の配線）Ｍ４を介して電気的に接続する。さらに第１アンテナダイオードＡＤ１と電気的に繋がる第４層目の配線Ｍ４と第２アンテナダイオードＡＤ２と電気的に繋がる第４層目の配線Ｍ４とをアナログブロック内の最上層配線である第５層目の配線２５によって結線する。
【選択図】図４

Description

本発明は、半導体装置に関し、特に、ＰＩＤ（Plasma Induced Damage）による影響を遮断することのできる保護素子を備えた電界効果トランジスタを有する半導体装置に適用して有効な技術に関するものである。

半導体装置の製造工程におけるエッチング、スパッタまたはＣＶＤ（Chemical Vapor Deposition）等では、プラズマ放電によりチャージアップした電荷が電界効果トランジスタのゲート絶縁膜の劣化や破壊を誘発することがある。この対策の一つとして、アンテナダイオード等の保護素子の設置が提案されている。

例えば特開２００６−１７３１４４号公報（特許文献１）では、層間絶縁膜の上層をプラズマ雰囲気中において導電性を示す絶縁体である窒化シリコン膜により形成することで、配線形成工程のプラズマプロセスにおけるプラズマチャージングダメージの発生を防止する技術が開示されている。

また、特開２００５−１４２３６３号公報（特許文献２）では、製造工程中で発生するプラズマダメージからＭＯＳＦＥＴを保護する保護素子を備えた半導体集積回路が開示されている。

また、特開平４−２２５５３２号公報（特許文献３）では、フィールド酸化膜の一部に設けられた開口部下の半導体基板に半導体基板とは異なる導電型の拡散層を形成し、その拡散層を含んでゲート電極が形成されるとともに、その開口部の上でゲート電極と導体配線とを接続することにより、ゲート電極に一定以上の電圧がかからないＭＩＳ構造が開示されている。

また、特開２００３−１６３２７４号公報（特許文献４）では、アンテナ効果を防止しつつ、回路ブロックに跨る配線パターンの制約を緩めることのできる複数の回路ブロックの階層化レイアウト設計を行う半導体回路設計方法、および１つのチップ内に複数の回路ブロックが組み込まれた半導体集積回路が開示されている。

また、特開２００７−２９３８２２号公報（特許文献５）では、ＬＳＩなどの製造プロセスで形成される配線がアンテナとなることにより内部のＭＯＳトランジスタに発生するダメージを回避するＬＳＩ設計システムが開示されている。

また、特開２００１−３５８１４３号公報（特許文献６）では、複数のゲート電極にそれぞれ電気的に接続された複数の中継ピンを含む少なくとも１層の配線と、層間絶縁膜を介して形成され、複数の中継ピンにそれぞれ電気的に接続された複数の配線パターンを含む最上層とを具備することにより、メタル配線層のエッチング工程における電荷チャージングに起因するゲート絶縁膜の劣化等を防止する技術が開示されている。
特開２００６−１７３１４４号公報 特開２００５−１４２３６３号公報 特開平４−２２５５３２号公報 特開２００３−１６３２７４号公報 特開２００７−２９３８２２号公報 特開２００１−３５８１４３号公報

ロジックまたはメモリなどの集積回路においては、一般にアンテナダイオード等の保護素子を用いる手法によって、ＰＩＤによる電界効果トランジスタの特性変動の抑制が図れている。また、集積回路の設計工程においては、この手法の設計方法や検証方法などの設計環境も確立されている。

ところで、近年、例えば演算増幅器に備わる演算差動回路やカレントミラー回路などのセンシティブなアナログ回路を構成するアンテナダイオードを備えた電界効果トランジスタにおいて、要求される数ｍＶ以下の閾値電圧の変動量の相対精度ばらつきが得られない場合がある。

通常、電界効果トランジスタの閾値電圧の変動量の相対精度ばらつきは、電界効果トランジスタの構造上のばらつき、例えばチャネルの不純物濃度のばらつきに起因することが多く、構造ばらつきを小さくすることにより低減することが可能である。しかし、半導体装置の高集積化に伴い、センシティブなアナログ回路では、電界効果トランジスタの閾値電圧の変動量の相対精度ばらつきへ与える製造工程におけるＰＩＤの影響が顕在化している。そのため、従来の集積回路の設計工程では考慮していなかったＰＩＤに起因した電界効果トランジスタの閾値電圧の変動量の相対精度ばらつきを考慮した設計や検証が必要となっている。しかし、ＰＩＤにより発生する電荷量を予測することは難しいことから、発生原因を切り分けた、ＰＩＤに起因する上記相対精度ばらつきを考慮しない新たな設計方法や検証方法などの設計環境の確立が望まれていた。

本発明の目的は、ＰＩＤの影響を遮断することのできるレイアウト手法を用いてアンテナダイオードを配置することにより、ＰＩＤに起因する電界効果トランジスタの特性劣化を防止して、信頼度の高い半導体装置を実現することのできる技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの一実施の形態を簡単に説明すれば、次のとおりである。

この実施の形態は、半導体基板のアナログブロックにおいて、電界効果トランジスタと、第１アンテナダイオードと、この第１アンテナダイオードとは互いに異なる領域に形成された第２アンテナダイオードとを有する半導体装置であって、第１アンテナダイオードの第１半導体領域は第１層目の配線を介して電界効果トランジスタのゲート電極と電気的に接続され、第２アンテナダイオードの第２半導体領域は１層または複数層の配線を介して電界効果トランジスタとは異なる他の半導体素子等と電気的に接続されており、アナログブロック内の最上層配線を除いて、第１アンテナダイオードの第１半導体領域と電気的に接続されるアナログブロック内の配線の上面における総面積を、第２アンテナダイオードの第２半導体領域と電気的に接続されるアナログブロック内の配線の上面における総面積よりも小さくする。

また、この実施の形態は、半導体基板のアナログブロックにおいて、第１アンテナダイオードと、第１アンテナダイオードとは互いに異なる領域に形成された第２アンテナダイオードとを備えた２つの電界効果トランジスタにより構成されるトランジスタ対を有する半導体装置であって、第１アンテナダイオードの第１半導体領域は第１層目の配線を介して電界効果トランジスタのゲート電極と電気的に接続されており、アナログブロック内の最上層配線を除いて、第１アンテナダイオードの第１半導体領域と電気的に接続されるアナログブロック内の配線の上面における総面積を、第２アンテナダイオードの第２半導体領域と電気的に接続されるアナログブロック内の配線の上面における総面積よりも小さくする。

本願において開示される発明のうち、代表的なものの一実施の形態によって得られる効果を簡単に説明すれば以下のとおりである。

ＰＩＤの影響を遮断することのできるレイアウト手法を用いてアンテナダイオードを配置することにより、アンテナ効果が低減し、またＰＩＤに起因する電界効果トランジスタの閾値電圧の変動量の相対精度ばらつきを考慮した設計が不要となるので、ＰＩＤに起因する電界効果トランジスタの特性劣化を防止して、信頼度の高い半導体装置を実現することができる。

以下の実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。

また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。

まず、ＰＩＤに起因する電界効果トランジスタ（以下の実施の形態においては、電界効果トランジスタをＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）と記載し、ｐチャネル型のＭＩＳＦＥＴをｐＭＩＳと略し、ｎチャネル型のＭＩＳＦＥＴをｎＭＩＳと略すこともある）の閾値電圧の変動量の相対精度ばらつきを切り分けた新たな設計環境を必要とする根拠がより明確になると思われるため、これまで本発明者らによって検討された既存の設計環境について簡単に説明する。

一般に、隣接する回路どうし間で相対精度が要求される同一仕様の複数の回路を有する半導体装置においては、回路を構成する素子のマッチングをとることにより、複数端子の出力特性の向上が図られている。例えば演算増幅器が備える差動増幅回路やカレントミラー回路では、それらを構成するＭＩＳＦＥＴの２つが対（以下、ＭＩＳＦＥＴ対と記載する）となって等間隔に並列に配置されており、ＭＩＳＦＥＴ対を構成する２つのＭＩＳＦＥＴの相対精度によって、その特性が決定される。そこで、２つのＭＩＳＦＥＴの配置を対称化することに加えて、配線、コンタクトを等しく構成し、配置することにより、隣接する回路どうし間で特性が互いに等しくなるようにしている。

本発明者らは、アンテナダイオードを備えたＭＩＳＦＥＴとアンテナダイオードを備えないダミーＭＩＳＦＥＴとを配置して両者の閾値電圧の変動量を測定し、さらに隣接するアンテナダイオードを備えるＭＩＳＦＥＴで得られた閾値電圧の変動量の相対精度ばらつきによりＭＩＳＦＥＴの特性を評価している。

図１および図２に、本発明者らが行ったアンテナダイオードを備えるＭＩＳＦＥＴのミスマッチＴＥＧ（Test Element Group）の評価結果の一例を示す。

図１（ａ）および（ｂ）はそれぞれ評価に用いたＴＥＧパターンの平面構造の模式図および断面構造の模式図であり、左側は参照用ＭＩＳＦＥＴの模式図を示し、右側は評価用ＭＩＳＦＥＴの模式図を示す。評価用ＭＩＳＦＥＴでは、参照用ＭＩＳＦＥＴよりもアンテナダイオードに繋がる配線が長く形成されている。図中、Ｇはゲート、ＳＤはソース・ドレイン、ＡＤはアンテナダイオード、Ｍ１〜Ｍ５は第１層目から第５層目の配線およびＰＡＤはパッド電極を示している。図１（ｃ）はＭＩＳＦＥＴの閾値電圧の変動量（ΔＶｔｈ）の相対精度ばらつきとアンテナ比（配線の上面における面積／ゲートの上面における面積）との関係を説明するグラフ図である。

評価用ＭＩＳＦＥＴおよび参照用ＭＩＳＦＥＴともに、アンテナダイオードＡＤを備えており、第１層目の配線Ｍ１を介してゲートＧとアンテナダイオードＡＤとを結線した後、第２層目の配線Ｍ２から第５層目の配線Ｍ５を介して第１層目の配線Ｍ１をパッド電極ＰＡＤに電気的に接続している。しかし、評価用ＭＩＳＦＥＴの第２層目の配線Ｍ２から第５層目の配線Ｍ５の配線の上面における総面積が、参照用ＭＩＳＦＥＴの第２層目の配線Ｍ２から第５層目の配線Ｍ５の配線の上面における総面積よりも大きくなるように設計されている。

また、図２（ａ）および（ｂ）はそれぞれ評価に用いたＴＥＧパターンの平面構造の模式図および断面構造の模式図であり、左側は参照用ＭＩＳＦＥＴの模式図を示し、右側は評価用ＭＩＳＦＥＴの模式図を示す。評価用ＭＩＳＦＥＴでは、参照用ＭＩＳＦＥＴよりもアンテナダイオードに繋がる配線が長く形成されている。図中、Ｇはゲート、ＳＤはソース・ドレイン、ＡＤはアンテナダイオード、Ｍ１〜Ｍ５は第１層目から第５層目の配線およびＰＡＤはパッド電極を示している。図２（ｃ）はＭＩＳＦＥＴの閾値電圧の変動量（ΔＶｔｈ）の相対精度ばらつきとアンテナ比（配線の上面における面積／ゲートの上面における面積）との関係を説明するグラフ図である。

参照用ＭＩＳＦＥＴでは第１層目の配線Ｍ１を介してゲートＧとアンテナダイオードＡＤとを結線した後、第２層目の配線Ｍ２から第５層目の配線Ｍ５を介して第１層目の配線Ｍ１をパッド電極ＰＡＤに電気的に接続している。一方、評価用ＭＩＳＦＥＴでは第１層目の配線Ｍ１および第２層目の配線Ｍ２を介してゲートＧとアンテナダイオードＡＤとを結線した後、第２層目の配線Ｍ２から第５層目の配線Ｍ５を介して第１層目の配線Ｍ１をパッド電極ＰＡＤに電気的に接続しており、参照用ＭＩＳＦＥＴと評価用ＭＩＳＦＥＴとでは、第２層目の配線Ｍ２の構造が異なっている。

アンテナルールの規定では、閾値電圧の変動量（ΔＶｔｈ）がある一定電圧（例えば、数１０ｍＶ）以下となるアンテナ比を設定しており、図１（ａ）および図２（ａ）に示した全てのＭＩＳＦＥＴはこの規定内で設計されている。

設計時に用いられるペア係数（閾値電圧の変動量の相対精度ばらつきの設計値）は参照用ＭＩＳＦＥＴ対で得られた約１．７５ｍＶである。しかし、図１（ａ）に示したＴＥＧパターンでは、参照用ＭＩＳＦＥＴと評価用ＭＩＳＦＥＴとで得られた評価用ＭＩＳＦＥＴのアンテナ比が１０の場合の閾値電圧の変動量の相対精度ばらつきは約２．５ｍＶに増加する。同様に、図２（ａ）に示したＴＥＧパターンでは、参照用ＭＩＳＦＥＴと評価用ＭＩＳＦＥＴとで得られた評価用ＭＩＳＦＥＴのアンテナ比が１０の場合の閾値電圧の変動量の相対精度ばらつきは約４．６ｍＶに増加する。

これらＴＥＧパターンの測定結果からわかるように、上記アンテナルール規定内で作成したＴＥＧパターンであっても、アンテナダイオードに接続される配線の上面における総面積、すなわちアンテナ比が増加するに従って吸収される電荷が増加して、ＭＩＳＦＥＴの閾値電圧の変動量の相対精度ばらつきがペア係数よりも増加すると考えられる。このようなＭＩＳＦＥＴの閾値電圧の変動量の相対精度ばらつきによって、複数端子の出力特性は不均一となり、差動増幅回路やカレントミラー回路などのセンシティブなアナログ回路の特性が劣化する。

ＰＩＤの場合も同様に、ＰＩＤが発生すると、同じ配線面積であっても吸収される電荷が増加するため、ＭＩＳＦＥＴの閾値電圧の変動量の相対精度ばらつきはペア係数よりも増加すると考えられる。しかし、ＰＩＤの発生を予測することやＰＩＤにより生じた電荷量を予測することは困難であるため、既存の設計環境では、ＰＩＤに起因する閾値電圧の変動量の相対精度ばらつきを考慮した設計や検証を行うことができず、また、閾値電圧の変動量の相対精度ばらつきを抑制することは難しいと考えられる。

（実施の形態１）
以下に、本実施の形態１によるアンテナダイオードを備えたＭＩＳＦＥＴについて説明する。

図３は、本実施の形態１によるシステムＬＳＩ（Large Scale Integration）の概略平面図を示す。

システムＬＳＩ１は、動作検証済みの機能回路ブロック（ＩＰ：Intellectual Property）を多数組み合わせて大規模な機能システムを１チップ上に形成した半導体集積回路である。顧客のニーズに合わせて、高性能で様々な機能回路ブロックとして、例えばロジック、メモリまたはアナログなどを組むことができる。図３には、ＣＰＵ（Central Processing Unit）ブロック２、ユーザロジックブロック３、メモリブロック４、アナログブロック５、ＤＳＰ（Digital Signal Processor）ブロック６および周辺Ｉ／Ｆ（Interface）ブロック７などの機能回路ブロックを組み合わせたシステムＬＳＩ１を例示している。システムＬＳＩ１は、例えばカーナビゲーション、あるいはデジタルテレビまたは携帯電話などの情報機器の心臓部に用いられる。ＣＰＵブロック２、ユーザロジックブロック３、メモリブロック４等の各機能回路ブロックでそれぞれの用途毎に信号処理を行い、アナログブロック（Ａ／Ｄ変換器、Ｄ／Ａ変換器等）５で人間が感知できる画像や音声といったアナログ信号へ変換することにより、システムを構成する。アナログブロック５は、上述の差動増幅回路やカレントミラー回路などのセンシティブなアナログ回路を構成する半導体素子が形成される領域である。

各回路ブロック内では複数層の配線を介して各半導体素子（ＭＩＳＦＥＴ、抵抗素子、容量素子またはインダクタ素子等）間での信号のやりとりが行われており、さらに回路ブロック間の信号のやり取りは、各回路ブロック内に形成された最上層の配線よりもさらに上層の配線をも介して行われている。本実施の形態１では、各回路ブロック内に形成された最上層の配線を単に「最上層配線」と記載し、回路ブロック間を接続する配線を「回路ブロック間配線（またはＩＰ間配線）」と記載して両者を区別している。すなわち、本実施の形態１では、アナログブロック５内での最上層配線を配線Ｍ５として記載しているが、これは、システムＬＳＩ１内の最上層配線ではない。システムＬＳＩ１内の配線層は、例えば第９層まで形成されている。上記の回路ブロック間配線は、本実施の形態１では、第１層目から第９層目の配線で構成されている。

次に、本実施の形態１によるアンテナダイオードを備えたＭＩＳＦＥＴの構造について図４を用いて説明する。図４は本実施の形態１によるアンテナダイオードを備えたｎＭＩＳ（ｎチャネル型のＭＩＳＦＥＴ）の要部断面図である。

図４に示すように、ｐ型の単結晶シリコンからなる半導体基板１１の主面にはｐ型ウェル１２が形成されており、ｐ型ウェル１２には各種半導体素子間を電気的に分離するための素子分離部１３が形成されている。ｎＭＩＳは、この素子分離部１３に囲まれた活性領域に形成されている。

ｎＭＩＳは、ｐ型ウェル１２に形成された一対のｎ型の半導体領域からなるソース・ドレインを有しており、一対のソース・ドレイン間の半導体基板１１の表面には、例えば酸化シリコンからなるゲート絶縁膜１５が設けられ、さらにその上には導電材料からなるゲート電極１６が設けられている。上記導電材料は、例えば多結晶シリコン膜とすることができる。ゲート絶縁膜１５下の半導体基板１１のチャネル領域には、例えばｐ型のチャネルストッパ層が形成されている。

ｎＭＩＳは、層間絶縁膜１７により覆われており、この層間絶縁膜１７に形成された接続孔１８に埋められたプラグ電極１９を介して、ゲート電極１６と第１層目の配線Ｍ１とが電気的に接続されている。また、図示は省略するが、この層間絶縁膜１７に形成された接続孔１８に埋められたプラグ電極１９を介して、ソース・ドレインを構成するｎ型の半導体領域と第１層目の配線Ｍ１とが電気的に接続されている。

さらに、２つのアンテナダイオードＡＤ１，ＡＤ２が、ｎＭＩＳが形成された活性領域に近接して配置されており、第１アンテナダイオードＡＤ１は素子分離部１３に囲まれたｎ型の第１半導体領域２３とｐ型ウェル１２とから構成され、第２アンテナダイオードＡＤ２は素子分離部１３に囲まれたｎ型の第２半導体領域２４とｐ型ウェル１２とから構成されている。第１アンテナダイオードＡＤ１の第１半導体領域２３は、層間絶縁膜１７に形成された接続孔１８に埋められたプラグ電極１９を介して第１層目の配線Ｍ１と電気的に接続されている。さらに、この第１アンテナダイオードＡＤ１の第１半導体領域２３と電気的に接続する第１層目の配線Ｍ１は、ｎＭＩＳのゲート電極１６と電気的に接続する第１層目の配線Ｍ１と繋がっている。すなわち、第１層目の配線Ｍ１を介して、ｎＭＩＳのゲート電極１６と第１アンテナダイオードＡＤ１の第１半導体領域２３とが電気的に接続されている。

また、ゲート電極１６と電気的に接続された第１層目の配線Ｍ１は、第１層目の配線Ｍ１に接続して形成されたプラグ電極２０を介して第２層目の配線Ｍ２に電気的に接続され、第２層目の配線Ｍ２は、第２層目の配線Ｍ２に接続して形成されたプラグ電極２１を介して第３層目の配線Ｍ３に電気的に接続され、さらに第３層目の配線Ｍ３は、第３層目の配線Ｍ３に接続して形成されたプラグ電極２２を介して、このｎＭＩＳが形成されたアナログブロック内の最上層配線から１層下の第４層目の配線Ｍ４に電気的に接続されている。第１アンテナダイオードＡＤ１の第１半導体領域２３と結線するために設けられる第１層目の配線Ｍ１から第４層目の配線Ｍ４の配線の上面における総面積は特性に影響を及ぼさない範囲で最小の面積となるようにすることが望ましく、例えばこれら各層の配線は平面構造で重なった位置となるように形成される。

第１アンテナダイオードＡＤ１のアンテナ効果により、例えば第２層目の配線Ｍ２から第４層目の配線Ｍ４において吸収された電荷をｎＭＩＳのゲート電極１６ではなく、第１アンテナダイオードＡＤ１へ流すことができる。ここでは、第１層目の配線Ｍ１を介して、ｎＭＩＳのゲート電極１６と第１アンテナダイオードＡＤ１の第１半導体領域２３とを電気的に接続したが、他の層の配線を用いてもよい。但し、各層の配線に対してアンテナ効果を得るにはなるべく下層の配線を用いる方がよい。

また、第２アンテナダイオードＡＤ２の第２半導体領域２４は、層間絶縁膜１７に形成された接続孔１８に埋められたプラグ電極１９を介して第１層目の配線Ｍ１と電気的に接続されている。さらに、第１層目の配線Ｍ１は、第１層目の配線Ｍ１に接続して形成されたプラグ電極２０を介して第２層目の配線Ｍ２に電気的に接続され、第２層目の配線Ｍ２は、第２層目の配線Ｍ２に接続して形成されたプラグ電極２１を介して第３層目の配線Ｍ３に電気的に接続され、さらに第３層目の配線Ｍ３は、第３層目の配線Ｍ３に接続して形成されたプラグ電極２２を介して、このｎＭＩＳが形成されたアナログブロック内の最上層配線から１層下の第４層目の配線Ｍ４に電気的に接続されている。第２アンテナダイオードＡＤ２の第２半導体領域２４と結線するために設けられる第１層目の配線Ｍ１から第４層目の配線Ｍ４の配線の上面における総面積は特性に影響を及ぼさない範囲で最小の面積となるようにすることが望ましく、例えばこれら各層の配線は平面構造で重なった位置となるように形成される。

第２アンテナダイオードＡＤ２に電気的に繋がる第２層目の配線Ｍ２には、第３層目の配線Ｍ３および第４層目の配線Ｍ４を用いて他の半導体素子が電気的に接続されている。従って、第２アンテナダイオードＡＤ２のアンテナ効果により、他の半導体素子に繋がる第２層目の配線Ｍ２から第４層目の配線Ｍ４の製造工程において生じるＰＩＤによる電荷は全て第２アンテナダイオードＡＤ２へ流すことができる。

仮に第１層目の配線Ｍ１から第４層目の配線Ｍ４の製造工程において、ｎＭＩＳのゲート電極１６に繋がる第１層目の配線Ｍ１から第４層目の配線Ｍ４にＰＩＤによる電荷が発生しても、ｎＭＩＳのゲート電極１６に繋がる第１層目の配線Ｍ１から第４層目の配線Ｍ４の配線の上面における総面積は、第２アンテナダイオードＡＤ２に繋がる第１層目の配線Ｍ１から第４層目の配線Ｍ４の配線の上面における総面積よりも小さく、また第１アンテナダイオードＡＤ１がアンテナ効果を有しているので、ｎＭＩＳのゲート電極１６へ流れる電荷を抑制することができる。ここでは、第２層目の配線Ｍ２から第４層目の配線Ｍ４の複数層の配線を用いて他の半導体素子と第２アンテナダイオードＡＤ２の第２半導体領域２４とを繋いだが、これに限定されるものではなく、例えばいずれか１層の配線を用いて繋いでもよい。

ｎＭＩＳのゲート電極１６および第１アンテナダイオードＡＤ１に繋がり、第１アンテナダイオードＡＤ１の第１半導体領域２３と平面構造では重なった位置に形成される第４層目の配線Ｍ４と、第２アンテナダイオードＡＤ２に繋がり、第２アンテナダイオードＡＤ２の第２半導体領域２４と平面構造では重なった位置に形成される第４層目の配線Ｍ４とは、このｎＭＩＳが形成されたアナログブロック内の最上層配線である第５層目の配線２５によって結線されている。

なお、第１アンテナダイオードＡＤ１に繋がる上記第４層目の配線Ｍ４と第２アンテナダイオードＡＤ２に繋がる上記第４層目の配線Ｍ４との結線は、上記第５層目の配線２５に限定されるものではなく、他の半導体素子等に電気的に接続された配線において生じるＰＩＤのｎＭＩＳの特性へ与える影響を防止することのできる結線であればよい。例えばｎＭＩＳのゲート電極１６と第１アンテナダイオードＡＤ１の第１半導体領域２３とを接続する配線（本実施の形態１では第１層目の配線Ｍ１）よりも１層以上上に位置する配線を用いて両者を結線してもよい。

次に、本実施の形態１によるアンテナダイオードを備えたＭＩＳＦＥＴが対になって配置された回路の構成について図５を用いて説明する。図５（ａ）はアンテナダイオードを備えたＭＩＳＦＥＴが対になって配置された回路の要部平面図、図５（ｂ）は図５（ａ）のＡ−Ａ′線における要部断面図である。ここではｎＭＩＳ（ｎチャネル型のＭＩＳＦＥＴ）を例示するが、ｐＭＩＳ（ｐチャネル型のＭＩＳＦＥＴ）を用いてもよい。

前述したように、隣接する回路どうし間で相対精度が要求される同一仕様の複数の回路を有する半導体装置においては、その回路に形成される素子のマッチングをとることにより複数端子の出力特性を向上させることができる。ここでは、回路を構成する素子として前述の図４を用いてその構造を説明したｎＭＩＳと同様の２つのアンテナダイオード（第１アンテナダイオードＡＤ１および第２アンテナダイオードＡＤ２）を備えたｎＭＩＳを例示し、さらに１つのＭＩＳＦＥＴ対を例示しているが、例えば演算増幅器に備わる差動増幅回路やカレントミラー回路では、複数のＭＩＳＦＥＴ対が等間隔に並列に配置されている。また、ＭＩＳＦＥＴ対の部分のみを記載しているが、第２層目の配線Ｍ２はそれより上層の配線に電気的に接続されている。

図５（ａ）に示すように、２つのｎＭＩＳ３１ａ，３１ｂが向きを揃えて配置されている。また、２つのｎＭＩＳ３１ａ，３１ｂの配置を対称化することに加えて、ｎＭＩＳ３１ａ，３１ｂの構造および第１アンテナダイオードＡＤ１および第２アンテナダイオードＡＤ２の構造（配線、接続孔およびプラグ電極等の構造）を等しくすることにより、ＭＩＳＦＥＴ対の特性が対称的に等しくなるようにしている。また、ＭＩＳＦＥＴ対の両側にダミーｎＭＩＳ３２ａ、３２ｂを配置することにより、対称性を持たせている。これらにより、製造過程におけるエッチングずれやマスクずれに対して相対精度を確保することができる。

図５（ｂ）に示すように、ｎＭＩＳのゲート電極１６および第１アンテナダイオードＡＤ１に第１層目の配線Ｍ１、第２層目の配線Ｍ２、第３層目の配線Ｍ３および第４層目の配線Ｍ４が電気的に接続され、第２アンテナダイオードＡＤ２に第１層目の配線Ｍ１、第２層目の配線Ｍ２、第３層目の配線Ｍ３および第４層目の配線Ｍ４が電気的に接続され、両方の第４層目の配線Ｍ４どうしは、アナログブロック内の最上層配線である第５層目の配線２５により接続されている。ダミーｎＭＩＳ３２ａ，３２ｂは第１アンテナダイオードＡＤ１および第２アンテナダイオードＡＤ２を有しない構造であり、ゲート電極１６にはプラグ電極１９を介して第１層目の配線Ｍ１が接続されている。図示はしないが、第２層目の配線Ｍ２と電気的に接続される上層の配線の製造工程において生じるＰＩＤによる電荷は全て第２アンテナダイオードＡＤ２へ流すことができる。

このように、２つのｎＭＩＳ３１ａ，３１ｂを対称に配置し、その構造を等しくすることにより、ｎＭＩＳ３１ａ，３１ｂの閾値電圧の変動量の相対精度ばらつきを低減することができる。さらに、第１アンテナダイオードＡＤ１および第２アンテナダイオードＡＤ２を設けることにより、配線の製造工程においてＰＩＤが発生しても、ＰＩＤのｎＭＩＳ３１ａ，３１ｂの特性に及ぼす影響を遮断することができるので、設計工程においてＰＩＤに起因するｎＭＩＳ３１ａ，３１ｂの閾値電圧の変動量の相対精度ばらつきを考慮する必要がなくなる。

また、ＰＩＤに起因するｎＭＩＳ３１ａ，３１ｂの閾値電圧の変動量の相対精度ばらつきを考慮した設計および検証が不要となり、上記相対精度ばらつきを切り分けた設計および検証を行うことができるので、回路特性の設計値と実測値との差が小さくなり、精度のよい回路設計を行うことができる。

また、図６に示すように、このＭＩＳＦＥＴの閾値電圧の変動量の相対精度ばらつき（ΔＶｔｈ）は、ＭＩＳＦＥＴのチャネル長とチャネル幅との積の平方の逆数（１／√（ＬＷ））に比例する。その傾きは前述したペア係数に相当することから、相対精度ばらつきを同じとした場合、ペア係数が小さくできればＭＩＳＦＥＴのサイズを小さくすることができる。本実施の形態１では、ＭＩＳＦＥＴの閾値電圧の変動量の相対精度ばらつきに及ぼすＰＩＤの影響が無くなるので、ペア係数が小さくなり、ＭＩＳＦＥＴのサイズを小さく設計することができる。その結果、回路面積の低減を図ることができる。

次に、本実施の形態によるアンテナダイオードを備えたＭＩＳＦＥＴの製造方法を図７〜図１１を用いて工程順に説明する。図７〜図１１は、アンテナダイオードを備えたＭＩＳＦＥＴの要部断面図である。ここではｎＭＩＳ（ｎチャネル型のＭＩＳＦＥＴ）の製造方法について説明するが、ｐＭＩＳ（ｐチャネル型のＭＩＳＦＥＴ）も同様に形成することができる。

まず、図７に示すように、単結晶シリコンからなる半導体基板（円形の薄い板状に加工した半導体ウエハ）１１の主面の素子分離領域に絶縁膜からなる素子分離部１３を形成した後、半導体基板１１にｐ型の導電性を示す不純物をイオン注入してｐ型ウェル１２を形成する。続いて半導体基板１１を熱酸化して、半導体基板１１の表面にゲート絶縁膜１５を形成した後、ゲート絶縁膜１５上にｎ型の導電性を示す多結晶シリコン膜をＣＶＤ（Chemical Vapor Deposition）法により堆積した後、レジストパターンをマスクとしたドライエッチング法により多結晶シリコン膜を加工して、ゲート電極１６を形成する。

次に、図８に示すように、半導体基板１１の主面上に絶縁膜をＣＶＤ法により堆積した後、この絶縁膜をＲＩＥ（Reactive Ion Etching）法に異方性エッチングして、ゲート電極１６の側壁にサイドウォール２６を形成する。続いてゲート電極１６の両側のｐ型ウェル１２にｎ型の導電性を示す不純物（たとえばリンまたはヒ素）をイオン注入し、ソース・ドレインとして機能するｎ型半導体領域をゲート電極１６およびサイドウォール２６に対して自己整合的に形成する。

次に、図９に示すように、半導体基板１１の主面上にプラズマＣＶＤ法により窒化シリコン膜を堆積して第１絶縁膜１７ａを形成する。続いて第１絶縁膜１７ａ上にプラズマＣＶＤ法によりＴＥＯＳ（Tetra Ethyl Ortho Silicate）膜を堆積して第２絶縁膜１７ｂを形成し、第１および第２絶縁膜１７ａ，１７ｂからなる層間絶縁膜１７を形成する。その後、第１絶縁膜１７ａの表面をＣＭＰ（Chemical Mechanical Polishing）法により研磨する。下地段差に起因して第１絶縁膜１７ａの表面に凹凸形状が形成されても、第２絶縁膜１７ｂの表面をＣＭＰ法により研磨することにより、その表面が平坦化された層間絶縁膜１７が得られる。

次に、レジストパターンをマスクとして層間絶縁膜１７をエッチングし、ゲート電極１６またはソース・ドレインに達する接続孔１８を所定の箇所に形成する。続いて半導体基板１１の主面上にバリアメタル膜を形成する。バリアメタル膜は、例えば窒化チタン膜、タンタル膜または窒化タンタル膜等である。さらにバリアメタル膜上に金属膜、例えばタングステン膜を堆積し、例えばＣＭＰ法でこの金属膜の表面を平坦化することによって接続孔１８の内部にプラグ電極１９を形成する。

次に、半導体基板１１の主面上にストッパ絶縁膜２７ａおよび配線形成用の絶縁膜２７ｂを順次形成する。ストッパ絶縁膜２７ａは絶縁膜２７ｂへの溝加工の際にエッチングストッパとなる膜であり、絶縁膜２７ｂに対してエッチング選択比を有する材料を用いる。ストッパ絶縁膜２７ａは、例えばプラズマＣＶＤ法により形成される窒化シリコン膜とし、絶縁膜２７ｂは、例えばプラズマＣＶＤ法により形成される酸化シリコン膜とすることができる。なお、ストッパ絶縁膜２７ａと絶縁膜２７ｂには次に説明する第１層目の配線Ｍ１が形成される。

次に、シングルダマシン法により第１層目の配線Ｍ１を形成する。まず、レジストパターンをマスクとしたドライエッチングによってストッパ絶縁膜２７ａおよび絶縁膜２７ｂの所定の領域に配線溝２７ｃを形成した後、半導体基板１１の主面上にバリアメタル膜を形成する。バリアメタル膜は、例えば窒化チタン膜、タンタル膜または窒化タンタル膜等である。続いてＣＶＤ法またはスパッタリング法によりバリアメタル膜上に銅のシード層を形成し、さらに電解めっき法を用いてシード層上に銅めっき膜を形成する。銅めっき膜により配線溝２７ｃの内部を埋め込む。続いて配線溝２７ｃ以外の領域の銅めっき膜、シード層およびバリアメタル膜をＣＭＰ法により除去して、銅を主導電材料とする第１層目の配線Ｍ１を形成する。

次に、図１０に示すように、デュアルダマシン法により第２層目の配線Ｍ２を形成する。まず、半導体基板１１の主面上にキャップ絶縁膜２８ａ、層間絶縁膜２８ｂおよび配線形成用のストッパ絶縁膜２８ｃを順次形成する。キャップ絶縁膜２８ａおよび層間絶縁膜２８ｂには、後に説明するように接続孔２８ｅが形成される。キャップ絶縁膜２８ａは、層間絶縁膜２８ｂに対してエッチング選択比を有する材料で構成され、例えばプラズマＣＶＤ法により形成される窒化シリコン膜とすることができる。さらにキャップ絶縁膜２８ａは第１層目の配線Ｍ１を構成する銅の拡散を防止する保護膜としての機能を有している。層間絶縁膜２８ｂは、例えばプラズマＣＶＤ法により形成されるＴＥＯＳ膜とすることができる。ストッパ絶縁膜２８ｃは、層間絶縁膜２８ｂおよび後にストッパ絶縁膜２８ｃの上層に堆積される配線形成用の絶縁膜に対してエッチング選択比を有する絶縁材料で構成され、例えばプラズマＣＶＤ法により形成される窒化シリコン膜とすることができる。

次に、孔形成用のレジストパターンをマスクとしたドライエッチングによりストッパ絶縁膜２８ｃを加工した後、ストッパ絶縁膜２８ｃ上に配線形成用の絶縁膜２８ｄを形成する。絶縁膜２８ｄは、例えばＴＥＯＳ膜とすることができる。

次に、配線溝形成用のレジストパターンをマスクとしたドライエッチングにより絶縁膜２８ｄを加工する。この際、ストッパ絶縁膜２８ｃがエッチングストッパとして機能する。続いてストッパ絶縁膜２８ｃおよび配線溝形成用のレジストパターンをマスクとしたドライエッチングにより層間絶縁膜２８ｂを加工する。この際、キャップ絶縁膜２８ａがエッチングストッパとして機能する。続いて露出したキャップ絶縁膜２８ａをドライエッチングにより除去することにより、キャップ絶縁膜２８ａおよび層間絶縁膜２８ｂに接続孔２８ｅが形成され、ストッパ絶縁膜２８ｃおよび絶縁膜２８ｄに配線溝２８ｆが形成される。

次に、接続孔２８ｅおよび配線溝２８ｆの内部に第２層目の配線Ｍ２を形成する。第２層目の配線Ｍ２は、バリアメタル層および主導電層である銅膜からなり、この配線と下層配線である第１層目の配線Ｍ１とを接続する接続部材は第２層目の配線Ｍ２と一体に形成される。まず、接続孔２８ｅおよび配線溝２８ｆの内部を含む半導体基板１１の主面上にバリアメタル膜を形成する。バリアメタル膜は、例えば窒化チタン膜、タンタル膜または窒化タンタル膜等である。続いてＣＶＤ法またはスパッタリング法によりバリアメタル膜上に銅のシード層を形成し、さらに電解めっき法を用いてシード層上に銅めっき膜を形成する。銅めっき膜により接続孔２８ｅおよび配線溝２８ｆの内部を埋め込む。続いて接続孔２８ｅおよび配線溝２８ｆ以外の領域の銅めっき膜、シード層およびバリアメタル膜をＣＭＰ法により除去して、第２層目の配線Ｍ２を形成する。

次に、図１１に示すように、例えば前述した第２層目の配線Ｍ２と同様な方法によりさらに各回路ブロック内の上層の配線を形成する。図１１では、第３層目の配線Ｍ３、第４層目の配線Ｍ４および第５層目の配線２５を例示している。最上層配線である第５層目の配線２５を形成する際に、この第５層目の配線２５を用いて、第１アンテナダイオードＡＤ１の第１半導体領域２３と結線するために設けられている第４層目の配線Ｍ４と第２アンテナダイオードＡＤ２の第２半導体領域２４と結線するために設けられている第４層目の配線Ｍ４とを接続する。

その後、図示は省略するが、半導体基板１１の主面上に絶縁膜を形成した後、レジストパターンをマスクとしたエッチングによりこの絶縁膜を加工して、第５層目の配線２５の一部を露出させる。続いて半導体基板１１の主面上にアルミニウム合金膜を堆積した後、レジストパターンをマスクとしたエッチングによりアルミニウム合金膜を加工して、回路ブロック間配線およびＰＡＤ電極等を形成する。以上の工程により、本実施の形態１であるアンテナダイオードを備えたｎＭＩＳが略完成する。

このように、本実施の形態１によれば、ＭＩＳＦＥＴのゲート電極１６に第１層目の配線Ｍ１を介して電気的に接続された第１アンテナダイオードＡＤ１と、ＭＩＳＦＥＴのゲート電極１６に第１層目の配線Ｍ１を介して電気的に接続されない第２アンテナダイオードＡＤ２とを形成し、他の半導体素子等と繋がる第１層目の配線Ｍ１から第４層目の配線Ｍ４（アナログブロック内の最上層配線から１層下の配線）を第２アンテナダイオードＡＤ２に接続することにより、他の半導体素子等と繋がる第１層目の配線Ｍ１から第４層目の配線Ｍ４が吸収した電荷を第２アンテナダイオードＡＤ２へ流すことができる。これにより、ゲート電極１６に結線された第４層目の配線Ｍ４と第２アンテナダイオードＡＤ２に結線された第４層目の配線Ｍ４とを、アンテナブロック内の最上層配線である第５層目の配線２５により接続しても、他の半導体素子に接続された第１層目の配線Ｍ１から第４層目の配線Ｍ４に吸収された電荷がゲート電極１６へ流れることを防止できるので、ＭＩＳＦＥＴのゲート絶縁膜１５の破壊を防止することができる。

また、例えば演算増幅器に備わる差動増幅回路やカレントミラー回路において用いられるＭＩＳＦＥＴ対においても、ＭＩＳＦＥＴに第１アンテナダイオードＡＤ１および第２アンテナダイオードＡＤ２を設けることにより、ＰＩＤのＭＩＳＦＥＴの特性に及ぼす影響を遮断することができるので、設計工程においてＰＩＤに起因するＭＩＳＦＥＴの閾値電圧の変動量の相対精度ばらつきを考慮した設計および検証が不要となる。また、上記相対精度ばらつきを切り分けた設計および検証を行うことができるので、回路特性の設計値と実測値との差が小さくなり、精度のよい回路設計を行うことができる。

（実施の形態２）
本実施の形態２によるアンテナダイオードを備えたＭＩＳＦＥＴについて図１２を用いて説明する。図１２は本実施の形態２によるアンテナダイオードを備えたｎＭＩＳ（ｎチャネル型のＭＩＳＦＥＴ）の要部断面図である。

前述した実施の形態１のアンテナダイオードを備えたｎＭＩＳと相違する点は、第１層目の配線Ｍ１から第４層目の配線Ｍ４において吸収された電荷をクランプさせる第２アンテナダイオードＡＤ２の配置場所が異なることである。前述した実施の形態１では、ｎＭＩＳのゲート電極１６と第１層目の配線Ｍ１を介して接続された第１アンテナダイオードＡＤ１の直近に第２アンテナダイオードＡＤ２を配置したが、本実施の形態２では、第１アンテナダイオードＡＤ１から一定の距離を置いて第２アンテナダイオードＡＤ２が配置されている。

このように第２アンテナダイオードＡＤ２を配置しても、前述した実施の形態１と同様な効果を得ることができ、さらに第２アンテナダイオードＡＤ２の配置の制約が緩和されるので、第２アンテナダイオードＡＤ２の配置による面積増加を抑えることが可能となる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

本発明は、アンテナダイオード等の保護素子を備える電界効果トランジスタを有する半導体装置に適用することができる。

（ａ）および（ｂ）はそれぞれ本発明者によって検討されたＴＥＧパターンの平面構造の模式図および断面構造の模式図、（ｃ）はＭＩＳＦＥＴの閾値電圧の変動量（ΔＶｔｈ）の相対精度ばらつきとアンテナ比（配線の上面における面積／ゲートの上面における面積）との関係を説明するグラフ図である。 （ａ）および（ｂ）はそれぞれ本発明者によって検討されたＴＥＧパターンの平面構造の模式図および断面構造の模式図、（ｃ）はＭＩＳＦＥＴの閾値電圧の変動量（ΔＶｔｈ）の相対精度ばらつきとアンテナ比（配線の上面における面積／ゲートの上面における面積）との関係を説明するグラフ図である。 本実施の形態１によるシステムＬＳＩの概略平面図である。 本実施の形態１によるアンテナダイオードを備えたＭＩＳＦＥＴの要部断面図である。 （ａ）はアンテナダイオードを備えたＭＩＳＦＥＴが対になって配置された回路の要部平面図、（ｂ）は同図（ａ）のＡ−Ａ′線における要部断面図である。 電界効果トランジスタの閾値電圧の変動量の相対精度ばらつき（ΔＶｔｈ）と、電界効果トランジスタのチャネル長とチャネル幅との積の平方の逆数（１／√（ＬＷ））との関係を説明するグラフ図である。 本実施の形態１によるアンテナダイオードを備えた電界効果トランジスタの製造工程を示す要部断面図である。 図７に続く電界効果トランジスタの製造工程中の図７と同じ箇所の要部断面図である。 図８に続く電界効果トランジスタの製造工程中の図７と同じ箇所の要部断面図である。 図９に続く電界効果トランジスタの製造工程中の図７と同じ箇所の要部断面図である。 図１０に続く電界効果トランジスタの製造工程中の図７と同じ箇所の要部断面図である。 本実施の形態２によるアンテナダイオードを備えたＭＩＳＦＥＴの要部断面図である。

符号の説明

１ システムＬＳＩ
２ ＣＰＵブロック
３ ユーザロジックブロック
４ メモリブロック
５ アナログブロック
６ ＤＳＰブロック
７ 周辺Ｉ／Ｆブロック
１１ 半導体基板
１２ ｐ型ウェル
１３ 素子分離部
１５ ゲート絶縁膜
１６ ゲート電極
１７ 層間絶縁膜
１７ａ 第１絶縁膜
１７ｂ 第２絶縁膜
１８ 接続孔
１９，２０，２１，２２ プラグ電極
２３ 第１半導体領域
２４ 第２半導体領域
２５ 第５層目の配線
２６ サイドウォール
２７ａ ストッパ絶縁膜
２７ｂ 絶縁膜
２７ｃ 配線溝
２８ａ キャップ絶縁膜
２８ｂ 層間絶縁膜
２８ｃ ストッパ絶縁膜
２８ｄ 絶縁膜
２８ｅ 接続孔
２８ｆ 配線溝
２９ａ 窒化シリコン膜
２９ｂ 酸化シリコン膜
３１ａ，３１ｂ ｎチャネル型のＭＩＳＦＥＴ
３２ａ，３２ｂ ダミーｎチャネル型のＭＩＳＦＥＴ
ＡＤ アンテナダイオード
ＡＤ１ 第１アンテナダイオード
ＡＤ２ 第２アンテナダイオード
Ｇ ゲート
Ｍ１，Ｍ２，Ｍ３，Ｍ４，Ｍ５ 配線
ＰＡＤ パッド電極
ＳＤ ソース・ドレイン

Claims (17)

1. 第１導電型の半導体基板のアナログブロックにおいて、電界効果トランジスタと、前記半導体基板と前記第１導電型とは異なる第２導電型の第１半導体領域とからなる第１アンテナダイオードと、前記第１アンテナダイオードとは互いに異なる領域に形成され、前記半導体基板と前記第２導電型の第２半導体領域とからなる第２アンテナダイオードとを有し、
   前記第１アンテナダイオードの前記第１半導体領域は、第ｎ層目の配線を介して前記電界効果トランジスタのゲート電極と電気的に接続され、前記第２アンテナダイオードの前記第２半導体領域は、１層または複数層の配線を介して前記電界効果トランジスタとは異なる他の半導体素子と電気的に接続されており、
   前記アナログブロック内の最上層配線を除いて、前記第１アンテナダイオードの前記第１半導体領域と電気的に接続される前記アナログブロック内の配線の上面における総面積が、前記第２アンテナダイオードの前記第２半導体領域と電気的に接続される前記アナログブロック内の配線の上面における総面積よりも小さいことを特徴とする半導体装置。
2. 請求項１記載の半導体装置において、前記第１アンテナダイオードの前記第１半導体領域と電気的に接続される前記アナログブロック内の配線と前記第２アンテナダイオードの前記第２半導体領域と電気的に接続される前記アナログブロック内の配線とは、前記アナログブロック内の最上層配線を介して接続されていることを特徴とする半導体装置。
3. 請求項１記載の半導体装置において、前記第１アンテナダイオードの前記第１半導体領域と電気的に接続される前記アナログブロック内の配線と前記第２アンテナダイオードの前記第２半導体領域と電気的に接続される前記アナログブロック内の配線とは、前記電界効果トランジスタのゲート電極と電気的に接続される前記第ｎ層目の配線よりも１層以上上に位置する配線により接続されていることを特徴とする半導体装置。
4. 請求項１記載の半導体装置において、前記第１アンテナダイオードの前記第１半導体領域と前記アナログブロック内の最上層配線とを電気的に接続するための各層の配線は、前記第１半導体領域と平面構造では重なった位置に形成され、前記第２アンテナダイオードの前記第２半導体領域と前記アナログブロック内の最上層配線とを電気的に接続するための各層の配線は、前記第２半導体領域と平面構造では重なった位置に形成されていることを特徴とする半導体装置。
5. 請求項１記載の半導体装置において、前記第ｎ層目の配線は、第１層目の配線であることを特徴とする半導体装置。
6. 請求項１記載の半導体装置において、前記第１アンテナダイオードと前記第２アンテナダイオードとが素子分離部を挟んで隣接して形成されていることを特徴とする半導体装置。
7. 請求項１記載の半導体装置において、前記アナログブロックは差動増幅回路またはカレントミラー回路が形成される領域であり、前記電界効果トランジスタは前記差動増幅回路または前記カレントミラー回路の一部を構成していることを特徴とする半導体装置。
8. 第１導電型の半導体基板のアナログブロックにおいて、前記半導体基板と前記第１導電型とは異なる第２導電型の第１半導体領域とからなる第１アンテナダイオードと、前記第１アンテナダイオードとは互いに異なる領域に形成され、前記半導体基板と前記第２導電型の第２半導体領域とからなる第２アンテナダイオードとを備えた２つの電界効果トランジスタにより構成されるトランジスタ対を有し、
   前記第１アンテナダイオードの前記第１半導体領域は、第ｎ層目の配線を介して前記電界効果トランジスタのゲート電極と電気的に接続されており、
   前記アナログブロック内の最上層配線を除いて、前記第１アンテナダイオードの前記第１半導体領域と電気的に接続される前記アナログブロック内の配線の上面における総面積が、前記第２アンテナダイオードの前記第２半導体領域と電気的に接続される前記アナログブロック内の配線の上面における総面積よりも小さいことを特徴とする半導体装置。
9. 請求項８記載の半導体装置において、前記第１アンテナダイオードの前記第１半導体領域と電気的に接続される前記アナログブロック内の配線と、前記第２アンテナダイオードの前記第２半導体領域と電気的に接続される前記アナログブロック内の配線とは、前記アナログブロック内の最上層配線を介して接続されていることを特徴とする半導体装置。
10. 請求項８記載の半導体装置において、前記第１アンテナダイオードの前記第１半導体領域と電気的に接続される前記アナログブロック内の配線と前記第２アンテナダイオードの前記第２半導体領域と電気的に接続される前記アナログブロック内の配線とは、前記電界効果トランジスタのゲート電極と電気的に接続される前記第ｎ層目の配線よりも１層以上上に位置する配線により接続されていることを特徴とする半導体装置。
11. 請求項８記載の半導体装置において、前記第１アンテナダイオードの前記第１半導体領域と前記アナログブロック内の最上層配線とを電気的に接続するための各層の配線は、前記第１半導体領域と平面構造では重なった位置に形成され、前記第２アンテナダイオードの前記第２半導体領域と前記アナログブロック内の最上層配線とを電気的に接続するための各層の配線は、前記第２半導体領域と平面構造では重なった位置に形成されていることを特徴とする半導体装置。
12. 請求項８記載の半導体装置において、前記第ｎ層目の配線は、第１層目の配線であることを特徴とする半導体装置。
13. 請求項８記載の半導体装置において、前記第１アンテナダイオードと前記第２アンテナダイオードとが素子分離部を挟んで隣接して形成されていることを特徴とする半導体装置。
14. 請求項８記載の半導体装置において、前記トランジスタ対の両側に、アンテナダイオードを備えていないダミー電界効果トランジスタが配置されていることを特徴とする半導体装置。
15. 請求項１４記載の半導体装置において、前記ダミー電界効果トランジスタの構造は、前記トランジスタ対を構成する前記第１および第２アンテナダイオードを備えた前記電界効果トランジスタの構造と、前記第１および第２アンテナダイオードを備えていないことを除いて、同一構造であることを特徴とする半導体装置。
16. 請求項１４記載の半導体装置において、前記トランジスタ対を構成する前記電界効果トランジスタと前記ダミー電界効果トランジスタとは、等間隔で同一方向に配置されていることを特徴とする半導体装置。
17. 請求項８記載の半導体装置において、前記アナログブロックは差動増幅回路またはカレントミラー回路が形成される領域であり、前記電界効果トランジスタは前記差動増幅回路または前記カレントミラー回路の一部を構成していることを特徴とする半導体装置。

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