KR100638984B1 - 금속-절연체-금속 커패시터의 제조 방법 - Google Patents

Abstract

본 발명의 금속-절연체-금속 커패시터의 제조 방법은, 하부 금속 전극막 패턴, 유전체막 패턴 및 상부 금속 전극막 패턴이 순차적으로 적층되는 구조체를 포토리소그라피 공정을 수행하여 형성하는 단계와, 그리고 이 구조체에 대하여 H₂O₂, H₂SO₄, TMH, HF가 각각 0.1-0.5%/w, 20-40%/w, 0.5-1.5%/w 및 10-50ppm이 혼합되고 DIW이 혼합된 세정액으로 유기 클리닝을 수행하는 단계를 포함한다.

금속-절연체-금속 커패시터, 레지스트 잔류물, 유기 클리닝

Description

금속-절연체-금속 커패시터의 제조 방법{Method of fabricating metal-insulator-metal capacitor}

도 1은 종래의 금속-절연체-금속 커패시터의 제조 방법을 설명하기 위하여 나타내 보인 단면도이다.

도 2는 본 발명에 따른 금속-절연체-금속 커패시터의 제조 방법을 설명하기 위하여 나타내 보인 단면도이다.

본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 보다 상세하게는 금속-절연체-금속 커패시터의 제조 방법에 관한 것이다.

반도체 소자의 용도가 다양해짐에 따라 고속 및 대용량의 커패시터가 요구되고 있다. 일반적으로 커패시터의 고속화를 위해서는 커패시터 전극의 저항을 감소시켜 주파수 의존성을 작게 하여야 하며, 커패시터의 대용량화를 위해서는 커패시터 전극 사이에 내재하는 유전체막의 두께를 감소시키거나 유전율이 높은 물질을 유전체막으로 사용하거나 또는 전극의 면적을 증가시켜야 한다.

반도체 소자에서 사용되는 커패시터로는, 그 접합 구조에 따라서, 모스 구 조, pn 접합 구조, 폴리실리콘-절연체-폴리실리콘(PIP) 구조 및 금속-절연체-금속(MIM) 구조 등의 커패시터들이 있다. 이 중에서 금속-절연체-금속 구조를 제외한 나머지 구조를 갖는 커패시터들은 적어도 한쪽 전극 물질로서 단결정 실리콘이나 다결정 실리콘을 사용한다. 그러나 단결정 실리콘 또는 다결정 실리콘은, 그 물질 특성으로 인하여 커패시터 전극의 저항을 감소시키는데는 한계를 나타내고 있다. 따라서 고속의 커패시터가 요구되는 응용 분야에서는 저 저항의 커패시터 전극을 쉽게 실현할 수 있는 금속-절연체-금속 커패시터가 주로 사용된다.

도 1은 종래의 금속-절연체-금속 커패시터의 제조 방법을 설명하기 위하여 나타내 보인 단면도이다.

도 1을 참조하면, 반도체 기판(100) 위의 절연막(110) 위에 하부 금속 배선막(120)을 형성한다. 하부 금속 배선막(120) 위에는 캡핑층(130)을 형성한다. 다음에 캡핑층(130) 위에 금속-절연체-금속 커패시터(140) 형성을 위한 하부 금속막, 유전체막 및 상부 금속막을 순차적으로 적층한다. 다음에 상부 금속막 위에 질화막과 같은 캡핑층(미도시)을 형성하고, 캡핑층 위에 통상의 포토리소그라피법에 의한 포토레지스트막 패턴(미도시)을 형성한다. 다음에 이 포토레지스트막 패턴을 식각마스크로 한 식각공정으로 캡핑층 및 상부 금속막을 패터닝하여 상부 금속 전극막 패턴(143)을 형성한다. 다음에 애싱공정을 수행하여 포토레지스트막 패턴을 제거한다. 다음에 다시 통상의 포토리소그라피법에 의한 포토레지스트막 패턴(미도시)을 형성한 후에, 이 포토레지스트막 패턴을 식각마스크로 한 식각공정으로 유전체막 패턴(142) 및 하부 금속 전극막 패턴(141)을 형성한다. 그리고 다시 애싱공정을 수 행하여 포토레지스트막 패턴을 제거한다. 그러면 도시된 바와 같이, 하부 금속 전극막 패턴(141), 유전체막 패턴(142) 및 상부 금속 전극막 패턴(143)이 순차적으로 적층된 금속-절연체-금속 커패시터(140)가 만들어진다.

그런데 이와 같은 종래의 금속-절연체-금속 커패시터의 제조 방법에 있어서, 식각공정 및 애싱공정이 끝난 후에 폴리머와 포토레지스트 잔류물(150)이 존재하게 되며, 이 잔류물(150)에 의해 후속 공정이 원활하게 이루어지지 않는다는 문제가 발생한다. 종래에는 이와 같은 잔류물(150)을 제거하기 위하여 유기세정을 실시하였으나, 여전히 포토레지스트 잔류물에 의한 금속막 잔류물로 인하여 소자의 작동 불량이 발생하고, 금속막이 존재하지 않아야 할 곳에 금속막이 남아 있으므로 핀 홀(pin hole)과 같은 문제점으로 인해 소자의 작동 능력이 저하되는 문제점이 발생한다. 이 외에도 후속의 절연막을 덮은 후 수행하는 평탄화공정에서 금속막 잔류물에 의한 평탄화 불량과 같은 문제점도 야기한다.

본 발명이 이루고자 하는 기술적 과제는, 포토레지스트 잔류물이 모두 제거되도록 하는 금속-절연체-금속 커패시터의 제조 방법을 제공하는 것이다.

상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 금속-절연체-금속 커패시터의 제조 방법은,

하부 금속 전극막 패턴, 유전체막 패턴 및 상부 금속 전극막 패턴이 순차적으로 적층되는 구조체를 포토리소그라피 공정을 수행하여 형성하는 단계; 및

상기 구조체는 H₂O₂, H₂SO₄, TMH, HF가 각각 0.1-0.5%/w, 20-40%/w, 0.5-1.5%/w 및 10-50ppm으로 혼합되고 DIW가 혼합된 세정액으로 유기 클리닝을 수행하는 단계를 포함하는 것을 특징으로 하는 한다.

상기 유기 클리닝은 싱글 웨이퍼 클리닝 시스템에서 25-35℃의 온도에서 수행할 수 있다.

상기 유기 클리닝은, 상기 HF의 농도가 50ppm이 넘지 않도록 모니터링하면서 수행하는 것이 바람직하다.

이 경우 상기 HF 농도의 모니터링은 호리바 농도계를 이용하여 수행할 수 있다.

상기 하부 금속 전극막 패턴, 유전체막 패턴 및 상부 금속 전극막 패턴이 순차적으로 적층되는 구조체를 형성하는 단계는,

절연성 하부막 위에 하부 금속 전극막, 유전체막 및 상부 금속 전극막을 형성하는 단계;

상기 상부 금속 전극막 위에 캡핑층을 형성하는 단계;

상기 캡핑층 위에 제1 포토레지스트막 패턴을 형성하는 단계;

상기 제1 포토레지스트막 패턴을 식각마스크로 한 식각공정으로 상기 캡핑층 및 상부 금속 전극막의 노출 부분을 순차적으로 제거하여 상기 상부 금속 전극막 패턴 및 캡핑층 패턴을 형성하는 단계;

상기 제1 포토레지스트막 패턴을 제거하는 단계;

상기 유전체막의 일부 표면과, 상기 상부 금속 전극막 패턴 및 캡핑층 패턴을 덮는 제2 포토레지스트막 패턴을 형성하는 단계;

상기 제2 포토레지스트막 패턴을 식각마스크로 한 식각공정으로 상기 유전체막 및 하부 금속 전극막의 노출 부분을 순차적으로 제거하여 상기 하부 금속 전극막 패턴 및 유전체막 패턴을 형성하는 단계; 및

상기 제2 포토레지스트막 패턴을 제거하는 단계를 포함하는 것이 바람직하다.

이하 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다.

도 2는 본 발명에 따른 금속-절연체-금속 커패시터의 제조 방법을 설명하기 위하여 나타내 보인 단면도이다.

도 2를 참조하면, 실리콘 기판과 같은 반도체 기판(200) 위의 절연성 하부막(210) 위에 금속 배선막(220)을 형성한다. 다음에 금속 배선막(220) 위에 캡핑층으로서 질화막(230)을 형성한다. 다음에 금속-절연체-금속 커패시터(240)를 형성하기 위하여, 질화막(230) 위에 하부 금속 전극막, 유전체막 및 상부 금속 전극막을 순차적으로 형성한다. 하부 금속 전극막은 Ti/TiN막으로 형성할 수 있고, 유전체막은 SiN막으로 형성할 수 있으며, 그리고 상부 금속 전극막은 TiN막으로 형성할 수 있 다.

다음에 상부 금속 전극막 위에 캡핑층으로서 질화막(미도시)을 형성하고, 질화막 위에 제1 포토레지스트막 패턴(미도시)을 형성한다. 다음에 이 제1 포토레지스트막 패턴을 식각마스크로 한 식각공정으로 상기 질화막 및 상부 금속 전극막의 노출 부분을 순차적으로 제거하여 상부 금속 전극막 패턴(243) 및 질화막 패턴을 형성한다. 다음에 애싱공정을 수행하여 제1 포토레지스트막 패턴을 제거한다. 그리고 유전체막의 일부 표면과, 상부 금속 전극막 패턴(243) 및 캡핑층을 덮는 제2 포토레지스트막 패턴(미도시)을 형성한다. 다음에 상기 제2 포토레지스트막 패턴을 식각마스크로 한 식각공정으로 유전체막 및 하부 금속 전극막의 노출 부분을 순차적으로 제거하여 하부 금속 전극막 패턴(241) 및 유전체막 패턴(242)을 형성한다. 그리고 다시 애싱공정을 수행하여 제2 포토레지스트막패턴을 제거하면, 하부 금속 전극막 패턴(241), 유전체막 패턴(242) 및 상부 금속 전극막 패턴(243)이 순차적으로 적층되는 금속-절연체-금속 커패시터를 형성한다.

다음에 포토레지스트 잔류물을 제거하기 위하여 유기 클리닝을 수행한다. 이 유기 클리닝은 H₂O₂, H₂SO₄, TMH, HF가 각각 0.1-0.5%/w, 20-40%/w, 0.5-1.5%/w, 및 10-50ppm으로 혼합되며, DIW가 혼합된 세정액을 사용하여 수행한다. 그리고 상기 유기 클리닝은 싱글 웨이퍼 클리닝 시스템에서 25-35℃의 온도에서 수행한다. 또한 상기 유기 클리닝은, HF의 농도가 50ppm이 넘지 않도록 모니터링하면서 수행하는데, 이 경우 상기 HF 농도의 모니터링은 호리바 농도계를 이용하여 수행할 수 있다. 이와 같은 유기 클리닝공정에 의해, 도 2에 도시된 바와 같이, 포토레지스트 잔류물을 완전히 제거시킬 수 있다.

지금까지 설명한 바와 같이, 본 발명에 따른 금속-절연체-금속 커패시터의 제조 방법에 의하면, 포토레지스트 잔류물을 완전히 제거함으로써 소자의 작동 성능과 신뢰성을 향상시키고 소자의 수율을 증대시킬 수 있다는 효과가 제공된다.

이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.

Claims (5)

1. 하부 금속 전극막 패턴, 유전체막 패턴 및 상부 금속 전극막 패턴이 순차적으로 적층되는 구조체를 포토리소그라피 공정을 수행하여 형성하는 단계; 및

   상기 구조체에 대하여 0.1-0.5%/w의 H₂O₂, 20-40%/w의 H₂SO₄, 0.5-1.5%/w의 TMH, 10-50ppm의 HF 및 DIW가 혼합된 세정액으로 유기 클리닝을 수행하는 단계를 포함하는 것을 특징으로 하는 금속-절연체-금속 커패시터의 제조 방법.
2. 제 1항에 있어서,

   상기 유기 클리닝은 싱글 웨이퍼 클리닝 시스템에서 25-35℃의 온도에서 수행하는 것을 특징으로 하는 금속-절연체-금속 커패시터의 제조 방법.
3. 제 1항에 있어서,

   상기 유기 클리닝은, 상기 HF의 농도가 50ppm이 넘지 않도록 모니터링하면서 수행하는 것을 특징으로 하는 금속-절연체-금속 커패시터의 제조 방법.
4. 제 3항에 있어서,

   상기 HF 농도의 모니터링은 호리바 농도계를 이용하여 수행하는 것을 특징으로 하는 금속-절연체-금속 커패시터의 제조 방법.
5. 제 1항에 있어서, 하부 금속 전극막 패턴, 유전체막 패턴 및 상부 금속 전극막 패턴이 순차적으로 적층되는 구조체를 형성하는 단계는,

   절연성 하부막 위에 하부 금속 전극막, 유전체막 및 상부 금속 전극막을 형성하는 단계;

   제1 포토레지스트막 패턴을 식각마스크로 한 식각공정으로 상기 상부 금속 전극막의 노출 부분을 제거하여 상부 금속 전극막 패턴을 형성하는 단계;

   상기 제1 포토레지스트막 패턴을 제거하는 단계;

   상기 유전체막의 일부 표면과, 상기 상부 금속 전극막 패턴 및 캡핑층을 덮는 제2 포토레지스트막 패턴을 형성하는 단계;

   상기 제2 포토레지스트막 패턴을 식각마스크로 한 식각공정으로 상기 유전체막 및 하부 금속 전극막의 노출 부분을 순차적으로 제거하여 하부 금속 전극막 패턴 및 유전체막 패턴을 형성하는 단계; 및

   상기 제2 포토레지스트막 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 금속-절연체-금속 커패시터의 제조 방법.

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