KR101097786B1 - 반도체 소자의 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 형성 방법에 관한 것으로, 본 발명은 MIM 캐패시터를 형성하는 공정에서 상부 전극층 및 유전층을 식각하는 단계에서, 상부 전극층 및 유전층에 손상이 가해지고 불순물 찌꺼기 발생하는 것을 방지하기 위하여, 유전층 및 상부 전극층의 식각 공정을 분리하고 유전층을 보호하는 배리어층을 더 형성함으로써, 불순물 찌꺼기 발생을 방지하고 공정 단계를 단순화 할 수 있는 반도체 소자의 형성 방법에 관한 것이다.
Description
도 1a는 1e는 종래 기술에 따른 MIM 캐패시터의 형성 방법을 도시한 단면도들.
도 2a는 2g는 본발명에 따른 MIM 캐패시터의 형성 방법을 도시한 단면도들.
본 발명은 반도체 소자의 형성 방법에 관한 것으로, 본 발명은 MIM 캐패시터를 형성하는 공정에서 상부 전극층 및 유전층을 식각하는 단계에서, 상부 전극층 및 유전층에 손상이 가해지고 불순물 찌꺼기 발생하는 것을 방지하기 위하여, 유전층 및 상부 전극층의 식각 공정을 분리하고 유전층을 보호하는 배리어층을 더 형성함으로써, 불순물 찌꺼기 발생을 방지하고 공정 단계를 단순화 할 수 있는 반도체 소자의 형성 방법에 관한 것이다.
반도체 소자 중 고집적 반도체 소자에 사용되는 캐패시터의 구조로는 폴리실리콘 대 폴리실리콘(Polysilicon to Polysilicon), 폴리실리콘 대 실리콘(Polysilicon to Silicon), 금속층 대 실리콘(Metal to Silicon), 금속층 대 폴리실리콘(Metal to Polysilicon) 및 금속층 대 금속층(Metal to Metal)의 다양한 캐 패시터 구조들이 사용되어 왔다. 이들 캐패시터 구조들 중 금속층 대 금속층(Metal to Metal) 또는 금속층/유전막/금속층(Metal Insulator Metal : 이하 MIM) 구조는 직렬 저항(Series Resistance)이 낮아 높은 저장 용량을 갖는 캐패시터를 만들 수 있으며, 열적 안정성 및 VCC가 낮은 장점으로 인하여 현재 RF(Radio Frequency) 회로, MPUs(High Power Microprocessor Units) 와 같은 소자의 캐패시터의 구조로 널리 이용되고 있다.
도 1a는 1e는 종래 기술에 따른 MIM 캐패시터의 형성 방법을 도시한 단면도들이다.
도 1a을 참조하면, Al으로 형성된 제 1 금속 배선(15)을 포함하는 반도체 기판(10) 상부에 TiN 하부 전극층(20), SiN 유전층(30) 및 TiN 상부 전극층(40)을 순차적으로 증착한다. 이때, MIM 캐패시터의 하부 전극층(20) 및 상부 전극층(40)은 고주파 신호에서 전하량이 감소하는 특성을 극복하기 위하여 유사한 일함수(Work Function)을 갖는 물질을 사용하는 것이 바람직하다. 따라서, 일반적으로 동일한 물질로 상부 및 하부 전극층(20, 40)을 구성하게 된다.
도 1b를 참조하면, 상부 전극층(40) 상부에 MIM 캐패시터의 상부 전극을 정의하는 제 1 감광막 패턴(50)을 형성하고, 제 1 감광막 패턴(50)을 마스크로 상부 전극층(40) 및 유전층(30)을 식각한다. 이때, 유전층(30)은 CxFy/O2/Ar(x, y는 자연수) 또는 CHpFq/O2/Ar(p, q는 자연수) 가스 화합물을 이용하여 식각하고, 상부 전극층(40)은 Cl2/Ar/N2 또는 BCl3/Cl2/Ar 가스 화합물을 이용하여 식각한다. 이와 같이, 유전층(30)을 식각 공정과 상부 전극층(40)을 식각하는 공정이 서로 상이하므로 식각 단계를 번갈아가면서 수행해야하는 어려움이 있다. 또한, 제 1 감광막 패턴(50)을 마스크로 두 단계의 식각 공정을 수행해야하므로 공정 마진에 제한을 받게 된다. DICD(Develop Inspection Critical Dimension)를 확보하기 위해서는 감광막의 두께를 감소시켜야 하지만, 여러 번의 식각공정을 고려하면 감광막의 두께를 감소시킬 수 없는 문제가 발생한다.
도 1c를 참조하면, 제 1 감광막 패턴(50)을 제거한 후, 상부 전극층(40) 상부에 하부 전극 및 타측의 금속 배선을 정의하는 제 2 감광막 패턴(55)을 형성한다. 다음에는, 제 2 감광막 패턴(55)을 식각마스크로 하부 전극층(20) 및 제 1 금속 배선(15)을 식각하여 MIM 캐패시터를 완성한다. 이때, 감광막을 제거하고 다시 형성하는 과정에서 유전층(30)의 측벽에 불순물 찌꺼기(residue)가 발생하는 문제가 발생할 수 있다. 따라서, 도 1b의 단계에서 유전층(30)을 완전히 식각하지 않고 소정 부분 남겨 두고 이 부분을 후속의 공정에서 발생하는 불순물 찌꺼기와 함께 제거하는 방법을 사용한다. 그러나, 이 경우 유전층(30) 제거 공정을 더 추가하여 공정 상의 효율을 감소시키는 문제가 있다.
도 1d를 참조하면, 제 2 감광막 패턴(55)을 제거한 후, 반도체 기판(10) 전면에 IMD(Inter Metal Dielectric) 층간절연막(60)을 형성한다.
도 1e를 참조하면, 제 2 금속배선 형성용 마스크를 이용한 사진식각공정으로 층간절연막(60)을 패터닝하여 제 1 금속 배선(15), 하부 전극층(20) 및 상부 전극층(40)과 연결되는 비아 콘택(70)을 형성한 후 층간절연막(60) 및 비아 콘택(70) 상부에 제 2 금속 배선(80)을 형성한다.
상술한 바와 같이, Al 금속 배선 사이에 MIM 캐패시터를 형성하는 공정은 캐패시터의 용량을 확보하기 위하여 처음부터 유전층을 얇게 형성해야 하는 어려움이 있다. 또한, 얇은 유전층을 식각하는 공정 단계마다 찌꺼기(residue)가 발생하여 찌거기에 의한 누설전류 특성 및 캐패시터의 특성이 열화 되는 문제가 될 수 있다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 본 발명은 상부 전극을 정의하는 감광막 패턴을 식각마스크로 상부 전극층 및 유전층을 식각하는 단계에서, 유전층을 식각하지 않고 유전층 및 상부 전극층의 표면에 배리어층을 더 형성함으로써, 상부 전극층 및 유전층에 손상이 가해지는 것을 방지할 수 있는 반도체 소자의 형성 방법을 제공하는 것을 그 목적으로 한다.
본 발명은 상기와 같은 목적을 달성하기 위한 것으로서,
(a) 반도체 기판 상에 금속 배선을 형성하는 단계와,
(b) 상기 금속 배선 상부에 MIM 캐패시터 형성을 위한 하부 전극층, 유전층 및 상부 전극층을 순차적으로 형성하는 단계와,
(c) 상기 상부 전극층 상부에 MIM 캐패시터의 상부 전극을 정의하는 제 1 감광막 패턴을 형성하는 단계와,
(d) 상기 제 1 감광막 패턴을 식각마스크로 상기 상부 전극층을 식각하는 단계와,
(e) 상기 제 1 감광막 패턴을 제거한 후, 상기 유전층 및 상부 전극층의 표면에 배리어층을 형성하는 단계와,
(f) 상기 배리어층 상부에 MIM 캐패시터의 하부 전극을 정의하는 제 2 감광막 패턴을 형성하는 단계와,
(g) 상기 제 2 감광막 패턴을 식각마스크로 상기 배리어층 및 유전층을 식각하는 단계 및
(h) 상기 제 2 감광막 패턴을 제거하고, 상기 배리어층 및 유전층을 식각마스크로 상기 하부 전극층 및 금속 배선을 식각하여 MIM 캐패시터를 완성하는 단계를 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자의 형성 방법에 관하여 상세히 설명하면 다음과 같다.
도 2a는 2g는 본 발명에 따른 MIM 캐패시터의 형성 방법을 도시한 단면도들이다.
도 2a를 참조하면, 반도체 기판(100) 상에 제 1 금속 배선(115)을 형성한다.
도 2b를 참조하면, 제 1 금속 배선(115) 상부에 MIM 캐패시터 형성을 위한 하부 전극층(120), 유전층(130) 및 상부 전극층(140)을 순차적으로 형성한다. 그 다음에는, 상부 전극층(140) 상부에 MIM 캐패시터의 상부 전극을 정의하는 제 1 감광막 패턴(150)을 형성한다.
도 2c를 참조하면, 제 1 감광막 패턴(150)을 식각마스크로 상부 전극층(140)을 식각하고, 제 1 감광막 패턴(150)을 제거한다. 그 다음에는, 유전층(130) 및 상 부 전극층(140)의 표면에 배리어층(160)을 형성한다. 이때, 상부 전극층(140) 한 층만 식각되므로 불순물이 발생할 위험이 적다. 그리고, 후속으로 배리어층(160)을 형성함으로써, 유전층(130)을 보호할 수 있다.
도 2d를 참조하면, 배리어층(160) 상부에 MIM 캐패시터의 하부 전극을 정의하는 제 2 감광막 패턴(155)을 형성한다.
도 2e를 참조하면, 제 2 감광막 패턴(155)을 식각마스크로 배리어층(160) 및 유전층(130)을 식각한다. 이때, 식각공정이 상이한 상부 전극층(140) 및 하부 전극층(120)에 대한 식각이 이루어지지 않으므로 불순물 찌꺼기가 발생할 위험이 없어진다.
도 2f를 참조하면, 제 2 감광막 패턴(155)을 제거하고, 제 2 감광막 패턴(155)의 하부에 잔류하는 배리어층(160)을 식각마스크로 하부 전극층(120) 제 1 금속 배선(115)을 식각한다. 이때, 배리어층(160) 및 유전층(130)을 식각마스크로 사용함으로써, 공정 단계를 단순화 할 수 있다. 또한, 배리어층(160) 후속의 제 2 금속 배선 식각 공정을 거치면서 자체 식각된다. 그러나, 배리어층(160)을 확실하게 제거하기 위해서 배리어층(160) 제거 공정 더 을 추가하는 것이 바람직하다.
도 2g를 참조하면, 반도체 기판(100) 전면에 층간절연막(166)을 형성하고, 제 2 금속배선(180) 형성용 마스크를 이용한 사진식각공정으로 층간절연막(165)을 패터닝하여 제 1 금속 배선(115), 하부 전극층(120) 및 상부 전극층(140)과 각각 연결되는 비아 콘택(170)을 형성한다. 그 다음에는 층간절연막(165) 상부에 비아 콘택(170)과 연결되는 제 2 금속 배선(180)을 형성한다.
이상에서 설명한 바와 같이, 본 발명은 상부 전극을 정의하는 감광막 패턴을 식각마스크로 상부 전극층 및 유전층을 식각하는 단계에서, 유전층을 식각하지 않고 유전층 및 상부 전극층의 표면에 배리어층을 더 형성함으로써, 상부 전극층 및 유전층에 손상이 가해지는 것을 방지할 수 있다. 또한, 불순물 찌꺼기 발생을 감소시킬 수 있으므로, 찌꺼기 제거 공정을 생략할 수 있을 뿐만 아니라 후속의 금속 배선을 식각하는 단계에서 배리어층 및 유전층을 식각마스크로 사용하여 공정 단계를 단순화 할 수 있는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
Claims (2)
- (a) 반도체 기판 상에 금속 배선을 형성하는 단계;(b) 상기 금속 배선 상부에 MIM 캐패시터 형성을 위한 하부 전극층, 유전층 및 상부 전극층을 순차적으로 형성하는 단계;(c) 상기 상부 전극층 상부에 MIM 캐패시터의 상부 전극을 정의하는 제 1 감광막 패턴을 형성하는 단계;(d) 상기 제 1 감광막 패턴을 식각마스크로 상기 상부 전극층을 식각하는 단계;(e) 상기 제 1 감광막 패턴을 제거한 후, 상기 유전층 및 상부 전극층의 표면에 배리어층을 형성하는 단계;(f) 상기 배리어층 상부에 MIM 캐패시터의 하부 전극을 정의하는 제 2 감광막 패턴을 형성하는 단계;(g) 상기 제 2 감광막 패턴을 식각마스크로 상기 배리어층 및 유전층을 식각하는 단계; 및(h) 상기 제 2 감광막 패턴을 제거하고, 상기 배리어층 및 유전층을 식각마스크로 상기 하부 전극층 및 금속 배선을 식각하여 MIM 캐패시터를 완성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 1 항에 있어서,상기 (h) 단계 이후에 상기 배리어층을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
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