KR100638983B1 - 금속-절연체-금속 커패시터의 제조 방법 - Google Patents
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Abstract
본 발명의 금속-절연체-금속 커패시터의 제조 방법은, 반도체 기판 위의 캡핑층 위에 하부 금속 전극막, 유전체막 및 상부 금속 전극막을 순차적으로 형성하는 단계와, 상부 금속 전극막 위에 금속-절연체-금속 커패시터가 형성될 영역을 노출시키는 개구부를 갖는 마스크막 패턴을 형성하는 단계와, 마스크막 패턴을 식각마스크로 한 식각공정으로 상부 금속 전극막, 유전체막 및 하부 금속 전극막의 노출부분을 순차적으로 제거하여 하부 금속 전극막 패턴, 유전체막 패턴 및 상부 금속 전극막 패턴이 순차적으로 적층되는 금속-절연체-금속 커패시터를 형성하되, 식각공정은 하부 금속 전극막 패턴, 유전체막 패턴 및 상부 금속 전극막 패턴의 측벽이 실질적으로 수직이 되도록 수행하는 단계를 포함한다.
금속-절연체-금속 커패시터, 커패시턴스, 포토리소그리피, 건식식각
Description
도 1은 종래의 금속-절연체-금속 커패시터의 제조 방법을 설명하기 위하여 나타내 보인 단면도이다.
도 2 및 도 3은 본 발명에 따른 금속-절연체-금속 커패시터의 제조 방법을 설명하기 위하여 나타내 보인 단면도이다.
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 보다 상세하게는 금속-절연체-금속 커패시터의 제조 방법에 관한 것이다.
반도체 소자의 용도가 다양해짐에 따라 고속 및 대용량의 커패시터가 요구되고 있다. 일반적으로 커패시터의 고속화를 위해서는 커패시터 전극의 저항을 감소시켜 주파수 의존성을 작게 하여야 하며, 커패시터의 대용량화를 위해서는 커패시터 전극 사이에 내재하는 유전체막의 두께를 감소시키거나 유전율이 높은 물질을 유전체막으로 사용하거나 또는 전극의 면적을 증가시켜야 한다.
반도체 소자에서 사용되는 커패시터로는, 그 접합 구조에 따라서, 모스 구 조, pn 접합 구조, 폴리실리콘-절연체-폴리실리콘(PIP) 구조 및 금속-절연체-금속(MIM) 구조 등의 커패시터들이 있다. 이 중에서 금속-절연체-금속 구조를 제외한 나머지 구조를 갖는 커패시터들은 적어도 한쪽 전극 물질로서 단결정 실리콘이나 다결정 실리콘을 사용한다. 그러나 단결정 실리콘 또는 다결정 실리콘은, 그 물질 특성으로 인하여 커패시터 전극의 저항을 감소시키는데는 한계를 나타내고 있다. 따라서 고속의 커패시터가 요구되는 응용 분야에서는 저 저항의 커패시터 전극을 쉽게 실현할 수 있는 금속-절연체-금속 커패시터가 주로 사용된다.
도 1은 종래의 금속-절연체-금속 커패시터의 제조 방법을 설명하기 위하여 나타내 보인 단면도이다.
도 1을 참조하면, 반도체 기판(100) 위의 절연막(110) 위에 하부 금속 배선막(120)을 형성한다. 하부 금속 배선막(120) 위에는 캡핑층(130)을 형성한다. 다음에 캡핑층(130) 위에 금속-절연체-금속 커패시터(140) 형성을 위한 하부 금속막, 유전체막 및 상부 금속막을 순차적으로 적층한다. 다음에 상부 금속막 위에 질화막과 같은 캡핑층(미도시)을 형성하고, 캡핑층 위에 통상의 포토리소그라피법에 의한 포토레지스트막 패턴(미도시)을 형성한다. 다음에 이 포토레지스트막 패턴을 식각마스크로 한 식각공정으로 캡핑층 및 상부 금속막을 패터닝하여 상부 금속 전극막 패턴(143)을 형성한다. 다음에 애싱공정을 수행하여 포토레지스트막 패턴을 제거한다.
다음에 다시 통상의 포토리소그라피법에 의한 포토레지스트막 패턴(미도시)을 형성한 후에, 이 포토레지스트막 패턴을 식각마스크로 한 식각공정으로 유전체 막 패턴(142) 및 하부 금속 전극막 패턴(141)을 형성한다. 그리고 다시 애싱공정을 수행하여 포토레지스트막 패턴을 제거한다. 그러면 도시된 바와 같이, 하부 금속 전극막 패턴(141), 유전체막 패턴(142) 및 상부 금속 전극막 패턴(143)이 순차적으로 적층된 금속-절연체-금속 커패시터(140)가 만들어진다.
그런데 이와 같은 종래의 금속-절연체-금속 커패시터의 제조 방법은, 포토리소그리피 공정, 건식 식각 공정 및 애싱 공정이 2회에 걸쳐서 수행하여야 하며, 그에 따라 전체 공정이 복잡하고 공정수가 많은 문제가 있다. 그리고 상부 금속 전극막 패턴(143)과 하부 금속 전극막 패턴(141)의 크기가 달라서, 금속-절연체-금속 커패시터의 커패시턴스가 상부 금속 전극막 패턴(143)의 크기에 의존하는 한계가 있다는 문제가 있다.
본 발명이 이루고자 하는 기술적 과제는, 공정 단계가 감소되고 커패시턴스가 증대되도록 하는 금속-절연체-금속 커패시터의 제조 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 금속-절연체-금속 커패시터의 제조 방법은,
반도체 기판 위의 캡핑층 위에 하부 금속 전극막, 유전체막 및 상부 금속 전극막을 순차적으로 형성하는 단계;
상기 상부 금속 전극막 위에 금속-절연체-금속 커패시터가 형성될 영역을 노출시키는 개구부를 갖는 마스크막 패턴을 형성하는 단계; 및
상기 마스크막 패턴을 식각마스크로 한 식각공정으로 상기 상부 금속 전극막, 유전체막 및 하부 금속 전극막의 노출부분을 순차적으로 제거하여, 하부 금속 전극막 패턴, 유전체막 패턴 및 상부 금속 전극막 패턴이 순차적으로 적층되는 금속-절연체-금속 커패시터를 형성하되, 상기 식각공정은 상기 하부 금속 전극막 패턴, 유전체막 패턴 및 상부 금속 전극막 패턴의 측벽이 실질적으로 수직이 되도록 수행하는 단계를 포함하는 것을 특징으로 한다.
상기 식각 공정은, DPS(Decoupled Plasma Source)를 이용한 건식 식각 장비에서 수행되는 건식 식각 공정인 것이 바람직하다.
이 경우 상기 건식 식각 장비의 소스 파워는 500-1000W를 사용하고, 바이어스 파워는 400-600W를 사용하고, 압력은 50-100mT를 사용하며, 그리고 바닥 정전척의 온도는 40-60℃를 사용하여 상기 건식 식각 공정을 수행할 수 있다.
상기 건식 식각 공정은, 40-100sccm의 CF4 가스와, 50-100sccm의 Cl2 가스와, 10-20sccm의 CHF3 가스와, 그리고 5-10sccm의 O2 가스를 사용하여 수행할 수 있다.
상기 건식 식각 공정은, 엔드포인트 검출기에 의해 상기 캡핑층의 표면이 노출될 때까지 수행되도록 하는 것이 바람직하다.
이 경우 상기 엔드포인트 검출기는, 3485nm의 파장 및 45초 이상의 초기 데드 시간의 조건하에서 동작시킬 수 있다. 그리고 상기 엔드포인트 검출기를 이용한 상기 캡핑층 표면의 검출에 의한 식각 정지는, 파장의 증가가 1×0.5 사이즈의 윈 도우 박스에 적어도 5회 이상 검출되는 때에 이루어지도록 할 수 있다.
이하 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다.
도 2 및 도 3은 본 발명에 따른 금속-절연체-금속 커패시터의 제조 방법을 설명하기 위하여 나타내 보인 단면도이다.
먼저 도 2를 참조하면, 실리콘 기판과 같은 반도체 기판(200) 위의 절연막(210) 위에 금속 배선막(220)을 형성한다. 다음에 금속 배선막(220) 위에 캡핑층으로서 질화막(230)을 형성한다. 다음에 금속-절연체-금속 커패시터(도 3의 240)를 형성하기 위하여, 질화막(230) 위에 하부 금속 전극막(241'), 유전체막(242') 및 상부 금속 전극막(243')을 순차적으로 형성한다. 하부 금속 전극막(241')은 Ti/TiN막으로 형성할 수 있고, 유전체막(242')은 SiN막으로 형성할 수 있으며, 그리고 상부 금속 전극막(243')은 TiN막으로 형성할 수 있다.
다음에 상부 금속 전극막(243') 위에 마스크막 패턴으로서 포토레지스트막 패턴(250)을 형성한다. 포토레지스트막 패턴(250)을 형성하기 전에 상부 금속 전극막(243') 위에 캡핑층으로서 질화막(미도시)을 형성할 수도 있다. 상기 포토레지스트막 패턴(250)은 금속-절연체-금속 커패시터(도 3의 240)가 형성될 영역을 제외한 영역(260)을 노출한다.
다음에 도 3을 참조하면, 상기 포토레지스트막 패턴(도 2의 250)을 식각마스 크로 한 식각공정으로 상부 금속 전극막(243'), 유전체막(242') 및 하부 금속 전극막(241')의 노출 부분을 순차적으로 제거하여 하부 금속 전극막 패턴(241), 유전체막 패턴(242) 및 상부 금속 전극막 패턴(243)이 순차적으로 적층된 금속-절연체-금속 커패시터(240)를 형성한다. 이때, 상기 하부 금속 전극막 패턴(241), 유전체막 패턴(242) 및 상부 금속 전극막 패턴(243)의 측면이 실질적으로 수직이 되도록 하여, 도 1에 나타낸 종래의 금속-절연체-금속 커패시터보다 큰 커패시턴스를 갖도록 할 수 있다.
상기 식각은 건식 식각 공정을 수행하는데, 하부 금속 전극막 패턴(241), 유전체막 패턴(242) 및 상부 금속 전극막 패턴(243)의 측면이 실질적으로 수직이 되도록 하기 위하여, DPS(Decoupled Plasma Source)를 이용한 건식 식각 장비를 사용한다. 이때 DPS를 이용한 건식 식각 장비의 소스 파워는 500-1000W를 사용하고, 바이어스 파워는 400-600W를 사용하며, 그리고 압력 및 바닥 정전척(ESC;ElectroStatic Chuck)의 온도는 각각 50-100mT 및 40-60℃로 하여 건식 식각 공정을 수행한다.
이와 같은 조건에서 폴리머가 쉽게 제거되며, 따라서 하부 금속 전극막 패턴(241), 유전체막 패턴(242) 및 상부 금속 전극막 패턴(243)의 측면이 실질적으로 수직이 되도록 할 수 있다. 상기 건식 식각 공정을 수행하기 위하여 사용되는 가스로는 대략 40-100sccm의 CF4 가스와, 대략 50-100sccm의 Cl2 가스와, 대략 10-20sccm의 CHF3 가스와, 그리고 대략 5-10sccm의 O2 가스를 사용한다.
한편 상기 건식 식각은 금속 배선막(220) 상부의 질화막(230)이 노출될 때까지 수행되는데, 이를 위하여 엔드포인트 검출기(EPD; End Point Detector)를 사용한다. 엔드포인트 검출기를 사용하는 조건으로서 대략 3485nm의 파장을 이용하고 초기 데드 시간(dead time)을 45초 이상으로 설정한다. 이와 같은 조건하에서 유전체막 패턴(242)으로 질화막을 사용하더라도, 유전체막 패턴(242)의 노출에 의해서는 건식 식각이 정지되지 않고 하부의 금속 배선막(220)의 캡핑층으로서의 질화막(230)이 노출될 때 건식 식각이 정지된다. 보다 안전하게 하기 위해서는, 파장의 증가가 1×0.5 사이즈(size)의 윈도우 박스에 적어도 5회 이상 검출되는 경우에 건식 식각을 중지시키는 방법을 사용한다. 상기 건식 식각 공정이 끝나면, 애싱공정을 수행하여 포토레지스트막 패턴(도 2의 250)을 제거한다.
지금까지 설명한 바와 같이, 본 발명에 따른 금속-절연체-금속 커패시터의 제조 방법에 의하면, 1회의 포토리소그라피 공정, 건식 식각 공정 및 애싱 공정만이 요구되므로 종래의 경우보다 공정 단계수가 감소되었으며, 상부 금속 전극막 패턴과 하부 금속 전극막 패턴의 크기가 동일하게 형성할 수 있으므로 커패시턴스도 증가시킬 수 있다는 이점이 제공된다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.
Claims (7)
- 반도체 기판 위의 캡핑층 위에 하부 금속 전극막, 유전체막 및 상부 금속 전극막을 순차적으로 형성하는 단계;상기 상부 금속 전극막 위에 금속-절연체-금속 커패시터가 형성될 영역 위에 마스크막 패턴을 형성하는 단계; 및상기 마스크막 패턴을 식각마스크로 한 식각 공정으로 상기 상부 금속 전극막, 유전체막 및 하부 금속 전극막의 노출부분을 순차적으로 제거하여, 하부 금속 전극막 패턴, 유전체막 패턴 및 상부 금속 전극막 패턴이 순차적으로 적층되는 금속-절연체-금속 커패시터를 형성하되, 상기 식각 공정은 상기 하부 금속 전극막 패턴, 유전체막 패턴 및 상부 금속 전극막 패턴의 측벽이 실질적으로 수직이 되도록 수행하는 단계를 포함하는 것을 특징으로 하는 금속-절연체-금속 커패시터의 제조 방법.
- 제 1항에 있어서,상기 식각 공정은, DPS(Decoupled Plasma Source)를 이용한 건식 식각 장비에서 수행되는 건식 식각 공정인 것을 특징으로 하는 금속-절연체-금속 커패시터의 제조 방법.
- 제 2항에 있어서,상기 건식 식각 장비의 소스 파워는 500-1000W를 사용하고, 바이어스 파워는 400-600W를 사용하고, 압력은 50-100mT를 사용하며, 그리고 바닥 정전척의 온도는 40-60℃를 사용하여 상기 건식 식각 공정을 수행하는 것을 특징으로 하는 금속-절연체-금속 커패시터의 제조 방법.
- 제 2항에 있어서,상기 건식 식각 공정은, 40-100sccm의 CF4 가스와, 50-100sccm의 Cl2 가스와, 10-20sccm의 CHF3 가스와, 그리고 5-10sccm의 O2 가스를 사용하여 수행하는 것을 특징으로 하는 금속-절연체-금속 커패시터의 제조 방법.
- 제 2항에 있어서,상기 건식 식각 공정은, 엔드포인트 검출기에 의해 상기 캡핑층의 표면이 노출될 때까지 수행되도록 하는 것을 특징으로 하는 금속-절연체-금속 커패시터의 제조 방법.
- 제 5항에 있어서,상기 엔드포인트 검출기는, 3485nm의 파장 및 45초 이상의 초기 데드 시간의 조건하에서 동작시키는 것을 특징으로 하는 금속-절연체-금속 커패시터의 제조 방법.
- 제 6항에 있어서,상기 엔드포인트 검출기를 이용한 상기 캡핑층 표면의 검출에 의한 식각 정지는, 파장의 증가가 1×0.5 사이즈의 윈도우 박스에 적어도 5회 이상 검출되는 때에 이루어지도록 하는 것을 특징으로 하는 금속-절연체-금속 커패시터의 제조 방법.
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| KR100778851B1 (ko) * | 2005-12-28 | 2007-11-22 | 동부일렉트로닉스 주식회사 | 반도체 소자의 ｍｉｍ 커패시터 형성방법 |
| KR20090070447A (ko) * | 2007-12-27 | 2009-07-01 | 주식회사 동부하이텍 | 반도체 소자 및 그 제조 방법 |
| US9142607B2 (en) | 2012-02-23 | 2015-09-22 | Freescale Semiconductor, Inc. | Metal-insulator-metal capacitor |
| US20210305356A1 (en) * | 2020-03-26 | 2021-09-30 | Taiwan Semiconductor Manufacturing Co., Ltd. | Barrier layer for metal insulator metal capacitors |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6008139A (en) * | 1996-06-17 | 1999-12-28 | Applied Materials Inc. | Method of etching polycide structures |
| JP4051470B2 (ja) * | 1999-05-18 | 2008-02-27 | 東京エレクトロン株式会社 | 終点検出方法 |
| US6875077B2 (en) * | 2002-03-18 | 2005-04-05 | Raytech Innovative Solutions, Inc. | Polishing pad for use in chemical/mechanical planarization of semiconductor wafers having a transparent window for end-point determination and method of making |
| JP2004152796A (ja) * | 2002-10-28 | 2004-05-27 | Toshiba Corp | 半導体装置及びその製造方法 |
| US6942813B2 (en) * | 2003-03-05 | 2005-09-13 | Applied Materials, Inc. | Method of etching magnetic and ferroelectric materials using a pulsed bias source |
| KR100505682B1 (ko) * | 2003-04-03 | 2005-08-03 | 삼성전자주식회사 | 금속-절연체-금속 커패시터를 포함하는 이중 다마신 배선구조 및 그 제조방법 |
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