KR100526867B1 - 커패시터 및 그의 제조방법 - Google Patents
커패시터 및 그의 제조방법 Download PDFInfo
- Publication number
- KR100526867B1 KR100526867B1 KR1019980032934A KR19980032934A KR100526867B1 KR 100526867 B1 KR100526867 B1 KR 100526867B1 KR 1019980032934 A KR1019980032934 A KR 1019980032934A KR 19980032934 A KR19980032934 A KR 19980032934A KR 100526867 B1 KR100526867 B1 KR 100526867B1
- Authority
- KR
- South Korea
- Prior art keywords
- metal pattern
- dielectric layer
- capacitor
- interlayer insulating
- metal
- Prior art date
Links
- 239000003990 capacitor Substances 0.000 title claims abstract description 47
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 13
- 229910052751 metal Inorganic materials 0.000 claims abstract description 83
- 239000002184 metal Substances 0.000 claims abstract description 83
- 239000010410 layer Substances 0.000 claims abstract description 78
- 239000011229 interlayer Substances 0.000 claims abstract description 45
- 239000004065 semiconductor Substances 0.000 claims abstract description 15
- 239000000758 substrate Substances 0.000 claims abstract description 7
- 238000005530 etching Methods 0.000 claims description 23
- 238000000034 method Methods 0.000 claims description 20
- 150000004767 nitrides Chemical class 0.000 claims description 3
- 150000002739 metals Chemical class 0.000 claims 1
- 239000010408 film Substances 0.000 description 38
- 229920002120 photoresistant polymer Polymers 0.000 description 16
- 239000010409 thin film Substances 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 239000007769 metal material Substances 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 230000010354 integration Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000007261 regionalization Effects 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/07—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common
- H01L27/0705—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type
- H01L27/0727—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type in combination with diodes, or capacitors or resistors
- H01L27/0733—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type in combination with diodes, or capacitors or resistors in combination with capacitors only
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/75—Electrodes comprising two or more layers, e.g. comprising a barrier layer and a metal layer
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
본 발명의 커패시터는, 다층 배선시 반도체 기판상에 형성되어 있는 하부 구조물들과 형성예정인 상부 배선층들을 절연하기 위한 층간 절연막과, 상기 층간절연막 상에 순차적층된 제 1 및 제 2 금속패턴과, 상기 제 1 금속패턴과 제 2 금속패턴 사이에 삽입된 제 1 유전막과, 상기 제 2 금속패턴 상부에 위치하며 일부면이 상기 제 1 금속패턴과 접하는 제 3 금속패턴, 및 상기 제 2 금속패턴과 제 3 금속패턴 사이에 삽입된 제 2 유전막을 포함하여 구성된다.
상기와 같은 커패시터는 상기 제 1 금속패턴을 하부전극으로 상기 제 2 금속패턴을 상부전극으로 하는 제 1 커패시터(bF)와, 상기 제 2 금속패턴을 하부전극으로 하고 상기 제 3 금속패턴을 상부전극으로 하는 제 2 커패시터(aF)를 병렬연결되기 때문에 실제 칩면적의 증가없이 상기 제 1 금속패턴과 상기 제 3 금속패턴 사이에 (a+b)F의 고용량의 커패시터를 구현할 수 있으며, 이에따라 정밀한 아날로그 소자를 제작할 수 있는 등 제품의 경쟁력을 크게 향상시킬 수 있는 효과가 있다.
Description
본 발명은 반도체 소자의 커패시터에 관한 것으로서, 특히 커패시터의 용량을 증가시켜 고용량의 정밀한 아날로그 제품을 제조할 수 있도록하기 위한 커패시터 및 그의 제조방법에 관한 것이다.
반도체 집적회로의 용도가 다양해짐에 따라 고속 및 대용량의 커패시터가 요구되고 있는데, 상기 커패시터의 고속화를 위해서는 커패시터 전극의 저항을 감소시켜 주파수 의존성을 작게 해야 하며, 상기 대용량화를 위해서는 커패시터 전극 사이에 내재하는 절연막의 두께를 감소시키거나 유전률이 높은 절연막을 사용하거나 또는 커패시터 전극의 면적을 증가시켜야 한다.
반도체 소자에서는 통상적으로 모스(MOS;Metal Oxide Semiconductor) 구조, PN 접합구조, 폴리실리콘-절연체-폴리실리콘(PIP)구조, 금속-절연체-금속(MIM)구조 등의 커패시터를 사용하는데, 이중에서 상기 금속-절연체-금속(MIM) 구조를 제외하고는 모든 구조가 커패시터를 구성할때 적어도 한쪽 전극을 단결정실리콘이나 다결정실리콘을 사용하여 구성함으로써 단결정실리콘이나 다결정실리콘의 물질특성으로 인해 캐패시터 전극의 저항을 감소시키는데 한계가 있다.
이것은 커패시터의 고속화를 위해 커패시터 전극의 저항을 감소시켜 주파수 의존성을 작게 하려는 연구노력을 고려해 볼때 매우 적당하지 않은 것으로, 이러한 이유 때문에 고속의 커패시터가 요구되는 반도체 소자에서는 주로 저저항의 커패시터 전극 구조를 쉽게 실현할 수 있는 금속-절연체-금속(MIM) 구조의 박막 커패시터를 사용한다.
상기 금속-절연체-금속(MIM) 구조의 박막 커패시터는 이 외에도 전압이나 온도에 따른 커패시턴스 변화율이 낮아 매우 양호한 전기적 특성을 나타내므로 정밀한 아날로그 반도체장치에 많이 적용된다.
한편, 반도체 제조공정에서는 반도체장치의 고집적화에 따라 다층배선공정이 진행되며 상기 금속-절연체-금속 구조의 박막 커패시터 제조공정은 상기 다층배선공정에 수반되어 함께 이루어지게 된다.
도 1a 내지 1e 는 다층배선공정에 수반하여 금속-절연체-금속 구조의 커패시터를 형성하는 종래의 방법을 나타내는 도면들이다.
먼저 도 1a 에서는, 다층 배선시 반도체 기판의 액티브(acvtive) 영역상에 이미 형성되어 있는 하부구조물들을 후속공정에 의해 형성될 상부 구조물들과 콘택홀(contact hole)(도시하지 않음)을 제외한 모든 영역에서 절연시키기 위한 제 1 층간절연막(10)을 형성하고, 상기 제 1 층간절연막(10) 위에 알루미늄막을 증착시켜 다층 배선의 제 1 배선층을 형성하며, 상기 제 1 배선층 위에 포토레지스트 패턴(photoresist pattern)을 형성한후 사진 및 식각공정을 통해 상기 제 1 배선층을 선택적으로 제거하여 다층 배선의 제 1 배선층의 일부로 커패시터 하부전극(1)을 형성하며, 상기 커패시터 하부전극(1) 형성 후 그 결과물의 표면에 상기 제 1 배선층과 후속공정에 의해 형성될 제 2 배선층간을 절연시키기 위한 제 2 층간절연막(2)을 형성한다.
이어서 도 1b 및 도 1c 에서는, 상기 제 2 층간절연막(2) 위에 포토레지스트 패턴(3)을 형성한 후 사진 및 식각공정으로 상기 제 2 층간절연막(2)을 선택적으로 제거하며, 계속하여 상기 포토레지스트 패턴을 제거한다.
이어서 도 1d 및 도 1e 에서는 상기 포토레지스트 패턴 제거후 그 결과물의 표면에 산화막을 성장시켜 유전막(4)을 형성하고, 상기 유전막(4) 위에 알루미늄을 증착시켜 제 2 배선층을 형성하며, 계속하여 상기 제 2 배선층을 사진 및 식각공정으로 선택적으로 제거함으로써 상기 제 2 배선층의 일부로 커패시터 상부전극(5)을 형성한다.
그러나 상기와 같은 종래의 기술에 의한 커패시터는 용량을 증가시키기 위해서는 칩사이즈(chip size)를 증가시켜야만 하므로 고속, 대용량의 커패시터가 요구되는 소자에는 적용하기 어려운 문제점이 있었다.
따라서 본 발명의 목적은 상기와 같은 문제점을 해결하기 위하여 커패시터를 병렬 구조로 형성함으로써 고용량을 가지는 커패시터를 제공하는 것이다.
본 발명의 다른 목적은 상기 커패시터를 효과적으로 제조할 수 있는 제조방법을 제공하는 것이다.
상기 목적을 달성하기 위한 본 발명의 커패시터는, 다층 배선시 반도체 기판상에 형성되어 있는 하부 구조물들과 형성예정인 상부 배선층들을 절연하기 위한 층간 절연막과, 상기 층간절연막 상에 순차적층된 제 1 및 제 2 금속패턴과, 상기 제 1 금속패턴과 제 2 금속패턴 사이에 삽입된 제 1 유전막과, 상기 제 2 금속패턴 상부에 위치하며 일부면이 상기 제 1 금속패턴과 접하는 제 3 금속패턴 및 상기 제 2 금속패턴과 제 3 금속패턴 사이에 삽입된 제 2 유전막을 포함하여 구성된 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 박막커패시터 제조방법은, 다층 배선시 반도체 기판상에 형성되어 있는 하부 구조물들과 형성예정인 상부 배선층들을 절연하기 위한 제 1 층간절연막을 형성하는 단계와, 상기 제 1 층간절연막 위에 제 1 금속패턴을 형성하는 단계와, 상기 제 1 금속패턴 형성 후 그 결과물의 전면에 제 2 층간절연막을 형성하고 선택적으로 식각하여 상기 제 1 금속패턴의 일부면을 노출시키는 단계와, 상기 제 2 층간절연막의 식각으로 인해 노출된 부분을 통해 상기 제 1 금속패턴과 접하는 제 1 유전막을 형성하는 단계와, 상기 제 1 유전막 위에 제 2 금속패턴을 형성하는 단계와, 상기 제 2 금속패턴 형성 후 그 결과물의 전면에 제 3 층간절연막을 형성하고 선택적으로 식각하여 상기 제 2 금속패턴의 일부면을 노출시키는 단계와, 상기 제 3 층간절연막의 식각으로 인해 노출된 부분을 통해 상기 제 2 금속패턴과 접하는 제 2 유전막을 형성하는 단계와, 상기 제 2 유전막, 제 3 층간절연막, 제 1 유전막 및 제 2 층간절연막을 선택적으로 식각하여 상기 제 2 금속패턴과 접하지 않는 영역의 제 1 금속패턴의 일부면을 노출시키는 단계, 및 상기 제 2 유전막, 제 3 층간절연막, 제 1 유전막 및 제 2 층간절연막의 식각을 통해 노출된 제 1 금속패턴과 접하는 제 3 금속패턴을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
이하, 첨부도면을 참조하여 본 발명을 보다 상세히 설명하고자 한다.
도 2a 내지 도 2m 은 본 발명에 의한 커패시터 제조방법을 도시한 도면들로서 편의상 하부의 소스/드레인 영역과 게이트 전극은 표시하지 않았다.
먼저 도 2a 에서는, 반도체 기판 위에 통상의 LOCOS 공정으로 활성영역과 소자분리영역을 정의하기 위한 필드산화막을 형성하고, 상기 활성영역에 게이트(gate), 소스/드레인(source/drain) 영역 등의 하부구조물들(도시하지 않음)을 형성한 후 결과물 표면에 상기 하부구조물들과 후속공정으로 형성될 상부 배선층들을 절연시키기 위한 제 1 층간절연막(100)을 형성하고 평탄화하며, 상기 제 1 층간절연막 위에 금속물질을 증착시켜 제 1 배선층을 형성한 후 사진 및 식각방법을 이용하여 상기 제 1 배선층을 선택적으로 식각함으로써 후속공정시 병렬로 연결되는 제 1 및 제 2 커패시터의 공통의 하부전극인 제 1 금속패턴(101)을 형성하며, 상기 제 1 금속패턴(101)이 형성된 구조물의 전면에 제 2 층간절연막(102)을 형성한다.
이어서 도 2b 및 도 2c 에서는, 상기 제 2 층간절연막(102) 위에 제 1 포토레지스트 패턴(103)을 형성하고 이를 적용하여 상기 제 1 금속패턴(101)의 일부면이 노출되도록 제 2 층간절연막(102)을 식각한 후 상기 제 1 포토레지스트 패턴(103)을 제거한다.
이어서 도 2d 에서는, 상기 제 1 포토레지스트 패턴을 제거한 후 그 결과물의 전면에 제 1 유전막(104)을 형성한다. 상기 제 1 유전막(104)은 플라즈마 산화막, p-SiH4, 고밀도 플라즈마 산화막과 같은 산화막류나 플라즈마 질화막 같은 질화막 종류로 이루어지며, 상기 제 2 층간절연막(102)의 식각시 노출된 상기 제 1 금속패턴(101)과 접한다.
이어서 도 2e 및 도 2f 에서는 상기 유전막(104) 위에 금속물질을 증착시켜 제 2 배선층을 형성한 후 사진 및 식각방법을 이용하여 상기 제 2 배선층을 선택적으로 식각함으로써 제 1 커패시터의 상부전극인 제 2 금속패턴(105)을 형성하고, 상기 제 2 배선층을 상부의 제 3 배선층과 절연시키기 위한 제 3 층간절연막(106)을 형성한다.
이어서 도 2g 및 도 2h 에서는, 상기 제 3 층간절연막(106) 위에 제 2 포토레지스트 패턴(107)을 형성하고 이를 적용하여 상기 제 2 금속패턴(105)의 일부면이 노출되도록 상기 제 3 층간절연막(106)을 식각한 후 상기 제 2 포토레지스트 패턴을 제거한다.
이어서 도 2i 에서는, 상기 제 2 포토레지스트 패턴을 제거한 후 그 결과물의 전면에 상기 제 1 유전막과 동일한 물질로 제 2 유전막(108)을 형성한다.
이어서 도 2j 및 도 2k 에서는, 상기 제 2 유전막(108) 위에 제 3 포토레지스트 패턴(109)을 형성하고 이를 적용하여 상기 제 2 유전막(108), 상기 제 3 층간절연막(106), 제 1 유전막(104) 및 제 2 층간절연막(102)을 선택적으로 식각하여 상기 제 2 금속패턴(105)과 접하지 않는 영역의 제 1 금속패턴(101)의 일부면을 노출시켜 비아홀(via hole)(110)을 형성하고 상기 제 3 포토레지스트 패턴을 제거한다.
이어서 도 2l 및 도 2m 에서는, 상기 제 3 포토레지스트 패턴을 제거한 후 그 결과물의 전면에 위에 금속물질을 증착시켜 제 3 배선층을 형성한 후 사진 및 식각방법을 이용하여 상기 제 3 배선층을 선택적으로 식각함으로써 제 2 커패시터의 상부전극인 제 3 금속패턴(111)을 형성한다. 여기서 상기 제 3 배선층 형성시 비아홀(110)을 채우는 방법으로는 텅스텐 플러그 방법이나 알루미늄 리플로우 공정등 통상의 방법을 이용한다.
상기와 같이 형성된 커패시터는 도 3a 및 도 3b 에 도시한 바와 같이 상기 제 1 금속패턴(101)을 하부전극으로 상기 제 2 금속패턴(105)을 상부전극으로 하는 제 1 커패시터(bF)와, 상기 제 2 금속패턴(105)을 하부전극으로 하고 상기 제 3 금속패턴(111)을 상부전극으로 하는 제 2 커패시터(aF)를 병렬연결함으로써 실제 칩면적의 증가없이 상기 제 1 금속패턴(101)과 상기 제 3 금속패턴(111) 사이에 (a+b)F 용량의 커패시터를 구현할 수 있다.
이상에서와 같이 본 발명에 의하면, 상기 커패시터를 병렬구조로 형성함으로써 칩면적의 증가없이 커패시터 용량을 늘임으로써 정밀한 아날로그 소자를 제작할 수 있는 등 제품의 경쟁력을 크게 향상시킬 수 있는 효과가 있다.
도 1a 내지 도 1e 는 종래의 기술에 의한 MIM 구조 커패시터의 제조방법을 도시한 단면도들이고,
도 2a 내지 도 2j 는 본 발명에 의한 커패시터의 제조방법을 도시한 단면도들이며.
도 3 은 본 발명에 의한 커패시터의 등가회로도이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 제 1 층간절연막 101 : 제 1 금속패턴
102 : 제 2 층간절연막 103 : 제 1 포토레지스트 패턴
104 : 제 1 유전막 105 : 제 2 금속패턴
106 : 제 3 층간절연막 107 : 제 2 포토레지스트 패턴
108 : 제 2 유전막 109 : 제 3 포토레지스트 패턴
110 : 비아홀 111 : 제 3 금속패턴
Claims (4)
- 다층 배선 시 반도체 기판 상에 형성되는 하부 구조물들과 형성예정인 상부 배선층들을 절연하기 위한 복수의 층간절연막과, 상기 제1 층간절연막과 제2 층간절연막 상에 각각 순차적으로 적층시킨 제 1 및 제 2 금속패턴과, 상기 제 1 금속패턴과 제 2 금속패턴 사이와 상기 제2 층간절연막의 상부면으로 증착한 제 1 유전막과, 상기 제 2 금속패턴 상부에 위치하며 일부면이 상기 제 1 금속패턴과 접속되는 제 3 금속패턴, 및 상기 제 2 금속패턴과 제 3 금속패턴 사이와 상기 제3 층간절연막의 상부면으로 증착되는 제 2 유전막을 포함하는 구성된 것을 특징으로 하는 커패시터.
- 다층 배선시 반도체 기판상에 형성되어 있는 하부 구조물들과 형성예정인 상부 배선층들을 절연하기 위한 제 1 층간절연막을 형성하는 단계와, 상기 제 1 층간절연막 위에 제 1 금속패턴을 형성하는 단계와, 상기 제 1 금속패턴 형성 후 그 결과물의 전면에 제 2 층간절연막을 형성하고 선택적으로 식각하여 상기 제 1 금속패턴의 일부면을 노출시키는 단계와, 상기 제 2 층간절연막의 식각으로 인해 노출된 부분을 통해 상기 제 1 금속패턴과 접하는 제 1 유전막을 형성하는 단계와, 상기 제 1 유전막 위에 제 2 금속패턴을 형성하는 단계와, 상기 제 2 금속패턴 형성 후 그 결과물의 전면에 제 3 층간절연막을 형성하고 선택적으로 식각하여 상기 제 2 금속패턴의 일부면을 노출시키는 단계와, 상기 제 3 층간절연막의 식각으로 인해 노출된 부분을 통해 상기 제 2 금속패턴과 접하는 제 2 유전막을 형성하는 단계와, 상기 제 2 유전막, 제 3 층간절연막, 제 1 유전막 및 제 2 층간절연막을 선택적으로 식각하여 상기 제 2 금속패턴과 접하지 않는 영역의 제 1 금속패턴의 일부면을 노출시키는 단계, 및 상기 제 2 유전막, 제 3 층간절연막, 제 1 유전막 및 제 2 층간절연막의 식각을 통해 노출된 제 1 금속패턴과 접하는 제 3 금속패턴을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 커패시터의 제조방법.
- 제 2 항에 있어서, 상기 제 1 및 제 2 유전막은 산화막으로 이루어지는 것을 특징으로 하는 커패시터의 제조방법.
- 제 2 항에 있어서, 상기 제 1 및 제 2 유전막은 질화막으로 이루어지는 것을 특징으로 하는 커패시터의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980032934A KR100526867B1 (ko) | 1998-08-13 | 1998-08-13 | 커패시터 및 그의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980032934A KR100526867B1 (ko) | 1998-08-13 | 1998-08-13 | 커패시터 및 그의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20000013840A KR20000013840A (ko) | 2000-03-06 |
| KR100526867B1 true KR100526867B1 (ko) | 2006-02-20 |
Family
ID=19547183
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980032934A KR100526867B1 (ko) | 1998-08-13 | 1998-08-13 | 커패시터 및 그의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100526867B1 (ko) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100370131B1 (ko) * | 2000-10-17 | 2003-02-05 | 주식회사 하이닉스반도체 | Ｍｉｍ 캐패시터 및 그의 제조방법 |
| KR100480895B1 (ko) * | 2002-11-20 | 2005-04-07 | 매그나칩 반도체 유한회사 | 다층 병렬 역 구조를 갖는 엠아이엠 캐패시터 형성방법 |
| JP4549889B2 (ja) | 2004-05-24 | 2010-09-22 | 三星モバイルディスプレイ株式會社 | キャパシタ及びこれを利用する発光表示装置 |
| KR100564626B1 (ko) * | 2004-05-28 | 2006-03-28 | 삼성전자주식회사 | 대용량 mim 캐패시터 및 그 제조방법 |
| KR100670140B1 (ko) | 2004-08-26 | 2007-01-16 | 삼성에스디아이 주식회사 | 커패시터 |
| KR100617056B1 (ko) * | 2004-12-30 | 2006-08-30 | 동부일렉트로닉스 주식회사 | 비어 식각시 어텍을 방지하는 방법 |
| KR100929293B1 (ko) * | 2006-07-26 | 2009-11-27 | 주식회사 하이닉스반도체 | 반도체 소자의 커패시터 제조 방법 |
| KR100823199B1 (ko) * | 2007-04-05 | 2008-04-18 | 삼성에스디아이 주식회사 | 유기 발광 표시 장치 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05226582A (ja) * | 1992-02-12 | 1993-09-03 | Hitachi Ltd | 化合物半導体装置 |
| KR980012479A (ko) * | 1996-07-16 | 1998-04-30 | 김광호 | 반도체 장치의 캐패시터 제조 방법 |
| JPH10125861A (ja) * | 1996-10-24 | 1998-05-15 | Sony Corp | 高周波増幅回路 |
| KR19980015612A (ko) * | 1996-08-23 | 1998-05-25 | 문정환 | 커패시터(Capacitor) |
-
1998
- 1998-08-13 KR KR1019980032934A patent/KR100526867B1/ko not_active IP Right Cessation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05226582A (ja) * | 1992-02-12 | 1993-09-03 | Hitachi Ltd | 化合物半導体装置 |
| KR980012479A (ko) * | 1996-07-16 | 1998-04-30 | 김광호 | 반도체 장치의 캐패시터 제조 방법 |
| KR19980015612A (ko) * | 1996-08-23 | 1998-05-25 | 문정환 | 커패시터(Capacitor) |
| JPH10125861A (ja) * | 1996-10-24 | 1998-05-15 | Sony Corp | 高周波増幅回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20000013840A (ko) | 2000-03-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7202126B2 (en) | Semiconductor device and method of manufacturing same | |
| TW201921534A (zh) | 半導體裝置的製作方法 | |
| KR100267093B1 (ko) | 박막커패시터및그제조방법 | |
| KR100526867B1 (ko) | 커패시터 및 그의 제조방법 | |
| KR100343049B1 (ko) | 반도체 장치 및 그 제조방법 | |
| KR100644526B1 (ko) | 엠보싱형 커패시터의 제조 방법 | |
| KR100641983B1 (ko) | 이중 다마신 구조를 갖는 금속-절연체-금속 커패시터 및그 제조 방법 | |
| KR101159112B1 (ko) | 가변 용량 캐패시터 및 그 제조방법 | |
| KR100475730B1 (ko) | 가변용량커패시터및그제조방법 | |
| KR20040007155A (ko) | Ｍｉｍ 구조의 커패시터 제조방법 | |
| KR20040043888A (ko) | 다층 병렬 역 구조를 갖는 엠아이엠 캐패시터 형성방법 | |
| KR100761544B1 (ko) | 엠아이엠 캐패시터 형성방법 | |
| KR20040069809A (ko) | 박막 커패시터 제조 방법 | |
| KR100385462B1 (ko) | 반도체소자의 캐패시터 형성방법 | |
| KR100322882B1 (ko) | 3전극 구조의 안티퓨즈 및 그 통합 메모리로직 반도체 소자 제조방법 | |
| KR0165491B1 (ko) | 더미 패턴을 구비한 반도체 메모리 장치 및 그 제조방법 | |
| KR100579862B1 (ko) | 금속-절연체-금속 커패시터 및 그 제조 방법 | |
| KR0166491B1 (ko) | 반도체 소자의 캐패시터 제조방법 | |
| KR100617060B1 (ko) | 반도체 소자의 제조방법 | |
| KR100910006B1 (ko) | 반도체 소자의 커패시터 형성 방법 | |
| KR100605229B1 (ko) | 엠아이엠 캐패시터 형성 방법 | |
| KR100816245B1 (ko) | 커패시터 및 그 제조방법 | |
| KR0120548B1 (ko) | 캐패시터의 마스크 공정 마진 확보를 위한 반도체 장치 제조 방법 | |
| KR100940112B1 (ko) | 반도체소자의 아날로그 커패시터 제조방법 | |
| KR100359786B1 (ko) | 반도체 소자의 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |