JPH02152218A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH02152218A JPH02152218A JP63305159A JP30515988A JPH02152218A JP H02152218 A JPH02152218 A JP H02152218A JP 63305159 A JP63305159 A JP 63305159A JP 30515988 A JP30515988 A JP 30515988A JP H02152218 A JPH02152218 A JP H02152218A
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- 239000004065 semiconductor Substances 0.000 title claims description 7
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Landscapes
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Dicing (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野］
本発明は、半導体装置の製造方法、特に、レーザー走査
方式によるアライメントにおける位置合わせマークの形
成方法に関する。
方式によるアライメントにおける位置合わせマークの形
成方法に関する。
３、発明の詳細な説明
〔概要〕
半導体装置の製造方法、特に、レーザー走査方式による
アライメントにおける位置合わせマークの形成方法に関
し、 厚いレジスト膜や吸光剤入りレジスト膜などに対しも、
アライメント精度を向上することができ〔従来の技術〕 近年の半導体装置の高集積化により、従来にも増して重
ね合わせ層の設計余裕が厳しくなり、位置合わせ（アラ
イメント）精度の向上が要求されている。露光装置のレ
ーザー走査（レーザースキャニング）方式によるオート
アライメントにおいては、アライメント精度を低下させ
る主要原因の一つが、レジスト膜の存在であることが知
られている。このアライメント精度の低下を招くレジス
ト膜は、パターンを形成するためのエツチング等である
程度の膜厚が必要であるが、アライメントマーク上のレ
ジスト膜は、できる限り薄く形成する方法が有効である
。勿論アライメントマーク部分のレジスト膜は、無い方
が理想である。
アライメントにおける位置合わせマークの形成方法に関
し、 厚いレジスト膜や吸光剤入りレジスト膜などに対しも、
アライメント精度を向上することができ〔従来の技術〕 近年の半導体装置の高集積化により、従来にも増して重
ね合わせ層の設計余裕が厳しくなり、位置合わせ（アラ
イメント）精度の向上が要求されている。露光装置のレ
ーザー走査（レーザースキャニング）方式によるオート
アライメントにおいては、アライメント精度を低下させ
る主要原因の一つが、レジスト膜の存在であることが知
られている。このアライメント精度の低下を招くレジス
ト膜は、パターンを形成するためのエツチング等である
程度の膜厚が必要であるが、アライメントマーク上のレ
ジスト膜は、できる限り薄く形成する方法が有効である
。勿論アライメントマーク部分のレジスト膜は、無い方
が理想である。
第７図は従来のアライメントマーク形成領域の断面図で
ある。同図に示すように、通常の主尺となるアライメン
トマーク３１は、シリコン基卆反３２のダイシングライ
ン３３内に形成されるため、工程が進むとエツチング加
工により、金属膜あるいは絶縁ｎ＃３４等でチップ領域
３５とダイシングライン３３とでは１．０μｍ以上の段
差が生じてくる。この段差−トにレジスト膜３６を塗布
すると、ダイシングライン３３上には、段差や塗布分布
の影響のためレジストは溜まりやすくレジスト膜３６が
厚く形成され、この状態でアライメントを行うことにな
る。
ある。同図に示すように、通常の主尺となるアライメン
トマーク３１は、シリコン基卆反３２のダイシングライ
ン３３内に形成されるため、工程が進むとエツチング加
工により、金属膜あるいは絶縁ｎ＃３４等でチップ領域
３５とダイシングライン３３とでは１．０μｍ以上の段
差が生じてくる。この段差−トにレジスト膜３６を塗布
すると、ダイシングライン３３上には、段差や塗布分布
の影響のためレジストは溜まりやすくレジスト膜３６が
厚く形成され、この状態でアライメントを行うことにな
る。
従って、レーザースキャニング方式のオートアライメン
トにおいて、厚いレジスト膜などでは第８図の拡大断面
図に示すように、検出のために走査されるレーザー光３
７はレジスト膜３６に吸収され、アライメントマーク３
１のエツジからの反射光が減衰する。特に、レジスト膜
３６中に吸光剤が入っている場合さらに減衰する。その
ため、第９図に示すように、反射光の光検出器による検
出出力は、実線のように低いピークとなり、点線に示す
ような鋭いピークを持たないため、パターンエツジ寸法
の検出が困難になり位置合わせができなかっり、また位
置精度ずれを生じ、焼き付けた後でレジスト膜を剥離し
て再び新たにレジスト膜を再生するといった問題が生じ
ていた。
トにおいて、厚いレジスト膜などでは第８図の拡大断面
図に示すように、検出のために走査されるレーザー光３
７はレジスト膜３６に吸収され、アライメントマーク３
１のエツジからの反射光が減衰する。特に、レジスト膜
３６中に吸光剤が入っている場合さらに減衰する。その
ため、第９図に示すように、反射光の光検出器による検
出出力は、実線のように低いピークとなり、点線に示す
ような鋭いピークを持たないため、パターンエツジ寸法
の検出が困難になり位置合わせができなかっり、また位
置精度ずれを生じ、焼き付けた後でレジスト膜を剥離し
て再び新たにレジスト膜を再生するといった問題が生じ
ていた。
そこで本発明は、厚いレジスト膜や吸光剤入りレジスト
膜などに対しも、アライメント精度を向上することがで
きるアライメントマーク形成方法を提供することを目的
とする。
膜などに対しも、アライメント精度を向上することがで
きるアライメントマーク形成方法を提供することを目的
とする。
〔課題を解決するための手段］
上記課題は、レーザー走査によるアライメントに用いる
基板に形成するアライメントマークの製造方法において
、前記アライメントマークは、基板のダイシングライン
内に、形成した凸部上に形成することを特徴とする半導
体装置の製造方法によって解決される。
基板に形成するアライメントマークの製造方法において
、前記アライメントマークは、基板のダイシングライン
内に、形成した凸部上に形成することを特徴とする半導
体装置の製造方法によって解決される。
本発明では、基板のダイシングライン内に形成した凸部
上にアライメントマークを形成しているため、レジスト
膜を全面に塗布した状態で露光装置のレーザー走査によ
り位置合わせを行う場合でも、アライメントマーク上の
レジスト膜が薄くなり、レーザー光の減衰がきわめて少
なくなり、アライメント精度が向上する。従って、厚い
レジスト膜や吸光剤入りレジスト膜などに対しも、アラ
イメント精度を向上することができる。
上にアライメントマークを形成しているため、レジスト
膜を全面に塗布した状態で露光装置のレーザー走査によ
り位置合わせを行う場合でも、アライメントマーク上の
レジスト膜が薄くなり、レーザー光の減衰がきわめて少
なくなり、アライメント精度が向上する。従って、厚い
レジスト膜や吸光剤入りレジスト膜などに対しも、アラ
イメント精度を向上することができる。
以下、本発明を図示の一実施例により具体的に説明する
。
。
第１図は本発明第１実施例のアライメントマーク領域の
断面図、第２図は第１図のアライメントマーク領域の平
面図である。これらの図において、１１はシリコン基板
、１２は幅が１５０μｍ程度に形成されたダイシングラ
イン、１３は金属膜や！！！縁膜などがダイシングライ
ン１２の領域より１．０ μｍ以上の段差に形成された
チップ領域であり、このダイシングライン１２内には樅
横の長さが、例えば、２８０×９０μｍ程度の矩形状に
形成した厚さが１，０μｍ程度の凸部１４が形成されて
おり、この凸部１４上に３０００人程度０膜厚の主尺と
なるアライメントマーク１５が形成され、全面にレジス
ト膜１６が塗布される。このような状態で露光装置のレ
ーザー光が照射され、オートアライメントが行われる。
断面図、第２図は第１図のアライメントマーク領域の平
面図である。これらの図において、１１はシリコン基板
、１２は幅が１５０μｍ程度に形成されたダイシングラ
イン、１３は金属膜や！！！縁膜などがダイシングライ
ン１２の領域より１．０ μｍ以上の段差に形成された
チップ領域であり、このダイシングライン１２内には樅
横の長さが、例えば、２８０×９０μｍ程度の矩形状に
形成した厚さが１，０μｍ程度の凸部１４が形成されて
おり、この凸部１４上に３０００人程度０膜厚の主尺と
なるアライメントマーク１５が形成され、全面にレジス
ト膜１６が塗布される。このような状態で露光装置のレ
ーザー光が照射され、オートアライメントが行われる。
第３図（ａ）〜（ｆ）は上記アライメントマークの製造
工程断面図である。なお、第１図及び第２図に対応する
部分は同一の符号を記す。
工程断面図である。なお、第１図及び第２図に対応する
部分は同一の符号を記す。
まず、同図（ａ）に示すように、シリコン基板１１上の
ダイシングライン１２領域には、その領域よりやや狭い
幅で長方形状のレジスト膜１７がパターン形成される。
ダイシングライン１２領域には、その領域よりやや狭い
幅で長方形状のレジスト膜１７がパターン形成される。
次に、同図（ｂ）に示すように、レジスト膜１７をマス
クにして、シリコン基板１１の表面を１．０μｍ程度エ
ツチングし、同図（Ｃ）に示すようにレジスト膜１６を
剥離して、ダイシングライン１２内にシリコン基板１１
の凸部１４を形成する。
クにして、シリコン基板１１の表面を１．０μｍ程度エ
ツチングし、同図（Ｃ）に示すようにレジスト膜１６を
剥離して、ダイシングライン１２内にシリコン基板１１
の凸部１４を形成する。
次に、同図（ｄ）に示すように、全面に３０００人程度
０膜厚の酸化膜（ＳｉＯ□膜）１８を形成する。
０膜厚の酸化膜（ＳｉＯ□膜）１８を形成する。
次に、同図（ｆ）に示すように、凸部１４上の酸化膜１
８にマーク形成用のレジスト膜１９をパターン形成する
。
８にマーク形成用のレジスト膜１９をパターン形成する
。
次に、同図（ｆ）に示すように、レジスト膜１９をマス
クにして酸化膜１８をエツチングしてから、レジスト膜
１９を除去する。
クにして酸化膜１８をエツチングしてから、レジスト膜
１９を除去する。
上記方法により、酸化膜１８が第１図及び第２図に示す
ようなアライメントマーク１５として、ダイシングライ
ン１２内の凸部１４上に形成される。
ようなアライメントマーク１５として、ダイシングライ
ン１２内の凸部１４上に形成される。
上記方法によれば、アライメントマーク１５がダイシン
グライン１２内の凸部１４上に形成されるため、第１図
に示すように全面にレジスト膜１６が塗布されても、ア
ライメントマーク１５上のレジスト膜１６は薄くなる。
グライン１２内の凸部１４上に形成されるため、第１図
に示すように全面にレジスト膜１６が塗布されても、ア
ライメントマーク１５上のレジスト膜１６は薄くなる。
従って、レーザー光がレジス・ト膜１６に吸収されてア
ライメントマーク１５のエツジからの反射光が減衰する
ことがなくなり、また、レジスト膜１６中に吸光剤が入
っている場合にも薄くなるためその影響が少なくなる。
ライメントマーク１５のエツジからの反射光が減衰する
ことがなくなり、また、レジスト膜１６中に吸光剤が入
っている場合にも薄くなるためその影響が少なくなる。
そのため、パターンエツジ寸法の検出が容易になり、ア
ライメント精度が向上し、円滑なオートアライメントが
可能になり、位置ずれによるレジスト膜の再生も減少す
る。
ライメント精度が向上し、円滑なオートアライメントが
可能になり、位置ずれによるレジスト膜の再生も減少す
る。
なお、ダイシング加工時にチップ領域に影響を与えない
ときには、第４図の変形例に示すように、シリコン基板
１１のダイシングライン１２内に、その幅がダイシング
ライン１２と同じ程度に凸部１４゛ を形成し、この凸
部１４゛ 上にアライメントマーク１５′を形成しても
よい。このようなアライメントマーク１５゛ も第３
図と同様の工程により形成され、同様にアライメントマ
ーク１５“上のレジスト膜１６を薄くシアライメント精
度を向上できる。
ときには、第４図の変形例に示すように、シリコン基板
１１のダイシングライン１２内に、その幅がダイシング
ライン１２と同じ程度に凸部１４゛ を形成し、この凸
部１４゛ 上にアライメントマーク１５′を形成しても
よい。このようなアライメントマーク１５゛ も第３
図と同様の工程により形成され、同様にアライメントマ
ーク１５“上のレジスト膜１６を薄くシアライメント精
度を向上できる。
第５図（ａ）及び（ｂ）は本発明第２実施例のアライメ
ントマークの製造工程断面図である。なお、第３図に対
応する部分は同一の符号を記す。
ントマークの製造工程断面図である。なお、第３図に対
応する部分は同一の符号を記す。
まず、第３図（ａ）〜（ｄ）と同様の工程により、シリ
コン基板１１のダイシングライン１２内に凸部１４を形
成し、全面に酸化膜１８′を形成する。次に、第３図（
ａ）に示すように、凸部１４上を除いたレジスト膜１９
”をパターン形成する。
コン基板１１のダイシングライン１２内に凸部１４を形
成し、全面に酸化膜１８′を形成する。次に、第３図（
ａ）に示すように、凸部１４上を除いたレジスト膜１９
”をパターン形成する。
次に、同図（ｂ）に示すように、レジスト膜１９”をマ
スクにして凸部１４上の酸化膜１８′ をエツチングし
てから、レジスト膜１９°を除去する。
スクにして凸部１４上の酸化膜１８′ をエツチングし
てから、レジスト膜１９°を除去する。
上記方法によれば、凸部１４上に残された酸化膜１８°
のエツジがアライメントマーク１５の機能を果たすため
、上記と同様の理由によりアライメント精度を向上でき
る。
のエツジがアライメントマーク１５の機能を果たすため
、上記と同様の理由によりアライメント精度を向上でき
る。
第６図（ａ）〜（Ｃ）は本発明第３実施例のアライメン
トマークの製造工程断面図である。
トマークの製造工程断面図である。
まず、同図（ａ）に示すように、シリコン基板１１上に
凸部形成用の酸化膜（Ｓｉｎ、膜）２１を成長する。
凸部形成用の酸化膜（Ｓｉｎ、膜）２１を成長する。
次に、同図ら）に示すように、ダイシングライン１２上
の酸化膜２１にマーク形成用のレジスト膜２２をパター
ン形成する。
の酸化膜２１にマーク形成用のレジスト膜２２をパター
ン形成する。
次に、同図（Ｃ）に示すように、レジスト膜２２をマス
クにして、酸化膜２１をエツチングしてから、レジスト
膜２２を除去する。
クにして、酸化膜２１をエツチングしてから、レジスト
膜２２を除去する。
上記方法によれば、ダイシングライン１２内に酸化膜２
１による凸部を形成でき、上記実施例と同様に凸部上に
アライメントマークを形成すれば、レジスト膜を塗布し
たとき、酸化膜２１の凸部上のレジスト膜を薄くするこ
とができる。従って、上記と同様にアライメント精度を
向上できる。この実施例では、前記実施例のようにシリ
コンをエツチングすることなく凸部を形成するため、シ
リコン基板１１に対する損傷を防止することができる。
１による凸部を形成でき、上記実施例と同様に凸部上に
アライメントマークを形成すれば、レジスト膜を塗布し
たとき、酸化膜２１の凸部上のレジスト膜を薄くするこ
とができる。従って、上記と同様にアライメント精度を
向上できる。この実施例では、前記実施例のようにシリ
コンをエツチングすることなく凸部を形成するため、シ
リコン基板１１に対する損傷を防止することができる。
なお、本発明では、ダイシングライン内に形成した凸部
上にアライメントマークが形成されればよく、この凸部
はチップ領域の重ね合わせ層などを考慮してその厚さを
任意に形成することができ、またアライメントマークの
大きさや形状などは実施例に限定されない。
上にアライメントマークが形成されればよく、この凸部
はチップ領域の重ね合わせ層などを考慮してその厚さを
任意に形成することができ、またアライメントマークの
大きさや形状などは実施例に限定されない。
［発明の効果］
以上説明した様に本発明によれば、基板のダイシングラ
イン内に形成した凸部上にアライメントマークを形成す
ることで、レジスト膜によるアライメント用のレーザー
光の減衰が殆どなくなり、アライメント精度を向上でき
、円滑なオートアライメントが可能になり、位置ずれに
よるレジスト膜の再生も減少する。従って、高集積化し
た半導体装置の露光装置において、位置合わせ精度向上
の要求とスルーブツトにも寄与するところが大きい。
イン内に形成した凸部上にアライメントマークを形成す
ることで、レジスト膜によるアライメント用のレーザー
光の減衰が殆どなくなり、アライメント精度を向上でき
、円滑なオートアライメントが可能になり、位置ずれに
よるレジスト膜の再生も減少する。従って、高集積化し
た半導体装置の露光装置において、位置合わせ精度向上
の要求とスルーブツトにも寄与するところが大きい。
第４図は本発明第１実施例の変形例を示す図、第５図は
本発明第２実施例のアライメントマークの製造工程断面
図、 第６図は本発明第３実施例のアライメントマークの製造
工程断面図、 第７図は従来のアライメントマーク領域の断面図、 第８図は従来のアライメントマーク領域の拡大断面図、 第９図はアライメントマークの検出出力を示す図である
。
本発明第２実施例のアライメントマークの製造工程断面
図、 第６図は本発明第３実施例のアライメントマークの製造
工程断面図、 第７図は従来のアライメントマーク領域の断面図、 第８図は従来のアライメントマーク領域の拡大断面図、 第９図はアライメントマークの検出出力を示す図である
。
第１図は本発明第１実施例のアライメントマーク領域の
断面図、 第２図は第１図のアライメントマーク領域の平面図、 第３図は本発明第１実施例のアライメントマークの製造
工程断面図、 図中、 １１はシリコン基板、 １２はダイシングライン、 １３はチップ領域、 １４、１４°は凸部、 １５、１５’はアライメントマーク、 １６はレジスト膜、 １７はレジスト膜、 １８、１８’は酸化膜（ＳｉＯ□膜）、１９、１９’は
レジスト膜、 ２１は酸化膜（ＳｉＯ□膜）、 ２２はレジスト膜 を示す。 本尻１月第１叉羞凶’＆ｌの７ライメ〉トマーク傾城の
灯面図第１図 特許出願人 富士通株式会社 代理人弁理士 久木元 彰 同 大管義人 第１図のアライメントマーク領域の１句す図第４図 １１・−シ１ｊコン蒸不反 ８（＋５１ 奉公す８名１父が互イ々ｌｊの７ライノ外フーグの製造
工程町面図第３図 オシ咬遜ａ第２災択乏イク１１の７ライメントマーフの
セジ適工千緊密工面図第５図 第４各ＥＡ第３大斑艷イが１の７ライメントマークの髭
尤［工茎！自Ｔｉ図第６図
断面図、 第２図は第１図のアライメントマーク領域の平面図、 第３図は本発明第１実施例のアライメントマークの製造
工程断面図、 図中、 １１はシリコン基板、 １２はダイシングライン、 １３はチップ領域、 １４、１４°は凸部、 １５、１５’はアライメントマーク、 １６はレジスト膜、 １７はレジスト膜、 １８、１８’は酸化膜（ＳｉＯ□膜）、１９、１９’は
レジスト膜、 ２１は酸化膜（ＳｉＯ□膜）、 ２２はレジスト膜 を示す。 本尻１月第１叉羞凶’＆ｌの７ライメ〉トマーク傾城の
灯面図第１図 特許出願人 富士通株式会社 代理人弁理士 久木元 彰 同 大管義人 第１図のアライメントマーク領域の１句す図第４図 １１・−シ１ｊコン蒸不反 ８（＋５１ 奉公す８名１父が互イ々ｌｊの７ライノ外フーグの製造
工程町面図第３図 オシ咬遜ａ第２災択乏イク１１の７ライメントマーフの
セジ適工千緊密工面図第５図 第４各ＥＡ第３大斑艷イが１の７ライメントマークの髭
尤［工茎！自Ｔｉ図第６図
Claims (1)
- 【特許請求の範囲】 レーザー走査によるアライメントに用いる基板（１１）
に形成するアライメントマーク （１５、１５’）の製造方法において、 前記アライメントマーク（１５、１５’）は、基板（１
１）のダイシングライン（１２）内に形成した凸部（１
４、１４’）上に形成することを特徴とする半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63305159A JPH02152218A (ja) | 1988-12-03 | 1988-12-03 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63305159A JPH02152218A (ja) | 1988-12-03 | 1988-12-03 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02152218A true JPH02152218A (ja) | 1990-06-12 |
Family
ID=17941778
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63305159A Pending JPH02152218A (ja) | 1988-12-03 | 1988-12-03 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02152218A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6369456B1 (en) | 1997-10-09 | 2002-04-09 | Nec Corporation | Semiconductor device and producing method thereof |
-
1988
- 1988-12-03 JP JP63305159A patent/JPH02152218A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6369456B1 (en) | 1997-10-09 | 2002-04-09 | Nec Corporation | Semiconductor device and producing method thereof |
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