JPS6245028A - ウエ−ハに位置合せマ−クを形成する方法 - Google Patents
ウエ−ハに位置合せマ−クを形成する方法Info
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- JPS6245028A JPS6245028A JP61162210A JP16221086A JPS6245028A JP S6245028 A JPS6245028 A JP S6245028A JP 61162210 A JP61162210 A JP 61162210A JP 16221086 A JP16221086 A JP 16221086A JP S6245028 A JPS6245028 A JP S6245028A
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- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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- Y10S438/975—Substrate or mask aligning feature
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- Computer Hardware Design (AREA)
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- Power Engineering (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
A、産業上の利用分野
本発明は、半導体製品の層間位置合せマークのコントラ
スト強化方法に関するものである。
スト強化方法に関するものである。
B、従来技術
半導体の製造において、半導体製品の各層について行う
「臨界マスキング工程」の間に位置合せが必要であるこ
とが一般に知られている。「臨界マスキング工程」とは
、互いに位置合せをしなければならないマスクを通して
行う工程(たとえばエツチング、イオン注入等)である
。これらのマスキングにず九を生じると、予期した機能
を行う工程の信頼性が極端に低下する。
「臨界マスキング工程」の間に位置合せが必要であるこ
とが一般に知られている。「臨界マスキング工程」とは
、互いに位置合せをしなければならないマスクを通して
行う工程(たとえばエツチング、イオン注入等)である
。これらのマスキングにず九を生じると、予期した機能
を行う工程の信頼性が極端に低下する。
この問題を解決するためには、従来は「ベンチ・マーク
」と称する位置合せマークが使用された。
」と称する位置合せマークが使用された。
このマークは、半導体基板の表面に形成した開口部であ
る。後続のマスキング工程はすべて、このベンチ・マー
クに位置合せされる。
る。後続のマスキング工程はすべて、このベンチ・マー
クに位置合せされる。
最近になって、ベンチ・マークによる位置合せ方式は、
装置の寸法が小さくなるにつれて、十分な精度が得られ
ないことが判明した。所定の工程に4回の臨界マスキン
グ工程が使用されると仮定すると、第4のマスクは直接
ベンチ・マークに位置合せするため、これは他のマスキ
ング工程には間接的にしか位置合せができない。たとえ
ば、第4のマスキング工程を第2のマスキング工程に位
置合せする必要がある場合は、「二次的位置合せ」しか
得られない。すなわち、これらの2つのマスキング工程
の間の直接(すなわち「一次的」)位置合せは、2つの
マスキング工程およびベンチ・マークのそれぞれの間の
位置合せの精度による。
装置の寸法が小さくなるにつれて、十分な精度が得られ
ないことが判明した。所定の工程に4回の臨界マスキン
グ工程が使用されると仮定すると、第4のマスクは直接
ベンチ・マークに位置合せするため、これは他のマスキ
ング工程には間接的にしか位置合せができない。たとえ
ば、第4のマスキング工程を第2のマスキング工程に位
置合せする必要がある場合は、「二次的位置合せ」しか
得られない。すなわち、これらの2つのマスキング工程
の間の直接(すなわち「一次的」)位置合せは、2つの
マスキング工程およびベンチ・マークのそれぞれの間の
位置合せの精度による。
このとき一次的位置合せ(すなわち所定のマスキング工
程間の直接位置合せ)以下の位置合せを行うと、位置合
せした構造の密度が極端に低下することが分かつている
。
程間の直接位置合せ)以下の位置合せを行うと、位置合
せした構造の密度が極端に低下することが分かつている
。
一般に、一次的位置合せは、臨界マスキング工程を行う
層における位置合せマークを形成することにより維持さ
れる。酸化物層を基板上に成長させる場合、酸化物上で
行う臨界マスキング工程(たとえばマスクを通してのエ
ツチング)の位置を示す位置合せマークを形成するため
に、溝または同様な表面の不連続部分を酸化物層中に形
成させることができる。次に、工程中の次の臨界マスキ
ング工程が、酸化物中の位置合せマークに位置合せされ
る。従来のベンチ・マークと同様に、これらの「一次的
位置合せマーク」は、ウェーハ上の製品領域から分離さ
れた周辺位置、たとえば切込み領域に形成される。
層における位置合せマークを形成することにより維持さ
れる。酸化物層を基板上に成長させる場合、酸化物上で
行う臨界マスキング工程(たとえばマスクを通してのエ
ツチング)の位置を示す位置合せマークを形成するため
に、溝または同様な表面の不連続部分を酸化物層中に形
成させることができる。次に、工程中の次の臨界マスキ
ング工程が、酸化物中の位置合せマークに位置合せされ
る。従来のベンチ・マークと同様に、これらの「一次的
位置合せマーク」は、ウェーハ上の製品領域から分離さ
れた周辺位置、たとえば切込み領域に形成される。
本発明の発明者らは、一次的位置合せマークを自動位置
合せ装置で使用する場合困難があることに気付いた。こ
れらの位置合せ装置には、位置合せマークと、マークを
形成する層との間に高い目視コントラストを必要とする
。一般に、目視コントラストは、所定の層の光の屈折・
反射特性、および周囲の層の光の透過特性の関数であり
、これは、これらの層の厚みおよび組成に関係する。コ
ントラストはまた1層中に形成する位置合せマークの深
さおよび側壁形状を制御することによっても調整するこ
とができる。
合せ装置で使用する場合困難があることに気付いた。こ
れらの位置合せ装置には、位置合せマークと、マークを
形成する層との間に高い目視コントラストを必要とする
。一般に、目視コントラストは、所定の層の光の屈折・
反射特性、および周囲の層の光の透過特性の関数であり
、これは、これらの層の厚みおよび組成に関係する。コ
ントラストはまた1層中に形成する位置合せマークの深
さおよび側壁形状を制御することによっても調整するこ
とができる。
後者の方法は、従来のベンチ・マークの目視コントラス
トを強化することが知られている。基板にベンチ・マー
クを形成した後、入射光を散乱させ、マークと基板との
目視コントラストを増大させるためにマークの底面を粗
面にする。マークの底面は、基板にマークを形成するの
に用いるのと同じフォトレジスト・マスクを通してエツ
チングされる。この方法は非選択性である。すなわち、
位置合せマークはすべて同時に、同じ程度に強化される
。同様な方法は、IBMテクニカル・ディスクロジャ・
プルティンVo1.24. NO,9,(1982年2
月) p、4731−4732に記載のへルマイヤ−(
lfelmeyer)らの「ピロカテコール・エツチン
グによるEビーム位置決めマークの強化(E−Beam
Registrtion Mark Enhancement By Pyroc
atechol Etch) Jと題する記事に示され
ている。
トを強化することが知られている。基板にベンチ・マー
クを形成した後、入射光を散乱させ、マークと基板との
目視コントラストを増大させるためにマークの底面を粗
面にする。マークの底面は、基板にマークを形成するの
に用いるのと同じフォトレジスト・マスクを通してエツ
チングされる。この方法は非選択性である。すなわち、
位置合せマークはすべて同時に、同じ程度に強化される
。同様な方法は、IBMテクニカル・ディスクロジャ・
プルティンVo1.24. NO,9,(1982年2
月) p、4731−4732に記載のへルマイヤ−(
lfelmeyer)らの「ピロカテコール・エツチン
グによるEビーム位置決めマークの強化(E−Beam
Registrtion Mark Enhancement By Pyroc
atechol Etch) Jと題する記事に示され
ている。
上記の方法は、一次的位置合せマークには適切ではない
。これらのマークでは、選択されたマークのコントラス
トを選択的に強化できる強化方法を必要とする。すなわ
ち、マークによっては強化をほとんど、または全く必要
としないのに対して、大幅に強化を必要とするマークが
ある。たとえば、下の層へのエツチングを含まない臨界
マスキング工程(たとえばイオン注入)を行うこともあ
るのであり、この場合、この層中に一次的位置合せマー
クを形成するために、余分にエツチングを行う必要があ
る。上記の方法では、このような選択的強化能力がない
。
。これらのマークでは、選択されたマークのコントラス
トを選択的に強化できる強化方法を必要とする。すなわ
ち、マークによっては強化をほとんど、または全く必要
としないのに対して、大幅に強化を必要とするマークが
ある。たとえば、下の層へのエツチングを含まない臨界
マスキング工程(たとえばイオン注入)を行うこともあ
るのであり、この場合、この層中に一次的位置合せマー
クを形成するために、余分にエツチングを行う必要があ
る。上記の方法では、このような選択的強化能力がない
。
C0発明が解決しようとする問題点
本発明の目的は、半導体装置を形成するのに使用する臨
界マスキング工程間の位置合せを強化することにある。
界マスキング工程間の位置合せを強化することにある。
本発明の他の目的は、選択した層に形成した位置合せマ
ークのコントラストを選択的に強化する方法を提供する
ことにある。
ークのコントラストを選択的に強化する方法を提供する
ことにある。
さらに本発明の他の目的は、臨界マスキング工程が行わ
れる層のそれぞれに形成した一次的位置合せマークの選
択したもののコントラストを選択的に強化する方法を提
供することにある。
れる層のそれぞれに形成した一次的位置合せマークの選
択したもののコントラストを選択的に強化する方法を提
供することにある。
D6問題点を解決するための方法
本発明の目的は、一次的位置合せマークの選択されたも
のを選択的に強化することにより達成される。層中で所
定の一次的位置合せマークをエツチングした後、目視コ
ントラストをテストする。
のを選択的に強化することにより達成される。層中で所
定の一次的位置合せマークをエツチングした後、目視コ
ントラストをテストする。
強化が必要な場合は、すべての位置合せマークの相対位
置を画定する開口部を有するブロック・マスクを付着さ
せる。次に所定の位置合せマークが形成される層の表面
との目視コントラストを強化するために、ブロック・マ
スクを通してエツチングする。所定のマスキング工程が
エツチングを含まない場合は、その後のエツチングによ
り位置合せマークが形成される。1回に1つのマークし
か処理されないため、各マークは選択的にエツチングさ
れる。この方法を順次繰返して、各マークを形成するの
と同様に、強化を必要とするすべてのマークを強化する
。
置を画定する開口部を有するブロック・マスクを付着さ
せる。次に所定の位置合せマークが形成される層の表面
との目視コントラストを強化するために、ブロック・マ
スクを通してエツチングする。所定のマスキング工程が
エツチングを含まない場合は、その後のエツチングによ
り位置合せマークが形成される。1回に1つのマークし
か処理されないため、各マークは選択的にエツチングさ
れる。この方法を順次繰返して、各マークを形成するの
と同様に、強化を必要とするすべてのマークを強化する
。
E、実施例
第1図に示すように、シリコン・ウェーハ10の露出し
た表面上に、二酸化シリコン層12を(酸化雰囲気中に
おける熱成長、または熱分解付着)により形成させる。
た表面上に、二酸化シリコン層12を(酸化雰囲気中に
おける熱成長、または熱分解付着)により形成させる。
図に示す構造は、位置合せマスクのためのウェーハの切
込み領域上に形成され、ウェーハの他の部分と同様の処
理工程が行われる。ここで述べる工程は、説明の目的の
みのものであり、たとえば層12は、半導体装置構造を
形成させるために使用する他の材料であってもよい。
込み領域上に形成され、ウェーハの他の部分と同様の処
理工程が行われる。ここで述べる工程は、説明の目的の
みのものであり、たとえば層12は、半導体装置構造を
形成させるために使用する他の材料であってもよい。
本工程の第1の臨界マスキングは、酸化物層12の選択
した部分をエツチングすることである。
した部分をエツチングすることである。
酸化物層12の上に、フォトレジスト層PRIを形成さ
せる。ウェーハの製品領域に、エツチングする酸化物1
2の選択した部分を露出させるためのパターンをつける
。ウェーハの位置合せマーク切込み部分には、酸化物1
2の単一部分がフォトレジストPRIを通して露出する
6次に、切り込み部分の酸化物の露出部分は、製品領域
の選択した部分とともにエツチングされる。切込部分で
はこのようにして位置合せマークAMIが酸化物12中
に形成される。本工程の次の臨界マスキングは、酸化物
12中の位置合せマークAMIと位置合せすることがで
きる。本実施例では、二酸化シリコンとフォトレジスト
のエツチング比が高ければ、どのエツチング法を用いて
もよい。かかるエツチング法の例としては、四フッ化炭
素(CF4)雰囲気中でのRIEエツチングが挙げられ
る。本発明の方法に用いられる他のエツチング剤として
は、フロロホルム(CHF、)、三フッ化窒素(N F
、)またはCF、に少量の酸素または二酸化炭素を含有
するもの等がある。
せる。ウェーハの製品領域に、エツチングする酸化物1
2の選択した部分を露出させるためのパターンをつける
。ウェーハの位置合せマーク切込み部分には、酸化物1
2の単一部分がフォトレジストPRIを通して露出する
6次に、切り込み部分の酸化物の露出部分は、製品領域
の選択した部分とともにエツチングされる。切込部分で
はこのようにして位置合せマークAMIが酸化物12中
に形成される。本工程の次の臨界マスキングは、酸化物
12中の位置合せマークAMIと位置合せすることがで
きる。本実施例では、二酸化シリコンとフォトレジスト
のエツチング比が高ければ、どのエツチング法を用いて
もよい。かかるエツチング法の例としては、四フッ化炭
素(CF4)雰囲気中でのRIEエツチングが挙げられ
る。本発明の方法に用いられる他のエツチング剤として
は、フロロホルム(CHF、)、三フッ化窒素(N F
、)またはCF、に少量の酸素または二酸化炭素を含有
するもの等がある。
位置合せマークAMIを形成した後、目視コントラスト
のテストを行う。マークが十分なコントラストを有する
場合は、テストはそのまま続けられる。コントラストの
テストでは、位置合せの目的に用いる光を、ウェーハの
位置合せマークの部分に照射する。検出装置により、位
置合せマークAMIと、その周囲の酸化物12の表面と
が十分区別された場合は、次の強化手順が開始される。
のテストを行う。マークが十分なコントラストを有する
場合は、テストはそのまま続けられる。コントラストの
テストでは、位置合せの目的に用いる光を、ウェーハの
位置合せマークの部分に照射する。検出装置により、位
置合せマークAMIと、その周囲の酸化物12の表面と
が十分区別された場合は、次の強化手順が開始される。
本方法における「検出装置」は、手動検査によるもので
も、自動位置合せ工具の光学的モニタによるものでもよ
い。
も、自動位置合せ工具の光学的モニタによるものでもよ
い。
AMIと、酸化物12の上面との目視コントラストが次
の臨界マスキングのため正確に位置合せを行うのに不十
分な場合は、第2図に示すように、フォトレジストPM
Iの表面上にブロックパマス<BMを設ける。ブロック
・マスクはフォトレジスト層で、露出により、位置合せ
マスクが形成され、またはこれから形成する切込みの位
置合せ領域(以下いずれも[位置合せ目標」と称する)
の部分全体に対応するパターンを形成する。同じブロッ
ク・マスクのパターンが、どの位置合せ目標を選択的に
強化する場合にも用いられる。ブロック・マスクBMの
開口部は、下のフォトレジストPRIの開口部より小さ
いことに注意されたい。
の臨界マスキングのため正確に位置合せを行うのに不十
分な場合は、第2図に示すように、フォトレジストPM
Iの表面上にブロックパマス<BMを設ける。ブロック
・マスクはフォトレジスト層で、露出により、位置合せ
マスクが形成され、またはこれから形成する切込みの位
置合せ領域(以下いずれも[位置合せ目標」と称する)
の部分全体に対応するパターンを形成する。同じブロッ
ク・マスクのパターンが、どの位置合せ目標を選択的に
強化する場合にも用いられる。ブロック・マスクBMの
開口部は、下のフォトレジストPRIの開口部より小さ
いことに注意されたい。
これは、2つのマスキング層のずれの程度を考慮して行
う、また、フォトレジストPRIは、ブロック・マスク
BMを形成する前には除去しないことに注目されたい。
う、また、フォトレジストPRIは、ブロック・マスク
BMを形成する前には除去しないことに注目されたい。
これは、フォトレジストPR1は1強化エツチングの間
にエツチングされてはならない位置合せ目標を保護する
ために用いられる。
にエツチングされてはならない位置合せ目標を保護する
ために用いられる。
第2図に示すように、位置合せマークAMIは次に、酸
化物層12との目視コントラストを高めるために、ブロ
ック・マスクBMを通してさらにエツチングされる。強
化エツチングの程度は、位置合せマークの目視コントラ
ストの不足の程度により決める。これにより、位置合せ
マークの深さを選択的に増大する効果が得られ、位置合
せマークから反射される光と、周囲の表面から反射され
る光との位相差を増大する。第2図で、強化エツチング
は、下のシリコン1oにわずかに凹みを生じるまで続け
られる。強化エツチング剤は、実質的に垂直方向成分(
すなわち実質的に垂直な側面を形成する)を有するもの
で、フォトレジストを目立って侵食することなく、下の
層(たとえば酸化物およびシリコン)をエツチングする
ものでなければならない。かかるエツチングの例として
。
化物層12との目視コントラストを高めるために、ブロ
ック・マスクBMを通してさらにエツチングされる。強
化エツチングの程度は、位置合せマークの目視コントラ
ストの不足の程度により決める。これにより、位置合せ
マークの深さを選択的に増大する効果が得られ、位置合
せマークから反射される光と、周囲の表面から反射され
る光との位相差を増大する。第2図で、強化エツチング
は、下のシリコン1oにわずかに凹みを生じるまで続け
られる。強化エツチング剤は、実質的に垂直方向成分(
すなわち実質的に垂直な側面を形成する)を有するもの
で、フォトレジストを目立って侵食することなく、下の
層(たとえば酸化物およびシリコン)をエツチングする
ものでなければならない。かかるエツチングの例として
。
CF、雰囲気中でのPIFエツチングが挙げられるが、
他のエツチング剤も使用できる。このエツチング方式は
、製品領域のエツチング中に位置合せエツチングを形成
するのに用いたものと同じである。一般に、所定の臨界
マスキングにエツチングが含まれる場合、強化エツチン
グによって、このエツチング剤によりエツチングされな
い下の層が露出されなければ、強化エツチングのために
同じエツチング剤が使用できる。
他のエツチング剤も使用できる。このエツチング方式は
、製品領域のエツチング中に位置合せエツチングを形成
するのに用いたものと同じである。一般に、所定の臨界
マスキングにエツチングが含まれる場合、強化エツチン
グによって、このエツチング剤によりエツチングされな
い下の層が露出されなければ、強化エツチングのために
同じエツチング剤が使用できる。
強化エツチングが終了した後、慣用的なフォトレジスト
除去技術(たとえば酸素雰囲気中でのプラズマ・ストリ
ッピング)を用いてブロック・マスクBMを除去する。
除去技術(たとえば酸素雰囲気中でのプラズマ・ストリ
ッピング)を用いてブロック・マスクBMを除去する。
必要があれば、この除去工程を引続き行って、下のフォ
トレジストPRIを除去することができる。
トレジストPRIを除去することができる。
次に、ウェーハ処理を次の臨界マスキングまで続ける。
前述のとおり、このマスキングは、一次的位置合せマー
クAMIを用いてウェーハに位置合せされる。第2の酸
化物層14が付着されており、ドーパント・イオンが2
つの酸化物層12および14を通じて下のシリコン10
の予め選定した区域に注入されると仮定すると、第3図
に示すように、フォトレジストPRIに同様に、4フオ
トレジストPR2が形成され、パターンを付けられる。
クAMIを用いてウェーハに位置合せされる。第2の酸
化物層14が付着されており、ドーパント・イオンが2
つの酸化物層12および14を通じて下のシリコン10
の予め選定した区域に注入されると仮定すると、第3図
に示すように、フォトレジストPRIに同様に、4フオ
トレジストPR2が形成され、パターンを付けられる。
しかし、この工程ではエツチングではなく、イオン注入
を用いる。したがって、強化エツチングを行う方法がな
い場合は、この臨界マスキングの相対位置を示す一次的
位置合せマークは形成されない。
を用いる。したがって、強化エツチングを行う方法がな
い場合は、この臨界マスキングの相対位置を示す一次的
位置合せマークは形成されない。
したがって、前に用いたものと同じフォトレジストのブ
ロック・マスクBMがフォトレジストPR2の上に形成
され、一次的位置合せマークAM2を形成するために強
化エツチングが行われる。
ロック・マスクBMがフォトレジストPR2の上に形成
され、一次的位置合せマークAM2を形成するために強
化エツチングが行われる。
フォトレジストPR2は1位置合せマークAMIがさら
にエツチングされないように保護する。
にエツチングされないように保護する。
この位置合せマークを形成し、このマークの選択された
ものを選択的に強化する方法は、ウェーハの処理工程を
通じて続けられる。この方法により、所要の等級の位置
合せを行うための、複数のコントラストの高い位置合せ
マークが得られる。
ものを選択的に強化する方法は、ウェーハの処理工程を
通じて続けられる。この方法により、所要の等級の位置
合せを行うための、複数のコントラストの高い位置合せ
マークが得られる。
たとえば、次の臨界マスキングは、AMIまたはAM2
のいずれかに位置合せをすればよい。
のいずれかに位置合せをすればよい。
上記の、本発明による構造および方法に変形または変更
を行うことが可能であり、かかる変更は本発明の特許請
求の範囲に記載する原理および範囲内に入るものである
。
を行うことが可能であり、かかる変更は本発明の特許請
求の範囲に記載する原理および範囲内に入るものである
。
F1発明の効果
以上のように、この発明によれば、ウェーハ上の位置合
せマークの目視コ1ントラストが高められるので、位置
合せマークを用いたウェーハの位置合せの精度を向上す
ることができる。
せマークの目視コ1ントラストが高められるので、位置
合せマークを用いたウェーハの位置合せの精度を向上す
ることができる。
第1図は、一次的位置合せマークを有する基板の断面図
、第2図は、第1図の基板の一次的位置合せマークを強
化したものの断面図、第3図は第2図の基板において、
本発明によりさらに位置合せマークを形成し、処理した
ものの断面図である。 10・・・・シリコン・ウェーハ、12・・・・二酸化
シリコン層、1′4・・・・第2N1化物層、AMI、
AM2・・・・位置合せマーク。
、第2図は、第1図の基板の一次的位置合せマークを強
化したものの断面図、第3図は第2図の基板において、
本発明によりさらに位置合せマークを形成し、処理した
ものの断面図である。 10・・・・シリコン・ウェーハ、12・・・・二酸化
シリコン層、1′4・・・・第2N1化物層、AMI、
AM2・・・・位置合せマーク。
Claims (3)
- (1)ウェーハについて行う製造工程の臨界マスキング
工程間で、一次的位置合せを行う方法について、一次的
位置合せマークを形成し、前記一次的位置合せマークの
選択したものの光学的コントラストを選択的に強化する
工程を含むウェーハに位置合せマークを形成する方法。 - (2)前記一次的位置合せマークを形成する前記の工程
が、 (a)臨界マスキングを行う露出表面上に、前記ウェー
ハの離散領域に少くとも1つの位置合せ目標区域を露出
し、前記ウェーハの製品領域に選択区域を露出する所定
の臨界マスクを形成する工程と、 (b)前記臨界マスクを通して、前記選択区域に前記臨
界マスキング工程を行い、前記位置合せ目標区域に一次
的位置合せマークを形成する工程と、(c)前記の方法
に用いる前記臨界マスキング工程の残りに上記の工程を
繰返す工程からなることを特徴とする、特許請求の範囲
第(1)項記載の方法。 - (3)前記一次的位置合せマークの選択されたものの光
学的コントラストを選択的に強化する前記の工程が、 (a)前記臨界マスクの露出表面に、前記離散領域中の
前記位置合せ目標区域のすべてを露出させ、前記製品領
域中のすべての選択区域を保護するブロック・マスクを
形成し、強化すべき前記位置合せマークを前記ブロック
・マスクと、前記臨界マスクの両方により露出させる工
程と、 (b)前記ブロック・マスクおよび前記臨界マスクを通
して、前記位置合せマークを所定の時間強化エッチング
する工程と、 (c)単一除去工程の間、前記ブロック・マスクおよび
前記臨界マスクの両方を除去する工程とからなることを
特徴とする、特許請求の範囲第(1)項記載の方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US06/767,316 US4632724A (en) | 1985-08-19 | 1985-08-19 | Visibility enhancement of first order alignment marks |
US767316 | 1985-08-19 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS6245028A true JPS6245028A (ja) | 1987-02-27 |
JPH07118441B2 JPH07118441B2 (ja) | 1995-12-18 |
Family
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US5470693A (en) * | 1992-02-18 | 1995-11-28 | International Business Machines Corporation | Method of forming patterned polyimide films |
US5300797A (en) * | 1992-03-31 | 1994-04-05 | Sgs-Thomson Microelectronics, Inc. | Coplanar twin-well integrated circuit structure |
US5401691A (en) * | 1994-07-01 | 1995-03-28 | Cypress Semiconductor Corporation | Method of fabrication an inverse open frame alignment mark |
US6153891A (en) * | 1994-11-23 | 2000-11-28 | Intel Corporation | Method and apparatus providing a circuit edit structure through the back side of an integrated circuit die |
US5952247A (en) * | 1994-11-23 | 1999-09-14 | Intel Corporation | Method of accessing the circuitry on a semiconductor substrate from the bottom of the semiconductor substrate |
US5976980A (en) * | 1994-11-23 | 1999-11-02 | Intel Corporation | Method and apparatus providing a mechanical probe structure in an integrated circuit die |
US6020746A (en) * | 1994-11-23 | 2000-02-01 | Intel Corporation | Method and apparatus for probing an integrated circuit through the back side of an integrated circuit die |
US5700732A (en) * | 1996-08-02 | 1997-12-23 | Micron Technology, Inc. | Semiconductor wafer, wafer alignment patterns and method of forming wafer alignment patterns |
US5783490A (en) * | 1997-04-21 | 1998-07-21 | Vanguard International Semiconductor Corporation | Photolithography alignment mark and manufacturing method |
US6309897B1 (en) | 1997-09-30 | 2001-10-30 | Intel Corporation | Method and apparatus providing a circuit edit structure through the back side of an integrated circuit die |
US5904486A (en) * | 1997-09-30 | 1999-05-18 | Intel Corporation | Method for performing a circuit edit through the back side of an integrated circuit die |
US6008060A (en) * | 1998-04-14 | 1999-12-28 | Etec Systems, Inc. | Detecting registration marks with a low energy electron beam |
US6159754A (en) * | 1998-05-07 | 2000-12-12 | Intel Corporation | Method of making a circuit edit interconnect structure through the backside of an integrated circuit die |
JPH11329923A (ja) * | 1998-05-11 | 1999-11-30 | Sony Corp | 半導体装置の製造方法 |
US6268224B1 (en) | 1998-06-30 | 2001-07-31 | Lsi Logic Corporation | Method and apparatus for detecting an ion-implanted polishing endpoint layer within a semiconductor wafer |
US6241847B1 (en) | 1998-06-30 | 2001-06-05 | Lsi Logic Corporation | Method and apparatus for detecting a polishing endpoint based upon infrared signals |
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US6080670A (en) * | 1998-08-10 | 2000-06-27 | Lsi Logic Corporation | Method of detecting a polishing endpoint layer of a semiconductor wafer which includes a non-reactive reporting specie |
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DE19904571C1 (de) * | 1999-02-04 | 2000-04-20 | Siemens Ag | Verfahren zur Herstellung einer integrierten Schaltungsanordnung aus zwei Substraten, wobei die Schaltungsstrukturen des Substrate exakt gegeneinander ausgerichtet sind |
US6303459B1 (en) * | 1999-11-15 | 2001-10-16 | Taiwan Semiconductor Manufacturing Company | Integration process for Al pad |
US7751609B1 (en) | 2000-04-20 | 2010-07-06 | Lsi Logic Corporation | Determination of film thickness during chemical mechanical polishing |
US6492269B1 (en) | 2001-01-08 | 2002-12-10 | Taiwan Semiconductor Manufacturing Company | Methods for edge alignment mark protection during damascene electrochemical plating of copper |
US6693365B2 (en) * | 2002-02-23 | 2004-02-17 | Taiwan Semiconductor Manufacturing Co., Ltd. | Local electrochemical deplating of alignment mark regions of semiconductor wafers |
US6692995B2 (en) | 2002-04-05 | 2004-02-17 | Intel Corporation | Physically deposited layer to electrically connect circuit edit connection targets |
US6596604B1 (en) | 2002-07-22 | 2003-07-22 | Atmel Corporation | Method of preventing shift of alignment marks during rapid thermal processing |
JP2006106263A (ja) * | 2004-10-04 | 2006-04-20 | Fujinon Sano Kk | 光学素子の製造方法 |
US20080191310A1 (en) * | 2007-02-12 | 2008-08-14 | Weng-Jin Wu | By-product removal for wafer bonding process |
JP2008288430A (ja) * | 2007-05-18 | 2008-11-27 | Toshiba Corp | 半導体装置の製造方法 |
US9472506B2 (en) | 2015-02-25 | 2016-10-18 | International Business Machines Corporation | Registration mark formation during sidewall image transfer process |
US11244907B2 (en) | 2020-01-02 | 2022-02-08 | International Business Machines Corporation | Metal surface preparation for increased alignment contrast |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS51147179A (en) * | 1975-06-12 | 1976-12-17 | Fujitsu Ltd | Method of munufacturing of semiconductor device |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3802940A (en) * | 1969-08-18 | 1974-04-09 | Computervision Corp | Enhanced contrast semiconductor wafer alignment target and method for making same |
GB1520925A (en) * | 1975-10-06 | 1978-08-09 | Mullard Ltd | Semiconductor device manufacture |
JPS5534442A (en) * | 1978-08-31 | 1980-03-11 | Fujitsu Ltd | Preparation of semiconductor device |
US4374915A (en) * | 1981-07-30 | 1983-02-22 | Intel Corporation | High contrast alignment marker for integrated circuit fabrication |
JPS60149130A (ja) * | 1984-01-17 | 1985-08-06 | Hitachi Ltd | パターン検出方法およびそれに用いる反射防止膜用材料 |
US4487653A (en) * | 1984-03-19 | 1984-12-11 | Advanced Micro Devices, Inc. | Process for forming and locating buried layers |
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