JPH07118441B2 - 位置合せマークの光学的コントラスト強化方法 - Google Patents
位置合せマークの光学的コントラスト強化方法Info
- Publication number
- JPH07118441B2 JPH07118441B2 JP61162210A JP16221086A JPH07118441B2 JP H07118441 B2 JPH07118441 B2 JP H07118441B2 JP 61162210 A JP61162210 A JP 61162210A JP 16221086 A JP16221086 A JP 16221086A JP H07118441 B2 JPH07118441 B2 JP H07118441B2
- Authority
- JP
- Japan
- Prior art keywords
- etching
- alignment mark
- alignment
- layer
- mask
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
- H01L2223/544—Marks applied to semiconductor devices or parts
- H01L2223/54453—Marks applied to semiconductor devices or parts for use prior to dicing
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/975—Substrate or mask aligning feature
Landscapes
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Description
【発明の詳細な説明】 A.産業上の利用分野 本発明は、半導体製品の層間位置合せマークのコントラ
スト強化方法に関するものである。
スト強化方法に関するものである。
B.従来技術 半導体の製造において、半導体製品の各層について行う
「臨界マスキング工程」の間に位置合せが必要であるこ
とが一般に知られている。「臨界マスキング工程」と
は、互いに位置合せをしなければならないマスクを通し
て行う工程(たとえばエツチング、イオン注入等)であ
る。これらのマスキングにずれを生じると、予期した機
能を行う工程の信頼性が極端に低下する。
「臨界マスキング工程」の間に位置合せが必要であるこ
とが一般に知られている。「臨界マスキング工程」と
は、互いに位置合せをしなければならないマスクを通し
て行う工程(たとえばエツチング、イオン注入等)であ
る。これらのマスキングにずれを生じると、予期した機
能を行う工程の信頼性が極端に低下する。
この問題を解決するためには、従来は「ベンチ・マー
ク」と称する位置合せマークが使用された。このマーク
は、半導体基板の表面に形成した開口部である。後続の
マスキング工程はすべて、このベンチ・マークに位置合
せされる。
ク」と称する位置合せマークが使用された。このマーク
は、半導体基板の表面に形成した開口部である。後続の
マスキング工程はすべて、このベンチ・マークに位置合
せされる。
最近になつて、ベンチ・マークによる位置合せ方式は、
装置の寸法が小さくなるにつれて、十分な精度が得られ
ないことが判明した。所定の工程に4回の臨界マスキン
グ工程が使用されると仮定すると、第4のマスクは直接
ベンチ・マークに位置合せするため、これは他のマスキ
ング工程には間接的にしか位置合せができない。たとえ
ば、第4のマスキング工程を第2のマスキング工程に位
置合せする必要がある場合は、「二次的位置合せ」しか
得られない。すなわち、これらの2つのマスキング工程
の間の直接(すなわち「一次的」)位置合せは、2つの
マスキング工程およびベンチ・マークのそれぞれの間の
位置合せの精度による。このとき一時的位置合せ(すな
わち所定のマスキング工程間の直接位置合せ)以下の位
置合せを行うと、位置合せした構造の密度が極端に低下
することが分かつている。
装置の寸法が小さくなるにつれて、十分な精度が得られ
ないことが判明した。所定の工程に4回の臨界マスキン
グ工程が使用されると仮定すると、第4のマスクは直接
ベンチ・マークに位置合せするため、これは他のマスキ
ング工程には間接的にしか位置合せができない。たとえ
ば、第4のマスキング工程を第2のマスキング工程に位
置合せする必要がある場合は、「二次的位置合せ」しか
得られない。すなわち、これらの2つのマスキング工程
の間の直接(すなわち「一次的」)位置合せは、2つの
マスキング工程およびベンチ・マークのそれぞれの間の
位置合せの精度による。このとき一時的位置合せ(すな
わち所定のマスキング工程間の直接位置合せ)以下の位
置合せを行うと、位置合せした構造の密度が極端に低下
することが分かつている。
一般に、一次的位置合せは、臨界マスキング工程を行う
層における位置合せマークを形成することにより維持さ
れる。酸化物層を基板上に成長させる場合、酸化物上で
行う臨界マスキング工程(たとえばマスクを通してのエ
ツチング)の位置を示す位置合せマークを形成するため
に、溝または同様な表面の不連続部分を酸化物層中に形
成させることができる。次に、工程中の次の臨界マスキ
ング工程が、酸化物中の位置合せマークに位置合せされ
る。従来のベンチ・マークと同様に、これらの「一次的
位置合せマーク」は、ウエーハ上の製品領域から分離さ
れた周辺位置、たとえば切込み領域に形成される。
層における位置合せマークを形成することにより維持さ
れる。酸化物層を基板上に成長させる場合、酸化物上で
行う臨界マスキング工程(たとえばマスクを通してのエ
ツチング)の位置を示す位置合せマークを形成するため
に、溝または同様な表面の不連続部分を酸化物層中に形
成させることができる。次に、工程中の次の臨界マスキ
ング工程が、酸化物中の位置合せマークに位置合せされ
る。従来のベンチ・マークと同様に、これらの「一次的
位置合せマーク」は、ウエーハ上の製品領域から分離さ
れた周辺位置、たとえば切込み領域に形成される。
本発明の発明者らは、一次的位置合せマークを自動位置
合せ装置で使用する場合困難があることに気付いた。こ
れらの位置合せ装置には、位置合せマークと、マークを
形成する層との間に高い目視コントラストを必要とす
る。一般に、目視コントラストは、所定の層の光の屈折
・反射特性、および周囲の層の光の透過特性の関数であ
り、これは、これらの層の厚みおよび組成に関係する。
コントラストはまた、層中に形成する位置合せマークの
深さおよび側壁形状を制御することによつても調整する
ことができる。
合せ装置で使用する場合困難があることに気付いた。こ
れらの位置合せ装置には、位置合せマークと、マークを
形成する層との間に高い目視コントラストを必要とす
る。一般に、目視コントラストは、所定の層の光の屈折
・反射特性、および周囲の層の光の透過特性の関数であ
り、これは、これらの層の厚みおよび組成に関係する。
コントラストはまた、層中に形成する位置合せマークの
深さおよび側壁形状を制御することによつても調整する
ことができる。
後者の方法は、従来のベンチ・マークの目視コントラス
トを強化することが知られている。基板にベンチ・マー
クを形成した後、入射光を散乱させ、マークと基板との
目視コントラストを増大させるためにマークの底面を粗
面にする。マークの底面は、基板にマークを形成するの
に用いるのと同じフオトレジスト・マスクを通してエツ
チングされる。この方法は非選択性である。すなわち、
位置合せマークはすべて同時に、同じ程度に強化され
る。同様な方法は、IBMテクニカル・デイスクロジヤ・
ブルテインVol.24,NO.9,(1982年2月)p.4731〜4732に
記載のヘルマイヤー(Helmeyer)らの「ピロカテコール
・エツチングによるEビーム位置決めマークの強化(E
−Beam Registration Mark Enhancement By Pyrocatechol Etch)」と題する
記事に示されている。
トを強化することが知られている。基板にベンチ・マー
クを形成した後、入射光を散乱させ、マークと基板との
目視コントラストを増大させるためにマークの底面を粗
面にする。マークの底面は、基板にマークを形成するの
に用いるのと同じフオトレジスト・マスクを通してエツ
チングされる。この方法は非選択性である。すなわち、
位置合せマークはすべて同時に、同じ程度に強化され
る。同様な方法は、IBMテクニカル・デイスクロジヤ・
ブルテインVol.24,NO.9,(1982年2月)p.4731〜4732に
記載のヘルマイヤー(Helmeyer)らの「ピロカテコール
・エツチングによるEビーム位置決めマークの強化(E
−Beam Registration Mark Enhancement By Pyrocatechol Etch)」と題する
記事に示されている。
上記の方法は、一次的位置合せマークには適切ではな
い。これらのマークでは、選択されたマークのコントラ
ストを選択的に強化できる強化方法を必要とする。すな
わち、マークによつては強化をほとんど、または全く必
要としないのに対して、大幅に強化を必要とするマーク
がある。たとえば、下の層へのエツチングを含まない臨
界マスキング工程(たとえばイオン注入)を行うことも
あるのであり、この場合、この層中に一次的位置合せマ
ークを形成するために、余分にエツチングを行う必要が
ある。上記の方法では、このような選択的強化能力がな
い。
い。これらのマークでは、選択されたマークのコントラ
ストを選択的に強化できる強化方法を必要とする。すな
わち、マークによつては強化をほとんど、または全く必
要としないのに対して、大幅に強化を必要とするマーク
がある。たとえば、下の層へのエツチングを含まない臨
界マスキング工程(たとえばイオン注入)を行うことも
あるのであり、この場合、この層中に一次的位置合せマ
ークを形成するために、余分にエツチングを行う必要が
ある。上記の方法では、このような選択的強化能力がな
い。
C.発明が解決しようとする問題点 本発明の目的は、半導体装置を形成するのに使用する臨
界マスキング工程間の位置合せを強化することにある。
界マスキング工程間の位置合せを強化することにある。
本発明の他の目的は、選択した層に形成した位置合せマ
ークのコントラストを選択的に強化する方法を提供する
ことにある。
ークのコントラストを選択的に強化する方法を提供する
ことにある。
さらに本発明の他の目的は、臨界マスキング工程が行わ
れる層のそれぞれに形成した一次的位置合せマークの選
択したもののコントラストを選択的に強化する方法を提
供することにある。
れる層のそれぞれに形成した一次的位置合せマークの選
択したもののコントラストを選択的に強化する方法を提
供することにある。
D.問題点を解決するための方法 本発明の目的は、ウエーハ上に形成され、エツチング処
理される層(以下、エツチング処理層という)の一次的
位置合せマークを選択的に強化することにより達成され
る。本発明では、位置合せマークは、次のように形成さ
れる。すなわち、ウエーハ上にエツチング処理層を形成
する毎に、製品形成領域および前記製品形成領域以外の
領域に設けられた位置合せマーク形成領域を覆うように
エツチング・マスク形成層(例えば、フオトレジスト
層)を設ける。各エツチング処理層の領域のうち、製品
形成領域内のエツチング処理されるべき領域部分および
位置合せマーク形成領域内の位置合せマークが形成され
るべき領域部分を露出させる開口をエツチング・マスク
形成層に形成してエツチング・マスクを形成する。この
エツチング・マスクの開口を通して製品形成領域の前記
エツチング処理層をエツチングするとともに位置合せマ
ーク形成領域の前記エツチング処理層をエツチングし、
各エツチング処理層のそれぞれに位置合せマークを形成
する。
理される層(以下、エツチング処理層という)の一次的
位置合せマークを選択的に強化することにより達成され
る。本発明では、位置合せマークは、次のように形成さ
れる。すなわち、ウエーハ上にエツチング処理層を形成
する毎に、製品形成領域および前記製品形成領域以外の
領域に設けられた位置合せマーク形成領域を覆うように
エツチング・マスク形成層(例えば、フオトレジスト
層)を設ける。各エツチング処理層の領域のうち、製品
形成領域内のエツチング処理されるべき領域部分および
位置合せマーク形成領域内の位置合せマークが形成され
るべき領域部分を露出させる開口をエツチング・マスク
形成層に形成してエツチング・マスクを形成する。この
エツチング・マスクの開口を通して製品形成領域の前記
エツチング処理層をエツチングするとともに位置合せマ
ーク形成領域の前記エツチング処理層をエツチングし、
各エツチング処理層のそれぞれに位置合せマークを形成
する。
本発明では、位置合せマークの光学的コントラストを選
択的に強化するため、上述したように位置合せマークを
各エツチング処理層に形成する毎に、位置合せマークの
光学的コントラストをテストする。光学的コントラスト
が正確な位置合せを行うには不十分である場合には、ブ
ロツク・マスク形成層(例えば、フオトレジスト層)を
前記エツチング・マスクの上から各エツチング処理層上
に形成する。次に、各エツチング処理層に形成されるす
べての位置合せマークに対応する領域部分に、位置合せ
マークのそれぞれをエツチングするのに用いられるエツ
チング・マスクの開口を含む大きさの開口を有し、かつ
製品形成領域には開口を有しない、すべての位置合せマ
ークの強化に共通の開口パターンをブロツク・マスク形
成層に形成してブロツク・マスクを形成する。最後に、
前記ブロツク・マスクの開口と前記エツチング・マスク
の開口とを通して位置合せマークをさらにエツチング
し、位置合せマークの光学的コントラストを強化する。
択的に強化するため、上述したように位置合せマークを
各エツチング処理層に形成する毎に、位置合せマークの
光学的コントラストをテストする。光学的コントラスト
が正確な位置合せを行うには不十分である場合には、ブ
ロツク・マスク形成層(例えば、フオトレジスト層)を
前記エツチング・マスクの上から各エツチング処理層上
に形成する。次に、各エツチング処理層に形成されるす
べての位置合せマークに対応する領域部分に、位置合せ
マークのそれぞれをエツチングするのに用いられるエツ
チング・マスクの開口を含む大きさの開口を有し、かつ
製品形成領域には開口を有しない、すべての位置合せマ
ークの強化に共通の開口パターンをブロツク・マスク形
成層に形成してブロツク・マスクを形成する。最後に、
前記ブロツク・マスクの開口と前記エツチング・マスク
の開口とを通して位置合せマークをさらにエツチング
し、位置合せマークの光学的コントラストを強化する。
E.実施例 第1図および第2図は、ウエーハ10上の第1のエツチン
グ処理される層(エツチング処理層)である二酸化シリ
コン層12の位置合せマーク形成領域に形成された位置合
マークAM1の光学的コントラストを強化する、本発明に
従う方法を例示している。先ず、第1図に示すように、
シリコン・ウエーハ10の露出した表面上に、二酸化シリ
コン層12を(酸化雰囲気中における熱成長、または熱分
解付着)により形成させる。図に示す構造は、位置合せ
マスクのためのウエーハの切込み領域上に形成され、ウ
エーハの他の部分と同様の処理工程が行われる。ここで
述べる工程は、説明の目的のみのものであり、たとえば
層12は、半導体装置構造を形成させるために使用する他
の材料であつてもよい。
グ処理される層(エツチング処理層)である二酸化シリ
コン層12の位置合せマーク形成領域に形成された位置合
マークAM1の光学的コントラストを強化する、本発明に
従う方法を例示している。先ず、第1図に示すように、
シリコン・ウエーハ10の露出した表面上に、二酸化シリ
コン層12を(酸化雰囲気中における熱成長、または熱分
解付着)により形成させる。図に示す構造は、位置合せ
マスクのためのウエーハの切込み領域上に形成され、ウ
エーハの他の部分と同様の処理工程が行われる。ここで
述べる工程は、説明の目的のみのものであり、たとえば
層12は、半導体装置構造を形成させるために使用する他
の材料であつてもよい。
本工程の第1の臨界マスキングは、酸化物層12の選択し
た部分をエツチングすることである。酸化物層12の上
に、フオトレジスト層PR1を形成させる。ウエーハの製
品領域に、エツチングする酸化物12の選択した部分を露
出させるためのパターンをつける。ウエーハの位置合せ
マーク切込み部分には、酸化物12の単一部分がフオトレ
ジストPR1を通して露出する。次に、切り込み部分の酸
化物の露出部分は、製品領域の選択した部分とともにエ
ツチングされる。切込部分ではこのようにして位置合せ
マークAM1が酸化物12中に形成される。本工程の次の臨
界マスキングは、酸化物12中の位置合せマークAM1と位
置合せすることができる。本実施例では、二酸化シリコ
ンとフオトレジストのエツチング比が高ければ、どのエ
ツチング法を用いてもよい。かかるエツチング法の例と
しては、四フツ化炭素(CF4)雰囲気中でのRIEエツチン
グが挙げられる。本発明の方法に用いられる他のエツチ
ング剤としては、フロロホルム(CHF3)、三フツ化窒素
(NF3)またはCF4に少量の酸素または二酸化炭素を含有
するもの等がある。
た部分をエツチングすることである。酸化物層12の上
に、フオトレジスト層PR1を形成させる。ウエーハの製
品領域に、エツチングする酸化物12の選択した部分を露
出させるためのパターンをつける。ウエーハの位置合せ
マーク切込み部分には、酸化物12の単一部分がフオトレ
ジストPR1を通して露出する。次に、切り込み部分の酸
化物の露出部分は、製品領域の選択した部分とともにエ
ツチングされる。切込部分ではこのようにして位置合せ
マークAM1が酸化物12中に形成される。本工程の次の臨
界マスキングは、酸化物12中の位置合せマークAM1と位
置合せすることができる。本実施例では、二酸化シリコ
ンとフオトレジストのエツチング比が高ければ、どのエ
ツチング法を用いてもよい。かかるエツチング法の例と
しては、四フツ化炭素(CF4)雰囲気中でのRIEエツチン
グが挙げられる。本発明の方法に用いられる他のエツチ
ング剤としては、フロロホルム(CHF3)、三フツ化窒素
(NF3)またはCF4に少量の酸素または二酸化炭素を含有
するもの等がある。
位置合せマークAM1を形成した後、目視コントラストの
テストを行う。マークが十分なコントラストを有する場
合は、テストをそのまま続けられる。コントラストのテ
ストでは、位置合せの目的に用いる光を、ウエーハの位
置合せマークの部分に照射する。検出装置により、位置
合せマークAM1と、その周囲の酸化物12の表面とが十分
区別された場合は、次の強化手順は開始されない。本方
法における「検出装置」は、手動検査によるものでも、
自動位置合せ工具の光学的モニタによるものでもよい。
テストを行う。マークが十分なコントラストを有する場
合は、テストをそのまま続けられる。コントラストのテ
ストでは、位置合せの目的に用いる光を、ウエーハの位
置合せマークの部分に照射する。検出装置により、位置
合せマークAM1と、その周囲の酸化物12の表面とが十分
区別された場合は、次の強化手順は開始されない。本方
法における「検出装置」は、手動検査によるものでも、
自動位置合せ工具の光学的モニタによるものでもよい。
AM1と、酸化物12の上面との目視コントラストが次の臨
界マスキングのため正確に位置合せを行うのに不十分な
場合は、第2図に示すように、フオトレジストPM1の表
面上にブロツク・マスクBMを設ける。ブロツク・マスク
はフオトレジスト層であり、すべての位置合せマーク
(これは、既に形成された位置合せマークおよびこれか
ら形成される位置合せマークの両者を含み、両者を含め
て、以下「位置合せ目標」という)に対応する開口部の
パターンを形成するように、露光処理される。同じブロ
ツク・マスクのパターンが、どの位置合せ目標を選択的
に強化する場合にも用いられる。ブロツク・マスクBMの
開口部は、下のフオトレジストPR1の開口部より大きい
ことに注意されたい。これは、2つのマスキング層のず
れの程度を考慮して行う。また、フオトレジストPR1
は、ブロツク・マスクBMを形成する前には除去しないこ
とに注目されたい。これは、フオトレジストPR1は、強
化エツチングの間にエツチングされてはならない位置合
せ目標を保護するために用いられる。
界マスキングのため正確に位置合せを行うのに不十分な
場合は、第2図に示すように、フオトレジストPM1の表
面上にブロツク・マスクBMを設ける。ブロツク・マスク
はフオトレジスト層であり、すべての位置合せマーク
(これは、既に形成された位置合せマークおよびこれか
ら形成される位置合せマークの両者を含み、両者を含め
て、以下「位置合せ目標」という)に対応する開口部の
パターンを形成するように、露光処理される。同じブロ
ツク・マスクのパターンが、どの位置合せ目標を選択的
に強化する場合にも用いられる。ブロツク・マスクBMの
開口部は、下のフオトレジストPR1の開口部より大きい
ことに注意されたい。これは、2つのマスキング層のず
れの程度を考慮して行う。また、フオトレジストPR1
は、ブロツク・マスクBMを形成する前には除去しないこ
とに注目されたい。これは、フオトレジストPR1は、強
化エツチングの間にエツチングされてはならない位置合
せ目標を保護するために用いられる。
第2図に示すように、位置合せマークAM1は次に、酸化
物層12との目視コントラストを高めるために、ブロツク
・マスクBMを通してさらにエツチングされる。強化エツ
チングの程度は、位置合せマークの目視コントラストの
不足の程度により決める。これにより、位置合せマーク
の深さを選択的に増大する効果が得られ、位置合せマー
クから反射される光と、周囲の表面から反射される光と
の位相差を増大する。第2図で、強化エツチングは、下
のシリコン10にわずかに凹みを生じるまで続けられる。
強化エツチング剤は、実質的に垂直方向成分(すなわち
実質的に垂直な側面を形成する)を有するもので、フオ
トレジストを目立つて侵食することなく、下の層(たと
えば酸化物およびシリコン)をエツチングするものでな
ければならない。かかるエツチングの例として、CF4雰
囲気中でのRIEエツチングが挙げられるが、他のエツチ
ング剤も使用できる。このエツチング方式は、製品領域
のエツチング中に位置合せエツチングを形成するのに用
いたものと同じである。一般に、所定の臨界マスキング
にエツチングが含まれる場合、強化エツチングによつ
て、このエツチング剤によりエツチングされない下の層
が露出されなければ、強化エツチングのために同じエツ
チング剤が使用できる。
物層12との目視コントラストを高めるために、ブロツク
・マスクBMを通してさらにエツチングされる。強化エツ
チングの程度は、位置合せマークの目視コントラストの
不足の程度により決める。これにより、位置合せマーク
の深さを選択的に増大する効果が得られ、位置合せマー
クから反射される光と、周囲の表面から反射される光と
の位相差を増大する。第2図で、強化エツチングは、下
のシリコン10にわずかに凹みを生じるまで続けられる。
強化エツチング剤は、実質的に垂直方向成分(すなわち
実質的に垂直な側面を形成する)を有するもので、フオ
トレジストを目立つて侵食することなく、下の層(たと
えば酸化物およびシリコン)をエツチングするものでな
ければならない。かかるエツチングの例として、CF4雰
囲気中でのRIEエツチングが挙げられるが、他のエツチ
ング剤も使用できる。このエツチング方式は、製品領域
のエツチング中に位置合せエツチングを形成するのに用
いたものと同じである。一般に、所定の臨界マスキング
にエツチングが含まれる場合、強化エツチングによつ
て、このエツチング剤によりエツチングされない下の層
が露出されなければ、強化エツチングのために同じエツ
チング剤が使用できる。
強化エツチングが終了した後、慣用的なフオトレジスト
除去技術(たとえば酸素雰囲気中でのプラズマ・ストリ
ツピング)を用いてブロツク・マスクBMを除去する。必
要があれば、この除去工程を引続き行つて、下のフオト
レジストPR1を除去することができる。
除去技術(たとえば酸素雰囲気中でのプラズマ・ストリ
ツピング)を用いてブロツク・マスクBMを除去する。必
要があれば、この除去工程を引続き行つて、下のフオト
レジストPR1を除去することができる。
次に、ウエーハ処理を次の臨界マスキングまで続ける。
前述のとおり、このマスキングは、一次的位置合せマー
クAM1を用いてウエーハに位置合せされる。第2の酸化
物層14が付着されており、ドーパント・イオンが2つの
酸化物層12および14を通じて下のシリコン10の予め選定
した区域に注入されると仮定すると、第3図に示すよう
に、フオトレジストPR1に同様に、フオトレジストPR2が
形成され、パターンを付けられる。しかし、この工程で
はエツチングではなく、イオン注入を用いる。したがつ
て、エツチングを伴わない場合は、この臨界マスキング
の相対位置を示す一次的位置合せマークは形成されな
い。
前述のとおり、このマスキングは、一次的位置合せマー
クAM1を用いてウエーハに位置合せされる。第2の酸化
物層14が付着されており、ドーパント・イオンが2つの
酸化物層12および14を通じて下のシリコン10の予め選定
した区域に注入されると仮定すると、第3図に示すよう
に、フオトレジストPR1に同様に、フオトレジストPR2が
形成され、パターンを付けられる。しかし、この工程で
はエツチングではなく、イオン注入を用いる。したがつ
て、エツチングを伴わない場合は、この臨界マスキング
の相対位置を示す一次的位置合せマークは形成されな
い。
したがつて、前に用いたものと同じフオトレジストのブ
ロツク・マスクBMがフオトレジストPR2の上に形成さ
れ、一次的位置合せマークAM2を形成するためにエツチ
ングが行われる。フオトレジストPR2は、位置合せマー
クAM1がさらにエツチングされないように保護する。
ロツク・マスクBMがフオトレジストPR2の上に形成さ
れ、一次的位置合せマークAM2を形成するためにエツチ
ングが行われる。フオトレジストPR2は、位置合せマー
クAM1がさらにエツチングされないように保護する。
この位置合せマークを形成し、このマークの選択された
ものを選択的に強化する方法は、ウエーハの処理工程を
通じて続けられる。この方法により、所要の等級の位置
合せを行うための、複数のコントラストの高い位置合せ
マークが得られる。たとえば、次の臨界マスキングは、
AM1またはAM2のいずれかに位置合せをすればよい。
ものを選択的に強化する方法は、ウエーハの処理工程を
通じて続けられる。この方法により、所要の等級の位置
合せを行うための、複数のコントラストの高い位置合せ
マークが得られる。たとえば、次の臨界マスキングは、
AM1またはAM2のいずれかに位置合せをすればよい。
上記の、本発明による構造および方法に変形または変更
を行うことが可能であり、かかる変更は本発明の特許請
求の範囲に記載する原理および範囲内に入るものであ
る。
を行うことが可能であり、かかる変更は本発明の特許請
求の範囲に記載する原理および範囲内に入るものであ
る。
F.発明の効果 以上のように、この発明によれば、ウエーハ上の位置合
せマークの目視コントラストが高められるので、位置合
せマークを用いたウエーハの位置合せの精度を向上する
ことができる。
せマークの目視コントラストが高められるので、位置合
せマークを用いたウエーハの位置合せの精度を向上する
ことができる。
第1図は、一次的位置合せマークを有する基板の断面
図、第2図は、第1図の基板の一次的位置合せマークを
強化したものの断面図、第3図は第2図の基板におい
て、本発明によりさらに位置合せマークを形成し、処理
したものの断面図である。 10……シリコン・ウエーハ、12……二酸化シリコン層、
14……第2酸化物層、AM1、AM2……位置合せマーク。
図、第2図は、第1図の基板の一次的位置合せマークを
強化したものの断面図、第3図は第2図の基板におい
て、本発明によりさらに位置合せマークを形成し、処理
したものの断面図である。 10……シリコン・ウエーハ、12……二酸化シリコン層、
14……第2酸化物層、AM1、AM2……位置合せマーク。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ロバート・ウエイン・スウイーツア アメリカ合衆国バーモント州エセツクス・ ジヤンクシヨン、ブラウンズ・リバー・ロ ード199番地 (56)参考文献 特開 昭51−147179(JP,A)
Claims (1)
- 【請求項1】ウエーハ上に、エツチング処理される層
(以下、エツチング処理層という)を形成する毎に、製
品形成領域および前記製品形成領域以外の領域に設けら
れた位置合せマーク形成領域を覆うようにエツチング・
マスク形成層を設け、各前記エツチング処理層の領域う
ち、前記製品形成領域内のエツチング処理されるべき領
域部分および前記位置合せマーク形成領域内の前記位置
合せマークが形成されるべき領域部分を露出させる開口
を前記エツチング・マスク形成層に形成してエツチング
・マスクを形成し、前記エツチング・マスクの前記開口
を通して前記製品形成領域の前記エツチング処理層をエ
ツチングするとともに前記位置合せマーク形成領域の前
記エツチング処理層をエツチングして、前記エツチング
処理層のそれぞれに形成される位置合せマークの光学的
コントラストを選択的に強化する方法であって、 (a)前記位置合せマークを各前記エツチング処理層に
形成する毎に前記位置合せマークの光学的コントラスト
をテストし、 (b)前記光学的コントラストが正確な位置合せを行う
には不十分である場合には、ブロツク・マスク形成層を
前記エツチング・マスクの上から各前記エツチング処理
層上に形成し、 (c)各前記エツチング処理層に形成されるすべての位
置合せマークに対応する領域部分に、前記位置合せマー
クのそれぞれをエツチングするのに用いられる前記エツ
チング・マスクの開口を含む大きさの開口を有し、かつ
前記製品形成領域には開口を有しない、すべての位置合
せマークの強化に共通の開口パターンを前記ブロツク・
マスク形成層に形成してブロツク・マスクを形成し、 (d)前記ブロツク・マスクの開口と前記エツチング・
マスクの開口とを通して前記位置合せマークをさらにエ
ツチングして前記位置合せマークの光学的コントラスト
を強化する ことを特徴とする、位置合せマークの光学的コントラス
ト強化方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US06/767,316 US4632724A (en) | 1985-08-19 | 1985-08-19 | Visibility enhancement of first order alignment marks |
US767316 | 1985-08-19 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS6245028A JPS6245028A (ja) | 1987-02-27 |
JPH07118441B2 true JPH07118441B2 (ja) | 1995-12-18 |
Family
ID=25079116
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61162210A Expired - Lifetime JPH07118441B2 (ja) | 1985-08-19 | 1986-07-11 | 位置合せマークの光学的コントラスト強化方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US4632724A (ja) |
EP (1) | EP0212219B1 (ja) |
JP (1) | JPH07118441B2 (ja) |
DE (1) | DE3686923T2 (ja) |
Families Citing this family (41)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0255970B1 (en) * | 1986-08-08 | 1993-12-15 | Philips Electronics Uk Limited | A method of manufacturing an insulated gate field effect transistor |
EP0465152B1 (en) * | 1990-06-29 | 1996-03-20 | Canon Kabushiki Kaisha | Method for producing semiconductor device having alignment mark |
JPH05159221A (ja) * | 1991-12-02 | 1993-06-25 | Fujitsu Ltd | 薄膜ヘッドおよびその製造方法 |
US5470693A (en) * | 1992-02-18 | 1995-11-28 | International Business Machines Corporation | Method of forming patterned polyimide films |
US5300797A (en) * | 1992-03-31 | 1994-04-05 | Sgs-Thomson Microelectronics, Inc. | Coplanar twin-well integrated circuit structure |
US5401691A (en) * | 1994-07-01 | 1995-03-28 | Cypress Semiconductor Corporation | Method of fabrication an inverse open frame alignment mark |
US5976980A (en) * | 1994-11-23 | 1999-11-02 | Intel Corporation | Method and apparatus providing a mechanical probe structure in an integrated circuit die |
US6020746A (en) * | 1994-11-23 | 2000-02-01 | Intel Corporation | Method and apparatus for probing an integrated circuit through the back side of an integrated circuit die |
US5952247A (en) * | 1994-11-23 | 1999-09-14 | Intel Corporation | Method of accessing the circuitry on a semiconductor substrate from the bottom of the semiconductor substrate |
US6153891A (en) * | 1994-11-23 | 2000-11-28 | Intel Corporation | Method and apparatus providing a circuit edit structure through the back side of an integrated circuit die |
US5700732A (en) * | 1996-08-02 | 1997-12-23 | Micron Technology, Inc. | Semiconductor wafer, wafer alignment patterns and method of forming wafer alignment patterns |
US5783490A (en) * | 1997-04-21 | 1998-07-21 | Vanguard International Semiconductor Corporation | Photolithography alignment mark and manufacturing method |
US5904486A (en) * | 1997-09-30 | 1999-05-18 | Intel Corporation | Method for performing a circuit edit through the back side of an integrated circuit die |
US6309897B1 (en) | 1997-09-30 | 2001-10-30 | Intel Corporation | Method and apparatus providing a circuit edit structure through the back side of an integrated circuit die |
US6008060A (en) * | 1998-04-14 | 1999-12-28 | Etec Systems, Inc. | Detecting registration marks with a low energy electron beam |
US6159754A (en) | 1998-05-07 | 2000-12-12 | Intel Corporation | Method of making a circuit edit interconnect structure through the backside of an integrated circuit die |
JPH11329923A (ja) * | 1998-05-11 | 1999-11-30 | Sony Corp | 半導体装置の製造方法 |
US6241847B1 (en) | 1998-06-30 | 2001-06-05 | Lsi Logic Corporation | Method and apparatus for detecting a polishing endpoint based upon infrared signals |
US6071818A (en) | 1998-06-30 | 2000-06-06 | Lsi Logic Corporation | Endpoint detection method and apparatus which utilize an endpoint polishing layer of catalyst material |
US6268224B1 (en) | 1998-06-30 | 2001-07-31 | Lsi Logic Corporation | Method and apparatus for detecting an ion-implanted polishing endpoint layer within a semiconductor wafer |
US6077783A (en) * | 1998-06-30 | 2000-06-20 | Lsi Logic Corporation | Method and apparatus for detecting a polishing endpoint based upon heat conducted through a semiconductor wafer |
US6074517A (en) * | 1998-07-08 | 2000-06-13 | Lsi Logic Corporation | Method and apparatus for detecting an endpoint polishing layer by transmitting infrared light signals through a semiconductor wafer |
US6285035B1 (en) | 1998-07-08 | 2001-09-04 | Lsi Logic Corporation | Apparatus for detecting an endpoint polishing layer of a semiconductor wafer having a wafer carrier with independent concentric sub-carriers and associated method |
US6080670A (en) * | 1998-08-10 | 2000-06-27 | Lsi Logic Corporation | Method of detecting a polishing endpoint layer of a semiconductor wafer which includes a non-reactive reporting specie |
US6201253B1 (en) | 1998-10-22 | 2001-03-13 | Lsi Logic Corporation | Method and apparatus for detecting a planarized outer layer of a semiconductor wafer with a confocal optical system |
US6288773B2 (en) | 1998-12-11 | 2001-09-11 | Lsi Logic Corporation | Method and apparatus for removing residual material from an alignment mark of a semiconductor wafer |
US6121147A (en) * | 1998-12-11 | 2000-09-19 | Lsi Logic Corporation | Apparatus and method of detecting a polishing endpoint layer of a semiconductor wafer which includes a metallic reporting substance |
US6117779A (en) | 1998-12-15 | 2000-09-12 | Lsi Logic Corporation | Endpoint detection method and apparatus which utilize a chelating agent to detect a polishing endpoint |
JP3288320B2 (ja) * | 1998-12-21 | 2002-06-04 | 沖電気工業株式会社 | レジストマーク |
DE19904571C1 (de) * | 1999-02-04 | 2000-04-20 | Siemens Ag | Verfahren zur Herstellung einer integrierten Schaltungsanordnung aus zwei Substraten, wobei die Schaltungsstrukturen des Substrate exakt gegeneinander ausgerichtet sind |
US6303459B1 (en) * | 1999-11-15 | 2001-10-16 | Taiwan Semiconductor Manufacturing Company | Integration process for Al pad |
US7751609B1 (en) | 2000-04-20 | 2010-07-06 | Lsi Logic Corporation | Determination of film thickness during chemical mechanical polishing |
US6492269B1 (en) | 2001-01-08 | 2002-12-10 | Taiwan Semiconductor Manufacturing Company | Methods for edge alignment mark protection during damascene electrochemical plating of copper |
US6693365B2 (en) * | 2002-02-23 | 2004-02-17 | Taiwan Semiconductor Manufacturing Co., Ltd. | Local electrochemical deplating of alignment mark regions of semiconductor wafers |
US6692995B2 (en) | 2002-04-05 | 2004-02-17 | Intel Corporation | Physically deposited layer to electrically connect circuit edit connection targets |
US6596604B1 (en) | 2002-07-22 | 2003-07-22 | Atmel Corporation | Method of preventing shift of alignment marks during rapid thermal processing |
JP2006106263A (ja) * | 2004-10-04 | 2006-04-20 | Fujinon Sano Kk | 光学素子の製造方法 |
US20080191310A1 (en) * | 2007-02-12 | 2008-08-14 | Weng-Jin Wu | By-product removal for wafer bonding process |
JP2008288430A (ja) * | 2007-05-18 | 2008-11-27 | Toshiba Corp | 半導体装置の製造方法 |
US9472506B2 (en) | 2015-02-25 | 2016-10-18 | International Business Machines Corporation | Registration mark formation during sidewall image transfer process |
US11244907B2 (en) | 2020-01-02 | 2022-02-08 | International Business Machines Corporation | Metal surface preparation for increased alignment contrast |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3802940A (en) * | 1969-08-18 | 1974-04-09 | Computervision Corp | Enhanced contrast semiconductor wafer alignment target and method for making same |
JPS51147179A (en) * | 1975-06-12 | 1976-12-17 | Fujitsu Ltd | Method of munufacturing of semiconductor device |
GB1520925A (en) * | 1975-10-06 | 1978-08-09 | Mullard Ltd | Semiconductor device manufacture |
JPS5534442A (en) * | 1978-08-31 | 1980-03-11 | Fujitsu Ltd | Preparation of semiconductor device |
US4374915A (en) * | 1981-07-30 | 1983-02-22 | Intel Corporation | High contrast alignment marker for integrated circuit fabrication |
JPS60149130A (ja) * | 1984-01-17 | 1985-08-06 | Hitachi Ltd | パターン検出方法およびそれに用いる反射防止膜用材料 |
US4487653A (en) * | 1984-03-19 | 1984-12-11 | Advanced Micro Devices, Inc. | Process for forming and locating buried layers |
-
1985
- 1985-08-19 US US06/767,316 patent/US4632724A/en not_active Expired - Fee Related
-
1986
- 1986-07-11 EP EP86109503A patent/EP0212219B1/en not_active Expired - Lifetime
- 1986-07-11 DE DE8686109503T patent/DE3686923T2/de not_active Expired - Fee Related
- 1986-07-11 JP JP61162210A patent/JPH07118441B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
EP0212219A2 (en) | 1987-03-04 |
DE3686923D1 (de) | 1992-11-12 |
US4632724A (en) | 1986-12-30 |
DE3686923T2 (de) | 1993-04-22 |
JPS6245028A (ja) | 1987-02-27 |
EP0212219A3 (en) | 1989-10-25 |
EP0212219B1 (en) | 1992-10-07 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPH07118441B2 (ja) | 位置合せマークの光学的コントラスト強化方法 | |
US6815308B2 (en) | Use of a dual-tone resist to form photomasks including alignment mark protection, intermediate semiconductor device structures and bulk semiconductor device substrates | |
JPH0210716A (ja) | アライメント・マークの形成方法及びアライテント・マークを有する半導体ウエハ | |
US5817580A (en) | Method of etching silicon dioxide | |
US6110797A (en) | Process for fabricating trench isolation structure for integrated circuits | |
US6271602B1 (en) | Method for reducing the susceptibility to chemical-mechanical polishing damage of an alignment mark formed in a semiconductor substrate | |
US5259925A (en) | Method of cleaning a plurality of semiconductor devices | |
US5858854A (en) | Method for forming high contrast alignment marks | |
US5968711A (en) | Method of dry etching A1Cu using SiN hard mask | |
JP2001358065A (ja) | 多層半導体構造内または多層半導体構造上にアラインメントフィーチャーを形成する方法 | |
EP0219100A2 (en) | Method of forming a fine pattern | |
US4066485A (en) | Method of fabricating a semiconductor device | |
US6210842B1 (en) | Method for fabricating stencil mask | |
JPH06244156A (ja) | パタ―ン形成法 | |
US5933704A (en) | Method to reveal the architecture of multilayer interconnectors in integrated circuits | |
JPH07169755A (ja) | 幅の小さいウインドゥ又は溝の形成方法 | |
JPH0577287B2 (ja) | ||
EP0766138A2 (en) | Spun-on glass layer as a dry etch-mask, for fabricating a metallic mask by means of a bi-level process | |
JPH0738386B2 (ja) | エツチング方法 | |
JP2900380B2 (ja) | 半導体装置の製造方法 | |
JPH03142820A (ja) | 半導体装置の製造方法 | |
CA1260627A (en) | Lithographic image size reduction photomask | |
JP2740292B2 (ja) | 半導体素子の製造方法 | |
JPH02253633A (ja) | 微細パターン形成方法 | |
JPH01243426A (ja) | レジスト膜のエツチング方法 |