KR100329616B1 - 반도체소자의디커플링캐패시터형성방법 - Google Patents

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Abstract

본 발명은 반도체소자의 디커플링 캐패시터 ( decoupling capacitor ) 형성방법에 관한 것으로, 워드라인의 디커플링 현상을 최소화시키기 위하여 소자분리막 형성공정과 워드라인 형성공정을 이용하여 정전용량이 증가된 디커플링 캐패시터를 형성함으로써 반도체소자의 특성 및 신뢰성을 향상시킬 수 있는 기술이다.

Description

반도체소자의 디커플링 캐패시터 형성방법
본 발명은 반도체소자의 디커플링 캐패시터 형성방법에 관한 것으로, 특히 워드라인의 디커플링 현상을 최대한 억제하기 위하여 디커플링 캐패시터의 정전용량을 증가시키는 기술에 관한 것이다.
모든 반도체소자는 외부에서 공급되는 전압외에도 내부에서 전압을 발생시키는 많은 회로들이 있으며 여기서 나오는 전압으로 내부 회로들이 동작하게 된다. 이러한, 현상은 반도체소자가 고집적화되어 도전배선 간의 간격이 가까워 질수록 많이 발생되는 현상이다.
일반적으로 반도체소자는 소자분리막, 워드라인을 형성하고 평탄화절연막을 형성한 다음, 비트라인을 형성하고 후속공정을 실시하여 반도체소자를 형성하는 경우에 있어서, 절연막으로 사용되는 상기 평탄화절연막을 유전체로 하는 워드라인과 비트라인을 캐패시터로 생각할 수 있다.
실제 메모리 셀에 데이터를 읽거나 쓰는 동작을 함에 따라 선택된 셀의 워드라인에는 승압전압인 Vpp 가 인가되고 셀 트랜지스터가 온 ( on ) 됨에 따라 비트라인은 센스앰프의 작동에 의해 비트라인 프리챠지전압인 Vblp 에서 그라운드 ( 0 V ) 또는 외부인가전압 ( 3.3 V ) 로 변하게 된다. 이때, 선택되지않은 셀의 워드라인은 그라운드 전압으로 셀 트랜지스터를 오프 ( off ) 시키고 있어야 하나 비트라인의 전압 변화에 따라 워드라인이 디커플링 되어 셀 트랜지스터를 통한 누설전류, 즉 워드라인 잡음이 발생한다.
그리고, 이에 따른 셀 캐패시터의 데이터 손실로 불량이 발생하게 되어 반도체소자의 특성 및 신뢰성이 저하되고 그에 따른 반도체소자의 고집적화가 어렵게 되는 문제점이 있다.
도 1a 내지 도 1d 는 종래기술에 따른 반도체소자의 디커플링 캐패시터 형성방법을 도시한 단면도이다.
먼저, 반도체기판(11) 상부에 패드산화막(13)과 패드질화막(15)을 각각 일정두께 형성한다.
그리고, 상기 소자분리마스크(도시안됨)를 이용한 식각공정으로 상기 패드산화막(13)과 패드질화막(15) 적층구조를 식각하여 소자분리영역을 노출시킨다. 이때, 디커플링 캐패시터 영역(100)은 상기 적층구조가 남게 된다. (도 1a)
그리고, 상기 패드산화막(13)과 패드질화막(15) 적층구조 측벽에 질화막 스페이서(17)를 형성한다. (도 1b)
그 다음, 상기 반도체기판(11)을 열산화시켜 상기 노출된 반도체기판(11) 표면에 소자분리막(19)을 형성한다. (도 1c)
그리고, 상기 패드산화막(13)과 패드질화막(15)을 제거하고, 전체표면상부에 게이트산화막(21)과 게이트전극용 도전체(23) 적층구조를 형성한다.
그리고, 게이트전극 마스크(도시안됨)를 이용하여 상기 게이트산화막(21)과 게이트전극용 도전체(23)의 적층구조를 식각함으로써 게이트전극을 형성한다.
여기서, 디커플링 캐패시터 형성 영역(100)은 상기 반도체기판(11)의 활성영역에 형성되는 게이트전극과 같은 구조로 형성된다. (도 1d)
상기한 바와같이 종래기술에 따른 반도체소자의 디커플링 캐패시터 형성방법은, 반도체기판의 바깥쪽에 워드라인과 접속시켜 워드라인의 디커플링 현상을 방지하는 디커플링 캐패시터가 상기 워드라인과 같은 형상으로 형성되지만 고집적화에 따른 반도체소자의 디커플링 현상을 방지하기는 역부족이어서 반도체소자의 특성 신뢰성이 저하되는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 디커플링 현상을 방지하기 위하여 디커플링 캐패시터 영역에 트렌치를 형성하여 캐패시터의 정전용량을 증가시킴으로써 워드라인의 디커플링 현상을 충분히 방지할 수 있도록 하여 반도체소자의 특성 및 신뢰성을 향상시킬 수 있는 반도체소자의 디커플링 캐패시터 형성방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1d 는 종래기술에 따른 반도체소자의 디커플링 캐패시터 형성방법을 도시한 단면도.
도 2a 내지 도 2h 는 본 발명의 실시예에 따른 반도체소자의 디커플링 캐패시터 형성방법을 도시한 단면도.
< 도면의 주요부분에 대한 부호의 설명 >
11,31 : 반도체기판 13,33 : 패드산화막
15,35 : 패드질화막 17,37 : 질화막
19,39 : 소자분리막 21,43 : 게이트산화막
23,45 : 게이트전극용 도전체 41 : 트렌치
100,200 : 디커플링 캐패시터 형성영역
이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 디커플링 캐패시터 형성방법은,
반도체기판 상부에 패드산화막과 패드질화막을 패터닝하여 소자분리영역과 디커플링 캐패시터 형성영역을 정의하되, 디커플링 캐패시터 형성영역의 패드산화막과 패드질화막 적층구조를 다수의 패턴으로 형성하는 공정과,
상기 패드산화막과 패드질화막 적층구조의 측벽에 질화막 스페이서를 형성하되, 상기 디커플링 캐패시터 형성영역에 형성된 다수의 패턴 사이를 매립하는 동시에 소자분리영역의 반도체기판을 노출시키는 공정과,
상기 소자분리영역에 소자분리막을 형성하는 공정과,
상기 질화막 스페이서와 패드질화막을 전면식각하여 상기 디커플링 캐패시터 형성영역의 다수의 패턴 사이 반도체기판 표면을 노출시키는 공정과,
상기 질화막 스페이서와 패드질화막 및 소자분리막을 마스크로 하여 상기 디커플링 캐패시터 형성영역의 반도체기판에 다수의 트렌치를 형성하는 공정과,
상기 질화막 스페이서와 패드질화막을 제거하는 공정과,
상기 반도체기판 표면에 게이트산화막과 게이트전극용 도전체를 형성하고 이를 패터닝함으로써 게이트전극과 디커플링 캐패시터를 형성하는 공정을 포함하는 것을 특징으로한다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
도 2a 내지 도 2h 는 본 발명의 실시예에 따른 반도체소자의 디커플링 캐패시터 형성방법을 도시한 단면도로서, 불순물 임플란트 공정은 생략하고 도시하지 않은 것이다.
먼저, 반도체기판(31) 상부에 패드산화막(33)과 패드질화막(35)을 각각 일정두께 형성한다. 이때, 상기 패드산화막(33)은 50 ∼ 100 Å 두께로 형성하고 상기 패드질화막(35)은 900 ∼ 2000 Å 두께로 형성한다.
그리고, 소자분리막마스크(도시안됨)를 이용한 식각공정으로 상기 패드산화막(33)과 패드질화막(35) 적층구조를 식각하여 소자분리영역을 노출시키되, 디커플링 캐패시터 형성영역의 상기 적층구조를 일정간격을 갖는 다수의 패턴으로 형성한다. 이때, 상기 디커플링 캐패시터 형성영역에 형성되는 적층구조가 갖는 일정간격은 300 ∼ 1000 Å 정도이다. (도 2a)
그 다음, 전체표면상부에 질화막(37)을 200 ∼ 500 Å 두께로 형성하고 이를 이방성식각하여 상기 패드산화막(33)과 패드질화막(35) 적층구조 측벽에 질화막(37) 스페이서를 형성한다. (도 2b, 도 2c)
그리고, 상기 반도체기판(31)을 열산화시켜 소자분리영역에 소자분리막(39)을 형성한다. (도 2d)
그 다음, 상기 소자분리막(39)과 패드질화막(35) 및 질화막(37) 스페이서의 식각선택비 차이를 이용하여 상기 패드질화막(35)과 질화막(37) 스페이서를 전면식각하여 상기 디커플링 캐패시터 형성 영역(200)의 적층구조 사이 사이에 상기 반도체기판(31)을 일정간격으로 노출시키되, 300 ∼ 700 Å 간격으로 한다. (도 2e)
그리고, 상기 패드산화막(33)과 패드질화막(35) 적층구조를 마스크로 하여 상기 반도체기판(31)을 식각함으로써 상기 디커플링 캐패시터 형성영역(200)에 다수의 트렌치(41)를 형성한다. 이때, 상기 트렌치(41)는 300 ∼ 2000 Å 깊이로 형성한다. (도 2f)
그 다음, 상기 패드산화막(33)과 패드질화막(35) 적층구조 및 질화막(37) 스페이서를 제거하고 상기 트렌치(41)를 포함한 반도체기판(31) 표면에 게이트산화막(43)과 게이트전극용 도전체(45)를 형성한 다음, 게이트전극 마스크(도시안됨)를 이용한 식각공정으로 상기 게이트전극용 도전체(45)를 패터닝하여 게이트전극 및 디커플링 캐패시터를 형성한다. (도 2g, 도 2h)
이상에서 설명한 바와같이 본 발명에 따른 반도체소자의 디커플링 캐패시터 형성방법은, 디커플링 캐패시터의 정전용량을 증가시켜 게이트전극, 즉 워드라인의 디커플링 현상을 방지함으로써 노이즈를 제거하고 누설전류를 감소시켜 반도체소자의특성 및 신뢰성을 향상시킬 수 있는 효과가 있다.

Claims (7)

  1. 반도체기판 상부에 패드산화막과 패드질화막을 패터닝하여 소자분리영역과 디커플링 캐패시터 형성영역을 정의하되, 디커플링 캐패시터 형성영역의 패드산화막과 패드질화막 적층구조를 다수의 패턴으로 형성하는 공정과,
    상기 패드산화막과 패드질화막 적층구조의 측벽에 질화막 스페이서를 형성하되, 상기 디커플링 캐패시터 형성영역에 형성된 다수의 패턴 사이를 매립하는 동시에 소자분리영역의 반도체기판을 노출시키는 공정과,
    상기 소자분리영역에 소자분리막을 형성하는 공정과,
    상기 질화막 스페이서와 패드질화막을 전면식각하여 상기 디커플링 캐패시터 형성영역의 다수의 패턴 사이 반도체기판 표면을 노출시키는 공정과,
    상기 질화막 스페이서와 패드질화막 및 소자분리막을 마스크로 하여 상기 디커플링 캐패시터 형성영역의 반도체기판에 다수의 트렌치를 형성하는 공정과,
    상기 질화막 스페이서와 패드질화막을 제거하는 공정과,
    상기 반도체기판 표면에 게이트산화막과 게이트전극용 도전체를 형성하고 이를 패터닝함으로써 게이트전극과 디커플링 캐패시터를 형성하는 공정을 포함하는 반도체소자의 디커플링 캐패시터 형성방법.
  2. 제 1 항에 있어서,
    상기 패드산화막은 50 ∼ 100 Å 두께로 형성하는 것을 특징으로하는 반도체소자의 디커플링 캐패시터 형성방법.
  3. 제 1 항에 있어서,
    상기 패드질화막은 900 ∼ 2000 Å 두께로 형성하는 것을 특징으로하는 반도체소자의 디커플링 캐패시터 형성방법.
  4. 제 1 항에 있어서,
    상기 디커플링 캐패시터 형성영역의 다수의 패턴은 각각 300 ∼ 1000 Å 간격으로 형성하는 것을 특징으로하는 반도체소자의 디커플링 캐패시터 형성방법.
  5. 제 1 항에 있어서,
    상기 질화막 스페이서는 200 ∼ 500 Å 두께로 형성하는 것을 특징으로하는 반도체소자의 디커플링 캐패시터 형성방법.
  6. 제 1 항에 있어서,
    상기 패드산화막과 패드질화막 및 질화막 스페이서의 전면식각공정으로 상기 상기 디커플링 캐패시터 형성영역의 반도체기판이 300 ∼ 700 Å 넓이로 노출되는 것을 특징으로하는 반도체소자의 디커플링 캐패시터 형성방법.
  7. 제 1 항에 있어서,
    상기 트렌치는 300 ∼ 2000 Å 깊이로 형성되는 것을 특징으로하는 반도체소자의 디커플링 캐패시터 형성방법.
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