JP4532803B2 - ダミー充填パターンを用いる半導体回路におけるデカップリングキャパシタの形成方法および半導体構造 - Google Patents
ダミー充填パターンを用いる半導体回路におけるデカップリングキャパシタの形成方法および半導体構造 Download PDFInfo
- Publication number
- JP4532803B2 JP4532803B2 JP2001537776A JP2001537776A JP4532803B2 JP 4532803 B2 JP4532803 B2 JP 4532803B2 JP 2001537776 A JP2001537776 A JP 2001537776A JP 2001537776 A JP2001537776 A JP 2001537776A JP 4532803 B2 JP4532803 B2 JP 4532803B2
- Authority
- JP
- Japan
- Prior art keywords
- pattern
- decoupling capacitor
- forming
- capacitor
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/50—Peripheral circuit region structures
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
〔関連する出願への参照〕
本出願は、一般譲渡された(commonly assigned)米国特許出願、表題「ダミーのリソグラフィのパターンを利用する金属酸化物半導体キャパシタ」（出願番号：０９／２２４,７６７、１９９９年１月４日出願）に関連するものであり、その出願を引用によってここに含める(incorporated herein by reference)。
【０００１】
〔発明の背景〕
〔発明の属する技術分野〕
本発明は、半導体回路におけるキャパシタ(capacitor)の形成に広く関係するものであり、より詳細には、ＤＲＡＭアレイにおける使用されていない「ダミー」境界領域を、デカップリングキャパシタ、およびその他ロジックアレイ、メモリアレイのような有用な構造として用いることに関するものである。
【０００２】
〔従来の技術〕
デカップリングキャパシタは、雑音の影響を最小限にするため、ロジックアレイ回路およびメモリアレイ回路において種々の型式の電力供給装置(power supply)に取り付けられるので、しばしば超大規模集積化（very large scale integration:ＶＬＳＩ）回路に必要とされている。新型ＤＲＡＭアレイの電力供給の電圧のレベルは、外部から供給されようと、内部で生成されようと、典型的には−０．５Ｖから約３．５Ｖ程度まで変動する可能性がある。このことから、全ての型式の電力供給装置に対応するデカップリングキャパシタを実現することは困難である。例えば、ブーストされたワード線電圧などの電圧は、誘電体としての信頼性が重要であるディープトレンチ(deep trench)型のデカップリングキャパシタに用いるには高すぎる。加えて、このようなキャパシタは広範囲のチップ領域を必要とし、このことから、各電力供給装置に十分なデカップリングキャパシタを装備するためにチップ上に空間を見つけることは困難となる。
【０００３】
ＶＬＳＩ回路、特にメモリアレイは、リソグラフィ技術によって形成される、均一に繰り返される形状のパターンを有している。しかし、パターン密度の違いによって、アレイのエッジに沿ったパターンは、エッジに沿って配置されていないパターンとは微妙に異なったものとなる（例えば「エッジ」効果）。例えば、アレイのエッジ付近に配置されているビアコンタクト(via contact)などの要素は、大抵の場合、不均一なパターン密度によって、露光後のパターンとしては、アレイの中央に配置されているパターンよりも小さいパターンを有している。
【０００４】
この問題を解決するために、数列の「ダミー」パターンがアレイのエッジに形成される。したがって、アクティブな素子はアレイのエッジに配置されず、かつ全てのアクティブな素子が均一なパターンの形状となる。アレイのエッジに沿って形成されたダミーパターンは、通常（例えばＧＮＤ／Ｖｄｄのような）所定の電圧レベルに接続されており、使用されない。大型アレイにとっては、ダミーパターンによって無駄となる領域は非常に大きいものとなる。
【０００５】
本発明は、異なる電力供給装置にかかわらず、他では無駄にされていた領域を、改善したリソグラフィのパターニングのための均一なパターン密度を満たすと同時に、デカップリングキャパシタのサイズと充填(filling)とを最適化するために利用する。言い換えれば、チップを全体として、より効率的に利用する。
【０００６】
〔発明の要約〕
それゆえ、本発明の目的は、半導体回路におけるデカップリングキャパシタの形成方法を提供することにある。本方法は、半導体のリソグラフィの充填パターン(fill pattern)を変更する工程と、上記半導体回路における残余の空間を判定する工程と、上記半導体回路における隣接する電力網(power net)の配置を判定する工程と、上記の隣接する電力網のそれぞれにおいて、上記充填パターンを用いて上記デカップリングキャパシタを形成するための空間を割り当てる工程とを含んでいる。
【０００７】
本発明の更なる目的は、ポリシリコンのゲートレベルのためのリソグラフィの充填パターンを変更することによる、半導体回路における平板型のデカップリングキャパシタの形成方法を提供することにある。本方法は、上記半導体回路における残余の空間を判定するための第１のアルゴリズムを用いる工程と、上記半導体回路において、一つまたはそれ以上の電力網の配置を決定するための第２のアルゴリズムを用いる工程と、上記リソグラフィの充填パターンを用いて上記キャパシタを形成するための空間を割り当てる工程とを含んでいる。ポリシリコンのゲートキャパシタの誘電体膜は、トレンチ型のキャパシタの誘電体膜よりも本質的に厚い。したがって、より高レベルの電力による応力（power stress）に耐えることが可能である。
【０００８】
本発明の更にもう一つの目的は、ポリシリコンのゲートレベルのためのリソグラフィの充填パターンを変更することによる、半導体回路におけるディープトレンチ型のデカップリングキャパシタの形成方法であって、上記半導体回路における残余の空間を判定するための第１のアルゴリズムを用いる工程と、上記半導体回路において、一つまたはそれ以上の電力網の配置を決定するための第２のアルゴリズムを用いる工程と、上記リソグラフィの充填パターンを用いて上記キャパシタを形成するための空間を割り当てる工程とを含んでいる方法を提供することにある。
【０００９】
本発明の別の目的は、半導体装置であって、第１の製造精度(manufacturing precision)を有する第１の要素(element)のアクティブアレイと、上記アクティブアレイを取り囲む周辺領域(peripheral region)とを有し、上記周辺領域は、上記第１の製造精度よりも少ない第２の製造精度を有する第２の要素を含み、上記第２の要素は、上記アクティブアレイから分離される(isolated)とともに、上記アクティブアレイの動作を改善するための受動装置を有し、上記アクティブアレイはビット線とアクティブワード線とを含むアクティブメモリアレイを有する半導体装置を提供することにある。上記第２の要素は、キャパシタ、抵抗、ダイオード、またはインダクタを含み、上記第２の製造精度は、アクティブワード線としてダミーワード線を用いるには不十分である。より詳細には、上記第２の要素は、デカップリングキャパシタであってもよい。
【００１０】
本発明の更なる目的は、半導体装置の製造方法であって、第１の製造精度を有する第１の要素のアクティブアレイと、上記アクティブアレイを取り囲む周辺領域とを有し、上記周辺領域は、上記第１の製造精度よりも少ない第２の製造精度を有する第２の要素を含み、上記第２の要素は、上記アクティブアレイから分離されるとともに、上記アクティブアレイの動作を改善するための受動装置を有する半導体装置の製造方法を提供することにある。本方法は、半導体のリソグラフィパターンにおける残りの空き空間を確認(identify)する工程と、上記半導体のリソグラフィパターンにおける最近接の電力供給網(power-supply net)を抽出する工程と、組み合わせ表(connection table)において上記電力供給網とそれらの組み合わせとを並べ替える(sort)工程と、それぞれの電力供給網における、適切な型のデカップリングキャパシタンスを判定する工程と、上記空き空間におけるリソグラフィの充填パターンを生成する工程とを含んでいる。
【００１１】
以下に図面を参照して記載する、本発明の好ましい実施の形態の詳細な説明によって、上述の目的およびその他の目的、側面、および利点は、よりよく理解されるであろう。
【００１２】
〔発明の好ましい実施の形態の詳細な説明〕
上述のように、アレイの端に沿って形成される、不均一なパターンによって生ずる問題を回避するために、半導体チップアレイの端周辺にダミーパターンを形成することは、一般的に行われている。従来の構成においては、このダミーパターンを用いないようになっていた。本発明においては、不使用のダミーパターンにおいて、例えばデカップリングキャパシタのような受動装置(passive device)を形成することによって、チップの不使用の部分を利用する。
【００１３】
本発明について詳細に説明する前に、ＤＲＡＭチップにおけるダミー充填のリソグラフィの有用性について、一般的な説明を行う。
【００１４】
高密度のＤＲＡＭ設計においては、ブーストされるワード線電圧は、通常、チャージポンプ(charge pump)によって内部で生成されるとともに、電圧調整器(voltage regulator)によって調整される。貯水キャパシタ(reservoir capacitor)が、ブーストされるレベル電圧を比較的安定に維持する。例えばセルへの又はセルからの読み出し又は書き込みのようなＤＲＡＭ操作においては、ワード線はブースト電圧(Vpp)によってアクセスされる。この電圧は、通常は内部の供給電圧(Vint)よりも高い電圧となっている。例えば、１GbのＤＲＡＭ技術においては、Vpp=3.3V、Vint=2.1Vに設定される。このブースト電圧は、ＤＲＡＭのアクセス時間を向上させるために必要である。それゆえ、ワード線がアクセスされたときには、Vppの供給部(Vpp supply)から、多大な電流が引き出されてしまう。もし、Vppの貯水キャパシタが十分に大きくなければ、Vppにおいてノイズによるスパイクが生じてしまう。このノイズは好ましいものでなく、性能の劣化(performance penalty)、またはより悪い場合には、アクセス誤りを生ずる。
【００１５】
従来は、貯水キャパシタは、大きな金属酸化物半導体(metal oxide semiconductor:MOS)キャパシタであって、ＭＯＳゲートか又はアクティブ拡散ジャンクションを有しているものから形成されていた。この貯水キャパシタは、大きな表面面積を必要とする。もし誘電性が乏しいならば、キャパシタの接続点(node)におけるVpp電圧の応力によって、絶縁破壊(dielectric breakdown)を生じてしまう。各々のワード線はそれぞれ自身のドライバを有しており、Vppの供給線はワード線のドライバの装置に接続されている。しかしながら、このような大きなＭＯＳキャパシタは大きな表面面積を必要とするので、貯水キャパシタを形成する従来の方法には不利益がある。
【００１６】
図１Ａおよび１Ｂは、従来のゲート酸化キャパシタ１００を示す。パターン形成された拡散層４は、金属止め具(stud)６の第１のグループと接触する、キャパシタ１００の下部平板４を形成している。キャパシタ１００の上部平板３は、ＣＶＤによるポリシリコンフィルムにドープがなされたものであってもよく、もう一つのグループの金属止め具５と接触している。二つの平板３、４の間には、例えばＣＶＤ酸化窒素(oxide of nitride)膜のような、ゲート誘電体１３が備えられている。キャパシタ１００が形成されると、絶縁層２によって受動状態にされる。下部平板４に対するオーム抵抗を符号９にて示す。止め具６、５は、それぞれ金属ワイヤ７Ａ、７Ｂと接続されている。
【００１７】
従来の製造処理に対して付け加えるような処理工程は不要であり、かつチップの余分な領域を用いる必要がないという点で、従来の設計処理に対する変形は、直接的(straight forward)である。それゆえ、基本的には余分なコストなしに付加キャパシタンス(additional capacitance)を得ることができるとともに、性能を全般にわたって非常に向上できる。
【００１８】
前述した先行出願(the earlier mentioned prior art)は、メモリアレイの端周辺におけるリソグラフィの充填パターンを、有効なデカップリングキャパシタへと変換する方法について記述している。しかしながら、本発明は、メモリアレイ周辺のダミーパターンのみに限るものではなく、チップ上の全てのダミー充填パターンを用いてデカップリングキャパシタを形成する方法でもある。この方法は、上述のパターンを、貯水キャパシタ、抵抗、ダイオード、インダクタなどの、他の有用な半導体装置へと変換することにも、同様に用いることができる。
【００１９】
図２は、本発明に係るフローチャートを示す。チップにおけるレイアウトがほぼ完了するときに、チップ上の全ての残りの空き空間が、（例えば、変形されたデザイングラウンドルールチェック(modified DesignGroundruleCheck)またはDRCのような）レイアウトツールによって確認される。そして、最近接の電力供給網が、（例えば、レイアウト対スキーマティック検証(LayoutVersusSchematic-check)すなわちLVSのような)別のレイアウト検証ツールによって抽出される。
【００２０】
空き空間に最近接の電力供給網がレイアウトから抽出されると、全ての電力供給装置及びそれらの組み合わせは、キャパシタンスの適切な型を決定するための組み合わせ表において並べ替えられる。そして、空き空間に、適切なデカップリングキャパシタンスが割り当てられる。
【００２１】
例えば、ディープトレンチ型のリソグラフィの充填パターンを、データＩ／Ｏのための低レベル内部電圧すなわち“Vintlo"、ビット線の等価(equalization)レベルすなわち"Vbleq"、ビット線のハイレベル"Vblh"、負のワード線"Vneg"などを含む低電圧の電力供給のためのデカップリングキャパシタを形成するために用いることができる。高電圧の電力供給のためには、ゲート充填すなわちＧＣ、及び拡散充填すなわちＡＡを組み合わせて平板型またはＦＥＴ型キャパシタが形成されてもよく、これら平板型またはＦＥＴ型キャパシタは、外部電圧供給“Vext"のための薄いゲート酸化物キャパシタか、またはブーストされたワード線供給"Vpp"のための厚いゲート酸化物キャパシタとして形成されていてもよい。
【００２２】
VppのレベルはVextのレベルよりもずっと高いので、薄いゲート酸化マスク技術によって、Vextのための薄いゲート酸化物およびVppのためのゲート酸化マスクを生成して実施することができる。
【００２３】
図３は、例えばＤＲＡＭチップのような半導体構造２００における、本発明のデカップリングキャパシタの最終のレイアウト構成を示すものである。ＤＲＡＭチップの背側領域(spine area)５５においては、パターン生成ツールによって、異なる電力供給装置のための種々のデカップリングキャパシタが自動的に生成される、多くの不規則な空き空間８１、８２、８３、８４、８５、８６がある。
【００２４】
本発明によれば、低電圧レベルの電力供給装置は、より薄い接続点における誘電体(node dielectric)を有する、比較的大きな値のＤＴデカップリングキャパシタと接続される一方、高電圧レベルの電力供給装置は、より厚い接続点における誘電体を有する、比較的小さな値の平板型またはＦＥＴ型のデカップリングキャパシタと接続される。それゆえ、デカップリングキャパシタの接続点における絶縁破壊を回避することができる。
【００２５】
図４は、パターン生成ツールによって生成される、平板型または電界効果トランジスタ型のデカップリングキャパシタ３００の断面図を示す。下部平板８０は、分離開口部(isolation opening)８５の内部における拡散によって形成される。この分離は、アクティブ領域(acitive area:AA)のパターン形成による、装置の浅い分離(shallow isolation)１４０であってもよい。下部平板は、後に金属ワイヤ７０と接続される、金属止め具５０の第１のグループと接触している。上部平板１１０は、指型(finger shaped)のゲートパターン(GC)を有するＦＥＴ装置によって形成され、このＧＣは後に金属ワイヤ９０と接続される、金属止め具６０の第２のグループと接触している。ゲート誘電体１３０は、ＣＶＤ膜デポジション(deposition)の酸化によって形成される、キャパシタの上部平板１１０と下部平板８０との間に備えられる。
【００２６】
図５は、パターン生成ツールによって生成される、閉鎖された(enclosed)ＧＣ充填のＦＥＴ型のデカップリングキャパシタを示す。上述の図４に示す金属ワイヤ７０、９０は、図５には示していない。
【００２７】
図６は、ポリシリコンのゲート充填(GF)のデカップリングキャパシタを示す斜視図である。ゲート接触(contact-to-gate:CG)のコンタクトはＧＦ層の最上部に位置し、拡散接触(contact-to-diffusion:CD)のコンタクトはＧＦ上のゲート充填ホールの開口部(gate fill hole opening:GH)を介したアクティブ領域の充填(active region filler:AF)の内部に位置する。
【００２８】
以上のようなデカップリングキャパシタを生成するために以下の処理が用いられる。この処理は、ＩＢＭのNiagraツールのようなパターン生成ツールを用いて、充填パターンの密度ルールを満たすようになっている。（１）空き空間をＧＦ（またはＧＣfillと呼ばれる）形状にて充填する一方、周囲のＧＣおよびＡＡからは所定の距離を保つようにする。（２）ＡＦ（またはＡＡfillと呼ばれる）形状を、生成されたＧＦを所定量収縮(shrink)させることによって生成する。（３）充填密度の要求と合致させるように、生成されたＧＦの外側の棒状部(bars)を延長(long)するとともに、棒状部を完全にＡＡ形状の内部に位置させる。（４）ＡＦの周りの枠(rim)におけるＧＦのコンタクトを、所定のルールにしたがって、ＧＦが後の設計工程(design phase)において金属と接触されるようにする。（５）ＡＦが後の設計工程において接続されうるようにするという所定のルールにしたがって、ＡＦ上でＧＦを横切った棒状部の内部にコンタクトを位置させる。
【００２９】
図７Ａは、自動の充填生成の前のデカップリングキャパシタを示す。
【００３０】
図７Ｂは、自動生成された充填形状を含むデカップリングキャパシタを示す。
【００３１】
以下で“ＤＴデカップリングキャパシタ”として参照する、本発明に係るディープトレンチ型のデカップリングキャパシタを形成するための方法について、電気的接続に沿った、典型的なデカップリングのためのディープトレンチ型のキャパシタンスを示す図８を参照して説明する。
【００３２】
ディープトレンチ型のキャパシタンスは、通常、N+の拡散領域が全体または一部に充填された、規則的なＤＲＡＭメモリセルを含んでいる。通常は伝達装置(transfer device)を形成するＧＣポリシリコンゲートにもかかわらず、このようにＡＡ拡散領域が通常以上に充填されたことによって、連結されたN+領域を介してトレンチとビット線との接続が生じる。
【００３３】
最適なリソグラフィパターンの結果を得るための、規則正しい(even)構造を提供するために、ディープトレンチのパターンは、アレイ内部と同様でなければならない。ＡＡとＧＣとは、処理を最適化するために、通常の(normal)アクティブアレイと同一(identical)となるようパターン生成されなければならない。ディープトレンチのアレイのサイズに応じて種々の処理があるので、信頼性を改善するためには、ディープトレンチは、（例えば、ダミーディープトレンチを含めて２５００のディープトレンチかそれ以上のように、）最低でも数にして約数千なければならない。
【００３４】
ディープトレンチ型のキャパシタの接続点（すなわち“ＤＴＣＡＰ”のピン(pin)）は、その平板部（すなわち"ＰＬＡＴＥ"のピン）と比較して、Vblh、Vintのような、より高い電圧に接続されていなければならないが、絶縁破壊や漏電量を最小化するための妥当な値よりは低くなければならない。Ｐ-基板やＰ-ウェルだけでなくＤＴキャパシタの平板部も、全てグラウンドと接地されている。
【００３５】
図９Ａ、９Ｂ及び１０に戻ると、ＤＴＣＡＰは、アレイのエッジのセルとアレイのキャパシタのセルとからなる、セルのライブラリを用いた充填処理によって形成される。
【００３６】
図９Ａに示すように、全ての利用可能なキャパシタンスの領域とセルに用いることのできる適切な(proper)充填パターンとを決定するために、必要となるエッジ領域の分だけＣＡＰ領域は収縮させられる。充填パターンが計算されると、キャパシタンスが小さすぎないかについて検査される。これは、もし十分でないディープトレンチの形状が用いられると、不十分な信頼性保証となってしまうということを意味している。または、反対に、もしキャパシタンスが大きすぎる場合には、キャパシタの短絡に関連するピンホール(pinhole)による高い故障確率を生じてしまう。第１の場合には、キャパシタンスまたはＦＥＴ型のデカップリングキャパシタンスのみを生成することなしに、その領域は通常の充填となる。第２の場合には、キャパシタンスはさらに小さくされるか、または二つの小さなキャパシタンスへと分割される。キャパシタンスの検査工程が終了すると、その領域は計算通りに充填される。
【００３７】
図９Ｂは、セルのライブラリの一例を示す。
【００３８】
図１０に示すように、通常の充填率におけるライブラリのセルは、全ての利用可能な領域を用いる訳ではない。ライブラリのセルのサイズが小さくなればなるほど、充填率が向上し、逆に計算時間が増加する。それゆえ、適切なサイズを求める必要がある。
【００３９】
適切なデカップリングキャパシタのセルに対して適切な接続をするための最近接のワイヤ接続点を決定する、充填パターン生成器(generator)を用いて、ワイヤ接続(wiring)のための充填の接続が自動的(automatically)に行われる。また、別の場合として、適切なデカップリングキャパシタのセルに対して適切な接続をするための最近接のワイヤ接続点を技術者が決定して、ワイヤ接続のための充填の接続が手動で行われてもよい。
【００４０】
また、本発明の形成方法では、リソグラフィのダミー充填パターンを用いる半導体回路におけるデカップリングキャパシタの形成方法であって、上記半導体回路における残余の空間を判定する工程と、上記半導体回路における一つまたはそれ以上の電力供給網の配置を判定する工程と、上記リソグラフィのダミー充填パターンを用いて、上記デカップリングキャパシタを形成するための上記残余の空間を割り当てる工程とを含んでいてもよい。
【００４１】
さらに、本発明の形成方法では、半導体回路におけるデカップリングキャパシタの形成方法であって、半導体のリソグラフィパターンの残りの空き空間を確認する工程と、上記半導体のリソグラフィパターンの上記空き空間に最近接の電力供給網を抽出する工程と、組み合わせ表において上記電力供給網を並べ替える工程と、それぞれの電力供給網のためのデカップリングキャパシタの適切な型を判定する工程と、上記空き空間においてリソグラフィのダミー充填パターンを用いてデカップリングキャパシタを生成する工程とを含んでいてもよい。
【００４２】
また、本発明の形成方法では、それぞれの上記デカップリングキャパシタのセルへの接続のための最近接のワイヤ接続点を決定する充填パターン生成器を用いて、ワイヤ接続のための充填の接続が自動的に行われてもよい。
【００４３】
さらに、本発明の形成方法では、上記平板型のデカップリングキャパシタは、残余の空間にポリシリコンのゲートパターンを充填する工程と、上記ポリシリコンのゲートパターンの内部に、一つまたはそれ以上の開口部を形成する工程と、残りの上記ポリシリコンのパターンにおいて、コンタクトのパターンを形成する工程と、上記開口部の内部の拡散領域に、コンタクトのパターンを形成する工程と、極板の接続点を形成するために、上記残りの上記ポリシリコンのパターンにおけるコンタクトを接続する工程と、グラウンドの接続点を形成するために、拡散領域におけるコンタクトを接続する工程と、上記極板の接続点を電力供給網と接続する工程とによって形成されてもよい。
【００４４】
また、本発明の半導体構造では、第１の製造精度を有する第１の要素のアクティブアレイと、上記第１の製造精度よりも少ない第２の製造精度を有する第２の要素を含む周辺領域とを有し、上記第２の要素は上記アクティブアレイから分離されるとともに上記アクティブアレイの動作を改善するための受動装置を含む半導体構造であって、上記受動装置は、ダミー充填パターンを用いて形成されていてもよい。
【００４５】
さらに、本発明の半導体構造では、上記第２の要素は、キャパシタ、抵抗、ダイオード、またはインダクタを含んでいてもよい。
【００４６】
また、本発明の半導体構造では、上記受動装置はデカップリングキャパシタであってもよい。
【００４７】
以上の好ましい実施の形態を参照して、本発明の一部について説明し、記述したが、本発明の精神と目的とから逸脱しない範囲で、形態や詳細についての変更も可能であるということが、本発明の技術の分野において通常の知識を有するものに理解されるべきである。
【図面の簡単な説明】
【図１Ａ】 図１Ａは、従来のアレイにおける、アレイとアレイのエッジとの構成部分を示す概略の平面図である。
【図１Ｂ】 図１Ｂは、図１Ａに示す従来のアレイの概略の断面図である。
【図２】 図２は、本発明による、リソグラフィのダミー充填を用いるデカップリングキャパシタの生成方法のフローチャートである。
【図３】 図３は、本発明のデカップリングキャパシタの最終的な配置構造の概略の平面図である。
【図４】 図４は、本発明によって、有用な電界効果トランジスタ(field effect transistor:FET)型のデカップリングキャパシタへと変換されたダミー充填パターンの平面図である。
【図５】 図５は、本発明の電界効果トランジスタ(field effect transistor:FET)型のデカップリングキャパシタの断面図である。
【図６】 図６は、電界効果トランジスタ(field effect transistor:FET)型のデカップリングキャパシタの斜視図である。
【図７Ａ】 図７Ａは、充填生成の前のチップの概略を示す平面図である。
【図７Ｂ】 図７Ｂは、充填生成の後のチップの概略を示す平面図である。
【図８】 図８は、電気的な接続がなされたディープトレンチ型のキャパシタンスの断面図である。
【図９Ａ】 図９Ａは、ディープトレンチ型のキャパシタンスのセルのライブラリの概略を示す平面図である。
【図９Ｂ】 図９Ｂは、セル配列の一例を示す概略の平面図である。
【図１０】 図１０は、パターンの充填とＤＴデカップリングとを達成するための、ＤＴライブラリのセルの配置を示す平面図の集まりである。
本出願は、一般譲渡された(commonly assigned)米国特許出願、表題「ダミーのリソグラフィのパターンを利用する金属酸化物半導体キャパシタ」（出願番号：０９／２２４,７６７、１９９９年１月４日出願）に関連するものであり、その出願を引用によってここに含める(incorporated herein by reference)。
【０００１】
〔発明の背景〕
〔発明の属する技術分野〕
本発明は、半導体回路におけるキャパシタ(capacitor)の形成に広く関係するものであり、より詳細には、ＤＲＡＭアレイにおける使用されていない「ダミー」境界領域を、デカップリングキャパシタ、およびその他ロジックアレイ、メモリアレイのような有用な構造として用いることに関するものである。
【０００２】
〔従来の技術〕
デカップリングキャパシタは、雑音の影響を最小限にするため、ロジックアレイ回路およびメモリアレイ回路において種々の型式の電力供給装置(power supply)に取り付けられるので、しばしば超大規模集積化（very large scale integration:ＶＬＳＩ）回路に必要とされている。新型ＤＲＡＭアレイの電力供給の電圧のレベルは、外部から供給されようと、内部で生成されようと、典型的には−０．５Ｖから約３．５Ｖ程度まで変動する可能性がある。このことから、全ての型式の電力供給装置に対応するデカップリングキャパシタを実現することは困難である。例えば、ブーストされたワード線電圧などの電圧は、誘電体としての信頼性が重要であるディープトレンチ(deep trench)型のデカップリングキャパシタに用いるには高すぎる。加えて、このようなキャパシタは広範囲のチップ領域を必要とし、このことから、各電力供給装置に十分なデカップリングキャパシタを装備するためにチップ上に空間を見つけることは困難となる。
【０００３】
ＶＬＳＩ回路、特にメモリアレイは、リソグラフィ技術によって形成される、均一に繰り返される形状のパターンを有している。しかし、パターン密度の違いによって、アレイのエッジに沿ったパターンは、エッジに沿って配置されていないパターンとは微妙に異なったものとなる（例えば「エッジ」効果）。例えば、アレイのエッジ付近に配置されているビアコンタクト(via contact)などの要素は、大抵の場合、不均一なパターン密度によって、露光後のパターンとしては、アレイの中央に配置されているパターンよりも小さいパターンを有している。
【０００４】
この問題を解決するために、数列の「ダミー」パターンがアレイのエッジに形成される。したがって、アクティブな素子はアレイのエッジに配置されず、かつ全てのアクティブな素子が均一なパターンの形状となる。アレイのエッジに沿って形成されたダミーパターンは、通常（例えばＧＮＤ／Ｖｄｄのような）所定の電圧レベルに接続されており、使用されない。大型アレイにとっては、ダミーパターンによって無駄となる領域は非常に大きいものとなる。
【０００５】
本発明は、異なる電力供給装置にかかわらず、他では無駄にされていた領域を、改善したリソグラフィのパターニングのための均一なパターン密度を満たすと同時に、デカップリングキャパシタのサイズと充填(filling)とを最適化するために利用する。言い換えれば、チップを全体として、より効率的に利用する。
【０００６】
〔発明の要約〕
それゆえ、本発明の目的は、半導体回路におけるデカップリングキャパシタの形成方法を提供することにある。本方法は、半導体のリソグラフィの充填パターン(fill pattern)を変更する工程と、上記半導体回路における残余の空間を判定する工程と、上記半導体回路における隣接する電力網(power net)の配置を判定する工程と、上記の隣接する電力網のそれぞれにおいて、上記充填パターンを用いて上記デカップリングキャパシタを形成するための空間を割り当てる工程とを含んでいる。
【０００７】
本発明の更なる目的は、ポリシリコンのゲートレベルのためのリソグラフィの充填パターンを変更することによる、半導体回路における平板型のデカップリングキャパシタの形成方法を提供することにある。本方法は、上記半導体回路における残余の空間を判定するための第１のアルゴリズムを用いる工程と、上記半導体回路において、一つまたはそれ以上の電力網の配置を決定するための第２のアルゴリズムを用いる工程と、上記リソグラフィの充填パターンを用いて上記キャパシタを形成するための空間を割り当てる工程とを含んでいる。ポリシリコンのゲートキャパシタの誘電体膜は、トレンチ型のキャパシタの誘電体膜よりも本質的に厚い。したがって、より高レベルの電力による応力（power stress）に耐えることが可能である。
【０００８】
本発明の更にもう一つの目的は、ポリシリコンのゲートレベルのためのリソグラフィの充填パターンを変更することによる、半導体回路におけるディープトレンチ型のデカップリングキャパシタの形成方法であって、上記半導体回路における残余の空間を判定するための第１のアルゴリズムを用いる工程と、上記半導体回路において、一つまたはそれ以上の電力網の配置を決定するための第２のアルゴリズムを用いる工程と、上記リソグラフィの充填パターンを用いて上記キャパシタを形成するための空間を割り当てる工程とを含んでいる方法を提供することにある。
【０００９】
本発明の別の目的は、半導体装置であって、第１の製造精度(manufacturing precision)を有する第１の要素(element)のアクティブアレイと、上記アクティブアレイを取り囲む周辺領域(peripheral region)とを有し、上記周辺領域は、上記第１の製造精度よりも少ない第２の製造精度を有する第２の要素を含み、上記第２の要素は、上記アクティブアレイから分離される(isolated)とともに、上記アクティブアレイの動作を改善するための受動装置を有し、上記アクティブアレイはビット線とアクティブワード線とを含むアクティブメモリアレイを有する半導体装置を提供することにある。上記第２の要素は、キャパシタ、抵抗、ダイオード、またはインダクタを含み、上記第２の製造精度は、アクティブワード線としてダミーワード線を用いるには不十分である。より詳細には、上記第２の要素は、デカップリングキャパシタであってもよい。
【００１０】
本発明の更なる目的は、半導体装置の製造方法であって、第１の製造精度を有する第１の要素のアクティブアレイと、上記アクティブアレイを取り囲む周辺領域とを有し、上記周辺領域は、上記第１の製造精度よりも少ない第２の製造精度を有する第２の要素を含み、上記第２の要素は、上記アクティブアレイから分離されるとともに、上記アクティブアレイの動作を改善するための受動装置を有する半導体装置の製造方法を提供することにある。本方法は、半導体のリソグラフィパターンにおける残りの空き空間を確認(identify)する工程と、上記半導体のリソグラフィパターンにおける最近接の電力供給網(power-supply net)を抽出する工程と、組み合わせ表(connection table)において上記電力供給網とそれらの組み合わせとを並べ替える(sort)工程と、それぞれの電力供給網における、適切な型のデカップリングキャパシタンスを判定する工程と、上記空き空間におけるリソグラフィの充填パターンを生成する工程とを含んでいる。
【００１１】
以下に図面を参照して記載する、本発明の好ましい実施の形態の詳細な説明によって、上述の目的およびその他の目的、側面、および利点は、よりよく理解されるであろう。
【００１２】
〔発明の好ましい実施の形態の詳細な説明〕
上述のように、アレイの端に沿って形成される、不均一なパターンによって生ずる問題を回避するために、半導体チップアレイの端周辺にダミーパターンを形成することは、一般的に行われている。従来の構成においては、このダミーパターンを用いないようになっていた。本発明においては、不使用のダミーパターンにおいて、例えばデカップリングキャパシタのような受動装置(passive device)を形成することによって、チップの不使用の部分を利用する。
【００１３】
本発明について詳細に説明する前に、ＤＲＡＭチップにおけるダミー充填のリソグラフィの有用性について、一般的な説明を行う。
【００１４】
高密度のＤＲＡＭ設計においては、ブーストされるワード線電圧は、通常、チャージポンプ(charge pump)によって内部で生成されるとともに、電圧調整器(voltage regulator)によって調整される。貯水キャパシタ(reservoir capacitor)が、ブーストされるレベル電圧を比較的安定に維持する。例えばセルへの又はセルからの読み出し又は書き込みのようなＤＲＡＭ操作においては、ワード線はブースト電圧(Vpp)によってアクセスされる。この電圧は、通常は内部の供給電圧(Vint)よりも高い電圧となっている。例えば、１GbのＤＲＡＭ技術においては、Vpp=3.3V、Vint=2.1Vに設定される。このブースト電圧は、ＤＲＡＭのアクセス時間を向上させるために必要である。それゆえ、ワード線がアクセスされたときには、Vppの供給部(Vpp supply)から、多大な電流が引き出されてしまう。もし、Vppの貯水キャパシタが十分に大きくなければ、Vppにおいてノイズによるスパイクが生じてしまう。このノイズは好ましいものでなく、性能の劣化(performance penalty)、またはより悪い場合には、アクセス誤りを生ずる。
【００１５】
従来は、貯水キャパシタは、大きな金属酸化物半導体(metal oxide semiconductor:MOS)キャパシタであって、ＭＯＳゲートか又はアクティブ拡散ジャンクションを有しているものから形成されていた。この貯水キャパシタは、大きな表面面積を必要とする。もし誘電性が乏しいならば、キャパシタの接続点(node)におけるVpp電圧の応力によって、絶縁破壊(dielectric breakdown)を生じてしまう。各々のワード線はそれぞれ自身のドライバを有しており、Vppの供給線はワード線のドライバの装置に接続されている。しかしながら、このような大きなＭＯＳキャパシタは大きな表面面積を必要とするので、貯水キャパシタを形成する従来の方法には不利益がある。
【００１６】
図１Ａおよび１Ｂは、従来のゲート酸化キャパシタ１００を示す。パターン形成された拡散層４は、金属止め具(stud)６の第１のグループと接触する、キャパシタ１００の下部平板４を形成している。キャパシタ１００の上部平板３は、ＣＶＤによるポリシリコンフィルムにドープがなされたものであってもよく、もう一つのグループの金属止め具５と接触している。二つの平板３、４の間には、例えばＣＶＤ酸化窒素(oxide of nitride)膜のような、ゲート誘電体１３が備えられている。キャパシタ１００が形成されると、絶縁層２によって受動状態にされる。下部平板４に対するオーム抵抗を符号９にて示す。止め具６、５は、それぞれ金属ワイヤ７Ａ、７Ｂと接続されている。
【００１７】
従来の製造処理に対して付け加えるような処理工程は不要であり、かつチップの余分な領域を用いる必要がないという点で、従来の設計処理に対する変形は、直接的(straight forward)である。それゆえ、基本的には余分なコストなしに付加キャパシタンス(additional capacitance)を得ることができるとともに、性能を全般にわたって非常に向上できる。
【００１８】
前述した先行出願(the earlier mentioned prior art)は、メモリアレイの端周辺におけるリソグラフィの充填パターンを、有効なデカップリングキャパシタへと変換する方法について記述している。しかしながら、本発明は、メモリアレイ周辺のダミーパターンのみに限るものではなく、チップ上の全てのダミー充填パターンを用いてデカップリングキャパシタを形成する方法でもある。この方法は、上述のパターンを、貯水キャパシタ、抵抗、ダイオード、インダクタなどの、他の有用な半導体装置へと変換することにも、同様に用いることができる。
【００１９】
図２は、本発明に係るフローチャートを示す。チップにおけるレイアウトがほぼ完了するときに、チップ上の全ての残りの空き空間が、（例えば、変形されたデザイングラウンドルールチェック(modified DesignGroundruleCheck)またはDRCのような）レイアウトツールによって確認される。そして、最近接の電力供給網が、（例えば、レイアウト対スキーマティック検証(LayoutVersusSchematic-check)すなわちLVSのような)別のレイアウト検証ツールによって抽出される。
【００２０】
空き空間に最近接の電力供給網がレイアウトから抽出されると、全ての電力供給装置及びそれらの組み合わせは、キャパシタンスの適切な型を決定するための組み合わせ表において並べ替えられる。そして、空き空間に、適切なデカップリングキャパシタンスが割り当てられる。
【００２１】
例えば、ディープトレンチ型のリソグラフィの充填パターンを、データＩ／Ｏのための低レベル内部電圧すなわち“Vintlo"、ビット線の等価(equalization)レベルすなわち"Vbleq"、ビット線のハイレベル"Vblh"、負のワード線"Vneg"などを含む低電圧の電力供給のためのデカップリングキャパシタを形成するために用いることができる。高電圧の電力供給のためには、ゲート充填すなわちＧＣ、及び拡散充填すなわちＡＡを組み合わせて平板型またはＦＥＴ型キャパシタが形成されてもよく、これら平板型またはＦＥＴ型キャパシタは、外部電圧供給“Vext"のための薄いゲート酸化物キャパシタか、またはブーストされたワード線供給"Vpp"のための厚いゲート酸化物キャパシタとして形成されていてもよい。
【００２２】
VppのレベルはVextのレベルよりもずっと高いので、薄いゲート酸化マスク技術によって、Vextのための薄いゲート酸化物およびVppのためのゲート酸化マスクを生成して実施することができる。
【００２３】
図３は、例えばＤＲＡＭチップのような半導体構造２００における、本発明のデカップリングキャパシタの最終のレイアウト構成を示すものである。ＤＲＡＭチップの背側領域(spine area)５５においては、パターン生成ツールによって、異なる電力供給装置のための種々のデカップリングキャパシタが自動的に生成される、多くの不規則な空き空間８１、８２、８３、８４、８５、８６がある。
【００２４】
本発明によれば、低電圧レベルの電力供給装置は、より薄い接続点における誘電体(node dielectric)を有する、比較的大きな値のＤＴデカップリングキャパシタと接続される一方、高電圧レベルの電力供給装置は、より厚い接続点における誘電体を有する、比較的小さな値の平板型またはＦＥＴ型のデカップリングキャパシタと接続される。それゆえ、デカップリングキャパシタの接続点における絶縁破壊を回避することができる。
【００２５】
図４は、パターン生成ツールによって生成される、平板型または電界効果トランジスタ型のデカップリングキャパシタ３００の断面図を示す。下部平板８０は、分離開口部(isolation opening)８５の内部における拡散によって形成される。この分離は、アクティブ領域(acitive area:AA)のパターン形成による、装置の浅い分離(shallow isolation)１４０であってもよい。下部平板は、後に金属ワイヤ７０と接続される、金属止め具５０の第１のグループと接触している。上部平板１１０は、指型(finger shaped)のゲートパターン(GC)を有するＦＥＴ装置によって形成され、このＧＣは後に金属ワイヤ９０と接続される、金属止め具６０の第２のグループと接触している。ゲート誘電体１３０は、ＣＶＤ膜デポジション(deposition)の酸化によって形成される、キャパシタの上部平板１１０と下部平板８０との間に備えられる。
【００２６】
図５は、パターン生成ツールによって生成される、閉鎖された(enclosed)ＧＣ充填のＦＥＴ型のデカップリングキャパシタを示す。上述の図４に示す金属ワイヤ７０、９０は、図５には示していない。
【００２７】
図６は、ポリシリコンのゲート充填(GF)のデカップリングキャパシタを示す斜視図である。ゲート接触(contact-to-gate:CG)のコンタクトはＧＦ層の最上部に位置し、拡散接触(contact-to-diffusion:CD)のコンタクトはＧＦ上のゲート充填ホールの開口部(gate fill hole opening:GH)を介したアクティブ領域の充填(active region filler:AF)の内部に位置する。
【００２８】
以上のようなデカップリングキャパシタを生成するために以下の処理が用いられる。この処理は、ＩＢＭのNiagraツールのようなパターン生成ツールを用いて、充填パターンの密度ルールを満たすようになっている。（１）空き空間をＧＦ（またはＧＣfillと呼ばれる）形状にて充填する一方、周囲のＧＣおよびＡＡからは所定の距離を保つようにする。（２）ＡＦ（またはＡＡfillと呼ばれる）形状を、生成されたＧＦを所定量収縮(shrink)させることによって生成する。（３）充填密度の要求と合致させるように、生成されたＧＦの外側の棒状部(bars)を延長(long)するとともに、棒状部を完全にＡＡ形状の内部に位置させる。（４）ＡＦの周りの枠(rim)におけるＧＦのコンタクトを、所定のルールにしたがって、ＧＦが後の設計工程(design phase)において金属と接触されるようにする。（５）ＡＦが後の設計工程において接続されうるようにするという所定のルールにしたがって、ＡＦ上でＧＦを横切った棒状部の内部にコンタクトを位置させる。
【００２９】
図７Ａは、自動の充填生成の前のデカップリングキャパシタを示す。
【００３０】
図７Ｂは、自動生成された充填形状を含むデカップリングキャパシタを示す。
【００３１】
以下で“ＤＴデカップリングキャパシタ”として参照する、本発明に係るディープトレンチ型のデカップリングキャパシタを形成するための方法について、電気的接続に沿った、典型的なデカップリングのためのディープトレンチ型のキャパシタンスを示す図８を参照して説明する。
【００３２】
ディープトレンチ型のキャパシタンスは、通常、N+の拡散領域が全体または一部に充填された、規則的なＤＲＡＭメモリセルを含んでいる。通常は伝達装置(transfer device)を形成するＧＣポリシリコンゲートにもかかわらず、このようにＡＡ拡散領域が通常以上に充填されたことによって、連結されたN+領域を介してトレンチとビット線との接続が生じる。
【００３３】
最適なリソグラフィパターンの結果を得るための、規則正しい(even)構造を提供するために、ディープトレンチのパターンは、アレイ内部と同様でなければならない。ＡＡとＧＣとは、処理を最適化するために、通常の(normal)アクティブアレイと同一(identical)となるようパターン生成されなければならない。ディープトレンチのアレイのサイズに応じて種々の処理があるので、信頼性を改善するためには、ディープトレンチは、（例えば、ダミーディープトレンチを含めて２５００のディープトレンチかそれ以上のように、）最低でも数にして約数千なければならない。
【００３４】
ディープトレンチ型のキャパシタの接続点（すなわち“ＤＴＣＡＰ”のピン(pin)）は、その平板部（すなわち"ＰＬＡＴＥ"のピン）と比較して、Vblh、Vintのような、より高い電圧に接続されていなければならないが、絶縁破壊や漏電量を最小化するための妥当な値よりは低くなければならない。Ｐ-基板やＰ-ウェルだけでなくＤＴキャパシタの平板部も、全てグラウンドと接地されている。
【００３５】
図９Ａ、９Ｂ及び１０に戻ると、ＤＴＣＡＰは、アレイのエッジのセルとアレイのキャパシタのセルとからなる、セルのライブラリを用いた充填処理によって形成される。
【００３６】
図９Ａに示すように、全ての利用可能なキャパシタンスの領域とセルに用いることのできる適切な(proper)充填パターンとを決定するために、必要となるエッジ領域の分だけＣＡＰ領域は収縮させられる。充填パターンが計算されると、キャパシタンスが小さすぎないかについて検査される。これは、もし十分でないディープトレンチの形状が用いられると、不十分な信頼性保証となってしまうということを意味している。または、反対に、もしキャパシタンスが大きすぎる場合には、キャパシタの短絡に関連するピンホール(pinhole)による高い故障確率を生じてしまう。第１の場合には、キャパシタンスまたはＦＥＴ型のデカップリングキャパシタンスのみを生成することなしに、その領域は通常の充填となる。第２の場合には、キャパシタンスはさらに小さくされるか、または二つの小さなキャパシタンスへと分割される。キャパシタンスの検査工程が終了すると、その領域は計算通りに充填される。
【００３７】
図９Ｂは、セルのライブラリの一例を示す。
【００３８】
図１０に示すように、通常の充填率におけるライブラリのセルは、全ての利用可能な領域を用いる訳ではない。ライブラリのセルのサイズが小さくなればなるほど、充填率が向上し、逆に計算時間が増加する。それゆえ、適切なサイズを求める必要がある。
【００３９】
適切なデカップリングキャパシタのセルに対して適切な接続をするための最近接のワイヤ接続点を決定する、充填パターン生成器(generator)を用いて、ワイヤ接続(wiring)のための充填の接続が自動的(automatically)に行われる。また、別の場合として、適切なデカップリングキャパシタのセルに対して適切な接続をするための最近接のワイヤ接続点を技術者が決定して、ワイヤ接続のための充填の接続が手動で行われてもよい。
【００４０】
また、本発明の形成方法では、リソグラフィのダミー充填パターンを用いる半導体回路におけるデカップリングキャパシタの形成方法であって、上記半導体回路における残余の空間を判定する工程と、上記半導体回路における一つまたはそれ以上の電力供給網の配置を判定する工程と、上記リソグラフィのダミー充填パターンを用いて、上記デカップリングキャパシタを形成するための上記残余の空間を割り当てる工程とを含んでいてもよい。
【００４１】
さらに、本発明の形成方法では、半導体回路におけるデカップリングキャパシタの形成方法であって、半導体のリソグラフィパターンの残りの空き空間を確認する工程と、上記半導体のリソグラフィパターンの上記空き空間に最近接の電力供給網を抽出する工程と、組み合わせ表において上記電力供給網を並べ替える工程と、それぞれの電力供給網のためのデカップリングキャパシタの適切な型を判定する工程と、上記空き空間においてリソグラフィのダミー充填パターンを用いてデカップリングキャパシタを生成する工程とを含んでいてもよい。
【００４２】
また、本発明の形成方法では、それぞれの上記デカップリングキャパシタのセルへの接続のための最近接のワイヤ接続点を決定する充填パターン生成器を用いて、ワイヤ接続のための充填の接続が自動的に行われてもよい。
【００４３】
さらに、本発明の形成方法では、上記平板型のデカップリングキャパシタは、残余の空間にポリシリコンのゲートパターンを充填する工程と、上記ポリシリコンのゲートパターンの内部に、一つまたはそれ以上の開口部を形成する工程と、残りの上記ポリシリコンのパターンにおいて、コンタクトのパターンを形成する工程と、上記開口部の内部の拡散領域に、コンタクトのパターンを形成する工程と、極板の接続点を形成するために、上記残りの上記ポリシリコンのパターンにおけるコンタクトを接続する工程と、グラウンドの接続点を形成するために、拡散領域におけるコンタクトを接続する工程と、上記極板の接続点を電力供給網と接続する工程とによって形成されてもよい。
【００４４】
また、本発明の半導体構造では、第１の製造精度を有する第１の要素のアクティブアレイと、上記第１の製造精度よりも少ない第２の製造精度を有する第２の要素を含む周辺領域とを有し、上記第２の要素は上記アクティブアレイから分離されるとともに上記アクティブアレイの動作を改善するための受動装置を含む半導体構造であって、上記受動装置は、ダミー充填パターンを用いて形成されていてもよい。
【００４５】
さらに、本発明の半導体構造では、上記第２の要素は、キャパシタ、抵抗、ダイオード、またはインダクタを含んでいてもよい。
【００４６】
また、本発明の半導体構造では、上記受動装置はデカップリングキャパシタであってもよい。
【００４７】
以上の好ましい実施の形態を参照して、本発明の一部について説明し、記述したが、本発明の精神と目的とから逸脱しない範囲で、形態や詳細についての変更も可能であるということが、本発明の技術の分野において通常の知識を有するものに理解されるべきである。
【図面の簡単な説明】
【図１Ａ】 図１Ａは、従来のアレイにおける、アレイとアレイのエッジとの構成部分を示す概略の平面図である。
【図１Ｂ】 図１Ｂは、図１Ａに示す従来のアレイの概略の断面図である。
【図２】 図２は、本発明による、リソグラフィのダミー充填を用いるデカップリングキャパシタの生成方法のフローチャートである。
【図３】 図３は、本発明のデカップリングキャパシタの最終的な配置構造の概略の平面図である。
【図４】 図４は、本発明によって、有用な電界効果トランジスタ(field effect transistor:FET)型のデカップリングキャパシタへと変換されたダミー充填パターンの平面図である。
【図５】 図５は、本発明の電界効果トランジスタ(field effect transistor:FET)型のデカップリングキャパシタの断面図である。
【図６】 図６は、電界効果トランジスタ(field effect transistor:FET)型のデカップリングキャパシタの斜視図である。
【図７Ａ】 図７Ａは、充填生成の前のチップの概略を示す平面図である。
【図７Ｂ】 図７Ｂは、充填生成の後のチップの概略を示す平面図である。
【図８】 図８は、電気的な接続がなされたディープトレンチ型のキャパシタンスの断面図である。
【図９Ａ】 図９Ａは、ディープトレンチ型のキャパシタンスのセルのライブラリの概略を示す平面図である。
【図９Ｂ】 図９Ｂは、セル配列の一例を示す概略の平面図である。
【図１０】 図１０は、パターンの充填とＤＴデカップリングとを達成するための、ＤＴライブラリのセルの配置を示す平面図の集まりである。
Claims (8)
- ダミー充填パターンを用いる半導体回路におけるデカップリングキャパシタの形成方法であって、
上記半導体回路のリソグラフィパターンにおける、半導体チップアレイの端周辺におけるダミー充填パターンが形成された領域である残余の空間を、レイアウトツールを用いて自動的に判定する工程と、
上記半導体回路における上記残余の空間に最近接の電力供給網の配置を判定する工程と、
それぞれの電力供給網のためのデカップリングキャパシタの適切な型、およびデカップリングキャパシタの誘電体の適切な厚さを決定する工程と、
ダミー充填パターンを用いて上記残余の空間にデカップリングキャパシタを形成するために、上記レイアウトツールを用いて自動的に上記リソグラフィパターンを生成する工程と、
自動的に生成された上記リソグラフィパターンを用いて、半導体回路において上記デカップリングキャパシタを形成する工程とを含んでいることを特徴とするダミー充填パターンを用いる半導体回路におけるデカップリングキャパシタの形成方法。 - 上記残余の空間は、ＤＲＡＭチップの背側領域内の不規則な残余の空間であることを特徴とする請求項１に記載の方法。
- 上記デカップリングキャパシタは平板型のキャパシタであることを特徴とする請求項１または２に記載の方法。
- 上記デカップリングキャパシタはディープトレンチ型のキャパシタであることを特徴とする請求項１または２に記載の方法。
- 半導体回路における上記デカップリングキャパシタの形成の方法は、
上記半導体回路における残余の空間にポリシリコンのゲートパターンを充填する工程と、
上記ポリシリコンのゲートパターンの内部に、一つまたはそれ以上の開口部を形成する工程と、
残りの上記ポリシリコンのパターンにおいて、コンタクトのパターンを形成する工程と、
上記開口部の内部の拡散領域に、コンタクトのパターンを形成する工程と、
極板の接続点を形成するために、上記残りの上記ポリシリコンのパターンにおけるコンタクトを接続する工程と、
グラウンドの接続点を形成するために、拡散領域におけるコンタクトを接続する工程と、
上記極板の接続点を電力供給網と接続する工程とを含むことを特徴とする請求項４に記載の方法。 - 第１の製造精度を有する第１の要素のアクティブアレイと、上記第１の製造精度よりも低い第２の製造精度を有する第２の要素を含む周辺領域とを有し、上記第２の要素は上記アクティブアレイから分離されるとともにデカップリングキャパシタを含む半導体構造であって、
上記デカップリングキャパシタは、ダミー充填パターンを用いて形成されることを特徴とする半導体構造。 - 上記デカップリングキャパシタは平板型またはディープトレンチ型のキャパシタであることを特徴とする請求項６に記載の半導体構造。
- 上記アクティブアレイは、ビット線とアクティブワード線とを含むアクティブメモリアレイを有することを特徴とする請求項６または７に記載の半導体構造。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/442,890 US6232154B1 (en) | 1999-11-18 | 1999-11-18 | Optimized decoupling capacitor using lithographic dummy filler |
| US09/442,890 | 1999-11-18 | ||
| PCT/US2000/030404 WO2001037320A2 (en) | 1999-11-18 | 2000-11-02 | Optimized decoupling capacitor using lithographic dummy filler |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003514391A JP2003514391A (ja) | 2003-04-15 |
| JP4532803B2 true JP4532803B2 (ja) | 2010-08-25 |
Family
ID=23758553
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001537776A Expired - Fee Related JP4532803B2 (ja) | 1999-11-18 | 2000-11-02 | ダミー充填パターンを用いる半導体回路におけるデカップリングキャパシタの形成方法および半導体構造 |
Country Status (7)
| Country | Link |
|---|---|
| US (2) | US6232154B1 (ja) |
| EP (1) | EP1232519B1 (ja) |
| JP (1) | JP4532803B2 (ja) |
| KR (1) | KR20020058019A (ja) |
| DE (1) | DE60030467T2 (ja) |
| TW (1) | TW473824B (ja) |
| WO (1) | WO2001037320A2 (ja) |
Families Citing this family (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6157067A (en) * | 1999-01-04 | 2000-12-05 | International Business Machines Corporation | Metal oxide semiconductor capacitor utilizing dummy lithographic patterns |
| JP3611468B2 (ja) * | 1999-01-19 | 2005-01-19 | 松下電器産業株式会社 | パターン生成方法 |
| JP2001125943A (ja) * | 1999-10-28 | 2001-05-11 | Nec Corp | 電源デカップリング回路の設計方法および設計支援システム |
| JP3912949B2 (ja) * | 1999-12-28 | 2007-05-09 | 株式会社東芝 | フォトマスクの形成方法及び半導体装置の製造方法 |
| US6452250B1 (en) | 2000-01-20 | 2002-09-17 | Advanced Micro Devices, Inc. | Stacked integrated circuit and capacitor structure containing via structures |
| US6544837B1 (en) * | 2000-03-17 | 2003-04-08 | International Business Machines Corporation | SOI stacked DRAM logic |
| US6898769B2 (en) * | 2002-10-10 | 2005-05-24 | International Business Machines Corporation | Decoupling capacitor sizing and placement |
| US6807656B1 (en) * | 2003-04-03 | 2004-10-19 | Lsi Logic Corporation | Decoupling capacitance estimation and insertion flow for ASIC designs |
| EP1693772A4 (en) * | 2004-02-05 | 2006-11-02 | Matsushita Electric Ind Co Ltd | METHOD OF DESIGNING A PRINTED CARD, ITS PROGRAM, RECORDING MEDIUM CONTAINING THE PROGRAM, PRINTED CARD DESIGN DEVICE USING THE SAME, AND CAD SYSTEM |
| KR100610022B1 (ko) * | 2005-01-18 | 2006-08-08 | 삼성전자주식회사 | 반도체 메모리 장치 |
| US7689961B2 (en) * | 2005-08-10 | 2010-03-30 | International Business Machines Corporation | Increased power line noise immunity in IC using capacitor structure in fill area |
| KR100675281B1 (ko) | 2005-09-05 | 2007-01-29 | 삼성전자주식회사 | 디커플링 캐패시터를 갖는 반도체 소자 및 그 제조방법 |
| JP4899666B2 (ja) * | 2006-06-30 | 2012-03-21 | 富士通セミコンダクター株式会社 | 半導体装置及びその製造方法 |
| JP2010067661A (ja) * | 2008-09-09 | 2010-03-25 | Nec Electronics Corp | 半導体装置 |
| US20100065943A1 (en) * | 2008-09-17 | 2010-03-18 | Tien-Chang Chang | Method for including decoupling capacitors into semiconductor circuit having logic circuit therein and semiconductor circuit thereof |
| US20100181847A1 (en) | 2009-01-22 | 2010-07-22 | Shen-Yu Huang | Method for reducing supply voltage drop in digital circuit block and related layout architecture |
| JP5547934B2 (ja) * | 2009-09-09 | 2014-07-16 | ラピスセミコンダクタ株式会社 | 半導体装置、半導体装置の製造方法、及び半導体装置のレイアウト方法 |
| CN110162913B (zh) * | 2019-05-30 | 2023-08-29 | 上海华虹宏力半导体制造有限公司 | 一种电容版图设计方法 |
| CN112530933B (zh) | 2019-09-18 | 2024-03-22 | 铠侠股份有限公司 | 半导体装置 |
| US11296093B2 (en) * | 2020-02-28 | 2022-04-05 | International Business Machines Corporation | Deep trench capacitor distribution |
| TWI749645B (zh) * | 2020-07-17 | 2021-12-11 | 瑞昱半導體股份有限公司 | 半導體裝置以及金氧半電容器結構 |
| US11688680B2 (en) | 2020-11-05 | 2023-06-27 | International Business Machines Corporation | MIM capacitor structures |
| TWI755932B (zh) * | 2020-11-17 | 2022-02-21 | 華邦電子股份有限公司 | 用以量測重疊狀態的布局 |
| KR102501412B1 (ko) * | 2021-10-06 | 2023-02-21 | 주식회사 키파운드리 | 프로그램 시간을 줄이기 위한 병렬 프로그램이 가능한 비휘발성 메모리 장치 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0828476B2 (ja) * | 1991-06-07 | 1996-03-21 | 富士通株式会社 | 半導体装置及びその製造方法 |
| JP2827675B2 (ja) * | 1992-03-26 | 1998-11-25 | 日本電気株式会社 | 半導体記憶装置 |
| SE470415B (sv) * | 1992-07-06 | 1994-02-14 | Ericsson Telefon Ab L M | Kondensator med hög kapacitans i ett integrerat funktionsblock eller en integrerad krets, förfarande för framställning av kondensatorn och användning av kondensatorn som en integrerad avkopplingskondensator |
| KR0183739B1 (ko) * | 1995-09-19 | 1999-03-20 | 김광호 | 감결합 커패시터를 포함하는 반도체 장치 및 그 제조방법 |
| US5885856A (en) * | 1996-08-21 | 1999-03-23 | Motorola, Inc. | Integrated circuit having a dummy structure and method of making |
| DE19703611A1 (de) * | 1997-01-31 | 1998-08-06 | Siemens Ag | Anwendungsspezifisches integriertes Halbleiterprodukt mit Dummy-Elementen |
| US5998846A (en) * | 1998-03-30 | 1999-12-07 | Vanguard International Semiconductor Corporation | Layout structure of multi-use coupling capacitors in reducing ground bounces and replacing faulty logic components |
| US6157067A (en) * | 1999-01-04 | 2000-12-05 | International Business Machines Corporation | Metal oxide semiconductor capacitor utilizing dummy lithographic patterns |
-
1999
- 1999-11-18 US US09/442,890 patent/US6232154B1/en not_active Expired - Lifetime
-
2000
- 2000-04-28 US US09/562,220 patent/US6353248B1/en not_active Expired - Lifetime
- 2000-11-02 EP EP00978366A patent/EP1232519B1/en not_active Expired - Lifetime
- 2000-11-02 WO PCT/US2000/030404 patent/WO2001037320A2/en active IP Right Grant
- 2000-11-02 KR KR1020027006333A patent/KR20020058019A/ko active IP Right Grant
- 2000-11-02 JP JP2001537776A patent/JP4532803B2/ja not_active Expired - Fee Related
- 2000-11-02 DE DE60030467T patent/DE60030467T2/de not_active Expired - Lifetime
-
2001
- 2001-02-06 TW TW089124375A patent/TW473824B/zh not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| DE60030467D1 (de) | 2006-10-12 |
| EP1232519A2 (en) | 2002-08-21 |
| WO2001037320A3 (en) | 2001-12-06 |
| EP1232519B1 (en) | 2006-08-30 |
| DE60030467T2 (de) | 2007-05-03 |
| US6232154B1 (en) | 2001-05-15 |
| WO2001037320A2 (en) | 2001-05-25 |
| JP2003514391A (ja) | 2003-04-15 |
| US6353248B1 (en) | 2002-03-05 |
| TW473824B (en) | 2002-01-21 |
| KR20020058019A (ko) | 2002-07-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4532803B2 (ja) | ダミー充填パターンを用いる半導体回路におけるデカップリングキャパシタの形成方法および半導体構造 | |
| US7883970B2 (en) | Semiconductor device having decoupling capacitor and method of fabricating the same | |
| US10347638B2 (en) | Method of forming contacts for a memory device | |
| TW200602B (ja) | ||
| US6743693B2 (en) | Method of manufacturing semiconductor memory | |
| EP2409330B1 (en) | Selective fabrication of high-capacitance insulator for a metal-oxide-metal capacitor | |
| JP2528737B2 (ja) | 半導体記憶装置およびその製造方法 | |
| US7177135B2 (en) | On-chip bypass capacitor and method of manufacturing the same | |
| KR100338415B1 (ko) | 더미 사진 식각 패턴을 사용하는 금속 산화 반도체 커패시터 | |
| US6822283B2 (en) | Low temperature MIM capacitor for mixed-signal/RF applications | |
| KR100212623B1 (ko) | 반도체 메모리장치 및 그의 제조방법 | |
| JPH10223766A (ja) | ダミー要素を備えた特定用途向け集積半導体製品 | |
| US8470667B2 (en) | Semiconductor device including reservoir capacitor and method of manufacturing the same | |
| US11114441B1 (en) | Semiconductor memory device | |
| US7838385B2 (en) | Method for manufacturing reservoir capacitor of semiconductor device | |
| JP2001044285A (ja) | 半導体集積回路のテスト素子パターンのレイアウト方法 | |
| KR100609529B1 (ko) | 반도체 소자의 제조 방법 | |
| JPH05102264A (ja) | Ｄｒａｍセルの容量測定法 | |
| KR0175043B1 (ko) | 반도체 메모리 장치의 평탄화 방법 | |
| JPH0637277A (ja) | 半導体装置およびその製造方法 | |
| JPH11274441A (ja) | 半導体装置 | |
| JPH11103026A (ja) | 交差点ｄｒａｍセルとその処理工程 | |
| JP2008147360A (ja) | 半導体装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060516 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060811 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20070821 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20071119 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20071119 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100421 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100611 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4532803 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130618 Year of fee payment: 3 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313115 Free format text: JAPANESE INTERMEDIATE CODE: R313117 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
| R370 | Written measure of declining of transfer procedure |
Free format text: JAPANESE INTERMEDIATE CODE: R370 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313115 Free format text: JAPANESE INTERMEDIATE CODE: R313117 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
| R370 | Written measure of declining of transfer procedure |
Free format text: JAPANESE INTERMEDIATE CODE: R370 |
|
| LAPS | Cancellation because of no payment of annual fees |