JPH01297856A - マスクｒｏｍ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はデジタル情報を記憶させるマスクＲＯＭに関す
るものである。

（従来の技術） 従来のマスクＲＯＭの殆んどは、Ｍｏ５ｔ〜ランジスタ
を主構成要素としている。マスクＲＯＭには、情報を書
き込む製造工程の段階により種々の方式がある。例えば
、チャネル領域にイオン注入を行なうか行なわないこと
によってしきい値電圧を制御したり、チャネル領域にフ
ィールド酸化膜を存在させるか存在させないかによって
しきい値電圧を制御することが行なわれている。また、
他のマスクＲＯＭでは、メモリセルとビット線との接続
を行なうか行なわないかにより情報を書き込む。

（発明が解決しようとする課題） いずれの書込み方式の場合もメモリセルにはＭＯＳトラ
ンジスタが形成されているので、ソース・ドレイン及び
コンタクトが必要となり、メモリセル面積を縮小するこ
とが困難である。

本発明はメモリセルの面積を縮小することによってマス
クＲＯＭの集積密度を上げ、メモリ領域の単位面積当た
りのメモリ容量の大きなマスクＲＯＭを提供することを
目的とするものである。

（課題を解決するための手段） 上記目的を達成するために、本発明ではそのメモリセル
において、半導体基板のフィールド領域の一部上に絶縁
膜を介してゲート電極を形成し、ゲート電極から露出し
たフィールド領域には導電体層を形成し、その導電体層
は配線に接続し、記憶すべき情報に応じてゲート電極下
のフィールド領域に前記導電体層につながる導電体層を
形成して容量を形成する。

また、本発明ではそのメモリセルにおいて、半導体基板
のフィールド領域の一部上にＭｉ膜を介してゲート電極
を形成し、フィールド領域にはゲート電極下からゲート
電極のない領域にわたって導電体層を形成して容量を形
成し、記憶すべき情報に応じてフィールド領域の導電体
層と配線との間にコンタクトを形成する。

（作用） 本発明では、ゲート電極の下側のフィールド領域に導電
体層が形成されているメモリセルではゲート容量が形成
され、ゲート電極の下側のフィールド領域に導電体層が
形成されていないメモリセルではゲート容量が形成され
ない。この容量の違いを検出することによって書き込ま
れた情報を読み出す。

また、本発明では、各メモリセルにゲート容量が形成さ
れており、配線とのコンタクトが形成されているメモリ
セルとコンタクトが形成されていないメモリセルの間で
容量の違いを検出することによって書き込まれた情報を
読み出す。

（実施例） 第１　（Ａ）、（Ｂ）は一実施例のメモリセルを表わし
ている。

（Ａ）はゲート容量が形成されているメモリセル、（Ｂ
）はゲート容量が形成されていないメモリセルである。

＝３− １はＰ型シリコン基板であり、フィールド酸化膜２で囲
まれてメモリセル用フィールド領域が形成されている。

フィールド領域上にはゲート酸化膜３を介してポリシリ
コンゲート電極４が形成されている。ゲート電極４はフ
ィールド領域の一部分上と重なり、ゲート電極４から露
出したフィールド領域にはＮ型導電体層５が形成されて
いる。

（Ａ）のメモリセルではゲート電極４の下側のフィール
ド領域（ゲート領域）にもＮ型不純物拡散しこよる導電
体層６が形成され、ゲート電極４、導電体層６及びゲー
ト酸化膜３によってゲート容量が形成される。

（Ｂ）のメモリセルではゲート電極４の下側のフィール
ド領域に導電体層は形成されておらず、ゲート電極４と
導電体層５は僅かに重なっているだけであり、その容量
は極めて小さい。

１１は層間絶縁膜であり、コンタクト１．０によって導
電体層５はメタル配線（例えばアルミニウム）７と接続
されている。

導電体層５，６を形成するには、ゲート電極４を形成し
た後、全てのメモリセルについてイオン注入により導電
体層５を形成しておき、その後、書き込むべき情報に応
じてグー１〜電極４上からイオン注入を行なって所定の
メモリセルに導電体層６を形成するか、又はゲート電極
４の形成後、導電体層５と導電体層６を同じプロセスの
イオン注入により形成するようにしてもよい。また、導
電体Ｍ５を形成しておき、メタル配線７を形成した後に
メタル配線７上から加速エネルギーの大きなイオン注入
を行なうことによって導電体Ｍ６を形成するようにして
もよい。

第２図（Ａ）、（Ｂ）はそれぞれ第１図（Ａ）。

（Ｂ）を記号で表わしたものである。

このようなメモリセルは、第３図に示されるように平行
に配列されたゲート電極４と、ゲート電極４に直交して
配列されたメタル配線７の交差部分に形成される。ａは
第１図（Ａ）に該当してゲート電極４の下側まで導電体
層６が形成されたメモリセル、ｂは第１図（Ｂ）に該当
してゲート電極４の下側には導電体層が形成されていな
いメモリセルを表わしている。１２はフィールド領域で
あり、１３は導電体Ｍ６を形成するためにイオン注入を
行なう領域を表わしている。各メタル配線７には検出用
高電圧を印加するバッファ回路８が接続され、各ゲート
電極４にはセンス回路９が接続される。

第４図に本実施例のメモリセルを用いた３×３メモリマ
トリツクスを示す。

導電体層６が形成されているメモリセルには容量の記号
がつけられ、導電体層６が形成されていないメモリセル
には容量の記号はつけられていなしＡｏ 例えば、メモリセルＣ２を読み出す場合は、まずライン
Ｂ２をプリチャージした後、フローティング状態にする
。その後、ラインＡ１に高電圧を印加する。メモリセル
Ｃ２にはゲート容量があるので、容量カップリングによ
りラインＢ２の電位が上昇する。この上昇した電位をセ
ンス回路９−２によって検出することにより情報を読み
出す。

また、例えばメモリセルＣ１を読み出す場合は、ライン
Ｂ１をプリチャージした後、ラインＡ１に高電圧を印加
するが、メモリセルＣ１には殆んど容量がないのでライ
ンＢ１の電位は上昇せず、したがってセンス回路９−１
からは高電位は検出されない。

第５図（Ａ）、（Ｂ）は他の実施例におけるメモリセル
を表わしている。

フィールド酸化膜２で囲まれた各フィールド領域にはイ
オン注入によって導電体Ｒ５，６が形成され、ゲート電
極４との間にゲート容量を形成している。メタル配線７
と導電体層５とのコンタクト１０の有無によってメモリ
セルに情報を書き込む。

第６図は他の実施例のメモリセルフ１〜リツクスの一部
を表わしている。

本実施例のメモリセルマトリックスを読み出す場合も第
４図と同じであり、選択するメモリセルのゲート電極４
をフローティング状態にした後、そのメモリセルを選択
するメタル配線に高電圧を印加する。

本実施例の場合、コンタクト１０のあるメモリセルでは
プリチャージとメタル配線への高電圧印加によってゲー
ト電極４の電位が上昇し、コンタクトがないメモリセル
ではゲート電極４の電位は上昇しない。

第１図のメモリセル及び第５図のメモリセルではＰ型基
板１にＮ型導電体層５，６を形成しているが、導電型を
逆にしてもよい。その場合、読出しのために印加する電
位を負にすればよい。

（発明の効果） 本発明ではメモリセルのゲート電極とフィールド領域と
の間にゲート容量を形成するかしないかにより、又は、
ゲート容量は形成するがフィールド領域とメタル配線と
を接続するかしないかによって情報を書き込むようにし
たので、従来のＭＯ８型メモリセルに比べるとソース領
域を無くすことが可能であり、その分だけメモリセル面
積を縮小することができ、メモリ容量の大きなマスクＲ
ＯＭを実現することができる。

また、フィールド領域と配線とのコンタクトの＝８− 有無によって情報を書き込む方式では、さらに、低コス
トで短納期のマスクＲＯＭを実現することができる。

【図面の簡単な説明】

第１図（Ａ）、（Ｂ）はそれぞれ一実施例のメモリセル
を示す断面斜視図、第２図（Ａ＞　、（Ｂ）はそれぞれ
第１図のメモリセルを示す記号、第３図はメモリセルマ
トリックスを概略的に示す平面図、第４図は一実施例の
メモリセルマトリックスを示す回路図、第５図（Ａ）、
（Ｂ）は他の実施例のメモリセルを示す断面図、第６図
は同実施例のメモリセルマトリックスを示す平面図であ
る。 ３・・・・・・ゲート酸化膜、４・・・・・・ゲート電
極、５゜６・・・・・・導電体層、７・・・メタル配線
。

Claims (2)

【特許請求の範囲】
1. （１）行列状に配列されている各メモリセルで、半導体
   基板のフィールド領域の一部上に絶縁膜を介してゲート
   電極が形成され、ゲート電極から露出したフィールド領
   域には導電体層が形成され、その導電体層は配線に接続
   されており、記憶すべき情報に応じてゲート電極下のフ
   ィールド領域に前記導電体層につながる導電体層が形成
   されて容量が形成されているマスクＲＯＭ。
2. （２）行列状に配列されている各メモリセルで、半導体
   基板のフィールド領域の一部上に絶縁膜を介してゲート
   電極が形成され、フィールド領域にはゲート電極下から
   ゲート電極のない領域にわたって導電体層が形成されて
   容量が形成されており、記憶すべき情報に応じてフィー
   ルド領域の導電体層と配線との間にコンタクトが形成さ
   れているマスクＲＯＭ。