DE10001940A1 - Direktzugriffsspeicherbauelement und Betriebsverfahren hierfür - Google Patents

Abstract

Die Erfindung bezieht sich auf ein Direktzugriffsspeicherbauelement mit einer Wortleitung (WL0, ..., WLm), einer Plattenleitung (PLS0, ..., PLSm), mehreren Bitleitungen (BL0, ..., BLn) und mehreren Speicherzellen (MC), sowie auf ein Betriebsverfahren für ein solches Bauelement. DOLLAR A Erfindungsgemäß sind eine erste Schalteinrichtung (14) zum Ankoppeln eines Endes der Plattenleitung an die Wortleitung in Abhängigkeit von einem ersten Schaltsteuersignal (SELa, ..., SELb) und eine zweite Schalteinrichtung (16) zum Ankoppeln des anderen Endes der Plattenleitung an eine Referenzspannung in Abhängigkeit von einem zweiten Schaltsteuersignal (PRCGa, ..., PRCHGb) vorgesehen. Dadurch können nicht ausgewählte Plattenleitungen auf einem definierten Potential gehalten werden. DOLLAR A Verwendung z. B. für hochintegrierte Halbleiterspeicherbauelemente.

Description

Die Erfindung bezieht sich auf ein Direktzugriffsspeicherbau­ element nach dem Oberbegriff des Anspruchs 1 bzw. 10 und auf ein Betriebsverfahren hierfür, speziell auf ein Verfahren zur Ansteuerung einer Plattenleitung in demselben.

Ferroelektrische Direktzugriffsspeicher verwenden einen fer­ roelektrischen Kondensator als Speicherelement der jeweiligen Speicherzelle. Jede Speicherzelle speichert einen Logikzu­ stand auf der Basis der elektrischen Polarisation des ferro­ elektrischen Kondensators. Der ferroelektrische Kondensator weist zwischen seinen Platten oder Elektroden ein Dielektri­ kum auf, das ein ferroelektrisches Material beinhaltet, wie beispielsweise Bleizirkonattitanat (PZT). Wenn an die Elek­ troden des ferroelektrischen Kondensators eine Spannung ange­ legt wird, wird das ferroelektrische Material in der Richtung des elektrischen Feldes polarisiert. Die Schaltschwelle zum Ändern des Polarisationszustands des ferroelektrischen Kon­ densators ist als die Koerzitivspannung definiert. Eine Elek­ trode des ferroelektrischen Kondensators ist über einen Zugriffstransistor an eine Bitleitung angekoppelt, und seine andere Elektrode ist an eine Plattenleitung oder Treiberlei­ tung angeschlossen, wie in der Patentschrift US 5.751.626 of­ fenbart.

Der ferroelektrische Kondensator besitzt Hystereseeigen­ schaft, und der Stromfluß zum Kondensator hängt von dessen Polarisationszustand ab. Wenn die an den Kondensator angeleg­ te Spannung größer als seine Koerzitivspannung ist, kann der ferroelektrische Kondensator seinen Polarisationszustand ab­ hängig von der Polarität der angelegten Spannung ändern. Der Polarisationszustand wird nach dem Abkoppeln der Leistungs­ versorgung beibehalten, wodurch Nichtflüchtigkeit bereitge­ stellt wird. Der ferroelektrische Kondensator kann zwischen Polarisationszuständen in etwa einer Nanosekunde umgeschaltet werden, was schneller ist als die Programmierdauer der meis­ ten anderen nichtflüchtigen Speicher, wie EPROMs (löschbare programmierbare Festwertspeicher), EEPROMs (elektrisch lösch­ bare, programmierbare Festwertspeicher) oder Flash-EEPROMs.

Um Daten von einer Speicherzelle zu lesen oder in diese zu schreiben, wird die Plattenleitung derart angesteuert, dass eine Spannungsdifferenz zwischen die Elektroden des ferro­ elektrischen Kondensators angelegt wird. Techniken zum An­ steuern einer Plattenleitung sind in der Patentschrift US 5.592.410 und in der Patentschrift US 5.086.412 offenbart, auf die diesbezüglich verwiesen wird und deren Inhalt hiermit durch Verweis aufgenommen wird. Diese US-Patentschriften of­ fenbaren ein Speicherzellenfeld und einen Decoder, der mit dem Feld über jeweils eine Mehrzahl von Wortleitungen und ei­ ne Mehrzahl von zu den Wortleitungen gehörigen Plattenleitun­ gen gekoppelt ist. Gemäß der Decodierstruktur in den obigen Patentschriften werden eine Wort- und eine Plattenleitung gleichzeitig ausgewählt und von dem Decoder angesteuert. Die obige Decodierstruktur ist jedoch für ein Speicherbauelement hoher Dichte ungeeignet, weil die Anzahl ferroelektrischer Kondensatoren, die gemeinsam an eine Plattenleitung angekop­ pelt sind, aufgrund des Inkrementes einer RC-Verzögerung der Plattenleitung begrenzt ist.

Von zur Lösung der oben erwähnten Problematik fähigen Metho­ den wurde eine solche mit der Bezeichnung "segmentiertes Plattenleitungsschema" vorgeschlagen. Die segmentierte Plat­ tenleitungsstruktur ist in den Patentschriften US 5.598.366 und US 5.373.463 offenbart, auf die diesbezüglich verwiesen wird und deren Inhalt hierin durch Verweis aufgenommen wird.

Gemäß der in den genannten Druckschriften US 5.598.366 und US 5.373.463 offenbarten segmentierten Platenleistungstruktur sind Änderungen im Polarisationszustand von Speicherzellen eliminiert, die mit inaktiven Plattenleitungssegmenten gekop­ pelt sind, was Ermüdung reduziert und die nutzbare Betriebs­ dauer des Speichers verlängert. Außerdem wird der Gesamt­ stromverbrauch des Speicherzellenfeldes verringert, und die zum Transfer eines Plattenleitungssegmentes benötigte Zeit­ dauer wird verglichen mit derjenigen für eine nicht- segmentierte Plattenleitung deutlich reduziert.

Da bei einer segmentierten Plattenleitungsstruktur nicht aus­ gewählte Plattenleitungssegmente während eines Schreib- /Lesevorgangs potentialfrei bleiben, sind sie peripherem Rau­ schen und Signalkopplung ausgesetzt, d. h. die nicht ausge­ wählten Plattenleitungssegmente sind elektrisch an ausgewähl­ te Bitleitungen und an ein ausgewähltes Plattenleitungsseg­ ment angekoppelt. Daher kann sich während des Schreib- /Lesezyklus, der mit dem ausgewählten Plattenleitungssegment verknüpft ist, die Polarisationsrichtung der jeweils mit den nicht ausgewählten Plattenleitungssegmenten gekoppelten fer­ roelektrischen Kondensatoren ändern. Dies verursacht eine He­ rabsetzung der Abtasttoleranz und eine Zerstörung von Daten, die in den jeweils mit den nicht ausgewählten Plattenlei­ tungssegmenten gekoppelten ferroelektrischen Kondensatoren gespeichert sind.

Der Erfindung liegt daher als technisches Problem die Bereit­ stellung eines Direktzugriffsspeicherbauelementes, mit dem die obigen Schwierigkeiten vermieden werden und speziell ver­ hindert wird, dass nicht ausgewählte Plattenleitungssegmente während eines Schreib-/Lesezyklus in einem Potentialschwebe­ zustand sind, sowie eines Betriebsverfahrens hierfür zugrun­ de, das inbesondere eine spezielle Ansteuerung einer jeweili­ gen Plattenleitung beinhaltet.

Die Erfindung löst dieses Problem durch die Bereitstellung eines Direktzugriffsspeicherbauelementes mit den Merkmalen des Anspruchs 1 oder 10 sowie eines Verfahrens zur Ansteue­ rung einer Plattenleitung in einem Direktzugriffsspeicherbau­ lement mit den Merkmalen des Anspruchs 15.

Vorteilhafte Weiterbildungen der Erfindung sind in den Unter­ ansprüchen angegeben.

Vorteilhafte Ausführungsformen sind in den Zeichnungen darge­ stellt und werden nachfolgend beschrieben. Hierbei zeigen:

Fig. 1 ein Blockschaltbild eines nichtflüchtigen ferro­ elektrischen Direktzugriffsspeicherbauelementes und

Fig. 2 ein Zeitsteuerungsdiagramm von Steuersignalen in Fig. 1.

Fig. 1 zeigt als Blockdiagramm ein nichtflüchtiges ferro­ elektrisches Direktzugriffsspeicherbauelement, nachfolgend mit NVFRAM-Bauelement abgekürzt. Das NVFRAM-Bauelement be­ sitzt ein segmentiertes Plattenleitungsschema oder lokales Plattenleitungsschema, das Änderungen im Polarisationszustand von Speicherzellen, die mit inaktiven Plattenleitungssegmen­ ten gekoppelt sind, vermeidet, um Ermüdung zu verringern und die nutzbare Betriebsdauer des Speichers zu verlängern. Au­ ßerdem wird dadurch der Gesamtstromverbrauch des Speicherfel­ des verringert, und die zur Durchquerung eines Plattenlei­ tungssegmentes erforderliche Zeitdauer wird verglichen zum Fall einer nicht-segmentierten Plattenleitung deutlich ver­ ringert.

Das NVFRAM-Bauelement von Fig. 1 beinhaltet ein Speicherzel­ lenfeld, das Dateninformationen speichert und in eine Mehr­ zahl von Speicherblöcken 100a bis 100b unterteilt ist. Eine Mehrzahl von Wortleitungen WLi, i = 0, . . .,m, sind in einer Zei­ lenrichtung verlaufend parallel zueinander angeordnet, so dass sie sich über die Speicherblöcke 100a bis 100b erstre­ cken. Jeder der Speicherblöcke 100a bis 100b weist eine Mehr­ zahl von Plattenleitungssegmenten oder lokalen Plattenleitun­ gen PLSi, die in der Zeilenrichtung parallel zueinander ange­ ordnet sind, sowie eine Mehrzahl von Bitleitungen BLj, j = 0, . . .,n, auf, die in einer Spaltenrichtung verlaufend pa­ rallel zueinander angeordnet sind. Die mehreren Plattenlei­ tungssegmente PLSi in den jeweiligen Speicherblöcken 100a bis 100b korrespondieren mit der jeweiligen Wortleitung WLi.

Im jeweiligen Speicherblock 100a bis 100b sind des weiteren mehrere Speicherzellen MC vorgesehen, die jeweils einen Zugriffstransistor 10 und einen ferroelektrischen Kondensator 12 aufweisen. Der Zugriffstransistor 10 jeder Speicherzelle einer Reihe ist mit seiner Gate-Elektrode an die zu dieser Reihe gehörige Wortleitung WLi angekoppelt. Der ferroelektri­ sche Kondensator 12 ist mit einer Elektrode über einen zuge­ hörigen Zugriffstransistor 10 an eine zugehörige Bitleitung BLj angekoppelt, während er mit seiner anderen Elektrode an ein zugehöriges Plattenleitungssegment PLSi angekoppelt ist.

Wie aus Fig. 1 ersichtlich, sind die Plattenleitungssegmente PLSi im jeweiligen Speicherblock 100a bis 100b über NMOS- Transistoren 14 mit einer jeweils zugehörigen Wortleitung WLi verbunden, wobei der jeweilige NMOS-Transisror 14 einen Schaltvorgang in Abhängigkeit von zugehörigen Schaltsteuer­ signalen SELa bis SELb einer Schaltsteuereinheit 160 aus­ führt. Mit ihrem anderen Ende sind die Plattenleitungssegmen­ te PLSi jeweils an eine Referenzspannung, z. B. eine Masse­ spannung, über NMOS-Transistoren 16 angeschlossen, die je­ weils einen Schaltvorgang in Abhängigkeit von zugehörigen Schaltsteuersignalen PRCHGa bis PRCHGb der Schaltsteuerein­ heit 160 ausführen.

Beispielsweise ist ein Plattenleitungssegment PLS0 im Spei­ cherblock 100a an eine zugehörige Wortleitung WL0 über den NMOS-Transistor 14 angekoppelt, der in Abhängigkeit von dem Schaltsteuersignal SELa mit einem hohen Logikpegel leitend geschaltet wird, bzw. es ist an die Massespannung über den NMOS-Transistor 16 angeschlossen, der in Abhängigkeit von dem Schaltsteuersignal PRCHGa mit einem hohen Logikpegel leitend geschaltet wird. Ein Plattenleitungssegment PLS0 in einem an­ deren Speicherblock 100b ist an die Wortleitung WL0 über den NMOS-Transistor 14 angekoppelt, der in Abhängigkeit von dem Schaltsteuersignal SELb mit hohem Logikpegel leitend geschal­ tet wird, oder es ist an die Massespannung über den NMOS- Transistor 16 angeschlossen, der in Abhängigkeit von dem Schaltsteuersignal PRCHGb mit hohem Logikpegel leitend ge­ schaltet wird. Weitere Plattenleitungssegmente PLS1 bis PLSm in den Speicherblöcken 100a bis 100b sind in derselben Weise wie oben beschrieben an die zugehörigen Wortleitungen WL1 bis WLm bzw. an die Massespannung angeschlossen.

Wie aus Fig. 1 weiter ersichtlich, sind die Wortleitungen WL0 bis WLm an einen Zeilendecoder 120 angeschlossen, der die Wortleitungen WL0 bis WLm in Abhängigkeit von einer Zeilenad­ resse auswählt und ansteuert. Die Bitleitungen BL0 bis BLn des jeweiligen Speicherblocks 100a bis 100b sind an eine Le­ severstärker/Spaltendecoder-Schaltung 140 angekoppelt, die für jede Bitleitung BLj des jeweiligen Speicherblocks 100a bis 100b Spaltendecoder und Leseverstärker aufweist. Ein Spaltendecoder wählt eine zugehörige Bitleitung in Abhängig­ keit von einer Spaltenadresse aus. Ein Leseverstärker detek­ tiert und verstärkt ein Signal auf einer zugehörigen Bitlei­ tung und liefert nach außen ein zugehöriges Ausgangsdatensig­ nal während eines Lesezyklus. Während eines Schreibzyklus werden die Leseverstärker als Treiber zum Schreiben entweder einer logischen 1 oder einer logischen 0 in Speicherzellen über zugehörige Bitleitungen verwendet.

Fig. 2 zeigt ein Zeitsteuerungsdiagramm für Steuersignale von Fig. 1. Unter Bezugnahme auf die Fig. 1 und 2 wird nachste­ hend ein Lesevorgang des NVFRAM-Bauelements näher erläutert.

Zunächst wird in dem Fall, dass Daten z. B. aus einem Spei­ cherblock 100a ausgelesen werden, das Schaltsteuersignal SELb des Speicherblocks 100b auf niedrigem Pegel gehalten, während das Schaltsteuersignal PRCHGb desselben auf hohem Pegel gehalten wird. Unter dieser Bedingung werden die NMOS- Transistoren 14 des Speicherblocks 100b sperrend und die NMOS-Transistoren 16 leitend geschaltet. Dies ermöglicht es den Wortleitungen WLi, von den zugehöriger Plattenleitungs­ segmenten PLSi des Speicherblocks 100b separiert, d. h. iso­ liert, zu werden, während die Plattenleitungssegmente PLSi des Speicherblocks 100b dadurch geerdet werden. In gleicher Weise werden die Plattenleitungssegmente PLSi anderer, nicht ausgewählter Speicherblöcke in derselben Weise wie oben be­ schrieben bei Trennung von den zugehörigen Wortleitungen WLi geerdet.

Wie in Fig. 2 veranschaulicht, geht das Schaltsteuersignal PRCHGa von einem hohen Logikpegel auf einen niedrigen Logik­ pegel über, wenn der Speicherblock 100a ausgewählt wird. Dies ermöglicht es den NMOS-Transistoren 16 des ausgewählten Spei­ cherblocks 100a, sperrend geschaltet zu werden, so dass die Plattenleitungssegmente PLSi von der Massespannung separiert werden. Außerdem geht das Schaltsteuersignal SELa, wenn der Speicherblock 100a ausgewählt wird, von einem niedrigen Lo­ gikpegel auf einen hohen Logikpegel über. Dies ermöglicht es den NMOS-Transistoren 14 des ausgewählten Speicherblocks 100a, leitend geschaltet zu werden, so dass die Plattenlei­ tungssegmente PLSi mit den zugehörigen Wortleitungen WLi auf einem Massespannungspegel über die jeweils zugehörigen NMOS- Transistoren 14 verbunden werden. Daher verbleiben die Plat­ tenleitungssegmente PLS0 bis PLSm des ausgewählten Speicher­ blocks 100a auf dem Massespannungspegel.

Wenn dann eine ausgewählte Wortleitung, z. B. WL0, auf einen hohen Logikpegel wechselt, wird auch das zur ausgewählten Wortleitung WL0 gehörige Plattenleitungssegment PLS0 über den NMOS-Transistor 14 auf eine Spannung größer als eine Koerzi­ tivspannung gesteuert. Da auf diese Weise eine Spannungsdif­ ferenz zwischen den beiden Elektroden der gemeinsam an das Plattenleitungssegment PLS0 angekoppelten ferroelektrischen Kondensatoren 12 entsteht, wird jeder dieser ferroelektri­ schen Kondensatoren 12 gemäß eines jeweiligen Polarisations­ zustandes geschaltet oder nicht geschaltet. Zu diesem Zeit­ punkt ändern sich die Spannungen auf den Bitleitungen BL0 bis BLn, die in dem ausgewählten Speicherblock 100a vorgesehen sind. Beispielsweise übersteigt eine Spannung auf einer Bit­ leitung, die mit einer Speicherzelle MC verbunden ist, die Daten einer logischen 1 speichert, die Spannung auf einer Bitleitung, die mit einer Speicherzelle MC verbunden ist, die Daten einer logischen 0 speichert.

Wie in Fig. 2 dargestellt, werden die Spannungen auf den Bit­ leitungen BL0 bis Blm auf eine Speisespannung oder eine Mas­ sespannung über die zugehörigen Leseverstärker verstärkt, wenn ein Leseverstärker-Freigabesignal SAE von einem niedri­ gen auf einen hohen Logikpegel übergeht. Mit Auswahl vorgege­ bener der Bitleitungen BL0 bis BLn durch die Spaltendecoder­ schaltung 140 werden die Spannungen auf den ausgewählten Bit­ leitungen als Ausgangsdaten nach außen über ragen. Nach einer gewissen Zeitspanne, nach der das Schaltsteuersignal SELa von einem hohen auf einen niedrigen Logikpegel übergegangen ist, werden die Plattenleitungssegmente PLSi von den zugehörigen Wortleitungen WLi getrennt. Wenn das Schaltsteuersignal PRCHGa von einem niedrigen auf einen hohen Logikpegel über­ geht, werden die Plattenleitungssegmente PLSi über die je­ weils zugehörigen NMOS-Transistoren 16 geerdet. Zu diesem Zeitpunkt wird ein Rückschreibvorgang für die Speicherzellen MC des Speicherblocks 100a ausgeführt, die mit der ausgewähl­ ten Wortleitung WL0 verbunden sind. Der oben erläuterte Lese­ vorgang endet durch Inaktivieren der ausgewählten Wortleitung WL0 und des Leseverstärker-Freigabesignals SAE, wie in Fig. 2 dargestellt.

Eine erste Wirkung des erfindungsgemäßen nichtflüchtigen fer­ roelektrischen Direktzugriffsspeicherbauelementes mit segmen­ tierter Plattenleitungsstruktur besteht darin, dass die vom Zeilendecoder 120 belegte Chipfläche vergleichsweise gering gehalten werden kann, insbesondere geringer als bei den Bau­ element-Konfigurationen, wie sie in den oben erwähnten Pa­ tentschriften US 5.592.410 und US 5.086.412 offenbart sind. Dementsprechend ermöglicht die vorliegende Erfindung eine verbesserte Layout-Effizienz für das nichtflüchtige ferro­ elektrische Direktzugriffsspeicherbauelement.

Eine zweite Wirkung der vorliegenden Erfindung besteht darin, dass der Spannungspegel auf einem ausgewählten Plattenlei­ tungssegment durch Steuern des Spannungspegels von Schalt­ steuersignalen SELa bis SELb frei eingestellt werden kann. Dies bedeutet, dass eine Abtasttoleranz dadurch verbessert werden kann, dass die Spannungsdifferenz zwischen den beiden Elektroden eines ferroelektrischen Kondensators frei einge­ stellt wird.

Eine dritte Wirkung der vorliegenden Erfindung besteht darin, dass verhindert wird, dass sich nicht ausgewählte Plattenlei­ tungssegmente während eines Schreib-/Lesezyklus in einem Po­ tentialschwebezustand befinden. Speziell werden dazu im Fall eines ausgewählten Speicherblockes nicht ausgewählte Platten­ leitungssegmente über NMOS-Transistoren 14, die jeweils durch ein Schaltsteuersignal SEL auf einem hohen Logikpegel ge­ schaltet werden, an nicht ausgewählte Wortleitungen angekop­ pelt, die jeweils auf einer Massespannung liegen. Im Fall nicht ausgewählter Speicherblöcke werden alle Plattenlei­ tungssegmente PLSi jedes Speicherblockes über die NMOS- Transistoren 16, die ebenfalls durch ein jeweiliges Schalt­ steuersignal PRCHG geschaltet werden, geerdet. Daher sind die verbleibenden Plattenleitungssegmente ausgenommen eines aus­ gewählten Plattenleitungssegmentes während eines Schreib- /Lesezyklus keinem pheripheren Rauschen und keiner Signal­ kopplung ausgesetzt. Dies bedeutet, dass die Polarisations­ richtung der jeweiligen, mit den übrigen Plattenleitungsseg­ menten gekoppelten ferroelektrischen Kondensatoren konstant und stabil bleibt. Als Ergebnis kann die Zuverlässigkeit des NVFRAM-Bauelementes verbessert werden.

Claims (17)

1. Direktzugriffsspeicherbauelement mit

• - wenigstens einer in einer ersten Richtung angeordneten Wortleitung (WL0, . . ., WLm),
• - wenigstens einer in der ersten Richtung angeordneten Plattenleitung (PLS0, . . ., PLSm),
• - einer Mehrzahl von parallel in einer zweiten Richtung senkrecht zu der ersten Richtung angeordneten Bitleitungen (BL0, . . ., BLn) und
• - einer Mehrzahl von an den Schnittpunkten einer jeweili­ gen Wortleitung mit einer jeweiligen Bitleitung angeordneten Speicherzellen MC,

gekennzeichnet durch

• - eine erste Schalteinrichtung (14) zum Ankoppeln eines Endes der jeweiligen Plattenleitung (PLS0, . . ., PLSm) an die jeweilige Wortleitung (WL0, . . ., WLm) in Abhängigkeit von ei­ nem ersten Schaltsteuersignal (SELa, . . ., SELb) und
• - eine zweite Schalteinrichtung (16) zum Ankoppeln des anderen Endes der jeweiligen Plattenleitung an eine Referenz­ spannung in Abhängigkeit von einem zweiten Schaltsteuersignal (PRCHGa, . . ., PRCHGb).

2. Direktzugriffsspeicherbauelement nach Anspruch 1, wei­ ter dadurch gekennzeichnet, dass jede Speicherzelle (MC) ei­ nen Zugriffstransistor (10), der mit einer Gateelektrode an die Wortleitung (WL0, . . ., WLm) angeschlossen ist, und einen ferroelektrischen Kondensator (12) beinhaltet, der mit einer ersten Elektrode über einen zugehörigen Zugriffstransistor an eine zugehörige Bitleitung (BL0, . . ., BLn) und mit einer zwei­ ten Elektrode an die jeweilige Plattenleitung (PLS0, . . ., PLSm) angeschlossen ist.

3. Direktzugriffsspeicherbauelement nach Anspruch 1 oder 2, weiter dadurch gekennzeichnet, dass die erste Schaltein­ richtung einen ersten NMOS-Transistor (14) beinhaltet, der eine Gateelektrode zum Empfangen des ersten Schaltsteuersig­ nals (SELa, . . ., SELb) aufweist und einen Strompfad zwischen der jeweiligen Wortleitung (WL0, . . ., WLm) und der jeweiligen Plattenleitung (PLS0, . . ., PLSm) bildet.

4. Direktzugriffsspeicherbauelement nach einem der Ansprü­ che 1 bis 3, weiter dadurch gekennzeichnet, dass die zweite Schalteinrichtung einen zweiten NMOS-Transistor (16) beinhal­ tet, der eine Gateelektrode zum Empfangen des zweiten Schalt­ steuersignals (PRCHGa, . . ., PRCHGb) aufweist und einen Strom­ pfad zwischen der jeweiligen Plattenleitung (PLS0, . . ., PLSm) und der Referenzspannung bildet.

5. Direktzugriffsspeicherbauelement nach einem der Ansprü­ che 1 bis 4, weiter dadurch gekennzeichnet, dass die Referenz­ spannung von einer Massespannung gebildet ist.

6. Direktzugriffsspeicherbauelement nach einem der Ansprü­ che 1 bis 5, weiter dadurch gekennzeichnet, dass

• - mehrere Speicherzellenblöcke (100a, 100b) mit jeweils einer Mehrzahl von parallel in der zweiten Richtung angeordne­ ten Bitleitungen (BL0, . . ., BLn) und einer Mehrzahl von an Schnittpunkten der jeweiligen Wortleitung (WL0, . . ., WLm) und der jeweiligen Bitleitung angeordneten Speicherzellen (MC) vorgesehen sind,
• - mehrere in der ersten Richtung angeordnete, voneinander separierte Plattenleitungen (PLS0, . . ., PLSm) vorgesehen sind und
• - die erste und die zweite Schalteinrichtung einem ersten Speicherzellenblock zugeordnet sind und für einen zweiten Speicherzellenblock eine dritte Schalteinrichtung (14) zum An­ koppeln und Trennen eines Endes der zugehörigen, zweiten Plat­ tenleitung an die jeweilige Wortleitung in Abhängigkeit von einem dritten Schaltsteuersignal sowie eine vierte Schaltein­ richtung (16) zum Ankoppeln und Trennen des anderen Endes der zweiten Plattenleitung an die Referenzspannung in Abhängigkeit von einem vierten Schaltsteuersignal zugeordnet sind.

7. Direktzugriffsspeicherbauelement nach Anspruch 6, weiter dadurch gekennzeichnet, dass die dritte Schalteinrichtung aus einem dritten NMOS-Transistor (14) besteht, der eine Gate­ elektrode zum Empfangen des dritten Schaltsteuersignals (SELb) aufweist und einen Strompfad zwischen der jeweiligen Wortlei­ tung und der jeweiligen Plattenleitung bildet, und die vierte Schalteinrichtung aus einem vierten NMOS-Transistor (16) be­ steht, der eine Gateelektode zum Empfangen des vierten Schalt­ steuersignals (PRCHGb) aufweist und einen Strompfad zwischen der jeweiligen Plattenleitung und der Referenzspannung bildet.

8. Direktzugriffsspeicherbauelement nach Anspruch 6 oder 7, weiter dadurch gekennzeichnet, dass bei Auswahl wenigstens ei­ ner der Speicherzellen eines ersten Speicherzellenblockes (100a) das erste Schaltsteuersignal (SELa) aktiviert und das zweite Schaltsteuersignal (PRCHGa) deaktiviert ist, so dass die zugehörige Plattenleitung (PLS0, . . ., PLSm) mit der jewei­ ligen Wortleitung (WL0, . . ., WLm) verbunden ist, während das dritte Schaltsteuersignal (SELb) deaktiviert und das vierte Schaltsteuersignal (PRCHGb) aktiviert ist, so dass die zugehö­ rige Plattenleitung (PLS0, . . ., PLSm) geerdet ist.

9. Direktzugriffsspeicherbauelement nach einem der Ansprü­ che 6 bis 8, weiter dadurch gekennzeichnet, dass bei Auswahl wenigstens einer der beiden Speicherzellen eines zweiten Spei­ chenzellenblockes (100b) das erste Schaltsteuersignal (SELa) deaktiviert und das zweite Schaltsteuersignal (PRCHGa) akti­ viert ist, so dass die zugehörige Plattenleitung geerdet ist, während das dritte Schaltsteuersignal (SELb) aktiviert und das vierte Schaltsteuersignal (PRCHGb) deaktiviert ist, so dass die zugehörige Plattenleitung mit der jeweiligen Wortleitung verbunden ist.

10. Direktzugriffsspeicherbauelement mit

• - einem in mehrere Speicherblöcke (100a, 100b) unterteil­ ten Speicherzellenfeld,
• - einer Mehrzahl von parallel in einer Zeilenrichtung über die mehreren Speicherblöcke hinweg angeordneten Wortleitungen (WL0, . . ., WLm) und
• - einem Zeilendecoder (120) zum Auswählen einer der Wort­ leitungen zwecks Ansteuerung der ausgewählten Wortleitung,
• - wobei jeder Speicherblock eine Mehrzahl von parallel in einer Spaltenrichtung angeordneten Bitleitungen (BL0, . . ., BLn), eine Mehrzahl von in der Zeilenrichtung angeordneten, den Wortleitungen zugeordneten Plattenleitungssegmenten (PLS0, . . ., PLSm) und eine Mehrzahl von an den Schnittpunkten der Wortleitungen mit den Bitleitungen angeordneten Speicher­ zellen (MC) beinhaltet, gekennzeichnet durch
• - eine erste Mehrzahl von den Plattenleitungssegmenten (PLS0, . . ., PLSm) zugeordneten Schalttransistoren (14), von de­ nen jeder ein Ende eines zugehörigen Plattenleitungssegmentes mit einer zugehörigen Wortleitung in Abhängigkeit von einem ersten Schaltsteuersignal (SELa) verbindet, und
• - eine zweite Mehrzahl von den Plattenleitungssegmenten zugeordneten Schalttransistoren (16), von denen jeder das an­ dere Ende des zugehörigen Plattenleitungssegmentes in Abhän­ gigkeit von einem zweiten Schaltsteuersignal (PRCHGa) mit ei­ ner Massespannung verbindet.

11. Direktzugriffsspeicherbauelement nach Anspruch 10, wei­ ter dadurch gekennzeichent, dass jede Speicherzelle (MC) des jeweiligen Speicherzellenblockes (100a, 100b) einen Zugriffs­ transistor (10) mit einer an eine zugehörige Wortleitung ange­ koppelten Gateelektrode und einen ferroelektrischen Kondensa­ tor (12) beinhaltet, der mit einer ersten Elektrode über den zugehörigen Zugriffstransistor an eine zugehörige Bitleitung angekoppelt ist und mit einer zweiten Elektrode an das zugehö­ rige Plattenleitungssegment angekoppelt ist.

12. Direktzugriffsspeicherbauelement nach Anspruch 10 oder 11, weiter dadurch gekennzeichnet, dass jeder der ersten Schalttransistoren aus einem ersten NMOS-Transistor (14) be­ steht, der eine Gateelektrode zum Empfangen des ersten Schalt­ steuersignals aufweist und einen Strompfad zwischen der zuge­ hörigen Wortleitung und dem zugehörigen Plattenleitungssegment bildet.

13. Direktzugriffsspeicherbauelement nach einem der Ansprü­ che 10 bis 12, weiter dadurch gekennzeichnet, dass jeder der zweiten Schalttransistoren aus einem zweiten NMOS-Transistor (16) besteht, der eine Gateelektrode zum Empfangen des zweiten Schaltsteuersignals aufweist und einen Strompfad zwischen dem zugehörigen Plattenleitungssegment und der Massespannung bil­ det.

14. Direktzugriffsspeicherbauelement nach einem der Ansprü­ che 10 bis 13, weiter dadurch gekennzeichnet, dass beim Lesen oder Schreiben von Daten aus bzw. in einen ausgewählten Spei­ cherblock das mit dem ausgewählten Speicherblock verknüpfte erste Schaltsteuersignal aktiviert ist und das mit dem ausge­ wählten Speicherblock verknüpfte zweite Schaltsteuersignal de­ aktiviert ist, während das mit dem wenigstens einen nicht aus­ gewählten Speicherblock verknüpfte erste Schaltsteuersignal deaktiviert und das mit dem wenigstens einen nicht ausgewähl­ ten Speicherblock verknüpfte zweite Schaltsteuersignal akti­ viert ist.

15. Verfahren zum Betrieb eines ferroelektrischen Direkt­ zugriffsspeicherbauelementes mit einem Speicherzellenfeld, das wenigstens eine in einer Zeilenrichtung angeordnete Wortlei­ tung, wenigstens eine in einer Zeilenrichtung angeordnete Plattenleitung, eine Mehrzahl von parallel in einer Spalten­ richtung angeordneten Bitleitungen und eine Mehrzahl von an den Schnittpunkten der Wortleitung mit der jeweiligen Bitlei­ tung angeordneten Speicherzellen umfasst, gekennzeichnet durch folgende Schritte zur Ansteuerung einer jeweiligen Plattenleitung (PLS0, . . ., PLSm):

• - Beaufschlagen der Plattenleitung mit einer Referenzspan­ nung,
• - Trennen der Plattenleitung von der Referenzspannung und danach Verbinden der Wortleitung und der Plattenleitung und
• - Aktivieren der Wortleitung, so dass die Plattenleitung eine Plattenleitungsspannung aufweist.

16. Verfahren nach Anspruch 15, weiter dadurch gekennzeich­ net, dass eine Massespannung als Referenzspannung gewählt wird.

17. Verfahren nach Anspruch 15 oder 16, weiter gekennzeich­ net durch folgende Schritte:

• - Trennen der Plattenleitung von der Wortleitung,
• - Verbinden der Plattenleitung mit der Referenzspannung und
• - Deaktivieren der Wortleitung.