DE10158310A1 - Schaltung und Verfahren zur Spaltenreparatur bei einem nichtflüchtigen ferroelektrischen Speicher - Google Patents

Abstract

Es werden eine Schaltung und ein Verfahren zur Spaltenreparatur bei einem nichtflüchtigen ferroelektrischen Speicher angegeben, bei dem eine Redundanzzelle mit ferroelektrischem Kondensator vorhanden ist. Die Reparatur erfolgt ohne gesonderte Defektbitanalyse und das Durchschmelzen einer Sicherung, wodurch ein Redundanzalgorithmus jederzeit geändert oder hinzugefügt werden kann. DOLLAR A Eine erfindungsgemäße Spaltenreparaturschaltung ist mit Folgendem versehen: einem Speichertest-Logikblock (41) zum Erzeugen eines Redundanzaktivierimpulses (RAP) und einer entsprechenden Defekt-Eingabe/Ausgabe(IO)-Zahl FION<r>, wenn sich wärend eines Tests eine Spaltenadresse mit einem zu reparierenden Defektbit findet; einem Spannungseinschaltsensor (43) zum Erzeugen eines Spannungseinschaltimpulses, wenn eine stabile Versorgungsspannung erfasst wird; einem ersten Redundanzsteuerblock (44) zum Erzeugen eines ersten bis fünften Steuersignals sowie eines sechsten Steuersignals auf den Impuls RAP und den Spannungseinschaltimpuls hin; einem Zähler (42) zum Erzeugen eines n-Bit-Zählerbitsignals, das durch den Impuls RAP um ein Bit erhöht wird, damit Entsprechung mit der Anzahl von Redundanzbits besteht; einem Redundanzzähler-Decodiersteuerblock (45) zum Erzeugen eines aktivierten Codiersignals ENW<n> auf das Zählerbitsignal vom Zähler und das sechste Steuersignal ENW hin; und einem Redundanz-IO-Codierzelleblock zum Codieren einer Defektspaltenadresse auf das Codiersignal ENW<n>, das erste bis ...

Description

Die Erfindung betrifft eine Schaltung und ein Verfahren zur Spaltenreparatur bei einem nichtflüchtigen ferroelektrischen Speicher.

Im Allgemeinen verfügt ein nichtflüchtiger ferroelektrischer Speicher, d. h. ein ferroelektrischer Direktzugriffsspeicher (FRAM = Ferroelectric Random Access Memory), über eine Da­ tenverarbeitungsgeschwindigkeit entsprechend der eines dyna­ mischen Direktzugriffsspeichers (DRAM), und er hält Daten selbst im Zustand mit abgeschalteter Spannung aufrecht. Aus diesem Grund haben nichtflüchtige ferroelektrische Speicher viel Aufmerksamkeit als Speicher der nächsten Generation auf sich gezogen.

FRAMs und DRAMs sind Speicher mit ähnlichen Strukturen, je­ doch enthält ein FRAM einen ferroelektrischen Kondensator mit hoher Restpolarisation, die es erlaubt, Daten selbst dann aufrechtzuerhalten, wenn ein elektrisches Feld wegge­ nommen ist.

Die Fig. 1 zeigt die Hystereseschleife eines üblichen Ferro­ elektrikums. Wie es in der Fig. 1 dargestellt ist, werden selbst dann, wenn die durch ein elektrisches Feld hervorge­ rufene Polarisation wegfällt, wenn das elektrische Feld weg­ genommen wird, Daten in bestimmtem Ausmaß (nämlich in Zu­ ständen d und a) wegen des Vorliegens von Restpolarisation (oder spontaner Polarisation) ohne Löschung aufrechterhal­ ten. Eine nichtflüchtige ferroelektrische Speicherzelle wird dadurch als Speicher verwendet, dass die Zustände d und a logischen Zuständen 1 bzw. 0 zugeordnet werden.

Wenn nachfolgend von einem Speicher oder einer Speicherzelle die Rede ist, so ist darunter jeweils ein nichtflüchtiger ferroelektrischer Speicher oder eine entsprechende Zelle zu verstehen, insoweit nichts Anderes speziell angegeben ist.

Nachfolgend wird ein bekannter Speicher unter Bezugnahme auf die Fig. 2 beschrieben, die eine Einheitszelle desselben zeigt.

Wie es in der Fig. 2 dargestellt ist, verfügt der bekannte Speicher über eine in einer Richtung ausgebildete Bitleitung B/L, eine die Bitleitung schneidende Wortleitung W/L, eine Plattenleitung P/L, die von der Wortleitung beabstandet ist und in derselben Richtung wie diese verläuft, einen Transis­ tor T, dessen Gate mit der Wortleitung verbunden ist und dessen Source mit der Bitleitung verbunden ist, und einen ferroelektrischen Kondensator FC. Ein erster Anschluss des ferroelektrischen Kondensators FC ist mit dem Drain des Transistors T verbunden, und sein zweiter Anschluss ist mit der Plattenleitung P/L verbunden.

Nun wird unter Bezugnahme auf die Fig. 3 ein Redundanzalgo­ rithmus für diesen bekannten Speicher erläutert.

Wie es in der Fig. 3 dargestellt ist, werden ein Volladres­ sierungsspeichertest und eine Defektbitanalyse auf solche Weise ausgeführt, dass nach einem Vorprozess ein Chiptest ausgeführt wird, um eine Defektadresse aufzufinden.

Wenn die analysierte Defektadresse durch eine Zeilenrepara­ turschaltung repariert werden kann, wird eine Sicherung un­ ter Verwendung eines Laserstrahls durchgetrennt, um eine entsprechende Adresse in einem Zeilenreparatur-Sicherungs­ block zu codieren. Wenn einmal die entsprechende Defekt­ adresse nach dem Abschließen des Durchtrennens der Sicherung eingegeben wird, wird ein Aktivierungssignal der Reparatur­ schaltung erzeugt, um eine Reparaturzelle zu aktivieren. In­ dessen wird die der Defektadresse entsprechende Hauptzelle durch ein Deaktivierungssignal der Reparaturschaltung deak­ tiviert. Daher wird die Hauptzelle zur entsprechenden De­ fektadresse deaktiviert, während die Reparaturzelle akti­ viert wird.

Die oben genannte Technik zum Reparieren einer Defektadresse eines Speichers zeigt mehrere Probleme.

Wenn ein Defektbit entsteht, ist zusätzlich ein Analyse­ schritt zum Erkennen desselben erforderlich. In diesem Fall tritt ein Problem dahingehend auf, dass der Redundanzalgo­ rithmus kompliziert wird. Aus diesem Grund besteht eine Be­ schränkung hinsichtlich einer Verringerung der Redundanz­ zeit.

Ferner ist es schwierig, da die Sicherung unter Verwendung eines Laserstrahls durchgetrennt wird, um die defekte Zelle zu reparieren, den Redundanzalgorithmus zu einem beliebigen Zeitpunkt zu ändern oder zusätzlich zu verwenden.

Der Erfindung liegt die Aufgabe zugrunde, eine Schaltung und ein Verfahren zur Spaltenreparatur bei einem nichtflüchtigen ferroelektrischen Speicher zu schaffen, wobei eine Redun­ danzzelle mit ferroelektrischem Kondensator vorhanden ist, aber eine gesonderte Defektbitanalyse und ein Durchtrennen einer Sicherung fehlen, wodurch ein Redundanzalgorithmus je­ derzeit geändert oder hinzugefügt werden kann.

Diese Aufgabe ist hinsichtlich der Schaltung durch die Lehre des beigefügten Anspruchs 1 und hinsichtlich des Verfahrens durch die Lehre des beigefügten Anspruchs 11 gelöst.

Zusätzliche Merkmale und Aufgaben der Erfindung werden in der folgenden Beschreibung dargelegt und gehen teilweise aus dieser hervor, ergeben sich aber andererseits auch beim Aus­ üben der Erfindung. Die Aufgaben und andere Vorteile der Er­ findung werden durch die Maßnahmen erzielt, wie sie speziell in der Beschreibung, den Ansprüchen und den beigefügten Zeichnungen dargelegt sind.

Es ist zu beachten, dass sowohl die vorstehende allgemeine Beschreibung als auch die folgende detaillierte Beschreibung beispielhaft und erläuternd für die beanspruchte Erfindung sind.

Die Zeichnungen, die beigefügt sind, um das Verständnis der Erfindung zu fördern, veranschaulichen Ausführungsbeispiele der Erfindung und dienen zusammen mit der Beschreibung dazu, deren Prinzipien zu erläutern.

Fig. 1 zeigt die Hystereseschleife eines üblichen Ferroelek­ trikums;

Fig. 2 ist eine schematische Ansicht einer Einheitszelle ei­ nes bekannten Speichers;

Fig. 3 ist ein Blockdiagramm zum Veranschaulichen eines Re­ dundanzalgorithmus für den bekannten Speicher;

Fig. 4 ist ein Blockdiagramm zum Veranschaulichen einer Spaltenreparaturschaltung eines Speichers gemäß einer Aus­ führungsform der Erfindung;

Fig. 5 ist ein Blockdiagramm zum Veranschaulichen eines RCDC(redundancy counter decoding control = Redundanzzähler- Decodiersteuerung)-Blocks in der Fig. 4;

Fig. 6 ist ein Blockdiagramm zum Veranschaulichen eines RCBD(redundancy coding = Redundanzcodierung)-Blocks und des­ sen Peripherieschaltungen gemäß einer Ausführungsform der Erfindung;

Fig. 7 ist ein Blockdiagramm zum Veranschaulichen eines Kernzellenarray-Blocks, durch den verhindert wird, dass Da­ ten in eine Redundanzzelle eingeschrieben werden;

Fig. 8 ist ein Blockdiagramm zum Veranschaulichen eines Re­ dundanzspaltenadresse-Codierblocks gemäß einer Ausführungs­ form der Erfindung;

Fig. 9 ist ein Schaltbild zum Veranschaulichen eines zweiten Redundanzsteuerblocks gemäß der Fig. 6;

Fig. 10 ist ein Schaltbild zum Veranschaulichen eines Redun­ danz-IO-Multiplexers;

Fig. 11A ist ein Schaltbild zum Veranschaulichen eines nor­ malen IO-Pfads in einem Normalmodus;

Fig. 11B ist ein Schaltbild zum Veranschaulichen eines Durchlasstors in der Fig. 11A;

Fig. 12 ist ein Schaltbild zum Veranschaulichen einer Redun­ danzcodierzelle in der Fig. 8;

Fig. 13 ist ein Schaltbild zum Veranschaulichen einer Redun­ danzhauptzelle in der Fig. 8;

Fig. 14 ist ein Schaltbild zum Veranschaulichen einer Redun­ danz-IO-Codierzelle gemäß einer Ausführungsform der Erfin­ dung;

Fig. 15 ist ein zeitbezogenes Diagramm zum Veranschaulichen des Betriebs der Redundanzcodierzelle, der Redundanzhaupt­ zelle und der Redundanz-IO-Codierzelle in einem Spannungs­ einschaltmodus;

Fig. 16 ist ein zeitbezogenes Diagramm zum Veranschaulichen des Betriebs der Redundanzcodierzelle, der Redundanzhaupt­ zelle und der Redundanz-IO-Codierzelle bei einem Defektbit­ programm; und

Fig. 17 ist ein zeitbezogenes Diagramm zum Veranschaulichen einer Operation zum Erzeugen einer Zahl FION<r<.

Nun wird im Einzelnen auf die bevorzugten Ausführungsformen der Erfindung Bezug genommen, zu denen Beispiele in den bei­ gefügten Zeichnungen veranschaulicht sind.

Unter Bezugnahme auf die Fig. 4 wird zunächst eine Spalten­ reparaturschaltung für einen Speicher gemäß einer Ausfüh­ rungsform der Erfindung beschrieben.

Wie es in der Fig. 4 dargestellt ist, verfügt die Spaltenre­ paraturschaltung über einen Speicher 40, einen Speichertest- Logikblock 41, einen Zähler 42, einen Spannungseinschaltsen­ sor 43, einen ersten Redundanzsteuerblock 44, einen Redun­ danzzähler-Decodiersteuerblock 45 und einen Redundanzcodier­ block 46.

Der Speicher 40 ist ein FRAM. Der Speichertest-Logikblock 41 dient zum Testen dieses Speichers 40. Der Speicher 40 und der Speichertest-Logikblock 41 führen wechselseitige Sende- und Empfangsvorgänge von Daten-Eingangs-/Ausgangs-Signalen aus.

Eine eingebaute Selbsttest-Logikschaltung ist gesondert in einem eingebetteten Systemchip vorhanden, um in diesem einen Speichertest zu ermöglichen.

Der Speichertest-Logikblock 41 erzeugt einen Redundanzakti­ vierimpuls (RAP), wenn während eines Tests im Speicher 40 ein Defektbit aufgefunden wird. Dieser RAP wird dann nicht erzeugt, wenn ein Defektbit zusätzlich in einer anderen Zei­ lenadresse als derjenigen aufgefunden wird, für die der ak­ tuelle RAP erzeugt wird. Daher können mehrere in einer be­ liebigen Spalte entstandene Defektbits durch eine Spaltenre­ paraturschaltung repariert werden.

Ferner gibt der Speichertest-Logikblock 41 einen Defekt-IO- Zahlimpuls <r<(FION<0<≈FION<r< aus, um einen entsprechenden von mehreren parallel verarbeiteten IOs auszuwählen.

Der Impuls FION wird in einer Redundanz-IO-Codierzelle in der Fig. 14 gespeichert. Wenn ein entsprechender Defekt-IO eingegeben wird, wird dieser unter Verwendung einer Redun­ danzspalte repariert. Wenn sich in zwei oder mehr los ein Defektbit findet, wählt der Speichertest-Logikblock 41 einen derselben aus, um einen hohen Impuls FION<r< auszugeben.

Anders gesagt, wird pro Vorgang ein IO repariert, und die anderen las werden erneut getestet. So wird ein Defektbit, wenn eines erzeugt wird, unter Verwendung eines anderen Re­ dundanzcodierblocks repariert.

Selbst wenn mehrere IO-Defekte unter derselben Spaltenadres­ se erzeugt werden, können diese repariert werden.

Der Spannungseinschaltsensor 43 erzeugt einen Spannungsein­ schaltimpuls (PUP = power-up-pulse), wenn in ihn eine Ver­ sorgungsspannung eingegeben wird.

Der Zähler 42 ist so konzipiert, dass er aus dem RAP bezüg­ lich der Anzahl von Redundanzbits ein n-Bit-Zählerbit er­ zeugt. Anders gesagt, gibt der Zähler 42 zwei Bits aus, wenn die Anzahl der Redundanzbits vier ist. Wenn die Anzahl der Redundanzbits acht ist, gibt der Zähler 42 drei Bits aus. Wenn die Anzahl der Redundanzbits sechzehn ist, gibt der Zähler 42 vier Bits aus. Wenn zum Beispiel der Zähler 42 so konzipiert ist, dass er für 8 Redundanzbits 3 Bits ausgibt, wie in der Fig. 4 dargestellt, werden die Bits 000 auf 111 und erneut zurück auf 000 geschaltet. Ein solcher Zyklus wird wiederholt.

Da der Triggerimpuls des Zählers 42 der RAP ist, wird dieser erzeugt, wenn ein Defektbit erzeugt wird. In diesem Fall wird das Bit des Zählers 42 durch den RAP um ein Bit erhöht. Der Zähler 42 wird auf das PUP-Signal des Spannungsein­ schaltsensors 43 hin rückgesetzt.

Wenn z. B. der Ausgangszähler des Zählers 42 222 ist, gibt er bei einem RAP 000 aus. Durch den Code 000 wird nur RCDC<0< vom RCDC(redundancy counter decoding control = Re­ dundanzzähler-Decodiersteuerung)-Block 45 aktiviert, während der andere RDCD<n< deaktiviert wird.

Der erste Redundanzsteuerblock 44 gibt Redundanzsteuersigna­ le ENN, ENP, EQN, CPL, PREC und ENW auf den PUP des Span­ nungseinschaltsensors 43 und den RAP des Speichertest-Logik­ blocks 41 aus. Diese Redundanzsteuersignale dienen dazu, ei­ nen Redundanzcodierzustand aus dem Redundanzzähler-Decodier­ steuerblock auszulesen.

Dabei steuert unter diesen Signalen das Signal ENW, das in einem Defektadresse-Codierprogramm und bei der Defekt-IO- Codierung eine Rolle spielt, den Redundanzzähler-Decodier­ steuerblock 45. Anders gesagt, wird das aktivierte Signal ENW<n< durch das aktivierte Signal ENW ausgegeben, das in den Redundanzzähler-Decodiersteuerblock 45 eingegeben wird. Das aktivierte Signal ENW<n< dient zum Programmieren der De­ fektadresse und des Defekt-IO in einer Redundanzcodierzelle und einer Redundanz-IO-Codierzelle des Redundanzcodierblocks 46. So wird die Redundanzzelle aktiviert, wenn die program­ mierte Defektadresse und der Defekt-IO eingegeben werden.

Weiterhin beinhaltet der Redundanzzähler-Decodiersteuerblock 45 mehrere erste Redundanzzähler-Decodiersteuerblöcke RCDC<0< bis RCDC<n<. Der Redundanzzähler-Decodiersteuerblock 45 gibt das Signal ENW<n< an den Redundanzcodierblock 46, d. h. ein Redundanzcodierblock-Diagramm (RCBD = redundancy coding block diagram), auf das vom Zähler 42 ausgegebene Zählerbitsignal und das vom ersten Redundanzsteuerblock 44 ausgegebene Redundanzsteuersignal ENW aus.

Der Redundanzcodierblock (RCBD) 46 verfügt Redundanzcodierer eins bis n.

Der Redundanzcodierblock 46 liest auf ein erstes und ein zweites Adressensignal ADD und ADDB, Defekt-IO-Nummern FION<O) bis FION<r< sowie die Signale ENW<n<, ENN, ENP, EQN, CPh und PREC einen Redundanzcodierzustand aus. Auch program­ miert der Redundanzcodierblock 46 die Defektadresse und den Defekt-IO in einer Redundanzcodierzelle und einer Redundanz- IO-Codierzelle eines entsprechenden Codierblocks. Wenn eine entsprechende Defektadresse und ein Defekt-IO eingegeben werden, wird eine Redundanzzelle zum Reparieren derselben verwendet.

Nun wird der Redundanzzähler-Decodiersteuerblock 45 unter Bezugnahme auf die Fig. 5 detaillierter beschrieben.

Als Erstes wird ein Zählerausgangssignal-Decodierer 50 zum Ausgeben eines Zählerbitsignals aus dem Zähler 42 beschrie­ ben. Dieser Zählerausgangssignal-Decodierer 50 beinhaltet einen Zählerausgangssignal-Codierbus 51 zum Codieren des vom Zähler 42 ausgegebenen Zählerbitsignals und einen ersten NAND-Gatterblock 52 aus mehreren NAND-Gattern, die eine lo­ gische UND-Operation für jedes Codiersignal vom Zähleraus­ gangssignal-Codierbus 51 ausführen und den sich ergebenden Wert invertieren.

Der Redundanzzähler-Decodiersteuerblock 45 beinhaltet einen ersten Inverterblock 53 aus mehreren Invertern zum Invertie­ ren des jeweiligen Ausgangssignals jedes NAND-Gatters des ersten NAND-Blocks 52, einen zweiten NAND-Gatterblock 45 aus mehreren NAND-Gattern zum Ausführen einer logischen UND-Ope­ ration am Ausgangssignal jedes Inverters des ersten Inver­ terblocks 53 und zum Invertieren des sich ergebenden Werts, und einen zweiten Inverterblock 55 aus mehreren Invertern zum Invertieren des Ausgangssignals des NAND-Gatters des zweiten NAND-Gatterblocks 54 und zum Ausgeben von Signalen ENW<0< bis ENW<n<.

Der Redundanzzähler-Decodiersteuerblock 45 codiert einen Re­ dundanzblock durch Aktivieren nur eines Redundanzsteuersig­ nals ENW<n<, wenn jeweils ein Zählercode geändert wird. So wird nur ein Redundanzsteuerblock aktiviert.

Nun wird eine Schaltung eines FRAM-Chipbereichs gemäß einer Ausführungsform der Erfindung beschrieben.

Die Fig. 6 ist ein Blockdiagramm zum Veranschaulichen des Redundanzsteuerblocks und dessen Peripherieschaltungen gemäß der vorliegenden Ausführungsform.

Wie es in der Fig. 6 dargestellt ist, verfügt der Redundanz­ codierblock 46 über einen Redundanzspaltenadresse-Codier­ block 60, einen Redundanz-IO-Multiplexercodierblock 61 und einen zweiten Redundanzsteuerblock 62. Zu Peripherieschal­ tungen des Redundanzcodierblocks 46 gehören ein Zellenarray­ block 63, ein Redundanzverstärker 64, ein Hauptverstärker 65, ein Daten-Eingangs-/Ausgangs-Puffer 66 und ein normaler IO-Pfad 67.

Der Redundanzcodierblock 46 dient zum Speichern der Spalten­ adresse eines aktuellen Zyklus in einer Redundanzzelle. Wenn der RAP erzeugt wird, während die vom Speichertest-Logik­ block 41 aktuell getestete Spaltenadresse ein Defektbit ent­ hält, speichert der Redundanzcodierblock 46 die aktuelle Spaltenadresse in der Redundanzzelle.

Nun wird der Redundanzspaltenadresse-Codierblock 60 gemäß der Ausführungsform unter Bezugnahme auf die Fig. 8 be­ schrieben.

Wie es in den Fig. 4 und 8 dargestellt ist, wird der Redun­ danzspaltenadresse-Codierblock 60 auf die vom ersten Redun­ danzsteuerblock 44 ausgegebenen Signale ENN, ENP, EQN, CPL und PREC, das vom Redundanzzähler-Decodiersteuerblock 45 ausgegebene Signal ENW<n< und die von der Speichertest-Lo­ gikschaltung 41 ausgegebenen ersten und zweiten Adressensig­ nale ADD/ADDB hin betrieben. Der Redundanzspaltenadresse- Codierblock 60 gibt auch auf die obigen Signale hin ein Sig­ nal RPUL<n< von n Bits an den Redundanz-IO-Multiplexerco­ dierblock 61 aus, der einen entsprechenden Defekt-IO auf die Signale RPUL<n<, FION<r<, ENN, ENP, EQN, CPL, PREC und ENW<n< hin repariert.

Der zweite Redundanzsteuerblock 62 gibt auf das Signal RPUL<n< und ein Signal WLRH, das den Lese/Schreib-Modus ei­ nes Datenbusses steuert, ein Signal WLPHR<q< und ein Signal RIODIS aus. Das Signal WLRHR wird dazu verwendet, den Redun­ danzverstärker 64 während einer Redundanzoperation zu steu­ ern. D. h., dass der Lese/Schreib-Modus normal betrieben wird, wenn für eine ein entsprechendes Defektbit enthaltende Adresse ein Redundanzpfad verwendet wird.

Wenn jedoch die Adresse kein entsprechendes Defektbit ent­ hält, wird der Schreibmodus deaktiviert, damit verhindert wird, dass Fehlerdaten in die Redundanzzelle eingeschrieben werden.

Die Fig. 7 ist ein Blockdiagramm zum Veranschaulichen eines Kernzellenarray-Blocks, der verhindert, dass Daten in die Redundanzzelle eingeschrieben werden.

Der Kernzellenarray-Block verfügt über einen Redundanzzel­ lenarray-Block 70, einen Redundanzspalte-Auswählblock 71, einen Hauptzellenarray-Block 72 und einen Hauptspalten-Aus­ wählblock 73. In der Nähe des Kernzellenarray-Blocks ist ein Spaltenauswähl-Steuerblock 74 vorhanden.

Der Redundanzspalte-Auswählblock 71 wird aktiviert, wenn alle Spaltenbitleitungen aktiviert sind. In diesem Fall wer­ den Redundanzzellendaten in einem Lesemodus nicht geändert, während sie in einem Schreibmodus geändert werden können. Daher wird der Redundanzverstärker im Lesemodus mit einer deaktivierten Redundanzspaltenadresse betrieben.

Der Redundanzverstärker 64 wird auf das Signal WLRHR<q< hin betrieben, während der Hauptverstärker 65 auf das Signal WLRH im normalen Zustand hin betrieben wird. Das Signal WLRH ist im Lesemodus hoch, während es im Schreibmodus niedrig ist. Das Signal WLRHR wird für eine entsprechende Defekt­ spaltenadresse normal betrieben. D. h., dass das Signal WLRHR im Lesemodus hoch ist, während es im Schreibmodus niedrig ist.

Wenn jedoch die normale Spaltenadresse eingegeben wird, wird das Signal WLRHR sowohl im Lese- als auch im Schreibmodus hoch, so dass es nur im Lesemodus betrieben wird, um dadurch die Redundanzzellendaten zu schützen.

Als Nächstes werden detaillierte Schaltungsstrukturen des Redundanzspaltenadresse-Codierblocks 60, des Redundanz-IO- Multiplexercodierblocks 61 und des zweiten Redundanzsteuer­ blocks 62 sowie ihre Funktion beschrieben.

Der Redundanzspaltenadresse-Codierblock 60 verfügt über eine Redundanzhauptzelle 80 und mehrere Redundanzcodierzellen. Ferner verfügt er über ein erstes NOR-Gatter NOR1 zum Aus­ führen einer logischer ODER-Operation an einem Ausgangssig­ nal entsprechend einem EIN/AUS-Zustand der Redundanzcodier­ zellen und zum Invertieren des sich ergebenden Werts, einen ersten Inverter IN1 zum Invertieren des Signals des ersten NOF-Gatters NOR1, einen zweiten Inverter IN2 zum Invertieren des Signals des ersten Inverters IN1 und zum Ausgeben eines Signals RPUL<n<, und PMOS-Transistoren, die zum Übertragen eines Hauptsignals jeweils in abschließenden Ausgangsan­ schlüssen der in Zeilenrichtung angeschlossenen Redundanzco­ dierzellen angeordnet sind. Dabei ist jeder der PMOS-Tran­ sistoren so angeordnet, dass zwischen jedem abschließenden Ausgangsanschluss der Redundanzcodierzellen und einem Ver­ sorgungsspannungsanschluss VCC die Massespannung VSS vorhan­ den ist.

Dabei wird das Hauptsignal abhängig vom Verbindungszustand zwischen RS1 und RS2, folgend auf den Betrieb von vier Re­ dundanzcodierzellen, an einem Eingangsanschluss des NOR-Gat­ ters NOR1 eingegeben.

Die erste Redundanzcodierzelle ist über RS1 mit der zweiten Redundanzcodierzelle verbunden. Die zweite Redundanzcodier­ zelle ist über RS2 mit der dritten Redundanzcodierzelle ver­ bunden. Die dritte Redundanzcodierzelle ist über RS1 mit der vierten Redundanzcodierzelle verbunden.

Die Redundanzhauptzelle 80 dient zum Ermitteln, ob die ge­ samten Redundanzcodierzellen zu aktivieren oder zu deakti­ vieren sind. Diese Redundanzhauptzelle 80 und die Redundanz­ codierzellen werden auf die vom ersten Redundanzsteuerblock 44 ausgegebenen Signale ENN, ENP, EQN, CPL und PREC sowie das vom Redundanzzähler-Decodiersteuerblock 45 ausgegebene Signal ENW<n< hin betrieben.

Wenn die Redundanzhauptzelle 80 deaktiviert wird (Vorgabe­ zustand), gibt sie ein Hauptsignal hohen Pegels aus. Wenn sie aktiviert wird, gibt sie ein Hauptsignal niedrigen Pe­ gels aus.

Die Redundanzcodierzellen dienen zum Speichern einer aktuel­ len Defektspaltenadresse.

Wenn die Defektspaltenadresse in den Redundanzcodierzellen abgespeichert ist und eine der abgespeicherten Defektspal­ tenadresse entsprechende Defektspaltenadresse eingegeben wird, werden RS1 und RS2 miteinander verbunden, d. h., dass kein Widerstand vorliegt, wodurch ein Strom fließt. Falls nicht, werden RS1 und RS2 nicht miteinander verbunden, d. h., es tritt ein hoher Widerstand auf.

Das Signal RPUL<n< kann auf hohem Pegel nur dann ausgegeben werden, wenn alle Redundanzcodierzellen eingeschaltet sind. Das Signal RPUL<n< wird andernfalls mit niedrigem Pegel aus­ gegeben. Das Signal RPUL<n< von hohem Pegel wird dazu ver­ wendet, die Signal WLRHR<q< und RIODIS über den zweiten Re­ dundanzsteuerblock 62 zu aktivieren.

Das Signal WLRPHR<q< wird im Lese- und im Schreibmodus nor­ mal betrieben, wenn der Redundanzpfad für eine entsprechende Defektbitadresse verwendet wird. Wenn der Redundanzpfad ver­ wendet wird, wird das Signal RIODIS auf dem niedrigen Pegel gehalten, um ein Übertragungstor zu deaktivieren. Das Signal RIODIS wird auf dem hohen Pegel gehalten, um das Übertra­ gungstor während eines normalen Spaltenbetriebs zu aktivie­ ren.

Nun wird der zweite Redundanzsteuerblock 62 unter Bezugnahme auf die Fig. 9 beschrieben.

Wie es in der Fig. 9 dargestellt ist, verfügt der zweite Redundanzsteuerblock 62 über einen ersten NOR-Gatterblock 90 aus mehreren NOR-Gattern mit drei Eingängen, einen zweiten NOR-Gatterblock 91 aus NOR-Gattern mit zwei Eingängen, die den NOR-Gattern des ersten NOR-Gatterblocks 90 in eindeu­ tiger Weise entsprechen, um eine logische ODER-Operation am Ausgangssignal jedes NOR-Gatters und des Signals WLRH auszu­ führen und um den sich ergebenden Wert zu invertieren, einen Inverterblock aus Invertern, die den NOR-Gattern des zweiten NOR-Gatterblocks 91 auf eineindeutige Weise entsprechen und deren Ausgangssignale invertieren, ein erstes NAND-Gatter NAND1 zum Ausführen einer logischen UND-Operation an jedem Ausgangssignal der NOR-Gatter des ersten NOR-Gatterblocks 90 und zum Invertieren des sich ergebenden Werts, und einen dritten Inverter IN3 zum Invertieren des Signals des ersten NAND-Gatters 1.

Die in den zweiten Redundanzsteuerblock 62 eingegebenen Sig­ nale RPUL<n< dienen zum Steuern jeweiliger IOs, so dass diese jeweils mit einem entsprechenden Redundanzverstärker verbunden werden, wenn mehrere IOs in einem Zellenarraybe­ reich oder unter einer Spaltenadresse repariert werden.

Anders gesagt, wird, wie es in der Fig. 9 dargestellt ist, ein Defekt-IO unter Verwendung von RPUL<0<, RPUL<1< und RPUL<2< als eine Gruppe zugewiesen, während ein anderer De­ fekt-IO unter Verwendung von RPUL<2<, RPUL<4< und RPUL<5< als eine Gruppe zugewiesen wird.

Andererseits dienen die in den zweiten Redundanzsteuerblock 62 eingegebenen Signale RPUL<n< zum Steuern der jeweiligen IOs in solcher Weise, dass sie mit einem Redundanzverstärker verbunden werden, wenn ein IO in verschiedenen Zellenarray­ bereichen oder unter einer Spaltenadresse repariert wird.

Nun wird der Redundanz-IO-Multiplexer 61 unter Bezugnahme auf die Fig. 10 beschrieben.

Wie es in den Fig. 6 und 10 dargestellt ist, verfügt der Redundanz-IO-Multiplexer 61 über einen vierten Inverter IN4 zum Empfangen der Signale ENW<n<, ENN, ENP, EQN, CPL, PREC, RPUL<n< und FION<r<, um einen Bus IO<r< mit einem Bus MIO<r< oder RIO<q< zu verbinden, um mehrere Redundanz-IO-Codierzel­ len RIC0 bis RIOCr sowie RPUL<n< zu invertieren und RPULB<n< auszugeben.

Dabei ist MIO<r< ein Hauptdatenbus mit der Zahl r normaler IO-Busbreiten. RIO<q< ist ein Redundanzdatenbus mit der Zahl q von Redundanz-IO-Busbreiten. IO<r< ist die Breite eines Daten-Eingangs-/Ausgangs-Puffers, und sie entspricht der Breite MIO<r<.

Der Redundanz-IO-Multiplexercodierblock 61 ist ein grundle­ gender IO-Multiplexer, bei dem ein RIO unter der Anzahl q von RIOs als Redundanz-IO verwendet ist. D. h., dass unter der Anzahl r von MIO<r< einer durch RIO<q< ersetzt und mit IO<r< verbunden wird.

Wenn eine entsprechende Defektspaltenadresse angegeben wird und das Signal RPUL hohen Pegel aufweist, wird abhängig vom Zustand jeder Redundanz-IO-Codierzelle entweder MIO<r< oder RIO<q< mit IO<r< verbunden.

Der oben genannte Redundanz-IO-Multiplexercodierblock 61 wird normal betrieben, wenn eine entsprechende Defektspal­ tenadresse eingegeben wird. Dagegen wird er deaktiviert, wenn eine normale Spaltenadresse eingegeben wird. Anders ge­ sagt, nimmt das Signal RPUL<n< niedrigen Pegel ein, wenn eine normale Spaltenadresse eingegeben wird, und RIOy<q< und MIO<r< werden von IO<r< getrennt.

Nachfolgend wird der Fall beschrieben, dass eine normale Spaltenadresse eingegeben wird und der normale IO-Pfad 67 im Normalmodus betrieben wird.

Wie es in den Fig. 11A und 11B dargestellt ist, verfügt der normale IO-Pfad 67 über mehrere Übertragungstore, die auf die Signale RIODIS und RIODISB bestimmen, ob der Bus MIO<r< mit dem Bus IO<r< zu verbinden ist, sowie einen fünften In­ verter IN5 zum Invertieren des Signals RIODIS und zum Ausge­ ben des Signals RIODISB.

Jedes der Übertragungstore enthält einen NMOS-Transistor zum Empfangen des Signals RIODIS sowie einen PMOS-Transistor zum Empfangen des gegenüber dem Signal RIODIS invertierten Sig­ nals RIODISB. Jeder Sourceanschluss derselben steht mit je­ dem Drainanschluss derselben in Kontakt. Die Source- und Drainanschlüsse sind mit den Bussen IO<r< bzw. MIO<r< ver­ bunden.

Das Signal RIODIS wird während eines Redundanzvorgangs auf dem niedrigen Pegel gehalten, um die Übertragungstore zu de­ aktivieren. Dagegen wird es bei einem normalen Spaltenvor­ gang auf hohem Pegel gehalten, um die Übertragungstore zu aktivieren und dadurch den Bus MIO<r< mit dem Bus RIO<r< zu verbinden.

Nachfolgend wird der Schaltungsaufbau der den Redundanzspal­ tenadresse-Codierblock 60 der Fig. 6 bildenden Einheits-Re­ dundanzcodierzelle und der die Redundanzcodierzelle 80 und den Redundanz-IO-Multiplexercodierblock 61 bildenden Ein­ heits-Redundanz-IO-Codierzelle RIOC beschrieben.

Die Fig. 12 ist ein Schaltbild zum Veranschaulichen einer Redundanzcodierzelle in der Fig. 8.

Wie es in der Fig. 12 dargestellt ist, verfügt die Redun­ danzcodierzelle über ein Defektadressen-Datenregister 120 und einen Defektadressen-Schaltblock 121, und sie ermittelt auf die Signale ENN, ENP, EQN, CPL, ENW, ADD und ADDB hin, ob RS1 mit RS2 zu verbinden sei.

Das Defektadressen-Datenregister 120 verfügt über einen ers­ ten PMOS-Transistor PM1 zum Übertragen einer Versorgungs­ spannung VCC an einen ersten Knoten N1 auf das Signal ENP hin; eine erste Latchstufe 122 mit einem mit dem ersten Kno­ ten N1 verbundenen Knoten und einem zweiten Knoten, der mit dem zweiten und dritten Knoten N2 und N3 verbunden ist; ei­ nen ersten NMOS-Schalter 51 zum Steuern, ob, auf das Signal EQN hin, der zweite Knoten N2 mit dem dritten Knoten N3 zu verbinden ist; einen ersten NMOS-Transistor NM1 mit einem Gateanschluss, an dem das Signal ENW<n< eingegeben wird, ei­ nem Sourceanschluss, an dem das Signal am zweiten Knoten N2 übertragen wird, und einen Drainanschluss, an dem das erste Adressensignal ADD eingegeben wird; einen zweiten NMOS-Tran­ sistor NM2 mit einem Gateanschluss, an dem das Signal ENW<n< eingegeben wird, einem Sourceanschluss, an dem das Signal am dritten Knoten N3 übertragen wird, und einen Drainanschluss, an dem das zweite Adressensignal ADDB eingegeben wird; einen fünften NMOS-Transistor NM5 zum Übertragen der Massespannung VSS auf das Signal ENN hin an einen vierten Knoten N4; eine zweite Latchstufe 123 mit einem Knoten, der mit dem vierten Knoten N4 verbunden ist, und einem anderen Knoten, der mit einem fünften und einem sechsten Knoten N5 und N6 verbunden ist; einen ersten ferroelektrischen Kondensator FC1, der zwischen dem Eingangsanschluss des Signals CPL und dem fünf­ ten Knoten N5 angeordnet ist; einen zweiten ferroelektri­ schen Kondensator FC2, der zwischen dem Eingangsanschluss des Signals CPL und dem sechsten Knoten N6 angeordnet ist; einen dritten ferroelektrischen Kondensator FC3, der zwi­ schen dem fünften Knoten N5 und dem Masseanschluss VSS ange­ ordnet ist; und einen vierten ferroelektrischen Kondensator FC4, der zwischen dem sechsten Knoten N6 und dem Massean­ schluss VSS angeordnet ist.

Der Defektadresse-Schaltblock 121 verfügt über einen dritten und einen vierten NMOS-Transistor NM3 und NM4, die abhängig vom ersten und zweiten Adressensignal ADD und ADDB einaus­ geschaltet werden, sowie einen sechsten und einen siebten NMOS-Transistor NM6 und NM7, die unter Steuerung der Signale vom fünften und sechsten Knoten N5 und N6 ein/aus-geschaltet werden.

Wenn entweder der dritte und sechste NMOS-Transistor NM3 und NM6 oder der vierte und siebte NMOS-Transistor NM4 und NM7 eingeschaltet werden, wird RS1 mit RS2 verbunden.

Die erste Latchstufe 122 enthält zwei PMOS-Transistoren, während die zweite Latchstufe 123 zwei NMOS-Transistoren enthält.

Im ersten und zweiten ferroelektrischen Kondensator FG1 und FC2 gespeicherte Daten sind einander entgegengesetzt. Der dritte und der vierte ferroelektrische Kondensator FC3 und FC4 dienen als kapazitive Lastelemente, die zum Erfassen und Lesen der gespeicherten Daten erforderlich sind.

RS1 und RS2 sind Ausgangsknoten, die bestimmen, welche De­ fektadresse in der Redundanzcodierzelle gespeichert wird. Wenn z. B. die Defektadresse hoch ist, ist ADD hoch, während ADDB niedrig ist.

Wenn der erste und der zweiten NMOS-Transistor NM1 und NM2 durch das Signal ENW<n< eingeschaltet werden, werden in den ersten bzw. den zweiten ferroelektrischen Kondensator FC1 und FC2 ein hoher bzw. ein niedriger Datenwert eingespei­ chert. Wenn dabei eine entsprechende Defektadresse nach ei­ ner Redundanzcodierung eingegeben wird, erhalten der fünfte Knoten N5 und das Signal ADD hohen Pegel, so dass der dritte und der sechste NMOS-Transistor NM3 und NM6 eingeschaltet werden. So befinden sich RS1 und RS2 im Zustand mit niedri­ gem Widerstand, in dem sie elektrisch miteinander verbunden sind.

Wenn dagegen eine andere Adresse als die entsprechende De­ fektadresse eingegeben wird, wird der fünfte Knoten N5 auf hohem Pegel gehalten, während das Signal ADD auf niedrigem Pegel gehalten wird, so dass der dritte NMOS-Transistor NM3 ausgeschaltet wird, während der sechste NMOS-Transistor NM6 eingeschaltet wird. So befinden sich RS1 und RS2 im Zustand mit hohem Widerstand, in dem sie nicht elektrisch miteinan­ der verbunden sind.

Wenn die Defektadresse niedrig ist, wird ADD niedrig und ADDB wird hoch.

Wenn das Signal ENW<n< auf hohem Pegel eingegeben wird, wer­ den der erste und der zweite NMOS-Transistor NM1 und NM2 eingeschaltet, so dass in den ersten und den zweiten ferro­ elektrischen Kondensator FC1 und FC2 ein niedriger bzw. ein hoher Datenwert eingespeichert werden.

Wenn nach einer Redundanzcodierung eine entsprechende De­ fektadresse eingegeben wird, erhalten der sechste Knoten N6 und das Signal ADDB den hohen Pegel, so dass der vierte und der sechste NMOS-Transistor NM4 und NM6 eingeschaltet wer­ den. So nehmen RS1 und R52 den Zustand mit niedrigem Wider­ stand ein, in dem sie elektrisch miteinander verbunden sind.

Wenn dagegen eine andere Adresse als die entsprechende De­ fektadresse eingegeben wird, wird der sechste Knoten N6 auf hohem Pegel gehalten, während das Signal ADDB auf niedrigem Pegel gehalten wird, so dass der vierte NMOS-Transistor NM4 ausgeschaltet wird, während der siebte NMOS-Transistor NM7 eingeschaltet wird. So befinden sich RS1 und RS2 im Zustand mit hohem Widerstand, in dem sie nicht elektrisch miteinan­ der verbunden sind.

Daher kann die entsprechende Defektadresse codiert werden.

Nun wird die Struktur der Redundanzhauptzelle unter Bezug­ nahme auf die Fig. 13 beschrieben.

Wie es in der Fig. 13 dargestellt ist, dient die Redundanz­ hauptzelle zum Bestimmen, ob auf die Signale ENN, ENP, EQN, CPL, PREC und ENW ein Hauptsignal auszugeben ist.

Die Redundanzhauptzelle verfügt über einen zweiten PMOS- Transistor PM2 zum Übertragen der Versorgungsspannung VCC an einen siebten Knoten N7 auf das Signal ENP hin, eine dritte Latchstufe 130 mit einem Knoten, der mit dem siebten Knoten N7 verbunden ist, und einem anderen Knoten, der mit einem achten und einem neunten Knoten N8 und N9 verbunden ist; ei­ nen zweiten NMOS-Schalter 52 zum Steuern, ob der achte Kno­ ten N8 auf das Signal EQN hin mit dem neunten Knoten N9 zu verbinden ist; einen achten NMOS-Transistor NM8 mit einem Gateanschluss, an dem das Signal ENW<n< eingegeben wird, ei­ nem Sourceanschluss, an den das Signal vom achten Knoten N8 übertragen wird, und einem Drainanschluss, an dem die Ver­ sorgungsspannung eingegeben wird; einen neunten NMOS-Tran­ sistor NM9 mit einem Gateanschluss, an dem das Signal ENW<n< eingegeben wird, einem Sourceanschluss, an den das Signal vom neunten Knoten 149 übertragen wird, und einem Drainan­ schluss, an dem die Massespannung VSS eingegeben wird; einen zehnten NMOS-Transistor NM10 zum Übertragen der Massespan­ nung VSS an einen zehnten Knoten N10 auf das Signal ENN hin; eine vierte Latchstufe 131 mit einem Knoten, der mit dem zehnten Knoten N10 verbunden ist, und einem anderen Knoten, der mit einem elften und einem zwölften Knoten N11 und N12 verbunden ist; einen fünften ferroelektrischen Kondensator FC5, der zwischen dem Eingangsanschluss des Signals CPL und dem elften Knoten N11 angeordnet ist; einen sechsten ferro­ elektrischen Kondensator FC6, der zwischen dem Eingangsan­ schluss des Signals CPL und dem zwölften Knoten N12 angeord­ net ist; einen siebten und einen achten ferroelektrischen Kondensator FC7 und FC8, die parallel zwischen dem elften Knoten N11 und dem Masseanschluss VSS angeordnet sind; einen neunten ferroelektrischen Kondensator FC9, der zwischen dem elften Knoten N11 und dem Masseanschluss VSS angeordnet ist; und einen elften und einen zwölften NMOS-Transistor NM11 und NMl2, die in Reihe geschaltet sind, um auf ein Signal am elften Knoten 11 und das Signal PREC hin zu steuern, ob der Ausgangsanschluss des Hauptsignals mit dem Masseanschluss zu verbinden ist.

Wenn der elfte NMOS-Transistor NM11 und der zwölfte NMOS- Transistor NM12 eingeschaltet sind, wird das Hauptsignal auf niedrigem Pegel gehalten.

Die dritte Latchstufe 130 verfügt über zwei PMOS-Transisto­ ren, während die vierte Latchstufe 131 über zwei NMOS-Tran­ sistoren verfügt.

Wie oben beschrieben, sind die im fünften und sechsten fer­ roelektrischen Kondensator FC5 und FC6 eingespeicherten Da­ tenwerte einander entgegengesetzt. Der siebte, achte und neunte ferroelektrische Kondensator FC7, FC8 und FC9 dienen als kapazitive Lastelemente, die zum Erfassen und Lesen der gespeicherten Daten dienen.

Die Redundanzhauptzelle wird auf die in der Redundanzcodier­ zelle verwendeten Signale ENN, ENP, EQN, CPL, ENW<n< hin betrieben. Das Signal PREC verfügt über einen anderen Pfad als das Hauptsignal.

Auch wird während des Redundanzvorgangs im elften Knoten ein hoher Datenwert gespeichert, während im zwölften Knoten ein niedriger Datenwert gespeichert wird, da VCC dauernd an den Drainanschluss des achten NMOS-Transistors NM8 übertragen wird und VSS dauernd an den Drainanschluss des neunten NMOS- Transistors NM9 übertragen wird. Daher kann das Hauptsignal während eines Redundanzvorgangs durch das Signal RREC auf dem niedrigen oder dem hohen Pegel gehalten werden. Wenn kein Redundanzvorgang vorliegt, ist der elfte NMOS-Transis­ tor NM11 immer ausgeschaltet, da der elfte Knoten auf nied­ rigem Pegel gehalten wird.

Das Signal PREC wird in einer aktiven Periode, in der das Chipaktiviersignal CSB niedrig ist, auf hohem Pegel gehal­ ten, so dass der zwölfte NMOS-Transistor NM12 aktiviert wird. Dagegen wird das Signal PREC in einer Vorladeperiode auf niedrigem Pegel gehalten, so dass der zwölfte NMOS-Tran­ sistor NM12 deaktiviert wird.

Bevor ein hoher und ein niedriger Datenwert in die ferro­ elektrischen Kondensatoren FC5 bzw. FC6 eingeschrieben wer­ den, steigt die kapazitive Last am elften Knoten N11 an, so dass immer ein niedriger Datenwert in den elften Knoten N11 eingespeichert wird. Um die kapazitive Last am elften Knoten N11 zu erhöhen, wird die Gesamtgröße der ferroelektrischen Kondensatoren FC7 und FC8 so konzipiert, dass sie größer als die Größe des ferroelektrischen Kondensators FC9 ist. Der Differenzwert der kapazitiven Belastung sollte nicht durch zerstörende Ladungen beeinflusst werden, wenn ein hoher Da­ tenwert in einen Knoten des ferroelektrischen Kondensators FC5 eingespeichert wird.

Anders gesagt, ist dann, wenn eine hohe Ladung des ferro­ elektrischen Kondensators FC5 an den elften Knoten N11 ge­ liefert wird, der Spannungspegel am elften Knoten N11 höher als der am zwölften Knoten N12, obwohl der elfte Knoten N11 eine höhere kapazitive Belastung als der zwölfte Knoten N12 aufweist.

Nun wird die Redundanz-IO-Codierzelle unter Bezugnahme auf die Fig. 14 beschrieben.

Wie es in der Fig. 14 dargestellt ist, verfügt die Redun­ danz-IO-Codierzelle über ein Defekt-IO-Register 140 und ei­ nen Defekt-IO-Schaltblock 141, und sie ermittelt auf die Signale ENN, ENP, EQN, CPL, ENW<n<, FION<r< und FIONB<r< hin, ob MIO<r< mit RIO<q< zu verbinden sei.

Das Defekt-IO-Register 140 verfügt über einen dritten PMOS- Transistor PM3 zum Übertragen der Versorgungsspannung VCC an einen dreizehnten Knoten N13 auf das Signal ENP hin; eine fünfte Latchstufe 142 mit einem Knoten, der mit dem drei­ zehnten Knoten N13 verbunden ist, und einem anderen Knoten, der mit einem vierzehnten und einem fünfzehnten Knoten N14 und N15 verbunden ist; einen dritten NMOS-Schalter 53 zum Steuern auf das Signal EQN hin, ob der vierzehnte Knoten N14 mit dem fünfzehnten Knoten N15 zu verbinden ist; einen drei­ zehnten NMOS-Transistor NM13 mit einem Gateanschluss, an dem das Signal ENW<n< eingegeben wird, einem Sourceanschluss, an den das Signal vom vierzehnten Knoten N14 übertragen wird, und einem Drainanschluss, an dem ein Defekt-IO-Signal FION<r< eingegeben wird; einen vierzehnten NMOS-Transistor NM14 mit einem Gateanschluss, an dem das Signal ENW<n< ein­ gegeben wird, einem Sourceanschluss, an den das Signal vom fünfzehnten Knoten N15 übertragen wird, und einem Drainan­ schluss, an dem das Defekt-IO-Signal FIONB<r< eingegeben wird, einen siebzehnten NMOS-Transistor NM17 zum Übertragen der Massespannung VSS an einen sechzehnten Knoten N16 auf das Signal ENN hin; eine sechste Latchstufe 143 mit einem Knoten, der mit dem sechzehnten Knoten N16 verbunden ist, und einem anderen Knoten, der mit einem siebzehnten und ei­ nem achtzehnten Knoten N17 und N18 verbunden ist; einen elf­ ten ferroelektrischen Kondensator FC11, der zwischen dem Eingangsanschluss des Signals CPS und dem achtzehnten Knoten N18 vorhanden ist; einen zwölften ferroelektrischen Konden­ sator FC12, der zwischen dem siebzehnten Knoten N17 und dem Masseanschluss VSS angeordnet ist; und einen dreizehnten ferroelektrischen Kondensator FC13, der zwischen dem acht­ zehnten Knoten N18 und dem Masseanschluss VSS angeordnet ist.

Der Defekt-IO-Schaltblock 141 verfügt über einen vierten PMIOS-Transistor PM4 und einen sechzehnten NMOS-Transistor NM16, die auf das Signal am siebzehnten Knoten N17 einaus­ geschaltet werden, einen fünfzehnten NMOS-Transistor NM15 und einen fünften PMOS-Transistor PM5, die auf das Signal am achtzehnten Knoten N18 hin ein/aus-geschaltet werden, und ein Übertragungstor, das auf die Signale RPUL<n< und RPULB<n< hin die Busse MIO<r< und RIO<q< mit dem Bus MIO<r< verbindet.

Der fünfzehnte NMOS-Transistor NM15 und der sechzehnte NMOS- Transistor sind immer voneinander getrennt, und der vierte PMOS-Transistor und der fünfte PMOS-Transistor sind immer voneinander getrennt.

Anders gesagt, wird durch den Betrieb des Übertragungstors einer der Busse MIO<r< und RIO<r< mit dem IO verbunden.

Die fünfte Latchstufe. 142 verfügt über zwei PMOS-Transisto­ ren, während die sechste Latchstufe 143 über zwei NMOS-Tran­ sistoren verfügt.

Im zehnten und elften ferroelektrischen Kondensator FC10 und FC11 gespeicherte Daten sind einander entgegengesetzt. Der zwölfte und der dreizehnte ferroelektrische Kondensator FC12 und FC13 dienen als kapazitive Lastelemente, die zum Wahr­ nehmen und Lesen der gespeicherten Daten erforderlich sind.

Nun wird unter Bezugnahme auf die Fig. 15 bis 17 ein Verfah­ ren zum Reparieren einer defekten Spalte eines Speichers ge­ mäß einer Ausführungsform der Erfindung beschrieben.

Der Betrieb des Speichers wird für einen eingebauten Selbst­ test (BIST = built-in self test)-Modus in einem Spannungs­ versorgungsmodus beschrieben.

Als Erstes wird, wie es in der Fig. 15 dargestellt ist, im Spannungsversorgungsmodus gearbeitet, wenn ein Spannungsein­ schaltmodus hohen Pegel zeigt. D. h., dass der Spannungsver­ sorgungsmodus dazu dient, einen in einer Redundanzzelle ge­ speicherten Datenwert zu lesen, wobei er im Spannungsein­ schaltmodus ausgeführt wird.

Durch die Fig. 16 und 17 ist der Betrieb des Speicherns ei­ ner Defektspaltenadresse und von Defekt-IO-Daten, wie wäh­ rend des BIST-Modus erzeugt, in der Redundanzzelle darge­ stellt.

Im Spannungsversorgungsmodus wird, wie es in der Fig. 15 dargestellt ist, ein Spannungseinschalt-Erfassungsimpuls PUP erzeugt, wenn die Einschaltspannung einen stabilen Pegel er­ reicht. Wenn der PUP erzeugt wird, wird das Signal EQN vom hohen auf den niedrigen Pegel gebracht, damit das Signal CPL vom niedrigen auf den hohen Pegel gebracht wird.

Die im ersten und zweiten ferroelektrischen Kondensator FC1 und FC2 in der Fig. 12 gespeicherten Ladungen erzeugen an den beiden Knoten der Zelle, d. h. am fünften und sechsten Knoten, aufgrund der kapazitiven Last durch den dritten und vierten ferroelektrischen Kondensator FC3 und FC4 eine Span­ nungsdifferenz. Ferner erzeugen die im fünften und sechsten ferroelektrischen Kondensator FC5 und FC6 in der Fig. 13 ge­ speicherten Ladungen an den beiden Knoten der Zelle, d. h. am elften und zwölften Knoten, durch die kapazitive Last des siebten, achten und neunten ferroelektrischen Kondensators FC7, FC8 und FC9 eine Spannungsdifferenz.

Die im zehnten und elften ferroelektrischen Kondensator FC10 und FC11 der Fig. 14 gespeicherten Ladungen erzeugen an den beiden Knoten der Zelle, d. h. am siebzehnten und achtzehn­ ten Knoten, durch die kapazitive Last des zwölften und drei­ zehnten ferroelektrischen Kondensators FC12 und FC13 eine Spannungsdifferenz.

Danach, d. h. nach dem Erzeugen einer Spannungsdifferenz zwischen dem fünften und dem sechsten Knoten, zwischen dem elften und dem zwölften Knoten sowie zwischen dem siebzehn­ ten und dem achtzehnten Knoten, werden die Signale EEN und ENP auf den hohen bzw. den niedrigen Pegel aktiviert, so dass die Daten an beiden Enden der Zelle verstärkt werden.

Wenn die Daten an beiden Enden der Zelle verstärkt werden, wird das Signal CPL erneut auf den niedrigen Pegel gebracht, damit der zerstörte hohe Datenwert im ferroelektrischen Kon­ densator FC1 oder FC2 wiederhergestellt wird.

Dabei wird das Signal ENW<n< auf den niedrigen Pegel deakti­ viert, so dass verhindert wird, dass ein externer Datenwert eingeschrieben wird.

Als Nächstes wird im BIST-Modus getestet, ob im Speicher ein Defektbit erzeugt wurde. Wenn ein Defektbit erzeugt wurde, wird ein Verfahren zum Reparieren desselben ausgeführt, das nun unter Bezugnahme auf die Fig. 16 und 17 erläutert wird.

Wie es in den Fig. 4, 16 und 17 veranschaulicht ist, wird ein Speicher 40 (FRAM) getestet. Wenn ein Defektbit erzeugt wird, werden im Speichertest-Logikblock 41 die Signale RAP und FION<r< erzeugt.

Der erste Redundanzsteuerblock 44, der das Signal RAP emp­ fängt, erzeugt das Signal CPL von hohem Pegel, während der Redundanzzähler-Decodiersteuerblock 45 das Signal ENW<n< von hohem Pegel erzeugt. Dabei werden ENN auf hohem Pegel und ENP auf niedrigem Pegel ausgegeben, und das Signal EQN nimmt den niedrigen Pegel ein.

Der Zähler 42, der das Signal RAP vom Speichertest-Logik­ block 41 empfangen hat; gibt ein Zählersignal an den Zähler­ ausgangssignal-Codierbus 51 aus.

Der Redundanzzähler-Decodiersteuerblock 45, der das Signal ENW vom ersten Redundanzsteuerblock 44 und das Zählsignal vom Zähler 42 empfangen hat, gibt das Signal ENW<n< mit ho­ hem Pegel an einen entsprechenden Redundanzcodierblock aus.

Die vorhandenen Daten an den beiden Enden der Zellen N5, N6, N17 und N18 werden auf einen entsprechenden Defektspalten­ adresse-Datenwert und ein entsprechendes Defekt-IO-Signal FION<r< geändert.

Betreffend einen Redundanzspaltenadresse-Codierblock eines entsprechenden Redundanzcodierblocks, wie in den Fig. 6 und 8 dargestellt, wird das Signal RPUL<n< über die Redundanz­ hauptzelle 80 und mehrere Redundanzcodierzellen ausgegeben. Dabei empfangen die Redundanzhauptzellen 80, die mehreren Redundanzcodierzellen und die Redundanz-IO-Codierzellen die Signale ENN, PREC und CPL auf hohem Pegel, und die Signale ENP, EQN, ADD und ADDB, die vom ersten Redundanzsteuerblock 44 herrühren, auf niedrigem Pegel, und sie empfangen das Signal ENW<n< von einem entsprechenden Redundanzzähler-Deco­ diersteuerblock 45 mit bestimmter Breite auf hohem Pegel.

Die Redundanzhauptzelle 80 gibt, wie es in der Fig. 13 dar­ gestellt ist, über die Schaltung der Fig. 13 ein Hauptsignal aus, bevor sie das Signal RPUL<n< ausgibt. Die Redundanzco­ dierzellen, wie in der Fig. 12 dargestellt, codieren mittels der Schaltung der Fig. 12 defekte Redundanzzellen.

Wenn der aktuelle Datenwert auf einen entsprechenden Defekt­ spaltenadresse-Datenwert wechselt und ein entsprechender IO- Datenwert FION<r< als Defektbit erzeugt wird, wird der De­ fektspaltenadresse-Datenwert in die Redundanzcodierzelle der Fig. 8 und 12 eingespeichert, die Redundanzhauptzelle wird unter Verwendung der Schaltung der Fig. 13 aktiviert, und der Bus RIO<q< wird unter Verwendung der Redundanz-IO-Co­ dierzellen der Fig. 14 mit dem Bus IO<r< verbunden.

Wenn z. B. die Defektspaltenadresse hoch ist, ist ADD hoch, während ADDB niedrig ist.

Wenn der erste und der zweite NMOS-Transistor NM1 und NM2 durch das Signal ENWy< n< auf hohem Pegel eingeschaltet wer­ den, werden ein hoher bzw. ein niedriger Datenwert in den ersten bzw. den zweiten ferroelektrischen Kondensator FC1 und FC2 eingespeichert. Wenn dabei eine entsprechende De­ fektadresse nach einer Redundanzcodierung eingegeben wird, nehmen der fünfte Knoten N5 und das Signal ADD den hohen Pe­ gel ein, so dass der dritte und der sechste NMOS-Transistor NM3 und NM6 eingeschaltet werden. So befinden sich RS1 und RS2 im Zustand mit niedrigem Widerstand, in dem sie elek­ trisch miteinander verbunden sind.

Wenn dagegen eine andere Adresse als die entsprechende De­ fektadresse eingegeben wird, wird der fünfte Knoten N5 auf hohem Pegel gehalten, während das Signal ADD auf niedrigem Pegel gehalten wird, so dass der dritte NMOS-Transistor NM3 ausgeschaltet wird, während der sechste NMOS-Transistor NM6 eingeschaltet wird. So befinden sich RS1 und RS2 im Zustand mit hohem Widerstand, in dem sie nicht elektrisch miteinan­ der verbunden sind.

Wenn die Defektspaltenadresse niedrig ist, wird das Signal ADD niedrig, während das Signal ADDB hoch wird.

Wenn das auf hohem Pegel aktivierte Signal ENW<n< eingegeben wird, werden der erste und der zweite NMOS-Transistor NM1 und NM2 eingeschaltet, so dass ein niedriger bzw. ein hoher Datenwert in den ersten bzw. zweiten ferroelektrischen Kon­ densator FC1 und FC2 eingespeichert werden.

Wenn nach einer Redundanzcodierung eine entsprechende De­ fektadresse eingegeben wird, erhalten der sechste Knoten N6 und das Signal ADDB den hohen Pegel, so dass der vierte und der siebte NMOS-Transistor NM4 und NM7 eingeschaltet werden. So befinden sich RS1 und RS2 im Zustand mit niedrigem Wider­ stand, in dem sie elektrisch miteinander verbunden sind.

Wenn dagegen eine andere Adresse als die entsprechende De­ fektadresse eingegeben wird, wird der sechste Knoten N6 auf dem hohen Pegel gehalten, während das Signal ADDB auf dem niedrigen Pegel gehalten wird, so dass der vierte NMOS-Tran­ sistor NM4 ausgeschaltet wird, während der siebte NMOS-Tran­ sistor NM7 eingeschaltet wird. So befinden sich RS1 und RS2 im Zustand mit hohem Widerstand, in dem sie nicht elektrisch miteinander verbunden sind.

Daher kann die entsprechende Defektspaltenadresse codiert werden.

Nun wird die Ausgabe des Hauptsignals unter Bezugnahme auf die Fig. 13 beschrieben.

Die Redundanzhauptzelle wird auf die Signale ENN, ENP, EQN, CPh und ENW<n<, wie in der Redundanzcodierzelle verwendet, hin betrieben. Das Signal PREC verfügt über einen anderen Pfad als das Hauptsignal.

Da immer die Spannung VCC an den Drainanschluss des achten NMOS-Transistors NM8 und immer die Spannung VSS an den Drainanschluss des neunten NMOS-Transistors NM9 übertragen werden, wird das Signal ENW<n< während eines Redundanzvor­ gangs auf dem hohen Pegel gehalten. So wird ein hoher Daten­ wert in den elften Knoten eingespeichert, während ein nied­ riger Datenwert in den zwölften Knoten eingespeichert wird, so dass der elfte NMOS-Transistor NM11 eingeschaltet wird.

Daher kann das Signal RREC während eines Redundanzvorgangs auf dem hohen oder dem niedrigen Pegel gehalten werden. Je­ doch wird im Fall ohne Redundanz der elfte NMOS-Transistor NM11 immer ausgeschaltet, da der elfte Knoten auf niedrigem Pegel gehalten wird. Demgemäß wird das Hauptsignal auf nied­ rigem Pegel gehalten.

Das Signal PREC wird in der aktiven Periode, in der das Chipaktiviersignal CSB niedrig ist, auf dem hohen Pegel ge­ halten, so dass der zwölfte NMOS-Transistor NM12 aktiviert wird. Dagegen wird das Signal PREC in der Vorladeperiode auf dem niedrigen Pegel gehalten, so dass der zwölfte NMOS-Tran­ sistor NM12 deaktiviert wird.

Anders gesagt, werden dann, wenn in der aktiven Periode, in der das Chipaktiviersignal CSB niedrig ist, ein Redundanz­ vorgang erzeugt wird, der elfte und der zwölfte NMOS-Tran­ sistor NM11 und NM12 eingeschaltet, so dass das Hauptsignal auf niedrigem Pegel gehalten wird und die Defektspalten­ adresse-Daten in der Redundanzcodierzelle codiert werden können.

Nun wird der Codiervorgang für einen Defekt-IO unter Verwen­ dung der Redundanz-IO-Codierzelle beschrieben.

Wie es in den Fig. 6, 10, 14 und 17 dargestellt ist, werden, wenn im Speichertest-Logikblock 41 entsprechende Defekt-IOs erzeugt werden, die den Defekt-IOs entsprechenden Signale FION<r< und FIONB<r< in die Redundanz-IO-Codierzellen des Redundanz-IO-Multiplexercodierblocks 61 eingegeben, wobei das Signal FIONB<r< entgegengesetzte Polarität zum Signal FION<r< aufweist. In diesem Fall wird das Signal FION<r< auf dem hohen Pegel gehalten, während das Signal FIONB<r< auf dem niedrigen Pegel gehalten wird.

Der Redundanz-IO-Multiplexercodierblock 61 gibt auf das vom Redundanzspaltenadresse-Codierblock ausgegebene Signal RPUL<n< hin das Signal RPUL<n< an die Redundanzcodierzellen aus, und er gibt gleichzeitig das Signal RPULB<n< über den vierten Invertierer IN4 mit einer Polarität entgegengesetzt zum Signal RPUL<n< aus.

Wenn im Zustand, in dem die Signale FION<r< und FIONB<r< eingegeben werden, das Signal ENW<n< mit hohem Pegel erzeugt wird, werden die Signale FION<r< und FIONB<r< über den drei­ zehnten und vierzehnten NMOS-Transistor NM13 und NM14 an den siebzehnten und achtzehnten Knoten N17 und N18 übertragen. Auch werden ein hoher und ein niedriger Datenwert aufgrund des Signals CPL im zehnten und elften ferroelektrischen Kon­ densator FC10 und FC11 gespeichert.

Wenn einmal ein hoher und ein niedriger Datenwert an den siebzehnten und achtzehnten Knoten N17 und N18 übertragen sind, werden der sechzehnte NMOS-Transistor NM16 und der fünfte PMOS-Transistor PM5 eingeschaltet, während der fünf­ zehnte NMOS-Transistor NM15 und der vierte PMOS-Transistor PM4 ausgeschaltet werden. Im Ergebnis wird nur der Datenpfad für RIO<q< aktiviert.

Während der Defektspaltenadresse wird das Signal RPUL<n< auf hohem Pegel gehalten, und das Signal RPULB<n< wird auf nied­ rigem Pegel gehalten. In diesem Fall wird das Übertragungs­ tor der Fig. 14 aktiviert. Daher wird der Bus RIO<q< mit dem Bus IO<r< verbunden.

Die vorhandenen Daten an den beiden Enden der in den Fig. 12, 13 und 14 dargestellten Zellen werden auf die Defekt­ adresse-Daten und FION<r< umgewechselt, während ENW<n< auf hohem Pegel gehalten wird. Der geänderte Defektadresse-Da­ tenwert wird in die ferroelektrischen Kondensatoren FC1 und FC2 eingespeichert. Um den Defekt-IO-Datenwert in die ferro­ elektrischen Kondensatoren FC1 und FC2 einzuspeichern und den Defekt-IO-Datenwert in die ferroelektrischen Kondensato­ ren FC10 und FC11 einzuspeichern, wie in den Fig. 12, 14, 16 und 17 dargestellt, wird, wenn das Signal ENW<n< auf den niedrigen Pegel gebracht wird, nachdem das Signal CPL auf dieselbe Weise wie ENW<n< auf den hohen Pegel gebracht wur­ de, das Signal CPL nach einer bestimmten Zeitspanne auf den niedrigen Pegel gebracht. Dieser Vorgang sollte ausgeführt werden, während sich die entsprechende Defektadresse und der Defekt-IO während eines Zyklus im aktiven Zustand befinden.

Der zweite Redundanzsteuerblock 70, der das Signal RPUL<n< empfangen hat, wie es in den Fig. 6 und 9 dargestellt ist, gibt das Signal RIODIS im normalen Betriebsmodus an den nor­ malen IO-Pfad 67 aus. Andererseits gibt der zweite Redun­ danzsteuerblock 70, wenn eine Defektadresse erzeugt wurde, auf das Signal WLRH hin das Signal WLRHR<q< an den Redun­ danzverstärker 64 aus, um eine Zelle für einen Redundanzvor­ gang über den Redundanzspalte-Auswählblock 71 auszuwählen.

Die Schaltung und das Verfahren zur Spaltenreparatur bei ei­ nem nichtflüchtigen ferroelektrischen Speicher gemäß der Er­ findung zeigen die folgenden Vorteile:

• - Erstens ist kein Analyseschritt für ein Defektbit erfor­ derlich. Wenn ein Defektbit während eines Spaltenadressen­ tests erzeugt wird, wird die defekte Spaltenadresse direkt repariert. Demgemäß können die Test- und die Redundanzvor­ gangszeit verringert werden.
• - Zweitens kann der Herstellprozess vereinfacht werden, da der die Redundanzcodierzelle bildende ferroelektrische Kon­ densator im selben Prozess wie eine Speicherzelle herge­ stellt wird.
• - Schließlich ist es möglich, einen Redundanzalgorithmus zu jedem beliebigen Zeitpunkt zu ändern oder hinzuzufügen, da er unabhängig vom Chiptyp mit dem Wafertyp oder dem Gehäuse­ typ angewandt werden kann. Ferner kann die erfindungsgemäße Spaltenreparaturschaltung für einen eingebetteten FRAM ver­ wendet werden, da das während des Speichertests erzeugte De­ fektbit direkt repariert werden kann.

Claims (18)

1. Spaltenreparaturschaltung für einen nichtflüchtigen ferroelektrischen Speicher mit einer Reparaturlogikeinheit, wobei die Spaltenreparaturschaltung Folgendes aufweist:
einen Speichertest-Logikblock (41) zum Erzeugen eines Re­ dundanzaktivierimpulses (RAP) und einer entsprechenden De­ fekt-Eingabe/Ausgabe(IO)-Zahl FION<r<, wenn sich während ei­ nes Tests eine Spaltenadresse mit einem zu reparierenden De­ fektbit findet;
einen Spannungseinschaltsensor (43) zum Erzeugen eines Spannungseinschaltimpulses, wenn eine stabile Versorgungs­ spannung erfasst wird;
einen ersten Redundanzsteuerblock (44) zum Erzeugen eines ersten bis fünften Steuersignals ENN, ENP, EQN, CPL und PREC sowie eines sechsten Steuersignals ENW auf den Impuls RAP und den Spannungseinschaltimpuls hin;
einen Zähler (42) zum Erzeugen eines n-Bit-Zählerbitsig­ nals, das durch den Impuls RAP um ein Bit erhöht wird, damit Entsprechung mit der Anzahl von Redundanzbits besteht;
einen Redundanzzähler-Decodiersteuerblock (45) zum Erzeu­ gen eines aktivierten Codiersignals ENW<n< auf das Zähler­ bitsignal vom Zähler und das sechste Steuersignal ENW hin; und
einen Redundanz-IO-Codierzelleblock (10) zum Codieren ei­ ner Defektspaltenadresse auf das Codiersignal ENW<n<, das erste bis fünfte Steuersignal, das erste und zweite Adres­ sensignal ADD und ADDB sowie die Defekt-IO-Zahl FION<r< hin, und zum Codieren eines defekten IO-Busses.

2. Schaltung nach Anspruch 1, gekennzeichnet durch einen Zählerausgangssignal-Codierbus, der das vom Zähler (42) aus­ gegebene Zählerbitsignal codiert; und einen ersten NAND-Gat­ terblock mit mehreren NAND-Gattern, die eine logische UND- Operation am Codiersignal vom Zählerausgangssignal-Codierbus ausführen und den sich ergebenden Wert invertieren.

3. Schaltung nach Anspruch 1, dadurch gekennzeichnet, dass der Redundanzzähler-Decodiersteuerblock (45) einen ersten bis neunten Redundanzzähler-Decodiersteuerblock aufweist, von denen jeder über Folgendes verfügt:
einen ersten Inverterblock mit mehreren Invertern zum In­ vertieren eines Ausgangssignals jedes NAND-Gatters des ers­ ten NAND-Gatterblocks;
einen zweiten NAND-Gatterblock aus mehreren NAND-Gattern zum Ausführen einer logischen UND-Operation des Ausgangssig­ nals jedes Inverters des ersten Inverterblocks und zum In­ vertieren des sich ergebenden Werts; und
einen zweiten Inverterblock aus mehreren Invertern zum In­ vertieren des Ausgangssignals jedes NAND-Gatters des zweiten NAND-Gatterblocks und zum Ausgeben des aktivierten Codier­ signals ENW<n<.

4. Schaltung nach Anspruch 1, dadurch gekennzeichnet, dass der Redundanzcodierblock (46) Folgendes aufweist:
einen Redundanzspaltenadresse-Codierblock zum Erzeugen ei­ nes siebten Steuersignals RPUL<n< zum Steuern einer Defekt­ reparatur auf das erste bis fünfte Steuersignal ENN, ENP, EQN, CPL und PREC sowie das aktivierte Codiersignal ENW<n< hin;
einen Redundanz-IO-Multiplexercodierblock zum Ersetzen ei­ nes der Haupt-IO-Busses MIO<r< durch einen Redundanz-IO-Bus RIO<q< und zum Verbinden des Redundanz-Eingangs-/Ausgangs- Busses RIO<q< mit einem Daten-IO-Bus IO<r< auf das siebte Steuersignal RPUL<n<, das erste bis fünfte Steuersignal ENN, ENP, EQN, CPL und PREC, das aktivierte Codiersignal ENW<n< und die Defekt-IO-Zahl FION<r< hin; und
einen zweiten Redundanzsteuerblock zum Erzeugen eines neunten Steuersignals WLRH, das den Betrieb eines Redundanz­ verstärkers steuert, und eines zehnten Steuersignals RIODIS, das während eines normalen Betriebsmodus einen normalen IO- Pfad steuert, was auf das siebte Steuersignal RPUL<n< und ein die Lese/Schreib-Modi eines Datenbusses steuerndes ach­ tes Steuersignal WLRH hin erfolgt.

5. Schaltung nach Anspruch 4, dadurch gekennzeichnet, dass der Redundanzspaltenadresse-Codierblock Folgendes aufweist:
eine Redundanzhauptzelle (80) zum Bestimmen, ob mehrere Redundanzcodierzellen auf das erste bis fünfte Steuersignal ENN, ENP, EQN, CPL und PREC und das aktivierte Codiersignal ENW<n< hin zu aktivieren oder zu deaktivieren sind;
einen Redundanzcodierzellen-Block mit mehreren in Zeilen­ richtung angeordneten Redundanzcodierzellen zum Speichern einer aktuellen Defektadresse auf das erste bis vierte Steu­ ersignal ENN, ENP, EQN und CPL und das aktivierte Codiersig­ nal ENW<n< hin;
ein erstes NOR-Gatter zum Ausführen einer logischen ODER- Operation an den Ausgangssignalen in der Zeilenrichtung ent­ sprechend dem EIN/AUS-Zustand der Redundanzcodierzellen und zum Invertieren des sich ergebenden Werts;
einen ersten Inverter zum Invertieren des Signals des ers­ ten NOR-Gatters;
einen zweiten Inverter zum Invertieren des Signals des In­ verters und zum Ausgeben des zweiten Steuersignals RPUL<n<; und
PMOS-Transistoren, die jeweils in abschließenden Ausgangs­ anschlüssen der in der Zeilenrichtung verbundenen Redundanz­ codierzellen vorhanden sind.

6. Schaltung nach Anspruch 5, dadurch gekennzeichnet, dass die Redundanzcodierzellen Folgendes aufweisen:
einen ersten PMOS-Transistor PM1 zum Übertragen einer Ver­ sorgungsspannung VCC an einen ersten Knoten N1 auf das zwei­ te Steuersignal ENP hin;
eine erste Latchstufe mit einem Knoten, der mit dem ersten Knoten N1 verbunden ist, und einem anderen Knoten, der mit einem zweiten und einem dritten Knoten N2 und N3 verbunden ist;
einen ersten NMOS-Schalter S1, der auf das dritte Steuer­ signal EQN hin steuert und der zweite Knoten N2 mit dem dritten Knoten N3 zu verbinden ist;
einen ersten NMOS-Transistor NM1 mit einem Gateanschluss, an dem das Codiersignal ENW<n< eingegeben wird, einem Sour­ ceanschluss, an den das Signal am zweiten Knoten N2 übertra­ gen wird, und einem Drainanschluss, an dem das erste Adres­ sensignal ADD eingegeben wird;
einen zweiten NMOS-Transistor NM2 mit einem Gateanschluss, an dem das Codiersignal ENW<n< eingegeben wird, einem Sour­ ceanschluss, an den das Signal am dritten Knoten N3 übertra­ gen wird, und einem Drainanschluss, an dem das zweite Adres­ sensignal ADDB eingegeben wird;
einen dritten und einen vierten NMOS-Transistor NM3 und NM4, die abhängig vom ersten und zweiten Adressensignal ADD und ADDB ein/aus-geschaltet werden;
einen fünften NMOS-Transistor NM5 zum Übertragen der Mas­ sespannung VSS an einen vierten Knoten N4 auf das erste Steuersignal ENN hin;
eine zweite Latchstufe mit einem Knoten, der mit dem vier­ ten Knoten N4 verbunden ist, und einem anderen Knoten, der mit dem fünften und sechsten Knoten N5 und N6 verbunden ist;
einen ersten ferroelektrischen Kondensator FC1, der zwi­ schen dem Eingangsanschluss des vierten Steuersignals CPL und dem fünften Knoten N5 angeordnet ist;
einen zweiten ferroelektrischen Kondensator FC2, der zwi­ schen dem Eingangsanschluss des vierten Steuersignals CPL und dem sechsten Knoten N6 angeordnet ist;
einen dritten ferroelektrischen Kondensator FC3, der zwi­ schen dem fünften Knoten N5 und dem Masseanschluss VSS ange­ ordnet ist;
einen vierten ferroelektrischen Kondensator FC4, der zwi­ schen dem sechsten Knoten N6 und dem Masseanschluss VSS an­ geordnet ist; und
einen sechsten und einen siebten NMOS-Transistor NM6 und NM7, die unter Steuerung von Signalen am fünften und sechs­ ten Knoten N5 und N6 ein/aus-geschaltet werden.

7. Schaltung nach Anspruch 5, dadurch gekennzeichnet, dass die Redundanzhauptzelle (80) Folgendes aufweist:
einen zweiten PMOS-Transistor PM2 zum Übertragen der Ver­ sorgungsspannung VCC an einen siebten Knoten N7 auf das zweite Steuersignal ENP hin;
eine dritte Latchstufe mit einem Knoten, der mit dem sieb­ ten Knoten N7 verbunden ist, und einem anderen Knoten, der mit einem achten und einem neunten Knoten N8 und N9 verbun­ den ist;
einen zweiten NMOS-Schalter S2 zum Steuern auf das dritte Steuersignal EQN hin, ob der achte Knoten N8 mit dem neunten Knoten N9 zu verbinden ist;
einen achten NMOS-Transistor NM8 mit einem Gateanschluss, an dem das Codiersignal ENW<n< eingegeben wird, einem Drain­ anschluss, an den das Signal am achten Knoten N8 übertragen wird, und einem Sourceanschluss, an dem die Versorgungsspan­ nung eingegeben wird; einen neunten NMOS-Transistor NM9 mit einem Gateanschluss, an dem das Codiersignal ENW<n< eingegeben wird, einem Sour­ ceanschluss, an den das Signal am neunten Knoten N9 übertra­ gen wird, und einem Drainanschluss, an dem die Massespannung VSS eingegeben wird; einen zehnten NMOS-Transistor NM10 zum Übertragen der Mas­ sespannung VSS an einen zehnten Knoten N10 auf das erste Steuersignal ENN hin;
eine vierte Latchstufe mit einem Knoten, der mit dem zehn­ ten Knoten N10 verbunden ist, und einem anderen Knoten, der mit dem elften und zwölften Knoten N11 und N12 verbunden ist;
einen fünften ferroelektrischen Kondensator FC5, der zwi­ schen dem Eingangsanschluss des vierten Steuersignals CPL und dem elften Knoten N11 angeordnet ist;
einen sechsten ferroelektrischen Kondensator FC6, der zwi­ schen dem Eingangsanschluss des vierten Steuersignals CPL und dem zwölften Knoten N12 angeordnet ist;
einen siebten und einen achten ferroelektrischen Kondensa­ tor FC7 und FC8, die parallel zwischen dem elften Knoten N11 und dem Masseanschluss VSS angeordnet sind;
einen neunten ferroelektrischen Kondensator FC9, der zwi­ schen dem zwölften Knoten N12 und dem Masseanschluss VSS an­ geordnet ist; und
einen elften und einen zwölften NMOS-Transistor NM11 und NM12, die in Reihe zwischen dem Ausgangsanschluss für ein Hauptsignal und dem Masseanschluss unter Steuerung durch den elften Knoten N11 und das fünfte Steuersignal PREC angeord­ net sind.

8. Schaltung nach Anspruch 4, dadurch gekennzeichnet, dass der Redundanz-IO-Multiplexercodierblock Folgendes aufweist:
einen vierten Inverter IN4 zum Invertieren des siebten Steuersignals RPUL<n< und zum Ausgeben des Signals RPULB<n<; und
mehrere Redundanz-IO-Codierzellen zum selektiven Verbinden eines Daten-Eingangs-/Ausgangs-Busses IO<r< mit einem Haupt- Eingangs-/Ausgangs-Bus MIO<r< oder einem Redundanz-Eingangs/ Ausgangs-Bus RIO<q< auf das Codiersignal ENW<n<, das erste bis fünfte Steuersignal ENN, ENP, EQN, CPL und PREC, das siebte Steuersignal RPUL<n<, das Signal RPULB<n< und die De­ fekt-IO-Zahl FION<r< hin.

9. Schaltung nach Anspruch 8, dadurch gekennzeichnet, dass die Redundanz-IO-Codierzelle Folgendes aufweist:
einen dritten PMOS-Transistor PM3 zum Übertragen der Ver­ sorgungsspannung VCC an einen dreizehnten Knoten N13 auf das Signal ENP hin;
eine fünfte Latchstufe mit einem Knoten, der mit dem drei­ zehnten Knoten N13 verbunden ist, und einem anderen Knoten, der mit einem vierzehnten und einem fünfzehnten Knoten N14 und N15 verbünden ist;
einen dritten NMOS-Schalter 53 zum Steuern auf das dritte Steuersignal EQN hin, ob der vierzehnte Knoten N14 mit dem fünfzehnten Knoten N15 zu verbinden ist;
einen dreizehnten NMOS-Transistor Nm13 mit einem Gatean­ schluss, an dem das Codiersignal ENW<n< eingegeben wird;
einen Sourceanschluss, an den das Signal am vierzehnten Knoten N14 übertragen wird, und einem Drainanschluss, an dem ein Defekt-IO-Signal FION<r< eingegeben wird;
einen vierzehnten NMOS-Transistor NM14 mit einem Gatean­ schluss, an dem das Codiersignal ENW<n< eingegeben wird, ei­ nem Sourceanschluss, an den das Signal am fünfzehnten Knoten N15 übertragen wird, und einem Drainanschluss, an dem das Defekt-IO-Signal FIONB<r< eingegeben wird;
einen siebzehnten NMOS-Transistor NM17 zum Übertragen der Massespannung VSS an einen sechzehnten Knoten N16 auf das erste Steuersignal ENN hin;
eine sechste Latchstufe mit einem Knoten, der mit dem sechzehnten Knoten N16 verbunden ist, und einem anderen Kno­ ten, der mit einem siebzehnten und einem achtzehnten Knoten N17 und N18 verbunden ist;
einen zehnten ferroelektrischen Kondensator FC10, der zwi­ schen dem Eingangsanschluss des vierten Steuersignals CPL und dem siebzehnten Knoten N17 angeordnet ist;
einen elften ferroelektrischen Kondensator FC11, der zwi­ schen dem Eingangsanschluss des vierten Steuersignals CPL und dem achtzehnten Knoten N18 angeordnet ist;
einen zwölften ferroelektrischen Kondensator FC12, der zwischen dem siebzehnten Knoten N17 und dem Masseanschluss VSS angeordnet ist;
einen dreizehnten ferroelektrischen Kondensator FC13, der zwischen dem achtzehnten Knoten N18 und dem Masseanschluss VSS angeordnet ist;
einen vierten PMOS-Transistor PM4 und einen sechzehnten NMOS-Transistor NM16, die auf ein Signal am siebzehnten Kno­ ten N17 hin ein-/aus-geschaltet werden;
einen fünfzehnten NMOS-Transistor NM15 und einen fünften PMOS-Transistor PM5, die auf das Signal am achtzehnten Kno­ ten N18 hin ein-/aus-geschaltet werden; und
ein Übertragungstor zum Verbinden der Busse MIO<r< und RIO<q< mit dem Bus IO<r< auf das siebte Steuersignal RPUL<n< und das zugehörige invertierte Signal RPULB<n< hin.

10. Schaltung nach Anspruch 4, dadurch gekennzeichnet, dass der zweite Redundanzsteuerblock Folgendes aufweist:
einen ersten NOR-Gatterblock mit mehreren NOR-Gattern mit drei Eingängen;
einen zweiten NOR-Gatterblock mit mehreren NOR-Gattern zum Ausführen einer logischen ODER-Operation am Ausgangssignal jedes NOR-Gatters des ersten NOR-Gatterblocks und am achten Steuersignal WLRH und zum Invertieren des sich ergebenden Werts;
ein erstes NAND-Gatter und einen dritten Inverter, die in Reihe geschaltet sind, um das zehnte Steuersignal RIODIS auszugeben, das einen normalen Eingangs-/Ausgangs-Pfad steu­ ert, was auf das Ausgangssignal jedes NOR-Gatters des ersten NOR-Gatterblocks hin erfolgt; und
einen Inverterblock aus mehreren Invertern zum Invertieren des Signals jedes NOR-Gatters des zweiten NOR-Gatterblocks zum Ausgeben eines elften Steuersignals, das den Lese/Schreib-Vorgang des Redundanzverstärkers steuert.

11. Spaltenreparaturverfahren für einen nichtflüchtigen ferroelektrischen Speicher mit einer Reparaturlogikeinheit, wobei das Spaltenreparaturverfahren die folgenden Schritte aufweist:

• - Erzeugen eines Redundanzaktivierimpulses (RAP) und einer entsprechenden Defekt-Eingabe/Ausgabe(IO)-Zahl FION<r< in einem Speichertest-Logikblock, wenn sich während eines Tests eine Spaltenadresse mit einem zu reparierenden Defektbit findet;
• - Erzeugen eines Spannungseinschaltimpulses in einem Span­ nungseinschaltsensor, wenn eine stabile Versorgungsspannung erfasst wird;
• - Erzeugen eines ersten bis fünften Steuersignals ENN, ENP, EQN, CPL und PREC sowie eines sechsten Steuersignals ENW auf den Impuls RAP und den Spannungseinschaltimpuls hin;
• - Erzeugen eines n-Bit-Zählerbitsignals in einem Zähler, das durch den Impuls RAP um ein Bit erhöht wird, damit Entspre­ chung mit der Anzahl von Redundanzbits besteht;
• - Erzeugen eines aktivierten Codiersignals ENW<n< auf das Zählerbitsignal vom Zähler und das sechste Steuersignal ENW hin; und
• - Codieren einer Defektspaltenadresse in einem Redundanzco­ dierblock, der das Codiersignal ENW<n<, das erste bis fünfte Steuersignal, das erste und zweite Adressensignal ADD und ADDB sowie die Defekt-IO-Zahl FION<r<, und zum Codieren eines defekten IO-Busses empfangen hat.

12. Verfahren nach Anspruch 11, dadurch gekennzeichnet, dass das Codieren der Defektspaltenadresse und das Codieren des Defekt-IO-Busses die folgenden Schritte beinhalten:

• - Programmieren der ein entsprechendes Defektbit enthalten­ den Spaltenadresse in einem Redundanzspaltenadresse-Codier­ block mit einer Redundanzhauptzelle und einer Redundanzco­ dierzelle auf das erste bis fünfte Steuersignal ENN, ENP, EQN, CPL und PREC, das aktivierte Codiersignal ENW<n< sowie das erste und zweite Adressensignal ADD und ADDB hin, wobei die Redundanzhauptzelle und die Redundanzcodierzelle jeweils über ferroelektrische Kondensatoren verfügen;
• - Ausgeben eines siebten Steuersignals RPUL<n< aus dem Re­ dundanzspaltenadresse-Codierblock zum Reparieren eines De­ fekts, wenn eine programmierte Spaltenadresse mit einem ent­ sprechenden Defektbit eingegeben wird; und
• - Eingeben des siebten Steuersignals RPUL<n<, des ersten bis fünften Steuersignals ENN, ENP, EQN, CPL und PREC, des akti­ vierten Codiersignals ENW<n< und der Defekt-IO-Zahl in den Reclundanz-IO-Multiplexercodierblock, und Ersetzen eines von mehreren Haupt-Eingangs-/Ausgangs-Bussen MIO<r< durch einen Redundanz-Eingangs-/Ausgangs-Bus RIO<q<, um diesen mit einem Daten-Eingangs-/Ausgangs-Bus IO<r< zu verbinden.

13. Verfahren nach Anspruch 11, dadurch gekennzeichnet, dass die Defektspaltenadresse in einer aktiven Periode repa­ riert wird, in der ein Chipaktiviersignal auf niedrigen Pe­ gel aktiviert ist, und einer Periode, in der das fünfte Steuersignal PREC auf hohem Pegel gehalten wird.

14. Verfahren nach Anspruch 11, dadurch gekennzeichnet, dass das erste Steuersignal ENN auf hohem Pegel gehalten wird, während das zweite und dritte Steuersignal EPN und EQN auf niedrigem Pegel gehalten werden, wenn die Defektspalten­ adresse codiert wird.

15. Verfahren nach Anspruch 12, dadurch gekennzeichnet, dass die Spaltenadresse auf solche Weise codiert wird, dass das Codiersignal ENW<n< auf hohem Pegel gehalten wird, das vierte Steuersignal PREC mit hohem Pegel ausgegeben wird, die Redundanzhauptzelle ein Hauptsignal von niedrigem Pegel ausgibt und der erste und zweite Ausgangsanschluss RS1 und RS2 der jeweiligen Redundanzcodierzellen miteinander verbun­ den sind.

16. Verfahren nach Anspruch 15, dadurch gekennzeichnet, dass der erste und der zweite Ausgangsanschluss der Redun­ danzcodierzelle dann miteinander verbunden werden, wenn die Defektspaltenadresse auf hohem Pegel vorliegt, so dass das Codiersignal ENW<n< und das vierte Steuersignal CPL auf ho­ hem Pegel gehalten werden, wenn die programmierte Defekt­ spaltenadresse eingegeben wird, das erste Adressensignal ADD uncl ein Knoten eines ersten ferroelektrischen Kondensators auf hohem Pegel gehalten werden und das zweite Adressensig­ nal ADDB und ein Knoten eines zweiten ferroelektrischen Kon­ densators auf niedrigem Pegel gehalten werden.

17. Verfahren nach Anspruch 15, dadurch gekennzeichnet, dass der erste und der zweite Ausgangsanschluss der Redun­ danzcodierzelle miteinander verbunden werden, wenn die De­ fektspaltenadresse auf niedrigem Pegel vorliegt, was auf solche Weise erfolgt, dass das Codiersignal ENW<n< und das vierte Steuersignal CPL auf hohem Pegel gehalten werden, wenn die programmierte Defektspaltenadresse eingegeben wird, das erste Adressensignal ADD und ein Knoten eines ersten ferroelektrischen Kondensators auf niedrigem Pegel gehalten werden und das zweite Adressensignal ADDB und ein Knoten ei­ nes zweiten ferroelektrischen Kondensators auf niedrigem Pe­ gel gehalten werden.

18. Verfahren nach Anspruch 11, dadurch gekennzeichnet, dass der Schritt des Ersetzens eines der mehreren Haupt-Ein­ gangs-/Ausgangs-Busse MIO<r< durch einen Redundanz-Eingangs-/ Ausgangs-Bus RIO<q<, um diesen mit einem Daten-Eingangs-/Aus­ gangs-Bus IO<r< zu verbinden, auf solche Weise ausgeführt wird, dass die Defekt-IO-Zahl FION<r< mit hohem Pegel ausge­ geben wird, das Codiersignal ENW<n< und das vierte Steuer­ signal CPL auf hohem Pegel gehalten werden, das vierte Steu­ ersignal CPL an einen Knoten eines zehnten ferroelektrischen Kondensators und einen Knoten eines elften ferroelektrischen Kondensators übertragen wird, der andere Knoten des zehnten ferroelektrischen Kondensators auf hohem Pegel gehalten wird, der andere Knoten des elften ferroelektrischen Konden­ sators auf niedrigem Pegel gehalten wird und das siebte Steuersignal RPUL<n< auf hohem Pegel gehalten wird.