JP6065735B2 - 電子回路 - Google Patents

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  • Memory System (AREA)

Description

本発明は、電子回路に関し、例えば、複数のメモリを備える電子回路に関する。
例えば、近年スマートフォンやタブレット端末などの携帯端末に、動画像の撮影や再生を行なう機器が搭載されている。携帯端末では、主に二次電池から電力が供給される。このため、連続動作を可能とし、利便性を向上させるために、低消費電力で画像データの符号化、または復号することが求められる。
ＳＲＡＭ（Static Random Access Memory）においては、リード動作はライト動作に比べ電源電圧を低くできることが知られている（例えば特許文献１）。リード動作とライト動作とで、Ｐ型トランジスタおよびＮ型トランジスタに印加する基板バイアス電圧を制御することで、ＳＲＡＭの消費電力が削減できることが知られている（例えば特許文献２、３）
特開平９−１８５８８６公報 特開２００４−３０３３４０公報 特開２００５−８５３４９公報
上記特許文献の技術では、ＳＲＡＭがライト動作かリード動作かを１クロックサイクルごとに判定し、ライト動作またはリード操作に適した電源電圧または基板バイアス電圧を設定する。電源電圧または基板バイアス電圧を変更するための期間は、クロックサイクルに対し非常に長い。例えばクロックサイクルは、数ナノ秒であり、電源電圧または基板バイアス電圧を変更する時間は数マイクロ秒である。また、頻繁に電源電圧または基板バイアス電圧を変更すると、電源電圧や基板バイアス電圧を供給する配線等の寄生容量が充放電を繰り返すことになり消費電力が多くなってしまう。このように、ＳＲＡＭの消費電力を電源電圧や基板バイアス電圧を動作時に変更することで低消費電力化するとき、電圧の変更が頻繁に行なわれることが課題となっている。
本電子回路は、消費電力を削減することを目的とする。
第１メモリにデータを書き込み第２メモリからデータを読み出す第１期間と、第２メモリにデータを書き込み前記第１メモリからデータを読み出す第２期間とを交互に実行する処理回路と、前記第１メモリおよび前記第２メモリのいずれか一方のメモリの書き込み後かつ前記一方のメモリの読み出し前に、前記一方のメモリの電源電圧および基板バイアス電圧の少なくとも一方の電圧を第１電圧に設定し、前記一方のメモリの読み出し後かつ前記一方のメモリの書き込み前に前記一方のメモリの前記少なくとも一方の電圧を前記第１電圧と異なる第２電圧に設定する制御回路と、を具備し、前記処理回路は、前記第１期間において、第３メモリからデータを逐次読み出し、読み出したデータを処理し、処理したデータを逐次前記第１メモリに書き込んでいるときに前記第２メモリに書き込まれた別のデータを読み出し、前記第２期間において、第４メモリから別のデータを逐次読み出し、読み出した別のデータを処理し、処理した別のデータを逐次前記第２メモリに書き込んでいるときに前記第１メモリに書き込まれたデータを読み出し、前記制御回路は、前記第１期間の前かつ前記第３メモリにデータが書き込まれた後に前記第３メモリの電源電圧および基板バイアス電圧の少なくとも一方の電圧を前記第１電圧に設定し、前記第１期間の後に前記第３メモリの電源電圧および基板バイアス電圧の少なくとも一方の電圧を前記第２電圧に設定し、前記第２期間の前かつ前記第４メモリに別のデータが書き込まれた後に前記第４メモリの電源電圧および基板バイアス電圧の少なくとも一方の電圧を前記第１電圧に設定し、前記第２期間の後に前記第４メモリの電源電圧および基板バイアス電圧の少なくとも一方の電圧を前記第２電圧に設定することを特徴とする電子回路を用いる。
本電子回路によれば、消費電力を削減することができる。
図１は、ＳＲＡＭセルの回路図である。 図２は、ライト期間とリード期間において電源電圧を変更するタイミングチャートである。 図３は、ライト期間とリード期間において基板バイアス電圧を変更するタイミングチャートである。 図４は、実施例１に係る電子回路のブロック図である。 図５は、実施例１に係る電子回路の処理回路が行なう処理を示すフローチャートである。 図６は、実施例２に係る電子装置のブロック図である。 図７は、実施例２において主にＣＰＵが行なう処理を示すフローチャートである。 図８は、図７のステップＳ１００における主にＣＰＵの処理を示すフローチャートである。 図９は、図７のステップＳ１０４における主にＣＰＵの処理を示すフローチャートである。 図１０は、図７のステップＳ１０８における主にＣＰＵの処理を示すフローチャートである。 図１１は、実施例２におけるシーケンス図である。 図１２は、実施例２におけるタイミングチャートである。 図１３は、実施例３において主にＣＰＵが行なう処理を示すフローチャートである。 図１４は、図１３のステップＳ１６２における主にＣＰＵの処理を示すフローチャートである。 図１５は、図１３のステップＳ１６６における主にＣＰＵの処理を示すフローチャートである。 図１６は、実施例３におけるシーケンス図である。 図１７は、実施例３におけるタイミングチャートである。 図１８は、実施例４に係る電子装置のブロック図である。 図１９は、実施例４において主にＣＰＵが行なう処理を示すフローチャートである。 図２０は、図１９のステップＳ２００における主にＣＰＵの処理を示すフローチャートである。 図２１は、図１９のステップＳ２０６における主にＣＰＵの処理を示すフローチャートである。 図２２は、図１９のステップＳ２１０における主にＣＰＵの処理を示すフローチャートである。 図２３は、実施例４におけるシーケンス図である。 図２４は、実施例４におけるタイミングチャートである。 図２５は、図１９のステップＳ２０６における主にＣＰＵの処理を示すフローチャートである。 図２６は、図１９のステップＳ２１０における主にＣＰＵの処理を示すフローチャートである。 図２７は、実施例５におけるシーケンス図である。 図２８は、実施例５におけるのタイミングチャートである。
以下、図面を参照し実施例について説明する。
まず、メモリ回路の例としてＳＲＡＭについて説明する。図１は、ＳＲＡＭセルの回路図である。図１を参照し、メモリセル６８は、Ｐ型ＦＥＴ（Field Effect Transistor）６０および６１並びにＮ型ＦＥＴ６２から６５を備えている。インバータ６６はＦＥＴ６０および６２を備え、インバータ６７はＦＥＴ６１および６３を備える。インバータ６６および６７とには電源電圧Ｖｄｄとグランド電位ＧＮＤが供給される。ＦＥＴ６０および６１が形成されたウエルには基板バイアス電圧Ｖｂｐが供給される。ＦＥＴ６２から６５が形成されたウエルには基板バイアス電圧Ｖｂｎが供給される。インバータ６６および６７は双安定回路を形成する。双安定回路の２つのノードＱおよび／Ｑは、それぞれＦＥＴ６４および６５を介しビット線ＢＬおよび／ＢＬに接続される。ＦＥＴ６４および６５のゲートはワード線ＷＬに接続される。
次に、メモリセル６８にデータを書き込む期間（これをライト期間という）、およびデータを読み出す期間（これをリード期間という）の電源電圧と基板バイアス電圧について説明する。図２は、ライト期間とリード期間において電源電圧を変更するタイミングチャートである。図２を参照し、期間Ｔ１およびＴ２は、電圧の変更期間である。ライト動作およびリード動作の両方が可能なライト・リード期間における電源電圧ＶｄｄをＶｄｄ１、基板バイアス電圧ＶｂｐおよびＶｂｎをそれぞれＶｂｐ１およびＶｂｎ１とする。リード期間では、電源電圧ＶｄｄはＶｄｄ１である。期間Ｔ１において、電源電圧ＶｄｄをＶｄｄ１からＶｄｄ１より低いＶｄｄ２に変更する。ライト期間では電源電圧ＶｄｄはＶｄｄ２である。期間Ｔ２において、電源電圧ＶｄｄをＶｄｄ２からＶｄｄ１に変更する。
Ｐ型トランジスタの基板バイアス電圧Ｖｂｐは、全期間において一定の値Ｖｂｐ１である。Ｎ型トランジスタの基板バイアス電圧Ｖｂｎは、全期間において一定の値Ｖｂｎ１である。ライト動作が可能な電源電圧Ｖｄｄは、リード動作が可能な電源電圧より低い。そこで、図２のように、ライト期間には、電源電圧Ｖｄｄをリード期間より低くする。このとき、ライト期間においては、ライト動作は保障されるがリード動作は保障されない。一方、リード期間においては、リード動作は保障される。この例では、リード期間の電源電圧はライト動作とリード動作の両方が保障されるライト・リード期間と同じである。そこで、リード動作が生じない期間をライト期間とする。これにより、消費電力を削減できる。例えば、Ｖｄｄ１およびＶｄｄ２を、それぞれ１．０Ｖおよび０．８Ｖとし、Ｖｂｐ１およびＶｂｎ１を、それぞれ１．０Ｖおよび０Ｖとする。この場合、ライト期間の消費電力を、ライト・リード期間の（Ｖｄｄ２／Ｖｄｄ１）２×１００％＝（０．８／１．０）２×１００％＝６４％にできる。
図３は、ライト期間とリード期間において基板バイアス電圧を変更するタイミングチャートである。図３を参照し、各期間は、図２と同じであり説明を省略する。リード期間では、基板バイアス電圧ＶｂｐおよびＶｂｎは、それぞれＶｂｐ２およびＶｂｎ２である。ライト期間では、基板バイアス電圧ＶｂｐおよびＶｂｎは、それぞれＶｂｐ３およびＶｂｎ３である。Ｖｂｐ３およびＶｂｎ３は、それぞれＶｂｐ２およびＶｂｎ２より高い電圧である。電源電圧Ｖｄｄは、全期間において一定の値Ｖｄｄ２である。
ＭＯＳ（Metal Oxide Semiconductor）ＦＥＴにおいては、基板バイアス電圧をフォワード方向に印加することにより、閾値電圧を下げることができる。また基板バイアス電圧をバックワード方向に印加することにより、閾値電圧を上げることができる。一方、インバータ６６および６７において、Ｐ型ＦＥＴ６０および６１の閾値電圧を上げ、Ｎ型ＦＥＴ６２から６５の閾値電圧を下げることにより、低い電源電圧でライト動作が可能となる。Ｐ型ＦＥＴ６０および６１の閾値電圧を下げ、Ｎ型ＦＥＴ６２から６５の閾値電圧を上げることにより、低い電源電圧でリード動作が可能となる。
そこで、リード期間においては、基板バイアス電圧ＶｂｐおよびＶｂｎを、それぞれライト・リード期間のＶｂｐ１およびＶｂｎ１より低いＶｂｐ２およびＶｂｎ２とする。これにより、電源電圧Ｖｄｄをライト・リード期間のＶｄｄ１より低いＶｄｄ２とすることができる。ライト期間においては、基板バイアス電圧ＶｂｐおよびＶｂｎを、それぞれライト・リード期間のＶｂｐ１およびＶｂｎ１より高いＶｂｐ３およびＶｂｎ３とする。ライト期間においては、ライト動作は保障されるがリード動作は保障されない。リード期間においては、リード動作は保障されるがライト動作は保障されない。そこで、リード動作が生じない期間をライト期間とし、ライト動作が生じない期間をリード期間とする。これにより、ライト期間およびリード期間の電源電圧Ｖｄｄをライト・リード期間のＶｄｄ１より低いＶｄｄ２とすることができる。例えば、Ｖｄｄ２を、０．８Ｖとし、Ｖｂｐ２、Ｖｂｐ３、Ｖｂｎ２およびＶｂｎ３をそれぞれ０．８Ｖ、１．２Ｖ、−０．２Ｖおよび０．２Ｖとする。この場合、ライト期間およびリード期間の消費電力を、ライト・リード期間の６４％にできる。
図２および図３のように、リード期間にメモリセル６８に印加される電源電圧Ｖｄｄおよび基板バイアス電圧ＶｂｐおよびＶｂｎをリード電圧という。また、ライト期間にメモリセル６８に印加される電源電圧Ｖｄｄおよび基板バイアス電圧ＶｂｐおよびＶｂｎをライト電圧という。
図４は、実施例１に係る電子回路のブロック図である。図４を参照し、電子回路１００は、第１メモリ５０、第２メモリ５２、処理回路５４および電圧制御回路５６を備えている。第１メモリ５０および第２メモリ５２は、ＳＲＡＭである。処理回路５４は、ＣＰＵ（Central Processing Unit）等のプロセッサまたは特定の処理を行なうために専用設計された電子回路であり、第１メモリ５０および第２メモリ５２からデータを読み出す、また、第１メモリ５０および第２メモリ５２にデータを書き込む。電圧制御回路５６は、処理回路５４の指示に基づき、第１メモリ５０および第２メモリ５２の電源電圧および／または基板バイアス電圧を変更する。
図５は、実施例１に係る電子回路の処理回路が行なう処理を示すフローチャートである。図５を参照し、処理回路５４は電圧制御回路５６に指示し、第１メモリ５０にリード電圧を印加させる（ステップＳ１０）。例えば、電圧制御回路５６は第１メモリ５０に図２または図３のリード期間の電圧を生成し印加する。処理回路５４は、電圧制御回路５６に指示し、第２メモリ５２にライト電圧を印加させる（ステップＳ１２）。例えば、電圧制御回路５６は第２メモリ５２に図２または図３のライト期間の電圧を印加する。ステップＳ１０とＳ１２とは順番が逆でもよい。処理回路５４は、第１メモリ５０からデータを読み出す（ステップＳ１４）。処理回路５４は、第２メモリ５２にデータを書き込む（ステップＳ１６）。ステップＳ１４とＳ１６とは順番が逆でもよい。また、ステップＳ１４がステップＳ１０とＳ１２との間でもよい。
処理回路５４は、電圧制御回路５６に指示し、第２メモリ５２にリード電圧を印加させる（ステップＳ１８）。処理回路５４は、電圧制御回路５６に指示し、第１メモリ５０にライト電圧を印加させる（ステップＳ２０）。ステップＳ１８とＳ２０とは順番が逆でもよい。処理回路５４は、第２メモリ５２からデータを読み出す（ステップＳ２２）。処理回路５４は、第１メモリ５０にデータを書き込む（ステップＳ２４）。ステップＳ２２とＳ２４とは順番が逆でもよい。また、ステップＳ２２がステップＳ１８とＳ２０との間でもよい。処理回路５４は、終了か判定する（ステップＳ２６）。例えば、処理すべきデータの処理がすべて終了した場合、Ｙｅｓと判定する。Ｙｅｓの場合終了する。Ｎｏの場合ステップＳ１０に戻る。
実施例１によれば、図５のように、処理回路５４は、第１期間（ステップＳ２２およびＳ２４を行なう期間）と第２期間（ステップＳ１４およびＳ１６を行なう期間）とを交互に実行する。処理回路５４は、第１期間において第１メモリ５０にデータを書き込み（ステップＳ２４）、第２メモリ５２からデータを読み出す（ステップＳ２２）。処理回路５４は、第２期間において第２メモリ５２にデータを書き込み（ステップＳ１６）、第１メモリ５０からデータを読み出す（ステップＳ１４）。
このような処理を行なう場合に、電圧制御回路５６は、第１メモリ５０の書き込み（ステップＳ２４）後かつ第１メモリ５０の読み出し（ステップＳ１４）前に、第１メモリ５０をリード電圧（第１電圧）に設定する（ステップＳ１０）。電圧制御回路５６は、第２メモリ５２の書き込み（ステップＳ１６）後かつ第２メモリ５２の読み出し（ステップＳ２２）前に、第２メモリ５２をリード電圧（第１電圧）に設定する（ステップＳ１８）。電圧制御回路５６は、第１メモリ５０の読み出し（ステップＳ１４）後かつ第１メモリ５０の書き込み（ステップＳ２４）前に第１メモリ５０をライト電圧（第２電圧）に設定する（ステップＳ２０）。電圧制御回路５６は、第２メモリ５２の読み出し（ステップＳ２２）後かつ第２メモリ５２の書き込み（ステップＳ１６）前に第１メモリ５０をライト電圧（第２電圧）に設定する（ステップＳ１２）。
これにより、クロックサイクルによらず、電源電圧および／または基板バイアス電圧を変更できる。これにより、第１メモリ５０と第２メモリ５２のデータの書き込みおよび読み出しに対し電源電圧を低くできる。よって、電子回路１００の消費電力を削減できる。
図２のように、電源電圧Ｖｄｄのライト電圧Ｖｄｄ２をリード電圧Ｖｄｄ１より低くすることができる。また、図３のように、基板バイアス電圧ＶｂｐおよびＶｂｎのリード電圧Ｖｂｐ２およびＶｂｎ２とあわせて制御することで電源電圧Ｖｄｄのリード電圧Ｖｄｄ２をＶｄｄ１より低くすることができる。
実施例２は、カメラセンサーが符号化前の画像データをＳＲＡＭに出力し、ＣＰＵがＳＲＡＭ内のデータを符号化したデータをメモリカードに書き込む例である。
図６は、実施例２に係る電子装置のブロック図である。図６を参照し、電子回路１０２は、ＳＲＡＭ２１から２６、ＣＰＵ１０、電圧制御回路１２、カメラインターフェース（ＩＦ）１４、メモリカードＩＦ１６、ＣＰＵ用ＳＲＡＭ１８およびバス２８を備えている。ＳＲＡＭ２１から２６は、符号化する前のデータおよび符号化した後のデータを格納する。ＳＲＡＭ２１から２６が実施例１の第１メモリ５０または第２メモリ５２に対応する。ＣＰＵ１０は、実施例１の処理回路５４に対応し、画像データの符号化および電圧制御回路１２への指示を行なう。電圧制御回路１２は、実施例１の電圧制御回路５６に対応し、電源電圧Ｖｄｄおよび基板バイアス電圧ＶｂｐおよびＶｂｎを生成し、ＳＲＡＭ２１から２６に印加する。
カメラＩＦ１４は、外部機器であるカメラセンサー３０と電子回路１０２とのインターフェースである。カメラＩＦ１４は、カメラセンサー３０が撮像した画像データを１フレームごとにＳＲＡＭ２１または２２に書き込む。また、カメラＩＦ１４は、画像データ内の１フレーム分のＳＲＡＭ２１または２２への書き込みが終了するとＣＰＵ１０に割り込み信号を出力する。メモリカードＩＦ１６は、メモリカード３２と電子回路１０２とのインターフェースである。メモリカードＩＦ１６は、ＳＲＡＭ２５または２６に格納されている符号化後の画像データを１フレームごとにメモリカード３２に書き込む。ＣＰＵ用ＳＲＡＭ１８は、ＣＰＵ１０が実行するプログラムの処理コードおよび処理中のデータを一時保持する。バス２８は、ＳＲＡＭ２１から２６、ＣＰＵ１０、電圧制御回路１２、カメラインターフェース（ＩＦ）１４およびメモリカードＩＦ１６を接続する。
図７は、実施例２において主にＣＰＵが行なう処理を示すフローチャートである。図８は、図７のステップＳ１００における主にＣＰＵの処理を示すフローチャートである。図９は、図７のステップＳ１０４における主にＣＰＵの処理を示すフローチャートである。図１０は、図７のステップＳ１０８における主にＣＰＵの処理を示すフローチャートである。図１１は、実施例２におけるシーケンス図である。
図７を参照し、ＣＰＵ１０は、図８に示す初期化処理を行なう（ステップＳ１００）。ＣＰＵ１０は、カメラＩＦ１４から割り込み信号を受信したか判定する（ステップＳ１０２）。Ｎｏの場合、ステップＳ１０２に戻る。Ｙｅｓの場合、ＣＰＵ１０は、図９に示す処理を行なう（ステップＳ１０４）。ＣＰＵ１０は、カメラＩＦ１４から割り込み信号を受信したか判定する（ステップＳ１０６）。Ｎｏの場合、ステップＳ１０６に戻る。Ｙｅｓの場合、ＣＰＵ１０は、図１０に示す処理を行なう（ステップＳ１０８）。ＣＰＵ１０は、終了か判定する（ステップＳ１０９）。例えば画像データの全てのフレームの処理が終了していればＹｅｓと判定する。Ｙｅｓの場合、終了する。Ｎｏの場合、ステップＳ１０２に戻る。
図８を参照し、ステップＳ１００において、ＣＰＵ１０は、電圧制御回路１２に、ＳＲＡＭ２２、２４および２６に供給する電圧（電源電圧および／または基板バイアス電圧）をライト電圧に変更する（ステップＳ１１０）。ＣＰＵ１０は、カメラＩＦ１４を起動する（ステップＳ１１２）。例えば、ＣＰＵ１０は、カメラＩＦ１４に、ＳＲＡＭ２１および２２のアドレスを設定する。カメラＩＦ１４は、カメラセンサー３０が撮像した画像のデータを１フレームごとに、ＳＲＡＭ２１とＳＲＡＭ２２に交互に書き込む。フレームレートは例えば３０フレーム／秒または６０フレーム／秒である。図８および図１１を参照し、カメラＩＦ１４は、ＳＲＡＭ２２に最初のフレームデータを書き込む（ステップＳ１３９）。カメラＩＦ１４は、最初のフレームデータのＳＲＡＭ２２への書き込みが終了すると、ＣＰＵ１０に割り込み信号を送信する。
図９および図１１を参照し、図７のステップＳ１０２において、ＣＰＵ１０は、カメラＩＦ１４からの割り込み信号を受信する。ＣＰＵ１０は電圧制御回路１２に電圧の変更を指示する（ステップＳ１２０）。電圧制御回路１２はＳＲＡＭ２１、２３および２５に供給する電圧をライト電圧に変更する（ステップＳ１２１）。ＳＲＡＭ２１、２３および２５はライト状態となる（ステップＳ１４０）。ＣＰＵ１０は電圧制御回路１２に電圧の変更を指示する（ステップＳ１２２）。電圧制御回路１２はＳＲＡＭ２２、２４および２６に供給する電圧をリード電圧への変更する（ステップＳ１２３）。ＳＲＡＭ２２、２４および２６はリード状態となる（ステップＳ１４２）。ＣＰＵ１０は、メモリカードＩＦ１６にフレームデータの読み出しを指示する（ステップＳ１２４）メモリカードＩＦ１６は、ＳＲＡＭ２６に格納されている符号化後のフレームデータを読み出し、メモリカード３２に書き込む（ステップＳ１２５）。なお、最初にステップＳ１２５を実行するときはまだ符号化されたフレームがないので、ＳＲＡＭ２６に符号化後のフレームデータが格納されておらず、ステップＳ１２５をスキップする。
ＣＰＵ１０は、ＳＲＡＭ２２に格納された符号化前のフレームデータを逐次読み出し、符号化する（ステップＳ１２６）。符号化処理は、例えば動画圧縮規格を用い符号化する処理である。動画圧縮規格としては、例えば、ＭＰＥＧ（Moving Picture Experts Group）２、ＭＰＥＧ４、Ｈ．２６４またはＨＥＶＣ（High Efficiency Video Coding）を用いる。
ステップＳ１２６において、ＣＰＵ１０は、ＳＲＡＭ２２およびＳＲＡＭ２４からフレームデータを逐次読み出す（ステップＳ１２７）。ＣＰＵ１０は、符号化したフレームデータをＳＲＡＭ２５に逐次書き込み、生成した再構成フレームをＳＲＡＭ２３に逐次書き込む（ステップＳ１２８）。ＳＲＡＭ２３に書き込まれた再構成フレームは次のフレームの符号化で参照フレームとして使用する。ステップＳ１２７において、ＣＰＵ１０はＳＲＡＭ２４に格納されている前回のフレームデータを符号化処理に用いる参照画像として読み出す。ＳＲＡＭ２４に参照画像が格納されていない場合、ＣＰＵ１０はイントラフレームを用い符号化することができる。イントラフレームは、ＳＲＡＭ２２に格納されたフレームデータを用い参照画像を用いず符号化を完成するフレームである。また、参照画像を用いない圧縮規格の場合はＳＲＡＭ２４を用いない。カメラＩＦ１４は、ＳＲＡＭ２２に次のフレームデータを書き込む（ステップＳ１２９）。カメラＩＦ１４はフレームレートから定まるタイミングで次のフレームデータのＳＲＡＭ２１への書き込みが終了すると、ＣＰＵ１０に割り込み信号を送信する。
図１０および図１１を参照し、図７のステップＳ１０６において、ＣＰＵ１０は、カメラＩＦ１４からの割り込み信号を受信する。ＣＰＵ１０は電圧制御回路１２に電圧の変更を指示する（ステップＳ１３０）。電圧制御回路１２はＳＲＡＭ２２、２４および２６に供給する電圧をライト電圧に変更する（ステップＳ１３１）。ＳＲＡＭ２２、２４および２６はライト状態となる（ステップＳ１４４）。ＣＰＵ１０は電圧制御回路１２に電圧の変更を指示する（ステップＳ１３２）電圧制御回路１２はＳＲＡＭ２１、２３および２５に供給する電圧をリード電圧への変更する（ステップＳ１３３）。ＳＲＡＭ２１、２３および２５はリード状態となる（ステップＳ１４６）。ＣＰＵ１０はメモリカードＩＦ１６にフレームデータの読み出しを指示する（ステップＳ１３４）メモリカードＩＦ１６は、ＳＲＡＭ２５に格納されている符号化後のフレームデータを読み出し、メモリカード３２に書き込む（ステップＳ１３５）。
ＣＰＵ１０は、ＳＲＡＭ２１に格納された符号化前のフレームデータを逐次読み出し、符号化する（ステップＳ１３６）。符号化処理は、ステップＳ１２６と同様である。ステップＳ１３６において、ＣＰＵ１０は、ＳＲＡＭ２１およびＳＲＡＭ２３からフレームデータを逐次読み出す（ステップＳ１３７）。ＣＰＵ１０は、符号化したフレームデータをＳＲＡＭ２６に逐次書き込み、生成した再構成フレームをＳＲＡＭ２４に逐次書き込む（ステップＳ１３８）。ＳＲＡＭ２４に書き込まれた再構成フレームは次のフレームの符号化で参照フレームとして使用する。カメラＩＦ１４は、フレームレートから定まるタイミングでＳＲＡＭ２２に次のフレームデータを書き込む（ステップＳ１３９）。カメラＩＦ１４は、次のフレームデータのＳＲＡＭ２２への書き込みが終了すると、ＣＰＵ１０に割り込み信号を送信する。
図１２は、実施例２におけるタイミングチャートである。図１１および図１２を参照し、時間ｔ００からｔ１０の期間ＴＪ０と、時間ｔ１０からｔ００の期間ＴＪ１がそれぞれ１フレーム時間に対応する。まず、ＳＲＡＭ２１、２３および２５はリード状態の期間ＴＨ１であり、ＳＲＡＭ２２、２４および２６はライト状態の期間ＴＧ１である。時間ｔ００からｔ０１の期間ＴＡ０において、カメラＩＦ１４は、ＳＲＡＭ２２にフレームデータを書き込む（ステップＳ１３９）。時間ｔ０１においてカメラＩＦ１４はＣＰＵ１０に割り込み信号を送信する（ステップＳ１０２）。時間ｔ０２から時間ｔ０３の期間ＴＢ０において、ＣＰＵ１０は、ＳＲＡＭ２１、２３および２５の電圧をライト電圧に変更する（ステップＳ１２０）。時間ｔ０３以降の期間ＴＧ０において、ＳＲＡＭ２１、２３および２５はライト状態（ステップＳ１４０）である。時間ｔ０３から時間ｔ０４の期間ＴＣ０において、ＣＰＵ１０は、ＳＲＡＭ２２、２４および２６の電圧をリード電圧に変更する（ステップＳ１２２）。時間ｔ０４以降の期間ＴＨ０において、ＳＲＡＭ２２、２４および２６はリード状態（ステップＳ１４２）である。
時間ｔ０４とｔ０５との間の期間ＴＤ０において、ＣＰＵ１０は、メモリカードＩＦ１６にＳＲＡＭ２６からメモリカード３２への符号化後のフレームデータの書き込みを指示する（ステップＳ１２４）。時間ｔ０５から時間ｔ０６の間の期間ＴＦ０において、メモリカードＩＦ１６は、ＳＲＡＭ２６に格納された符号化後のフレームデータをメモリカード３２に書き込む（ステップＳ１２５）。時間ｔ０５から時間ｔ０７の間の期間ＴＥ０において、ＣＰＵ１０は、ＳＲＡＭ２２に格納されたフレームデータを符号化処理し、ＳＲＡＭ２５に格納する（ステップＳ１２６からＳ１２８）。期間ＴＥ０において、ＣＰＵは、ＳＲＡＭ２２およびＳＲＡＭ２４からフレームデータを逐次読み出す（ステップＳ１２７）。ＣＰＵ１０は、符号化したフレームデータをＳＲＡＭ２５に逐次書き込む（ステップＳ１２８）。
時間ｔ１０からｔ１１の期間ＴＡ１において、カメラＩＦ１４は、ＳＲＡＭ２１にフレームデータを書き込む（ステップＳ１２９）。時間ｔ１１においてカメラＩＦ１４はＣＰＵ１０に割り込み信号を送信する（ステップＳ１０６）。時間ｔ１２から時間ｔ１３の期間ＴＢ１において、ＣＰＵ１０は、ＳＲＡＭ２２、２４および２６の電圧をライト電圧に変更する（ステップＳ１３０）。時間ｔ０３以降の期間ＴＧ１において、ＳＲＡＭ２２、２４および２６はライト状態（ステップＳ１４４）である。時間ｔ１３から時間ｔ１４の期間ＴＣ１において、ＣＰＵ１０は、ＳＲＡＭ２１、２３および２５の電圧をリード電圧に変更する（ステップＳ１３２）。時間ｔ１４以降の期間ＴＨ１において、ＳＲＡＭ２１、２３および２５はリード状態（ステップＳ１４６）である。
時間ｔ１４とｔ１５との間の期間ＴＤ１において、ＣＰＵ１０は、メモリカードＩＦ１６にＳＲＡＭ２５からメモリカード３２への符号化後のフレームデータの書き込みを指示する（ステップＳ１３４）。時間ｔ１５から時間ｔ１６の間の期間ＴＦ１において、メモリカードＩＦ１６は、ＳＲＡＭ２５に格納された符号化後のフレームデータをメモリカード３２に書き込む（ステップＳ１３５）。時間ｔ１５から時間ｔ１７の間の期間ＴＥ１において、ＣＰＵ１０は、ＳＲＡＭ２１に格納されたフレームデータを符号化処理し、ＳＲＡＭ２６に格納する（ステップＳ１３６からＳ１３８）。期間ＴＥ１において、ＣＰＵ１０は、ＳＲＡＭ２１およびＳＲＡＭ２３からフレームデータを逐次読み出す（ステップＳ１３７）。ＣＰＵ１０は、符号化したフレームデータをＳＲＡＭ２６に逐次書き込む（ステップＳ１３８）。以後時間ｔ００から繰り返す。
実施例２によれば、ＣＰＵ１０は、ステップＳ１２６のようにＳＲＡＭ２２（第２メモリ）に格納されているデータを符号化し、符号化の過程で得られた再構成画像と符号化後データをＳＲＡＭ２３およびＳＲＡＭ２５（第１メモリ）に格納しステップＳ１３６のようにＳＲＡＭ２１（第１メモリ）に格納されているデータを符号化し、符号化の過程で得られた再構成画像と符号化後データをＳＲＡＭ２４およびＳＲＡＭ２６（第２メモリ）に格納する。このように、画像データを符号化する際には、ＳＲＡＭ２１およびＳＲＡＭ２２、ＳＲＡＭ２３およびＳＲＡＭ２４、ＳＲＡＭ２５およびＳＲＡＭ２６に供給される電圧を交互にライト電圧およびリード電圧として用いる。これにより、電気回路１０２の消費電力を抑制できる。
また、ステップＳ１０６およびＳ１３０のように、ＣＰＵ１０は、ＳＲＡＭ２１へのデータの書き込みが終了したことを示す割り込み信号をトリガとしてＳＲＡＭ２１、２３および２５の電圧をリード電圧とする。ステップＳ１０２およびＳ１２２のように、ＣＰＵ１０は、割り込み信号をトリガとしてＳＲＡＭ２２、２４および２６の電圧をライト電圧とする。これにより、ＳＲＡＭ２１から２６の電圧の変更を１フレームに１回とすることができる。１フレームの期間は、電圧を変更する時間より十分長い、よって、電圧変更のための待機時間を抑制できる。また、電圧変更にともなう消費電力も抑制できる。
実施例３に係る電子回路のブロック図は実施例２と同じであり説明を省略する。図１３は、実施例３において主にＣＰＵが行なう処理を示すフローチャートである。図１４は、図１３のステップＳ１６２における主にＣＰＵの処理を示すフローチャートである。図１５は、図１３のステップＳ１６６における主にＣＰＵの処理を示すフローチャートである。図１６は、実施例３におけるシーケンス図である。
図１３を参照し、ＣＰＵ１０は、図８と同じ初期化処理を行なう（ステップＳ１００）。ＣＰＵ１０は、符号化処理が終了したか判定する（ステップＳ１６０）。例えば、ステップＳ１３６において開始した符号化処理が終了した場合、Ｙｅｓと判定する。なお、最初のフレームデータの場合等、符号化処理を行なっていない場合、Ｙｅｓと判断する。Ｎｏの場合、ステップＳ１６０に戻る。Ｙｅｓの場合、ＣＰＵ１０は、図１４に示す処理を行なう（ステップＳ１６２）。ＣＰＵ１０は、符号化処理が終了したか判定する（ステップＳ１６４）。例えば、ステップＳ１２６において開始した符号化処理が終了した場合、Ｙｅｓと判定する。Ｎｏの場合、ステップＳ１６４に戻る。Ｙｅｓの場合、ＣＰＵ１０は、図１５に示す処理を行なう（ステップＳ１６６）。ＣＰＵ１０は、終了か判定する（ステップＳ１６８）。Ｙｅｓの場合、終了する。Ｎｏの場合、ステップＳ１６０に戻る。
図１４および図１６を参照し、ステップＳ１２２において、ＣＰＵ１０は、電圧制御回路１２に、ＳＲＡＭ２４および２６に供給する電圧をリード電圧に変更させる。次に、ＣＰＵ１０は、カメラＩＦ１４から割り込み信号を受信したか判定する（ステップＳ１０２）。例えば、ステップＳ１３９において開始したカメラＩＦ１４のＳＲＡＭ２２へのフレームデータの書き込みが終了すれば、カメラＩＦ１４は、割り込み信号をＣＰＵ１０に送信する。Ｎｏの場合、ステップＳ１０２に戻る。Ｙｅｓの場合、ＣＰＵ１０は、電圧制御回路１２に、ＳＲＡＭ２２に供給する電圧をリード電圧に変更させる（ステップＳ１５０）。その他のステップは、実施例２の図９と同じであり説明を省略する。
図１５および図１６を参照し、ステップＳ１３２において、ＣＰＵ１０は、電圧制御回路１２に、ＳＲＡＭ２３および２５に供給する電圧をリード電圧に変更させる。次に、ＣＰＵ１０は、カメラＩＦ１４から割り込み信号を受信したか判定する（ステップＳ１０６）。例えば、ステップＳ１２９において開始したカメラＩＦ１４のＳＲＡＭ２１へのフレームデータの書き込みが終了すれば、カメラＩＦ１４は、割り込み信号をＣＰＵ１０に送信する。Ｎｏの場合、ステップＳ１０６に戻る。Ｙｅｓの場合、ＣＰＵ１０は、電圧制御回路１２に、ＳＲＡＭ２１に供給する電圧をリード電圧に変更させる（ステップＳ１５２）。その他のステップは、実施例２の図１０と同じであり説明を省略する。
図１７は、実施例３におけるタイミングチャートである。図１６および図１７を参照し、ＣＰＵ１０は、ステップＳ１３６において開始した符号化処理を行なっている。期間ＴＡ０において、カメラＩＦ１４は、ＳＲＡＭ２２にフレームデータを書き込む（ステップＳ１３９）。期間ＴＡ０内の時間ｔ０２において、ＣＰＵ１０は符号化処理が完了する。時間ｔ０２から時間ｔ０３の期間ＴＢ０において、ＣＰＵ１０は、ＳＲＡＭ２１、２３および２５の電圧をライト電圧に変更する（ステップＳ１２０）。時間ｔ０３から時間ｔ０４の期間ＴＣ０において、ＣＰＵ１０は、ＳＲＡＭ２４および２６の電圧をリード電圧に変更する（ステップＳ１２２）。
時間ｔ０５において、カメラＩＦ１４がＳＲＡＭ２２へのフレームデータの書き込みが終了すると、ＣＰＵ１０は割り込み信号を受信する（ステップ１０２）。
時間ｔ０５とｔ０６との間の期間ＴＫ０において、ＣＰＵ１０は、ＳＲＡＭ２２の電圧をリード電圧に変更する（ステップＳ１５０）。時間ｔ０５とｔ０６との間の期間ＴＫ０において、ＣＰＵ１０は、メモリカードＩＦ１６にＳＲＡＭ２６からメモリカード３２への符号化後のフレームデータの書き込みを指示する（ステップＳ１２４）。時間ｔ０６とｔ０７との間の期間ＴＦ０において、メモリカードＩＦ１６は、ＳＲＡＭ２６に格納された符号化後のフレームデータをメモリカード３２に書き込む（ステップＳ１２５）。
時間ｔ１２において、ＣＰＵ１０は符号化処理が完了する。時間ｔ１２から時間ｔ１３の期間ＴＢ１において、ＣＰＵ１０は、ＳＲＡＭ２２、２４および２６の電圧をライト電圧に変更する（ステップＳ１３０）。時間ｔ１３から時間ｔ１４の期間ＴＣ１において、ＣＰＵ１０は、ＳＲＡＭ２３および２５の電圧をリード電圧に変更する（ステップＳ１３２）。
時間ｔ１５において、カメラＩＦ１４がＳＲＡＭ２１へのフレームデータの書き込みが終了すると、ＣＰＵ１０は割り込み信号を受信する（ステップＳ１０６）。時間ｔ１５とｔ１６との間の期間ＴＫ１において、ＣＰＵ１０は、ＳＲＡＭ２１の電圧をリード電圧に変更する（ステップＳ１５２）。時間ｔ１５とｔ１６との間の期間ＴＫ１において、ＣＰＵ１０は、メモリカードＩＦ１６にＳＲＡＭ２５からメモリカード３２への符号化後のフレームデータの書き込みを指示する（ステップＳ１３４）。時間ｔ１６とｔ１７との間の期間ＴＦ１において、メモリカードＩＦ１６は、ＳＲＡＭ２５に格納された符号化後のフレームデータをメモリカード３２に書き込む（ステップＳ１３５）。以後時間ｔ００から繰り返す。その他の処理は実施例２と同じであり、説明を省略する。
実施例３によれば、ステップＳ１０６およびＳ１５２のように、ＣＰＵ１０は、ＳＲＡＭ２１へのデータの書き込みが終了したことを示す割り込み信号をトリガとして、ＳＲＡＭ２１の電圧をリード電圧とする。また、ステップＳ１３０のように、ＳＲＡＭ２２に格納されたデータの符号化が終了した後に、ＳＲＡＭ２２の電圧をライト電圧とする。これにより、実施例２と同様に、消費電力を削減することができる。
実施例２および３においては、カメラセンサー３０により撮像した画像データを符号化する処理について説明したが、符号化処理は行なわなくてもよい。ＣＰＵ１０が、画像データ等のデータに対し何らかの処理を行ない出力する装置に適用できる。例えば、連続するフレーム間で変化する部分を抽出することで、撮影領域内に人物等が不正侵入していないかを検知する装置に適用できる。このように、フレーム間で差のある部分を計算し、フレーム内での差のある座標を出力する装置に実施例２および３を適用できる。例えば、外部機器はカメラセンサ以外でもよい。また、ＣＰＵ１０は、フレームデータ以外のデータを処理してもよい。
実施例４は、メモリカードの画像データをＳＲＡＭに書き込み、ＣＰＵがＳＲＡＭ内のデータを復号し、ディスプレイが復号したデータを表示す例である。
図１８は、実施例４に係る電子装置のブロック図である。図１８を参照し、電子回路１０４は、ＳＲＡＭ２１、２２および２５、ＣＰＵ１０、電圧制御回路１２、ディスプレイＩＦ１５、メモリカードＩＦ１６、ＣＰＵ用ＳＲＡＭ１８およびバス２８を備えている。ＳＲＡＭ２５は復号する前のデータ、ＳＲＡＭ２１および２２は復号した後のデータを格納する。ＳＲＡＭ２１および２２がそれぞれ実施例１の第１メモリ５０および第２メモリ５２に対応する。ＣＰＵ１０は、実施例１の処理回路５４に対応し、画像データの復号および電圧制御回路１２への指示を行なう。電圧制御回路１２は、実施例１の電圧制御回路５６に対応し、電源電圧Ｖｄｄおよび基板バイアス電圧ＶｂｐおよびＶｂｎを生成し、ＳＲＡＭ２１、２２および２５に印加する。
ディスプレイＩＦ１５は、ディスプレイ３４と電子回路１０４とのインターフェースである。ディスプレイＩＦ１５は、ＳＲＡＭ２１または２２から復号した画像データを１フレームごとに読み出し、ディスプレイ３４に出力する。また、ディスプレイＩＦ１５は、ＳＲＡＭ２１または２２内の１フレーム分の出力を終了すると、ＣＰＵ１０に割り込み信号を出力する。メモリカードＩＦ１６は、メモリカード３２に格納されている復号前の画像データをＳＲＡＭ２５に書き込む。バス２８は、ＳＲＡＭ２１、２２および２５、ＣＰＵ１０、電圧制御回路１２、ディスプレイＩＦ１５およびメモリカードＩＦ１６を接続する。
図１９は、実施例４において主にＣＰＵが行なう処理を示すフローチャートである。図２０は、図１９のステップＳ２００における主にＣＰＵの処理を示すフローチャートである。図２１は、図１９のステップＳ２０６における主にＣＰＵの処理を示すフローチャートである。図２２は、図１９のステップＳ２１０における主にＣＰＵの処理を示すフローチャートである。図２３は、実施例４におけるシーケンス図である。
図１９を参照し、ＣＰＵ１０は、図２０に示す初期化処理を行なう（ステップＳ２００）。ＣＰＵ１０は、ディスプレイＩＦ１５から割り込み信号を受信したか判定する（ステップＳ２０４）。Ｎｏの場合、ステップＳ２０４に戻る。Ｙｅｓの場合、ＣＰＵ１０は、図２１に示す処理を行なう（ステップＳ２０６）。ＣＰＵ１０は、ディスプレイＩＦ１５から割り込み信号を受信したか判定する（ステップＳ２０８）。Ｎｏの場合、ステップＳ２０８に戻る。Ｙｅｓの場合、ＣＰＵ１０は、図２２に示す処理を行なう（ステップＳ２１０）。ＣＰＵ１０は、終了か判定する（ステップＳ２１２）。例えば画像データの全てのフレームの処理が終了していればＹｅｓと判定する。Ｙｅｓの場合、終了する。Ｎｏの場合、ステップＳ２０４に戻る。
図２０を参照し、ステップＳ２００において、ＣＰＵ１０は、電圧制御回路１２に、ＳＲＡＭ２１および２２およびに供給する電圧をライト電圧とさせる（ステップＳ２２０）。ＣＰＵ１０は、電圧制御回路１２に、ＳＲＡＭ２５に供給する電圧をライト・リード電圧とさせる（ステップＳ２２２）。ＣＰＵ１０は、メモリカードＩＦ１６を起動する（ステップＳ２２４）。例えば、ＣＰＵ１０は、メモリカードＩＦ１６に、ＳＲＡＭ２５のアドレスを設定させる。
ＣＰＵ１０は、メモリカードＩＦ１６に、復号対象のフレームデータをＳＲＡＭ２５に書き込ませる（ステップＳ２２６）。ＣＰＵ１０は、ＳＲＡＭ２５のフレームデータを復号しＳＲＡＭ２１に書き込む（ステップＳ２２８）。ＣＰＵ１０は、電圧制御回路１２に、ＳＲＡＭ２１に供給する電圧をリード電圧に変更させる（ステップＳ２３０）。ＣＰＵ１０は、ディスプレイＩＦ１６を起動する。例えば、ＣＰＵ１０は、ディスプレイＩＦ１５に、ＳＲＡＭ２１および２２のアドレスを設定させる。ディスプレイＩＦ１５は、ＳＲＡＭ２１および２２が格納する画像のデータを１フレームごとに、ディスプレイ３４に表示させる。フレームレートは例えば３０フレーム／秒または６０フレーム／秒である。ＣＰＵ１０は、ディスプレイＩＦ１５に、ＳＲＡＭ２１に格納された復号後のフレームデータを読み出させディスプレイ３４に出力させる（ステップＳ２３２）。
ＣＰＵ１０は、ＳＲＡＭ２５のフレームデータを復号しＳＲＡＭ２２に書き込む（ステップＳ２３４）。ＣＰＵ１０は、電圧制御回路１２に、ＳＲＡＭ２２に供給する電圧をリード電圧に変更させる（ステップＳ２３６）。ＣＰＵ１０は、ディスプレイＩＦ１５に、ＳＲＡＭ２２に格納された復号後のフレームデータを読み出させディスプレイ３４に出力させる（ステップＳ２６６）。
図２１および図２３を参照し、図１９のステップＳ２０４において、ＣＰＵ１０はディスプレイＩＦ１５からＳＲＡＭ２２に格納された復号後のフレームデータの表示が終了したとの割り込み信号を受信する。ＣＰＵ１０は電圧制御回路１２にＳＲＡＭ２２の電圧の変更を指示する（ステップＳ２４０）。電圧制御回路１２はＳＲＡＭ２２に供給する電圧をライト電圧に変更する（ステップＳ２４１）。ＳＲＡＭ２１はライト状態となる（ステップＳ２５４）。
ＣＰＵ１０は、ＳＲＡＭ２５に格納された復号前のフレームデータを逐次読み出し、復号する（ステップＳ２４２）。復号処理は、例えば動画圧縮規格を用いて符号化されたデータを復号してフレームデータを生成する処理である。動画圧縮規格としては、例えば、ＭＰＥＧ２、ＭＰＥＧ４、Ｈ．２６４またはＨＥＶＣを用いる。ステップＳ２４２において、ＣＰＵ１０は、ＳＲＡＭ２５から符号化されているフレームデータを逐次読み出す（ステップＳ２４３）。ＣＰＵ１０は、復号したフレームデータをＳＲＡＭ２２に逐次書き込む（ステップＳ２４４）。ＣＰＵ１０は、ＳＲＡＭ２１に格納されている前回のフレームデータを復号の際の参照画像として読み出してもよい。
ＣＰＵ１０は、ディスプレイＩＦ１５に、ＳＲＡＭ２１に格納された復号後のフレームデータを読み出させディスプレイ３４に出力させる（ステップＳ２４６）。ＣＰＵ１０は、ステップＳ２４２において開始した復号が終了したか判定する（ステップＳ２４８）。Ｎｏの場合、Ｓ２４８に戻る。Ｙｅｓの場合、ＣＰＵ１０は電圧制御回路１２に電圧の変更を指示する（ステップＳ２５０）。電圧制御回路１２はＳＲＡＭ２２に供給する電圧をリード電圧に変更する（ステップＳ２５１）。ＳＲＡＭ２１はリード状態となる（ステップＳ２５６）。ＣＰＵ１０はメモリカードＩＦに符号化されたフレームデータの書き込みを指示する（ステップＳ２５２）。メモリカードＩＦ１６は符号化されたフレームデータをＳＲＡＭ２５に書き込む（ステップＳ２５３）。終了し、図１９のステップＳ２０８に進む。
図２２および図２３を参照し、図１９のステップＳ２０８において、ＣＰＵ１０はディスプレイＩＦ１５からＳＲＡＭ２１に格納された復号後のフレームデータの表示が終了したとの割り込み信号を受信する。ＣＰＵ１０は電圧制御回路１２にＳＲＡＭ２１の電圧の変更を指示する（ステップＳ２６０）。電圧制御回路１２はＳＲＡＭ２１に供給する電圧をライト電圧に変更する（ステップＳ２６１）。ＳＲＡＭ２１はライト状態となる（ステップＳ２７４）。
ＣＰＵ１０は、ＳＲＡＭ２５に格納された復号前のフレームデータを逐次読み出し、復号する（ステップＳ２６２）。ステップＳ２６２において、ＣＰＵ１０は、ＳＲＡＭ２５からフレームデータを逐次読み出す（ステップＳ２６３）。ＣＰＵ１０は、復号したフレームデータをＳＲＡＭ２１に逐次書き込む（ステップＳ２６４）。ＣＰＵ１０は、ＳＲＡＭ２２に格納されている前回のフレームデータを復号の際の参照画像として読み出してもよい。
ＣＰＵ１０は、ディスプレイＩＦ１５に、ＳＲＡＭ２２に格納された復号後のフレームデータを読み出させディスプレイ３４に出力させる（ステップＳ２６６）。ＣＰＵ１０は、ステップＳ２６２において開始した復号が終了したか判定する（ステップＳ２６８）。Ｎｏの場合、Ｓ２６８に戻る。Ｙｅｓの場合、ＣＰＵ１０は電圧制御回路１２に電圧の変更を指示する（ステップＳ２７０）。電圧制御回路１２はＳＲＡＭ２１に供給する電圧をリード電圧に変更する（ステップＳ２７１）。ＳＲＡＭ２１はリード状態となる（ステップＳ２７６）。ＣＰＵ１０はメモリカードＩＦ１６にフレームデータの書き込みを指示する（ステップＳ２７２）。メモリカードＩＦ１６はフレームデータをＳＲＡＭ２５に書き込む（ステップＳ２７３）。終了し、図１９のステップＳ２１２に進む。
図２４は、実施例４におけるタイミングチャートである。図２３および図２４を参照し、時間ｔ２０からｔ３０の期間ＴＭ２と、時間ｔ３０からｔ２０の期間ＴＭ３がそれぞれ１フレームに対応する。まず、ＳＲＡＭ２１はリード状態の期間ＴＷ２であり、ＳＲＡＭ２２はライト状態の期間ＴＸ２である。ＳＲＡＭ２５は、ライト・リード状態の期間ＴＹ２およびＴＹ３である。時間ｔ３５に開始した復号が継続している（ステップＳ２４２）。時間ｔ２０からｔ２４の間の期間ＴＰ２において、ディスプレイＩＦ１５は、ＳＲＡＭ２１に格納されたフレームデータをディスプレイに出力する（ステップＳ２４６）。時間ｔ２１において、復号が終了すると、時間ｔ２１からｔ２２の間の期間ＴＳ２において、ＣＰＵ１０は、ＳＲＡＭ２２の電圧をリード電圧に変更する（ステップＳ２５０）。時間ｔ２２以降の期間ＴＷ３において、ＳＲＡＭ２２はリード状態（ステップＳ２５６）である。
時間ｔ２１からｔ２３の間の期間ＴＺ２において、ＣＰＵ１０は、メモリカード３２に格納された次のフレームデータをＳＲＡＭ２５に書き込む（ステップＳ２５２）。時間ｔ２４において、ディスプレイＩＦ１５はＣＰＵ１０に割り込み信号を送信する（ステップＳ２０８）。時間ｔ２４から時間ｔ２５の期間ＴＱ２において、ＣＰＵ１０は、ＳＲＡＭ２１の電圧をライト電圧に変更する（ステップＳ２６０）。時間ｔ２５以降の期間ＴＸ３において、ＳＲＡＭ２１はライト状態（ステップＳ２７４）である。時間ｔ２５からｔ３１の期間ＴＲ３において、ＣＰＵ１０は、ＳＲＡＭ２５のフレームデータを復号しＳＲＡＭ２１に書き込む（ステップＳ２６２）。
時間ｔ３０からｔ３４の間の期間ＴＰ３において、ディスプレイＩＦ１５は、ＳＲＡＭ２２に格納されたフレームデータをディスプレイに出力する（ステップＳ２６６）。時間ｔ３１において、復号が終了すると、時間ｔ３１からｔ３２の間の期間ＴＳ３において、ＣＰＵ１０は、ＳＲＡＭ２１の電圧をリード電圧に変更する（ステップＳ２７０）。時間ｔ３２以降の期間ＴＷ２において、ＳＲＡＭ２１はリード状態（ステップＳ２７６）である。
時間ｔ３１からｔ３３の間の期間ＴＺ３において、ＣＰＵ１０は、メモリカード３２に格納された次のフレームデータをＳＲＡＭ２５に書き込む（ステップＳ２７２）。時間ｔ３４において、ディスプレイＩＦ１５はＣＰＵ１０に割り込み信号を送信する（ステップＳ２０４）。時間ｔ３４からｔ３５の期間ＴＱ３において、ＣＰＵ１０は、ＳＲＡＭ２２の電圧をライト電圧に変更する（ステップＳ２４０）。時間ｔ３５以降の期間ＴＸ２において、ＳＲＡＭ２２はライト状態（ステップＳ２５４）である。時間ｔ３５からｔ２１の期間ＴＲ２において、ＣＰＵ１０は、ＳＲＡＭ２５に格納されたフレームデータを復号しＳＲＡＭ２２に書き込む（ステップＳ２４２）。以後時間ｔ２０から繰り返す。
実施例４によれば、ＣＰＵ１０は、ステップＳ２４２のように、ＳＲＡＭ２１に書き込むためのフレームデータを復号する。ステップＳ２６２のように、ＳＲＡＭ２２に書き込むためのフレームデータを復号する。このように、画像データを復号するときに、ＳＲＡＭ２１およびＳＲＡＭ２２に供給する電圧をフレームごとにライト電圧およびリード電圧に交互に変更する。これにより、電気回路１０４の消費電力を抑制できる。
また、ステップＳ２０８およびＳ２６０のように、ＣＰＵ１０は、ディスプレイ（外部機器）がＳＲＡＭ２１からデータの取得が終了したことを示す割り込み信号をトリガとしてＳＲＡＭ２１の電圧をライト電圧とする。ステップＳ２４８およびＳ２５０のように、ＣＰＵ１０は、ＳＲＡＭ２２に書き込むためのデータの復号が終了した後に、ＳＲＡＭ２２の電圧をリード電圧とする。これにより、ＳＲＡＭ２１および２１の電圧の変更を１フレームに１回とすることができる。１フレームの期間は、電圧を変更する時間より十分長い、よって、電圧変更のための待機時間を抑制できる。また、電圧変更にともなう消費電力を抑制できる。
実施例５に係る電子回路のブロック図およびフローチャートのうち図１９および図２０は実施例４と同じであり説明を省略する。図２５は、図１９のステップＳ２０６における主にＣＰＵの処理を示すフローチャートである。図２６は、図１９のステップＳ２１０における主にＣＰＵの処理を示すフローチャートである。図２７は、実施例５におけるシーケンス図である。
図２５および図２７を参照し、図１９のステップＳ２０４において、ＣＰＵ１０が割り込み信号を受信する（ステップＳ２０４）。ＣＰＵ１０はＳＲＡＭ２２に供給する電圧をライト電圧に変更する（ステップＳ２４０）。ＣＰＵ１０はＳＲＡＭ２１に供給する電圧をリード電圧に変更する（ステップＳ２５０）。ＣＰＵ１０は、ＳＲＡＭ２５に格納された復号前のフレームデータを復号する（ステップＳ２４２）。ＣＰＵ１０は、ＳＲＡＭ２１に格納された復号後のフレームデータを読み出させディスプレイ３４に出力させる（ステップＳ２４６）。ＣＰＵ１０は、メモリカードＩＦ１６内のフレームデータをＳＲＡＭ２５に書き込む（ステップＳ２５２）。終了し、図１９のステップＳ２０８に進む。その他のステップは、実施例４の図２１と同じであり説明を省略する。
図２６および図２７を参照し、図１９のステップＳ２０８において、ＣＰＵ１０が割り込み信号を受信する（ステップＳ２０８）。ＣＰＵ１０はＳＲＡＭ２１に供給する電圧をライト電圧に変更する（ステップＳ２６０）。ＣＰＵ１０はＳＲＡＭ２２に供給する電圧をリード電圧に変更する（ステップＳ２７０）。ＣＰＵ１０は、ＳＲＡＭ２５に格納された復号前のフレームデータを復号する（ステップＳ２６２）。ＣＰＵ１０は、ＳＲＡＭ２２に格納された復号後のフレームデータをディスプレイ３４に出力する（ステップＳ２６６）。ＣＰＵ１０は、メモリカードＩＦ１６に格納されたフレームデータをＳＲＡＭ２５に書き込む（ステップＳ２７２）。終了し、図１９のステップＳ２１２に進む。その他のステップは、実施例４の図２２と同じであり説明を省略する。
図２８は、実施例５におけるタイミングチャートである。図２７および図２８を参照し、時間ｔ２０からｔ２４の間の期間ＴＰ２において、ディスプレイＩＦ１５は、ＳＲＡＭ２１に格納されたフレームデータをディスプレイに出力する（ステップＳ２４６）。時間ｔ２１において、復号が終了すると、時間ｔ２１からｔ２３の間の期間ＴＺ２において、ＣＰＵ１０は、メモリカード３２に格納された復号対象のデータの続きをＳＲＡＭ２５に書き込む（ステップＳ２５２）。
時間ｔ２４において、ディスプレイＩＦ１５はＣＰＵ１０に割り込み信号を送信する（ステップＳ２０８）。時間ｔ２４から時間ｔ２５の期間ＴＱ２において、ＣＰＵ１０は、ＳＲＡＭ２１の電圧をライト電圧に変更する（ステップＳ２６０）。時間ｔ２５以降の期間ＴＸ３において、ＳＲＡＭ２１はライト状態（ステップＳ２７４）である。時間ｔ２５から時間ｔ２６の期間ＴＳ２において、ＣＰＵ１０は、ＳＲＡＭ２２の電圧をリード電圧に変更する（ステップＳ２７０）。時間ｔ２６以降の期間ＴＷ３において、ＳＲＡＭ２２はリード状態（ステップＳ２５６）である。時間ｔ２６からｔ３１の期間ＴＲ３において、ＣＰＵ１０は、ＳＲＡＭ２５に格納されたフレームデータを復号しＳＲＡＭ２１に書き込む（ステップＳ２６２）。
時間ｔ３０からｔ３４の間の期間ＴＰ３において、ディスプレイＩＦ１５は、ＳＲＡＭ２２に格納されたフレームデータをディスプレイに出力する（ステップＳ２６６）。時間ｔ３１において、復号が終了すると、時間ｔ３１からｔ３３の間の期間ＴＺ３において、メモリカードＩＦ１６は、メモリカード３２に格納された復号対象のデータの続きをＳＲＡＭ２５に書き込む（ステップＳ２７２）。時間ｔ３４において、ＣＰＵ１０が割り込み信号を受信する（ステップＳ２０４）。時間ｔ３４から時間ｔ３５の期間ＴＱ３において、ＣＰＵ１０は、ＳＲＡＭ２２の電圧をライト電圧に変更する（ステップＳ２４０）。時間ｔ３５以降の期間ＴＸ２において、ＳＲＡＭ２２はライト状態（ステップＳ２５４）である。時間ｔ３５から時間ｔ３６の期間ＴＳ３において、ＣＰＵ１０は、ＳＲＡＭ２１の電圧をリード電圧に変更する（ステップＳ２５０）。時間ｔ３６以降の期間ＴＸ２において、ＳＲＡＭ２１はリード状態（ステップＳ２７６）である。時間ｔ３６からｔ２１の期間ＴＲ２において、ＣＰＵ１０は、ＳＲＡＭ２５に格納されたフレームデータを復号しＳＲＡＭ２２に書き込む（ステップＳ２４２）。以後時間ｔ２０から繰り返す。その他の処理は実施例４と同じであり、説明を省略する。
実施例５によれば、ステップＳ２０８およびＳ２６０のように、ＣＰＵ１０は、ディスプレイ（外部機器）がＳＲＡＭ２１からデータの取得が終了したことを示す割り込み信号をトリガとしてＳＲＡＭ２１の電圧をライト電圧とする。ステップＳ２０４およびＳ２５０のように、ＣＰＵ１０は、割り込み信号をトリガとしてＳＲＡＭ２２の電圧をリード電圧とする。これにより、実施例４と同様に消費電力を削減することができる。
実施例４および５においては、復号した画像データをディスプレイ３４に出力する例を説明したが、ＣＰＵ１０は、復号処理ではなく、データに何らかの処理を行なえばよい。例えば、外部機器はディスプレイ以外でもよい。このように、処理回路は、第２メモリからデータを読み出し、読み出したデータを処理する。第１メモリから別のデータを読み出し、読み出した別のデータを処理化してもよい。また、ＣＰＵ１０は、フレームデータ以外のデータを処理してもよい。
実施例２から５においては、メモリとしてＳＲＡＭを例に説明したが、実施例２から５をリード動作とライト動作とで供給される電圧を変更できるメモリに適用できることは言うまでもない。
以上、本発明の実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
なお、以上の説明に関して更に以下の付記を開示する。
（付記１）第１メモリにデータを書き込み第２メモリからデータを読み出す第１期間と、第２メモリにデータを書き込み前記第１メモリからデータを読み出す第２期間とを交互に実行する処理回路と、前記第１メモリおよび前記第２メモリのいずれか一方のメモリの書き込み後かつ前記一方のメモリの読み出し前に、前記一方のメモリの電源電圧および基板バイアス電圧の少なくとも一方の電圧を第１電圧に設定し、前記一方のメモリの読み出し後かつ前記一方のデータの書き込み前に前記一方のメモリの前記少なくとも一方の電圧を前記第１電圧と異なる第２電圧に設定する制御回路と、を具備することを特徴とする電子回路。
（付記２）前記少なくとも一方の電圧は電源電圧であり、前記第２電圧は前記第１電圧より低いことを特徴とする付記１記載の電子回路。
（付記３）前記少なくとも一方の電圧は基板バイアス電圧であり、前記第２電圧は前記第１電圧より高いことを特徴とする付記１記載の電子回路。
（付記４）前記処理回路は、前記第１期間において、前記第２メモリからデータを読み出し、読み出したデータを処理、前記第２期間において、前記第１メモリから別のデータを読み出し、読み出した別のデータを処理することを特徴とする付記１から３のいずれか一項記載の電子回路。
（付記５）前記処理回路は、前記第１期間において、データを処理し、処理したデータを前記第１メモリに書き込み、前記第２期間において、別のデータを処理し、処理した別のデータを前記第２メモリに書き込むことを特徴とする付記１から３のいずれか一項記載の電子回路。
（付記６）前記処理回路は、前記第１期間において、前記第２メモリから画像データのフレームデータを読み出し、読み出したフレームデータを符号化し、前記第２期間において、前記第１メモリから前記画像データの別のフレームデータを読み出し、読み出した別のフレームデータを符号化することを特徴とする付記１から３のいずれか一項記載の電子回路。
（付記７）前記処理回路は、前記第１期間において、画像データのフレームデータを復号化し、復号したフレームデータを前記第１メモリに書き込み、前記第２期間において、前記画像データの別のフレームデータを復号し、復号した別のフレームデータを前記第２メモリに書き込むことを特徴とする付記１から３のいずれか一項記載の電子回路。
（付記８）前記処理回路は、前記一方のメモリへのデータの書き込みが終了したことを示す割り込み信号をトリガとして前記一方のメモリの前記少なくとも一方の電圧を前記第１電圧に設定することを特徴とする付記６記載の電子回路。
（付記９）前記処理回路は、前記割り込み信号をトリガとして前記第１メモリおよび第２メモリの他方のメモリの前記少なくとも一方の電圧を前記第２電圧に設定することを特徴とする付記８記載の電子回路。
（付記１０）前記処理回路は、前記第１メモリおよび前記第２メモリの他方のメモリに格納されたデータの符号化が終了した後に前記他方のメモリの前記少なくとも一方の電圧を前記第２電圧に設定することを特徴とする付記８記載の電子回路。
（付記１１）前記第１メモリに格納されたデータを符号化したデータが書き込まれ、前記第２メモリに格納するデータを符号化する際に読み出される第３メモリと、前記第２メモリに格納されたデータを符号化したデータが書き込まれ、前記第１メモリに格納するデータを符号化する際に読み出される第４メモリと、を具備し、前記一方のメモリへのデータの書き込みが終了したことを示す割り込み信号をトリガとして前記第３メモリおよび前記第４メモリのいずれか一方のメモリの電圧を前記第１電圧に設定し、前記第３メモリおよび前記第４メモリの他方のメモリの電圧を前記第２電圧に設定することを特徴とする付記９または１０記載の電子回路。
（付記１２）前記処理回路は、外部機器が前記一方のメモリからデータの取得が終了したことを示す割り込み信号をトリガとして前記一方のメモリの前記少なくとも一方の電圧を前記第２電圧に設定することを特徴とする付記７記載の電子回路。
（付記１３）前記処理回路は、前記割り込み信号をトリガとして前記第１メモリおよび前記第２メモリの他方のメモリの前記少なくとも一方の電圧を前記第１電圧に設定することを特徴とする付記１２記載の電子回路。
（付記１４）前記処理回路は、前記第１メモリおよび前記第２メモリの他方のメモリに書き込むためのデータの復号が終了した後に他方のメモリの前記少なくとも一方の電圧を第１電圧に設定することを特徴とする付記１２記載の電子回路。
（付記１５）前記第１メモリおよび前記第２メモリはＳＲＡＭメモリを含むことを特徴とする付記１から１４のいずれか一項記載の電子回路。
１０ ＣＰＵ
１２ 電圧制御回路
１４ カメラＩＦ
１５ ディスプレイＩＦ
１６ メモリカードＩＦ
２１−２６ ＳＲＡＭ
３０ カメラセンサー
３２ メモリカード
３４ ディスプレイ
５０ 第１メモリ
５２ 第２メモリ
５４ 処理回路
５６ 電圧制御回路

Claims (7)

  1. 第１メモリにデータを書き込み第２メモリからデータを読み出す第１期間と、第２メモリにデータを書き込み前記第１メモリからデータを読み出す第２期間とを交互に実行する処理回路と、
    前記第１メモリおよび前記第２メモリのいずれか一方のメモリの書き込み後かつ前記一方のメモリの読み出し前に、前記一方のメモリの電源電圧および基板バイアス電圧の少なくとも一方の電圧を第１電圧に設定し、前記一方のメモリの読み出し後かつ前記一方のメモリの書き込み前に前記一方のメモリの前記少なくとも一方の電圧を前記第１電圧と異なる第２電圧に設定する制御回路と、
    を具備し、
    前記処理回路は、
    前記第１期間において、第３メモリからデータを逐次読み出し、読み出したデータを処理し、処理したデータを逐次前記第１メモリに書き込んでいるときに前記第２メモリに書き込まれた別のデータを読み出し、
    前記第２期間において、第４メモリから別のデータを逐次読み出し、読み出した別のデータを処理し、処理した別のデータを逐次前記第２メモリに書き込んでいるときに前記第１メモリに書き込まれたデータを読み出し、
    前記制御回路は、
    前記第１期間の前かつ前記第３メモリにデータが書き込まれた後に前記第３メモリの電源電圧および基板バイアス電圧の少なくとも一方の電圧を前記第１電圧に設定し、前記第１期間の後に前記第３メモリの電源電圧および基板バイアス電圧の少なくとも一方の電圧を前記第２電圧に設定し、
    前記第２期間の前かつ前記第４メモリに別のデータが書き込まれた後に前記第４メモリの電源電圧および基板バイアス電圧の少なくとも一方の電圧を前記第１電圧に設定し、前記第２期間の後に前記第４メモリの電源電圧および基板バイアス電圧の少なくとも一方の電圧を前記第２電圧に設定することを特徴とする電子回路。
  2. 前記処理回路は、
    前記第１期間において、前記第３メモリからデータを逐次読み出し、読み出したデータを処理し、処理したデータを逐次前記第１メモリに書き込んでいるときに前記第２メモリに書き込まれた別のデータを読み出し前記第４メモリに別のデータを書きこみ、
    前記第２期間において、前記第４メモリから別のデータを逐次読み出し、読み出した別のデータを処理し、処理した別のデータを逐次前記第２メモリに書き込んでいるときに前記第１メモリに書き込まれたデータを読み出し前記第３メモリにデータを書き込むことを特徴とする請求項１記載の電子回路。
  3. 前記処理回路は、
    前記第１期間において、外部機器に前記第４メモリに別のデータを書き込ませ、
    前記第２期間において、前記外部機器に前記第３メモリにデータを書き込ませ、
    前記制御回路は、
    前記外部機器から受信した前記第４メモリへの別のデータの書き込みが終了したことを示す割り込み信号をトリガとして、前記第４メモリの電源電圧および基板バイアス電圧の少なくとも一方の電圧を前記第１電圧に設定し、
    前記外部機器から受信した前記第３メモリへのデータの書き込みが終了したことを示す割り込み信号をトリガとして、前記第３メモリの電源電圧および基板バイアス電圧の少なくとも一方の電圧を前記第１電圧に設定することを特徴とする請求項２記載の電子回路。
  4. 前記処理回路は、
    前記第１期間において、外部機器に前記第２メモリから別のデータを読み出させ、
    前記第２期間において、前記外部機器に前記第１メモリからデータを読み出させ、
    前記制御回路は、
    前記外部機器から受信した前記第２メモリからの別のデータの読み出しが終了したことを示す割り込み信号をトリガとして、前記第２メモリの電源電圧および基板バイアス電圧の少なくとも一方の電圧を前記第２電圧に設定し、
    前記外部機器から受信した前記第１メモリからのデータの読み出しが終了したことを示す割り込み信号をトリガとして、前記第１メモリの電源電圧および基板バイアス電圧の少なくとも一方の電圧を前記第２電圧に設定することを特徴とする請求項１から３のいずれか一項記載の電子回路。
  5. 前記少なくとも一方の電圧は電源電圧であり、前記第２電圧は前記第１電圧より低いことを特徴とする請求項１から４のいずれか一項記載の電子回路。
  6. 前記少なくとも一方の電圧は基板バイアス電圧であり、前記第２電圧は前記第１電圧より高いことを特徴とする請求項１から４のいずれか一項記載の電子回路。
  7. 前記処理回路は、前記第１期間において、前記第３メモリから画像データのフレームデータを逐次読み出し、読み出したフレームデータを符号化し、符号化したデータを第１メモリに書き込み、前記第２期間において、前記第４メモリから前記画像データの別のフレームデータを逐次読み出し、読み出した別のフレームデータを符号化し、符号化したデータを第２メモリに書き込むことを特徴とする請求項１から６のいずれか一項記載の電子回路。
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