TW410465B - Semiconductor memory device - Google Patents

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TW410465B
TW410465B TW087109862A TW87109862A TW410465B TW 410465 B TW410465 B TW 410465B TW 087109862 A TW087109862 A TW 087109862A TW 87109862 A TW87109862 A TW 87109862A TW 410465 B TW410465 B TW 410465B
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TW
Taiwan
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memory cell
redundant
line
text
sense amplifier
Prior art date
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TW087109862A
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Goro Kitsukawa
Toshitsugu Ueda
Manabu Ishimatsu
Michihiro Mishima
Original Assignee
Hitachi Ltd
Hitachi Ulsi Sys Co Ltd
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Description

410465 A7 _B7____ 五、發明説明（1 ) (發明所屬之技術領域） 本_發明係關於一 f高積體半導體E憶.裝置技屋一 是，關於一種適用於冗餘記憶复之-配屢」-及mm 億格的文與-讀_出_放_大_器之佈置方法的有效#術.。 (以往之技術） 例如，本案發明人作爲檢討之技術°在高積體半導體 記憶裝置中，係爲了提除了正規記憶格之 外還具有少數之冗餘記憶格，（而^^規接有不良情'形 班使用在冗餘記憶格切換。 關於這種除了正規記憶格外還具有冗餘記億格的半導 體記憶裝置，有例如日本專利公報第2 5 5 5 2 5 2號所 述的「半導體記憶裝置」等之技術。該技術係將複數正規 格陣列塊與複數正冗餘格陣列塊，具有以各行解碼器共通 控制之正規記憶格陣列與冗餘記億格陣列來實行行冗餘者 {对先聞讀背面之注意事項再^朽本頁) -,^ 1· 耔泛部中^i?'4,-"Jh·7"贽合作私印" (發明欲解決之課題） 本發明人係在如上所述除了正規記憶格外具有冗餘記 憶格的半導體記憶裝置，注重導體記憶裝置的高積 體化，特別是、對於冗餘記憶格之配置，及連接於該冗餘記 憶格之文字驅動器與讀出放大器的佈置方法加以檢討β以 _ - — -- 下使用第1 0圖說明藉由本發明人所檢討之內容。 第1 0圖係表示冗餘記憶格之配置者，該冗餘記憶格 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -4- t ^¾部中呔^準^”"-·1消於合竹.ίΑ卬纪 A7 _B7 _ 五、發明説明（2 ) 之位置係如第1 0 ( a )圖所示，置放在正規記憶格陣列 1 5之外周部。又，在該記憶格陣列1 5之周邊，如第 1 0 (b )圖所示，鄰接於記憶格陣列1 5配置有讀出放 大器領域1 6與副文字驅動器領域1 7，及這些之交叉領 域1 8。 然而，隨著半導體記憶裝置之高積體化’記憶格係介 經立體化而平面尺寸被微細化，惟連接於記憶格之文字驅 動器或讀出放大器等的直接周邊電路係對應於記憶格必須 縮小平面方向。但是，由於這些係與記憶格不同而無法立 體化，因此.，佈置並不容易。 作爲此種之工夫，匯集複數之記憶格之重複節距中， 以此等之電路的複數單位來共用化接點，穿通孔或電源， 信號配線並縮小佔有面稹之情事廣被使用。例如對應於 1 6條文字線w之文字驅動器的佈置單位，或對應於1 6 條位元線BL之讀出放大器的佈置單位β 一方面，隨著高積體化，冗餘記憶格之良品率也成爲 問題。如此，將冗餘記憶格配置於製造條件呈陣列 之^^_^部 > 俾冗餘記憶格可確實地作用。若冗餘記憶格確 實地作甩，則可省略設定保險設定前之該測試，或因以簡 單之測試即可以，因此可縮短整體之測試時間。 但是，由於冗餘記憶格之文字線數或位元線數比佈置 單位比較少，因此僅特別地關連於冗餘記億格的文字處理 器或讀出放大器加以佈置成爲困難。此乃係佈置單位過小 而如上所述地無法共用化穿通孔或電源，信號配線所致。 (讳先閲讀背面之注意事項再功寫本頁)
本紙張尺度適用中囤國家標準（CNS ) Α4規格（210X297公釐） -5- 好浐部屮^^^^j n!vi轮合作扣印絮 410465 A7 ___·___B7_ 五、發明説明（3 ) 又，若重複形成不同時，則在此等冗餘記憶格用之副文字 .驅動器或讀出放大器之特性或百分率的顧慮。 本發明之目的係介經將冗餘記憶格用以配置於記憶格 陣列之中央部的副文字驅動器或讀出放大器之有效率的佈 置方法，提供一種一面保持直接胤_邊電踏 續性一面可實現冗趣記置央配輩，可捍_gjgjg格 直接周.洚電路之縮合时在_^體記徵裝置。 本發明之上述及其他目的與新穎特徵，係由本專利說 明書之記載及所附圖式即可明瞭。 (解決課題所用之手段） 在本案所揭示之發明中，簡述代表性者之槪要，如下 所述。 亦即，依本發明之半導體記憶裝置•係即使冗餘記億 格在記億格陣列之中央部，副文字驅動器或讀出放大器之 佈置係也使用與正規記憶格相同之佈置單位，一面保持完 全相同重複一面介經冗餘記億格之存在所增加之副文字驅 動器或讀出放大器係以位於記憶格陣列之端的正規記憶格 之關連電路實行調整•又，冗餘記憶格用與正規記憶格用 之變更點，係置換副文字驅動器或讀出放大器之控制信號 即可實現者。 採用此方法，則一面保持直接周邊電路之佈僵單位之 繼續性一面可實現冗餘記憶格之中央配置，可提高記憶格 與直接周邊電路之縮合性良品率。又，與將冗餘記憶格配 — (誚先閲讀背面之注意^項再蛾巧本芨) 訂 " 本紙張尺度通用中國國家標车（CNS ) A4#見格（210X297公釐） -6- 420465 a? _______B7 五、發明説明（4 ) 置於外周部；辱形相比較，可減少不良發生率而可提高品 質. — (对先間请背面之注意事項1φ4ϊξ本頁) (發明之實施形態） 以下，依照圖式詳述本發明之實施形態。又，在用以 說明實施形態之全圖中；在相同構件上附與相同之記號》 省略其重複之說明。 第1 ( a )( b )圖係表示本發明之一實施形態之半 導體記憶裝置·的佈置圖與部分放大圖，第2圖係表示本實 施形態之半導體記憶裝置之記憶格陣列與其周邊電路的電 路圖，第3圖（a) ，（b) ，（c)圖係表示記憶格陣 列與直接周邊電路的佈置圖|第4(a) ， （b)圖係表 示直接周邊電路之重複單位之比較的佈置圖，第5圖係表 示副文字驅動器之佈置方法的說明圖，第6圖至第8圖係 表示副文字驅動器的電路圖，平面圖及剖面圖，第9 ( a )，（b)圖係表示讀出放大器的電路圖及佈置圖。 首先，由第1圖說明本實施形態之半導體裝置之構成 經濟部中央標隼局貝工消费合作社印掣 〇 本實施形態之半導體記憶裝置，係作爲例如使用層次 型文字線構成。多分割位元.線 2 5 6M位元DRAM，在該主晶片1 〇 ’有主低解碼器 領域1 1，主文字驅動器領域1 2，行解碼器領域1 3 ’ 周邊電路/搭接襯墊領域1 4 ’記憶格陣列1 5 *讀出放 大器領域1 6，副文字驅動器領域1 7 ’交叉領域1 8等 本紙張尺度適用中國國家標嗥< CNS ) Λ4規栝（210X2Q7公# ) 41G4(io 經^部中央標準局貝工消费合作社印製 A7 B7 五、發明説明（5 ) 藉由周知之半導體製造技術形成在一個半導體晶片上.。在 該圖1中，水平方向爲行方向（文字方向），垂直方向爲 列方向（位元方向）。 在該DRAM中，例如第1圖所示，在記億晶片1 0 之行方向之左邊與右邊，在列方向之上方與下邊分割配置 有記憶格陣列1 5等所構成的記憶領域。配置於該左邊與 右邊的記億領域，係對應於各該記億領域的主文字驅動器 領域1 2，隔著配置於中央的主低解碼器領域1 1配置成 一對。又，在配置於上方與下方的記億領域之中央側，配 置有對應於各該記憶領域的行解碼器領域1 3。又，在其 中央部，作爲周邊電路/搭接襯墊領域1 4，配置有低位 址緩衝器，行位址緩衝器，預解碼器，定時發生電路，資 料輸入輸出電路等，又設外部連接用之搭接襯墊。 記億領域係讀出放大器領域16配置在記憶格陣列 1 5之列方向，又副文字驅動器領域1 7配置在行方向， 在該讀出放大器領域1 6與副文字驅動器領域1 7之交叉 領域18配置FX驅動器（副文字驅動器驅動用），又， 也配置讀出放大器群之控制電路（開關MOS電晶體等） (參照第2圖）。對於該記億格陣列1 5，文字線係作爲 行方向，位元線係作爲列方向。與此相反之配置當然也可 使用本發明。 特別是，在依本發明之實施形態的半導體記憶裝置中 ，從長邊中央之主低解碼器領域1 1，主文字驅動器領域 1 2向左右方向輸出有用以控制副文字驅動器的主文字線 本紙張尺度適用中國國家標孪（CNS>A4現格（210X29·?公犮） —I------.---- (誚先閱讀.背而之ii意事項再填K本頁) 訂 -8 - 經濟部中央標準局貝工消费合作杜印裂 410465 a? _B7_^__ 五、發明説明（6 ) ，預解碼器（FXB線）°短邊中央係周邊電路/搭接襯 墊領域1 4。而行解碼器領域1 3置放在該領域與記憶領 域之間。列選擇信號線Y 8係控制上方或下方之記憶領域 的多數讀出放大器。冗餘記憶格配置在一個記憶格陣列 1 5之大約中央。在全部之記億格陣列1 5設置冗餘記憶 格也可以。或隔著一個或隔著數個地設置也可以β几餘記 憶格之數量係決定良品率與晶片面積之比較評定° 第2圖係表示單純化記憶格陣列15及其周邊電路的 電路圖，圖示'有包括於主低解碼器領域1 1，主文字驅動 器領域12，行解碼器領域13，記憶格陣列15 ’讀出 放大器領域1 6，副文字驅動器領域1 7 ’交叉領域等之 各領域內的電路，及輸入電路5 1 ’預解碼器5 2 ’放大 器61，輸出電路62等。
記億格陣列1 5係由二維地排列的例如2 5 6副文字 線X 2 5 6位元線一對之6 4位元的複數記憶所構成：主 文字線MWB(Β係MW之反轉標識，其他信號也同樣） ，副文字線SW配置在水平方向，而位元線B L，B L Β ，列選擇信號線Y S配置在垂直方向。文字線構成係以層 次型文字線方式，而讀出放大器係2副陣列共用方式，且 以過激勵方向，亦即，爲了高速化，最初以VDD之電壓 電平，後來以VD L之電壓電平之兩階段來驅動讀出驅動 線 C S Ρ 的方式。這些是公知（IEEE Journal of Solid-State Circuit. Vol. 31, No.9, Sep. 1996, ' A 29-ns 64-Mb DRAM with Hierarchical Array Architecture’）之技術。 本紙張尺度適用中國國家標準（CNS ) Μ規格（210X29"?公犮） —Ί------：--^-- (A閱讀背16之汶意事項再填舄本頁)
•1T f A7 __410465_b7 五、發明説明（7 ) 鄰接於記億格陣列15之左右邊設有副文字驅動領域 1 7，該副文字驅動器之輸入爲主文字線MWB與預解碼 器線F X，而其輸出係副文字線SW。在讀出放大器領域 1 6與副文字驅動器領域1 7之交叉領域1 8，如圖所示 ，設有讀出放大器驅動器（在圖中，有三個NMO S電晶 體，惟充電側係也可使用PMO S電晶體）或局部I 0線 LIO，LI〇B與主10線MIO，MIOB之開關電 晶體I 0 S W。 在本圖中雖省略，爲了更高性能化也可設置讀出放大 器驅動線CSP ’ CSN，局部10線LIO，LIOB ，主I 0線ΜΙ 0，MIOB等之預充電電路或FX驅動 器。在第2圖除了這些以外，還有輸入電路5 1，預解碼 器52，主文字驅動器，行解碼器，主放大器6 1，輸出 電路62等。又，在第2圖中，SHR1 ，2係共用讀出 放大器分離信號線，SAP 1，2係讀出放大器充電信號 線，S AN係讀出放大器放電信號線。 經濟部中央標準局貝工消费合作社印製 (邻先閲讀背面之注意事項再填寫本頁)
爲了低電力化與微細元件之高可靠化而使用內部降壓 方式，周邊電路係使用電壓VPERI (2 . 5V)，而 記憶格儲存電壓係使用比電壓VDL(2·0V)與電源 電壓VDD (3 . 3V)低之電壓。又，輸入輸出電路係 爲了與外部之介面而使用電壓VDD。雖爲公知，爲了將 電壓V D L寫入在記億格必須以充電激勵動作昇壓之電壓 V P P作爲副文字線SW之選擇電壓。在主文字驅動器或 副文字驅動器之動作電壓供應電壓V P P。電壓V P L T 本紙張尺度適用中國國家標準{CNSM4規栝（210X297必穿） -10- 410465 五、發明説明（8 ) 或位元線預充電電壓VB L R係供應電壓VD L之1 /2 之1 . 0V»又，基板電壓VBB係一 1 . 0V。 該層次型文字線構成係將文字線層次化成主文字線與 副文字線SW，介經以複數之副文字線SW共有一組主文 字線，並將主文字線MW，MWB，預解碼線FX， F X Β之金屬配線節距形成比記億格之節距緩和，而可提 高金屬配線之製造良品率。 在該層次型文字線構成中，向行方向排列的副文字線 SW係副文字驅動器之輸出，在該副文字驅動器，輸入有 從主文字驅動器所輸出的主文字線MW，MWB，及從 〆 FX驅動器所輸出的預解碼器線FX，FXB，俾實行邏 輯動作。某一特定之副文字驅動器係被選擇其輸入的主文 字線MW，MWB，又被選擇列方向之預解碼器線FX， FXB時，則高電平之電壓輸出至副文字線S W，俾開始 連接於其副文字線S W的所有記憶格之讀出動作與寫入動 作。 經濟部中央標準局只工消費合作社印^ (誚先閱讀背面之注意事項再填寫本頁) 在讀出動作時，介經依副文字驅動器的副文字線S W 之選擇，及依行解碼器的位元線BL，BLB之選擇，來 指定記憶格陣列1 5內之任意記憶格|該記憶格之資料係 在讀出放大器被放大之後，被讀出在局部I Ο線L I Ο， L I ΟΒ »主I 〇線ΜΙ Ο，ΜΙ ΟΒ，而經由主放大器 6 1從輸出電路6 2輸出。寫入動作時也同樣地，介經副 文字線SW及位元線BL，BLB來指定任意之記憶格， 而從寫入電路（排列設在主放大器6 1，在第2圖省略） 本紙張尺度適用中國國家標準（CNS )以见格（210X297公犮} -11 - 經濟部中央標準局貝工消费合作社印裂 410465 ^ 五、發明説明（9 ) 可寫入資料。 第3圖係表示依本發明之實施形態的記憶格陣列1 5 ，及鄰接於該陣列的讀出放大器領域1 6，副文字驅動器 領域17之直接周邊電路之基本構造的佈置圖。 記憶格陣列1 5係如第3 ( a )圖所示，對於正規記 憶格，文字系統之冗餘記憶格配置在文字線W方向之大約 中央，又行系統之冗餘記億格配置在位元線B L方向之大 約中央。由此，與冗餘記憶格配置外周部之情形相比較， 可提高冗餘記·億格之品質。隨著該冗餘記億格之中央配置 ，副文字驅動器領域1 7之副文字驅動器SWD，讀出放 大器領域16之讀出放大器SA之配置也下工夫。 例如，副文字驅動器S W D係如第3 ( b )圖所示， 重複單位係具有冗餘記憶格之中央部也作爲一定，而依冗 餘記憶格之副文字驅動器S W D之增加係在記憶格陣列 1 5之端追加比重複單位小，例如追加一半大小之佈置。 在該圖中，合倂中央部之正規副文字驅動器格與冗餘副文 字驅動器格之重複單位係與鄰接之重複單位相同。追加格 係爲了正規副文字驅動器格*而其界限之構造係與其他著 相等。又，兩端部配置有端處理格。 又，讀出放大器S A也與副文字驅動器SWD同樣， 如第3 ( c )圖所示，僅鄰接於正規讀出放大器之重複單 位，在中央部配置有合倂正規讀出放大器格與冗餘讀出放 大器格之重複單位，而在記億格陣列1 5之端配置依一半 大小之正規記讀出放大器格的追加格，又端處理格配置於 本紙張尺度適用中國國家栳準（CNS ) Λ4坭格（2ΙΟΧ297公嫠） (对先Βί}誚背面之注意事項再填S本ΪΪ)
-12- 經濟部中央標準局貝工消费合作社印裂 410465 a? _____ΒΤ____ 五、發明説明（1〇) 兩端部，如此連接於冗餘記憶格的直接周邊電路（副文字 驅動器SWD，讀出放大器SA)係不是實行特別之佈置 *而是在相同重複中可實現β 第4圖係表示副文字驅動器，讀出放大器之直接周邊 電路之重複方法之單位的佈置圖。第4 ( b )圖係表示本 發明之實施形態的重複方法，而將對應於此的比較例表示 於第4 ( a )圖。 單元Un i t 1係1 6次之重複單位。單位 U n i t 2係比該單位小的佈置單位，在記憶格陣列1 5 中僅使用一次。（Ν)係正規記憶格關係電路，（R)係 冗餘記億格關係電路。端處理格係在任何情況均必須，此 乃爲了蜂點之一半增加。井區之供電，配線之連接等。 該二圖均設定將冗餘記憶格配置在記憶陣列15之中 央。在第4 (a )圖之比較例，單元1係正規記憶格關係 電路之佈置。單位2係冗餘記億格關係電路之佈置。在單 元1之重複中欲佈置成能分配單元2較困難《該理由係單 元2之規模過小而無法實施依零件之共用化的有效率之佈 置。 對此，在本實施形態中，如第4(b)圖所示，包括 冗餘記憶格用一面維持單元1之重複，一面依冗餘記億格 之電路增加分量係介經在端設置單元2來實行。在端之單 元2 ,係在與單元1之境界與通常之單元1彼此間之境界 成爲相同形狀。中央之井9之單元1的一半係冗餘用。而 另一半係正規用。 本纸張尺度適用中國國家標準（CNS ) A4%将（210X297公释} (对先閲讀背面之注念事項再填巧本頁) 0· -13- .. A7 · __410465_Βτ___ 五、發明説明（n ) 第5圖係表示將第3圖與第4圖之本發明之槪念適用 於副文字驅動器之佈置的實施形態· 記憶格陣列1 5係成爲具有2 5 6條之正規記副文字 線與8條之冗餘副文字線者》—個副文字驅動器係以一條 主要文字線MW S與未予圖示之8條預解碼器線中之一條 來實行邏輯處理，輸出一條副文字線。該副文字驅動器之 佈置單位的單元Un i t 1係將雨條主文字線MWBO， 1作爲輸入與四條預解碼器線實行邏輯處理*並輸出8條 副文字線的電'路。單元Un i t 2係將兩條主文字線 MWB作爲輸入，與四條預解碼器線實行邏輯處理，並輸 出四條副文字線的電路。 但是，單元1係設計成記憶格之1 6文字線分量之寬 度，而單元2係設計成8文字線分量之寬度即可以。 經濟部中央標隼局员工消费合作社印製 在井9之單元1中，輸入有冗餘主文字線RMWB與 正規用主文字線MWB 1 6。此乃係與其他之信號1係僅 兩條中之一條之正規用主文字線MWB僅置換成冗餘用主 文字線PMWB之不同。井1 7之單元2係將正規用主文 字線MWB 3 1作爲輸入，並輸出四條正規副文字線。井 1 6之單元1與井1 7之單元2之境界之佈置構造係與通 常之單元1彼此間之境界佈置相同。 第6圖至第8圖係表示副文字驅動器之電路圖與佈置 之平面圖及剖面圖。第6圖之電路圖係表示四條副文字線 分量，又，第8圖之剖面圖係表示對於第7圖之平面圖之 閘極下部的剖面構造圖。 本紙張尺度適用中國國家標準（CNS ) Λ4規秸（210X 297公犮} ^ ^ -14 - 經濟部中央標準局貞工消费合作社印^ 410465 ΑΊ ________Β7 五、發明説明（12 ) 在第7圖，一點鏈線所圍繞的佈置單位相當於第5圖 .之單元1 :MWB η與MWB n + 1係主文字線， FXBm係預解碼器線。特別是，在本發明中，將正規用 之主文字線MWB η或MWB η + 1更換成冗餘用主文字 線RMWB則成冗餘記憶格用副文字驅動器。 副文字驅動器係如第6圖所示，由一個PMOS電晶 體與兩個NM〇 S電晶體所構成。主文字線MWB成爲 L ow，預解碼器線FXB在L ow，預編碼器線FX在 H i g h時，副文字線SW係成爲高電平VP P之選擇狀 態。在該形式之副文字驅動器，預解碼器線F XB與F X 係必須經常成爲相輔相成之電位關係。 在該副文字驅動器之佈置係如第7圖表示輸出8條副 文字線SWO〜SW14C偶數號碼），惟從未予圖示之 左右鄰接之副文字驅動器也交互地配線有8條副文字線 SW1〜SW15 (奇數號碼）•故有合計16條之副文 字線SW0至SW15在該圖中配置在縱尺寸之中。 在第7圖之橫方向，有金屬2層M2之主文字線 MWB與金屬1層Ml之副文字線SW，而在縱方向有金 屬3層M3之預解碼器線FX與電源線VPP，VSS · 副文字驅動器內之源極/汲極取出係在金屬1層Μ 1實行 。若將位元線層使用在元件間連接時金屬並不是三層，而 也可能爲兩層》在副文字驅動器之左右兩端，副文字線輸 出係從金屬1層Ml轉換成閘極層FG，而被傳送至記憶 格陣列1 5。 本紙張尺度通用中國國家標準（CNS ) Λ4^格（210Χ297公犮） {¾先閗讀背面之注念事項再填巧本ϊτ} --Q------IT------ f -15- 經¾-部中央標5Ϋ-局貝工消费合作社印掣 410465 Β7 五、發明説明（13 ) 又，如第8圖之副文字驅動器之剖面圖所示’副文子 驅動器係露出在P形半導體基板p — Sub上。（3)係 DWELL分離構造，（b)係DWELL非分離構造， (a )之三井區構造係在記億格陣列1 5與副文字驅動之 境界需要分離領域。在副文字驅動器之N井區領域1^1^施 加電壓VPP，在NMOS之P井區領域PW係與P — S u b相同之0V，而在記億格陣列1 5之P井區PW施加 負電壓V B B。由於（b )之三井區構造係將記億格陣列 1 5與副文字·驅動器形成在DW上’因此’不需要分離領 域。在副文字驅動器與記憶格陣列1 5之PW施加負電壓 V B B。 該記憶格陣列1 5之三井區構造，係作爲防止從副文 字驅動器或讀出放大器等之周邊電路向記憶格之噪音， MOS電晶體之高性能化（介經周邊電路之P井區之井區 偏壓0V而可利用短通道MOS)，依0V施加於P— S u b之靜電保護強化之手段而在6 4M位元以下之 DRAM廣被使用。 第9圖係表示適用第3圖與第4圖之本發明之槪念的 讀出放大器之電路圖與佈置圖。 該讀出放大器係採用如第9 ( a )圖所示以鄰接之記 憶格共有讀出放大器的共用方式，在實行放大時，將選擇 記憶格側之共用線SHR的信號成爲電壓VPP，並將非 選擇記憶格側之共用讀出放大器分離信號線S H R之信號 成爲Ο V，介經切斷MO S電晶體，從讀出放大器切開位 本紙張尺度適用中國國家標丰（CNS ) Λ4現格（210X 297^^ > (¾先聞讀背而之注意事項再填艿本頁) J------訂 HI HH 1- - - I— nn i I 1 *l^i -16- 410465 五、發明説明（14) 元線BL ’ BLB。PCB係位元線預充電信號線， {对先閱讀背面之注意事項界填寫本頁) V B LR係位元線預充電電壓，c S P，C S N係讀出放 大器驅動線’ ΙΟΙ，I〇2，I01B，I02B係 I 〇線，實際上爲局部I 0線《 讀出放大器之佈置係如第9(b)圖所示地將讀出放 大器SA之4個作爲佈置之基本重複單位（單元1 )。包 括兩系列選擇信號線Y S及電源線或信號線p s之一條的 三條金屬3層M3的信號線。列選擇信號線γ s係在讀出 放大器S A被使用。惟電源線或信號線p s係僅通過讀出 放大器上之線。1條列選擇信號線YS係控制兩個讀出放 大器。將3條金屬3層M3之線配置在4個讀出放大器 SA之寬度。因此，4個讀出放大器SA作爲一個佈置單 位較適當。 經濟部中央標隼局負工消费合作社印掣 在冗餘記億格用之讀出放大器SA在中央有兩個時， 如圖所示，介經合倂冗餘記憶格用之兩個讀出放大器S A 與正規之兩個讀出放大器S A，一面維持相同之重複，一 面將1條列選擇信號線Y S置換成冗餘用之列選擇信號線 RY S。若欲僅特別地佈置影線部分時*則金屬3層M3 之互相關係會崩潰，成爲金屬3層Μ 3之間隔件不足之情 形。冗餘用之讀出放大器SA所增加之分量，僅在端追加 —半寬度的讀出放大器SA的佈置（單元2)。該追加係 因在端因而並不困難。 因此，依照本實施形態之半導體記憶裝置，將冗餘記 億格配置在記憶格陣列15之大約中央’同時可將通常之 本紙張尺度適用中國困家標準（CNS > Α4現梠（210Χ29*?公犮） -17- 經漭部中次標準局貝工消费合作杜印¾ Μ ^ -410465 ----- 五，發明説明（15 ) 重複單位予以維持並配置與此鄰接之副文字驅動器’讀出 .放大器之直接周邊電路，因此可提高冗餘記億格之品質’ 又可提高記憶格陣列15與直接周邊電路之製造良品率。 以上，依照本發明人等所實行之發明，具體地說明其 實施形態，惟本發明係並不被限定於上述實施形態者’當 然在未超出其要旨之範圍其有可實行各種變更。 例如在上述實施形態中，說明6 4Μ位元或2 5 6Μ 位元DRAM或同步DRAM之例子，惟並不被限定於此 者，也可適甩於其他之位元數之更高積體化之DRAM， 或 SRAM，RAM，ROM - PROM，EPROM， E E P R 〇 M等之其他的半導體記憶裝置。 (發明之效果） 本案所揭示之發明中，簡述藉由代表性者所得到之效 果，有如下。 (1 )將冗餘記憶格印置於記憶格陣列之文字線方向 與位元線之大1中未，即可查半導體記億裝置之製程上提 高冗餘記憶格之品質。 (2 )在冗餘記億格之中央配置，由於鄰接於記憶格 之副文字驅動器，讀出放大器之直接周邊電路等之佈置係 也維持通常之重複，故可提接周邊雷路之製 造良品率。 (3)介經上述（1) ，（2)，特別是，可提髙高 _體半導體記憶裝璽_之佈置_的綜合性，又可減低包 本紙張尺度適用中ϋϋΐ ( CNS )八4故秸U10X297公犮)' ' ---j--------—訂------— 經濟部中央標準局貝工消费合作社印裝 -、 A7 - 410465 _B7__ 五、發明説明（16 ) 括測試時間的綜合性晶片之_價格· (圖式之簡單說明） 第1 (a) (b)圖係表示本發明之一實施形態之半^ 導體記憶裝置的佈置圖與局部放大圖。 第2圖係表示本發明之一實施形||之半導體記憶裝置 之記億格陣列與其周邊電路的電路圖。 第3 (a) (b) (C)圖係表示本發明之一實施形 態’記億格陣列與副文字驅動器，讀出放大器的佈置圖。 第4 ( a ) ( b )圖係表示本發明之一實施形態，直 接周邊電路之重複單位之比較的佈置圖。 第5圖係表示在本發明之一實施形_態的副文字驅動器 之佈置方法的說明圖。 第6圖嚴表示在本發明之一實施形態的副文字驅動器 的電路圖' λ 7圖係表示在本發明之一實施形態的副文字驅動器 的平面圖。 第8圖係表示在本發明之一實施形態的副文字驅動器 的剖面圖。 第9圖（a) (b)圖係表示在本發明之一實施形態 的讀出放大器的電路圖與佈置圖》 第1 〇 ( a ) ( b )圖係表示作爲本發明之前題的半 導體記憶裝置之記憶格陣列與直接周邊電路的佈置圖。 本紙張尺度適用中國國家標準{ CNS )八4此格（2丨0X29?公势〉 (讳先閱讀背面之注念事項再^巧本頁)
-19- A 7 - —Λ1Μ&5------- 五、發明説明（17 ) (記號之說明） 10:記億晶片， 11:主低解碼器領域， 12 :主文字驅動器領域， 13:行解碼器領域， 14: 周邊電路/搭接襯墊領域’ 15:記憶格陣列’ 16 :讀出放大器領域， 17:副文字驅動器領域， 18
:交叉領域， 51:輸入電路’ 52:預解碼器， 61 :主放大器， 62 :輸出電路， SWD:副文字 驅動器， SA:讀出放大器， MW，MWB:主文字 線， F X，_ F X B :預解碼器線， S W 副文字線， BL，BLB:位元線， YS:列選擇信號線， RY S :冗餘用之列選擇信號線， PS :電源線或信號線， LIO，LI〇B:局部I◦線， MIO，MIOB: 主10線， SHR1，2 :共用讀出放大器分離信號線 ， PCB :位元線預充電信號線， CSP，CSN: 讀出放大器驅動線， SAP1，2 :讀出放大器充電信 號線’ SAN:讀出放大器放電信號線》 {ΐίί先閱請背面之注意事項再填寫本頁) 經濟部中央標準局貝工消费合作社印製 本紙張尺度適用+国國家標麥（CNS)A4况格（21〇χ297公# ) -20-

Claims (1)

  1. ABCD Mts委-：Tvrr丄4'·案修正狻是否變灵原實質.内容 經濟部中央揉準局男工消費合作社印裝 410465 六、申請專利範圍 ^ · ' ; . ΐ 第87 109862號專利申請案I彳.; 中文申請專利範圍修正本、一 _ 1 民國87年12月修正 _ 1 ·—種半導體記憶裝置，屬於將複數記憶格二維地 配置於文字線方向舆位元線方向的記憶格陣列，上述複數 記憶格係大部分之正規記憶格與少數冗餘記憶格所構成， 在上述正規記憶格有不良時將動作切換在上述冗餘記億格 功能具備在上述記...憶格外之周邊電路所構成的半導體記 憶裝置，其特徵爲：上述冗餘記^億锋係配置在上述文字線 方向與上述位元線方向之.大約中央部，連揆於上述冗餘記 憶格之文字驅動器或讀出放大器的佈置單位係合倂冗餘記 憶格用與正規記憶格用者，且與上述正規記憶格用之佈置 單位大約尺寸，將上述文字驅動器或上述讀出放大器之控 制輸入以正規用與冗餘用更換者。 2 .如申請專利範圍第1項所述之半導體記憶裝置， 其中，上述文字驅動器係層次型文字線方式的副文字驅動 • Λ 器.，一佈置單位係輸入複數主文字線，在包括連接於上述 冗餘記憶格之副文字驅動器所佈置單位，係將一條主文字 線更換成冗餘主文字線信號與上述正規記億格用之佈置單 位不同者。 3 ·如申請專利範圍第1項所.述之半導體記憶裝置’ 其中，上述讀出放大器係包括複數讀出放大器與控制該器 之複數列選擇信號及其他控制線或電源線作爲一佈置單位 |辛連接於上述冗餘記憶格之讀出放大器之佈«單位’係 (請先聞讀背面之注意事項再填寫本頁) ABCD Mts委-：Tvrr丄4'·案修正狻是否變灵原實質.内容 經濟部中央揉準局男工消費合作社印裝 410465 六、申請專利範圍 ^ · ' ; . ΐ 第87 109862號專利申請案I彳.; 中文申請專利範圍修正本、一 _ 1 民國87年12月修正 _ 1 ·—種半導體記憶裝置，屬於將複數記憶格二維地 配置於文字線方向舆位元線方向的記憶格陣列，上述複數 記憶格係大部分之正規記憶格與少數冗餘記憶格所構成， 在上述正規記憶格有不良時將動作切換在上述冗餘記億格 功能具備在上述記...憶格外之周邊電路所構成的半導體記 憶裝置，其特徵爲：上述冗餘記^億锋係配置在上述文字線 方向與上述位元線方向之.大約中央部，連揆於上述冗餘記 憶格之文字驅動器或讀出放大器的佈置單位係合倂冗餘記 憶格用與正規記憶格用者，且與上述正規記憶格用之佈置 單位大約尺寸，將上述文字驅動器或上述讀出放大器之控 制輸入以正規用與冗餘用更換者。 2 .如申請專利範圍第1項所述之半導體記憶裝置， 其中，上述文字驅動器係層次型文字線方式的副文字驅動 • Λ 器.，一佈置單位係輸入複數主文字線，在包括連接於上述 冗餘記憶格之副文字驅動器所佈置單位，係將一條主文字 線更換成冗餘主文字線信號與上述正規記億格用之佈置單 位不同者。 3 ·如申請專利範圍第1項所.述之半導體記憶裝置’ 其中，上述讀出放大器係包括複數讀出放大器與控制該器 之複數列選擇信號及其他控制線或電源線作爲一佈置單位 |辛連接於上述冗餘記憶格之讀出放大器之佈«單位’係 (請先聞讀背面之注意事項再填寫本頁) ABCD 六、申請專利範圍 將一條列選擇信號線更換成冗餘列選擇信號線與上述正規 之 述 所 項 3 第 或 項 2 第 項 1—_ ο 者第 同圍 不範 位利 單專 置請 佈申 之〃如 用 · 格 4 億 記. Μ A R D 係 置 裝 憶 記 體 導 半 述 上 中 其 置 裝 憶 記 獲 SB 導。 半者 -- (請先聞讀背面之注意事項再填寫本頁) 訂 線_ 經濟部中央標隼局員工消費合作社印製 A 1
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