JPH01145851A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体記憶装置に関し、特に、ダイナミック
型ランダムアクセスメモリ（ＤＲＡＭ）に適用して有効
な技術に関するものである。

〔従来の技術〕

フォールプツトピットライン方式を採用するＤＲＡＭは
、相補性データ線とワード線との交差部分にメモリセル
を配置している。相補性データ線は列方向に延在させて
おり、ワード線は行方向ｌこ延在させている。ＤＲＡＭ
のメモリセルは、メモリセル選択用ＭＩＳＦＥＴとその
一方の半導体領域に直列に接続された情報蓄積用容量素
子とで構成されている。

相補性データ線にプリチャージされた後、ワード線を選
択して相補性データ線に伝達されるメモリセルの相補性
信号（情報）は入出力選択用ＭｒＳＦＥＴを通して相補
性入出力信号線に出力されろ。

１／２ｖｃｃプリチヤ一ジ方式を採用するＤＲＡＭにお
いては、プリチャージを行うプリチャージ回路に短絡用
ＭＩＳＦＥＴが設けられている。この短絡用ＭＩＳＦＥ
Ｔは、相補性データ線の夫々のデータ線にソース領域、
ドレイン領域の夫々が接続されている。この短絡用Ｍ　
Ｉ　Ｓ　ＦＥ　Ｔは、プリチャージされたデータ線間を
短絡し、プリチャージの電位をデータ線間で均一化する
ように構成されている。電源電圧ｌ／２ｖｃｃは電源電
圧■。Ｃ（回路の動作電圧５［Ｖ］）と基準電圧■、ｌ
ｉ（回路の接地電位０［Ｖ］）との中間電圧（約２．５
［Ｖ］）である。

本発明者が開発中のＤＲＡＭは、２組の相補性データ線
の相補性信号を２組の相補性入出力信号線で出力してい
る。２組の相補性データ線の相補性信号のパターンは行
方向にＴ　（Ｔ　ｒｕｅ）　、　Ｂ　（Ｂ　ａｒ）　。

Ｔ、Ｂと配置されている。次段の２組のデータ線の相補
性信号のパターンは、前段の２組の相補性データ線の相
補性信号のパターンの繰返しで、Ｔ。

Ｂ、Ｔ、Ｂと配置されている。一方、２組の相補性入出
力信号線の相補性信号のパターンは、列方向にＴ、Ｂ、
Ｂ、Ｔと配置され、入出力信号線間のノイズを低減して
いる。

なお、ＤＲＡＭについては、例えば、株式会社サイエン
スフォーラム、超Ｉ、ＳＩデバイスハンドブック、昭和
５８年１１月２８日発行、第２９１頁乃至第３０５頁に
記載されている 〔発明が解決しようとする問題点〕 本発明者は、前述のＤＲＡＭの高集積化について検討し
た結果、次の問題点が生じることを見出した。

前記プリチャージ回路の短絡用Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　’
ｒは。

相補性データ線に規定された領域の下部に、相補性デー
タ線の延在する方向とゲート長方向とが直交するように
配置されている。この短絡用ＭＩＳＦＥＴは、ソース領
域の上部に相補性データ線の一方のデータ線が、ドレイ
ン領域の上部に他方のデータ線が夫々延在するので、簡
単に接続し易い特徴がある。しかしながら、このように
レイアウトされたＤＲＡＭは、短絡用ＭＩＳＦＥＴのゲ
ート電極と相補性データ線の夫々のデータ線の接続部分
との間に製造工程におけるマスク合せずれ量が必要とな
るので、相補性データ線のデータ線間の離隔寸法が増大
する。このため、ＤＲＡＭの集積度を向上することがで
きない。

また、前述の相補性データ線の相補性信号のパターンに
おいては、相補性信号例えばＢのデータ線とそれと入出
力選択用ＭＩＳＦＥＴとの接続部分と、同一の相補性信
号例えばＢのデータ線とそれと入出力選択用ＭＩＳＦＥ
Ｔとの接続部分との間に、異なる相補性信号例えばＴの
データ線を１本通過させる部分が生じる。このため、前
記接続部分の夫々とその間を通過するデータ線との間に
製造工程におけるマスク合せずれ量が必要となるので、
相補性データ線のデータ線間の離隔寸法が増大し、Ｄ　
ＲＡ　Ｍの集積度を向上することができない。

本発明の目的は、半導体記憶装置の集積度を向上するこ
とが可能な技術を提供することにある。

本発明の他の目的は、半導体記憶装置のデータ線間の離
隔寸法を縮小し、前記目的を達成することが可能な技術
を提供することにある。

本発明の他の目的は、半導体記憶装置において。

製造工程におけるマスク合せずれ量を低減し、データ線
間の離隔寸法を縮小することによって、前記目的を達成
することが可能な技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。

〔問題点を解決するための手段〕

本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。

半導体記憶装置において、相補性データ線の延在する方
向と短絡用ＭＩＳＦＥＴのゲート長方向とを一致させる
。

また、半導体記憶装置において、相補性データ線の相補
性信号のパターンに対して、行方向に配置される次段の
相補性データ線の相補性信号のパターンを反転させる。

〔作　用〕

上述した手段によれば、相補性データ線と短絡用ＭＩＳ
ＦＥＴとの接続部分と、短絡用Ｍ　Ｉ　Ｓ　ＦＥ　Ｔの
ゲート電極とのマスク合せずれ量が相補性データ線の延
在する方向に生じるので、相補性データ線の夫々のデー
タ線間の離隔寸法を縮小することができ、半導体記憶装
置の集積度を向上することができる。

また、２本のデータ線と２個の入出力選択用ＭＩＳＦ’
ＥＴとの２個の接続部分間に、２本のデータ線を通過さ
せるので、この通過させた２本のデータ線間にマスク合
せずれ量に相当する離隔寸法が存在しない分、データ線
間の離隔寸法を縮小し、半導体記憶装置の集積度を向上
することができる。

以下、本発明の構成について、フォールプツトピットラ
イン方式を採用するＤＲＡＭに本発明を適用した一実施
例とともに説明する。

なお、実施例を説明するための全回において。

同一機能を有するものは同一符号を付け、その繰り返し
の説明は省略する。

〔発明の実施例〕

本発明の一実施例であるｌ）　ＲＡ　Ｍの構成を第１図
（要部等価回路図）で示す。

本実施例のＤＲＡＭは２５６［Ｋｂｊｔ］Ｘ４［ｂｉｔ
ｌ構成の大容量で構成されている。フォールプツトビッ
トライン方式（折り返しビット線方式）を採用するＤＲ
ＡＭのメモリセルアレイ（メモリセルマット）ＭＡ内に
は第１図に示すように行列状にメモリセルＭを複数配置
している。メモリセルＭは、平行に列方向に延在する相
補性データ線（ビット線）ＤＬ（Ｔ）及びＤＬ（Ｂ）と
行方・向に延在するワード線ＷＬとの交差部分に配置さ
れている。

行方向に配置された相補性データ線ＤＬの夫々には、セ
ンスアンプ回路ＳＡ、プリチャージ回路ＤＰ及び入出力
信号選択回路■０が接続されている。相補性データ線Ｄ
Ｌの相補性信号のパターン（Ｔｒｕｅ信号とＢａｒ信号
との配置）は、行方向において２組の相補性データ線Ｄ
Ｌ毎に反転させている。すなわち、２組の相補性データ
線ＤＬの相補性信号のパターンはＢ、Ｔ、Ｒ，’ｒの順
に配置され１次段の２組の相補性データ線１）　Ｌの相
補性信号のパターンは前段に対して反転させた’１”、
Ｂ。

Ｔ、Ｂの順に配置されている。

前記ワード線ＷＬは図示しないがＸデコーダ回路に接続
されている。

メモリセルＭはメモリセル選択用Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　
ＴＱ、と情報蓄積用容量素子Ｃとの直タリ回路で構成さ
れている。メモリセル選択用ＭＩＳＦＥＴＱ。

はｎチャネルで構成されている。メモリセル選択用ＭＩ
ＳＦＥＴＱ、の一方の半導体領域は相補性データ線ＤＬ
のうち一方に接続されている。他方の半導体領域は、情
報蓄積用容量素子Ｃの一方の電極に接続されている。ゲ
ート電極はワード線ＷＬに接続されている。情報蓄積用
容量素子Ｃの他方の電極は電源電圧ｌ／２■ｃ、に接続
されている。

電源電圧１／２Ｖ、。は、電源電圧ｖｃｃ（例えば回路
の動作電位５［：Ｖ］）と基準電圧■。（回路の接地電
位０［Ｖ］）との中間の電位（約２．５［Ｖコ）である
。

本実施例のＤＲＡＭのメモリセルＭはプレーナ構造若し
くはスタックド構造で構成されている。

プリチャージ回路ＤＰは、プリチャージ信号線φ、に夫
々ゲート電極が接続された２個のプリチャージ用ＭＩＳ
ＦＥＴＱ、、同様にプリチャージ信号線φ、にゲート電
極が接続された短絡用ＭＩＳＦＥＴＱ□、で構成されて
いる。プリチャージ用ＭＩＳＦＥＴＱ、は、一方の半導
体領域を相補性データ線ＤＬに接続し、他方の半導体領
域をリセット信号線（基準電位■１１）φ５に接続して
いる。

短絡用Ｍ工５ＦＥＴＱ！ｌｌの夫々の半導体領域は相補
性データｌ１ｌＡＤＬの夫々に接続されている。プリチ
ャージ用ＭＩＳＦＥＴＱ、、短絡用ＭＩＳＦＥＴ　Ｑ、
、の夫々はｎチャネルで構成されている。

センスアンプ回路ＳＡは、２個のｎチャネルＭＩＳＦＥ
ＴＱｎと２個のｐチャネルＭＩＳＦＥＴＱｐとで構成さ
れている。センスアンプ回路ＳＡのｎチャネルＭ　Ｉ　
Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｎの夫々の一方の半導体領域は相
補性データ線ＤＬに接続され、夫々の他方の半導体領域
はリセット信号線（コモンソース線を兼用）φ５に接続
されている。ｎチャネルＭＩＳＦＥＴＱｎの夫々のゲー
ト電極は、互いに交差し一方の半導体領域が接続された
相補性データ線ＤＬの一方のデータ線と異なる他方のデ
ータ線に接続されている。センスアンプ回路ＳＡのｐチ
ャネルＭＩＳＦＥＴＱｐの夫々の一方の半導体領域はデ
ータ線ＤＬに接続され、夫々の他方の半導体領域はコモ
ンソース線（電源電圧■ｃｃ）φ。

に接続されている。ｐチャネルＭ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ
Ｑ　ｐの夫々のゲート電極は、同様に、互いに交差し一
方の半導体領域が接続された相補性データ線ＤＬの一方
のデータ線と異なる他方のデータ線に接続されている。

入出力信号選択回路ｖＯはｎチャネルで形成された入出
力選択用ＭＩＳＦＥＴ（Ｙスイッチ）ＱＶで構成されて
いる。この人出力選択用Ｍ　Ｉ　Ｓ　Ｉ”　ＥＴ　Ｑ　
ｙは相補性データ線ＤＬのデータ線毎に配置されている
。入出力選択用ＭＩＳＦＥ’ｒＱｖは一方の半導体領域
を相補性データ線ＤＬに接続し他方の半導体領域を相補
性入出力信号線ｌ１０（Ｔ）又はｌ１０（Ｂ）の夫々に
接続している。相補性入出力信号線ｌ１０（Ｔ）及びｌ
１０（Ｂ）は列方向に２組配置されている。相補性入出
力信号線Ｉ１０の相補性信号のパターンは、これに限定
されないが、列方向にＴ、Ｂ、Ｔ、Ｈの順に配置されて
いる。前記入出力選択用ＭＩＳＦＥ’ｒＱ、のゲート電
極にはＹセレクト信号線ＹＳＬが接続されている。Ｙセ
レクト信号線ＹＳＬはＹデコーダ回路に接続されている
。

次に、前述のセンスアンプ回路ＳＡ及びプリチャージ回
路ＤＰの具体的な構成について、第２図（要部平面図）
を用いて簡単に説明する。

第２図に示すように、プリチャージ回路ＤＰの短絡用Ｍ
ＩＳＦＥＴＱ、、は、半導体基板（又はウェル領域）Ｓ
ＵＢのフィールド絶縁膜りに囲まれた領域の主面に構成
されている。短絡用ＭＩＳＦＥ　Ｔ　Ｑ、、は、主に、
ゲート絶縁膜（図示しない）。

ゲート電極Ｇ、ソース領域及びドレイン領域である一対
のｎ°型半導体領域ＳＤで構成されている。

プリチャージ回路ＤＰのプリチャージ用ＭＩＳＦＥＴＱ
Ｐ、センスアンプ回路ＳＡのｎチャネルＭＩＳＦＥＴＱ
ｎは、短絡用ＭＩＳＦＥＴＱ、、と実質的に同一の構造
で構成されている。

相補性データ線ＤＬは第１層目のアルミニウム配線ＡＬ
Ｌで形成されている。プリチャージ回路ＤＰ及びセンス
アンプ回路ＳＡの上部には基１［位記腺Ｖ。が設けられ
ている。基準電位配線Ｖ。

は第２層目のアルミニウム配線ＡＬ２で形成されている
。　Ｃｏｎｅはアルミニウム配線ＡＬＬと半導体領域Ｓ
Ｄ又はゲート電極Ｇとの接続部分、Ｔｌｌはアルミニウ
ム配線ＡＬＬとアルミニウム配線ＡＬ２との接続部分で
ある。

前記プリチャージ回路ＤＰの短絡用ＭＩＳＦＥ’ｒ　Ｑ
　ｔ　Ｈは、相補性データ線ＤＬに規定された領域の下
部に、相補性データ線ＤＬの延在する方向とゲート長方
向とが一致するように配置されている。

列方向において、短絡用ＭＩＳＦＥＴＱ、、の側部の夫
々には、両者の半導体領域ＳＤを一体に構成し、プリチ
ャージ用ＭＩＳＦＥＴＱ、が配置されている。短絡用Ｍ
ＩＳＦＥＴＱ、、は、センスアンプ回路ＳＡの２個のＩ
】チャネルＭ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｎを列方向に
夫々離隔して配置し、この中央部分に配置されている。

このように、ＤＲＡＭにおいて、相補性データ線ＤＬ（
７）延在する方向と短終用Ｍ■Ｓ１？Ｅ′ｒＱ、１１の
ゲート長方向とを一致させることにより、短絡用ＭＩＳ
ＦＥＴＱ、、と相補性データ線ＤＬとの接続部分Ｃｏｎ
ｔと、短終用ＭＩＳＦＥ’ｒＱ、、のゲート電極Ｇとの
マスク合せずれ量が相補性データ線ＤＬの延在する方向
に生じるので、相補性データ線ＤＬの夫々のデータ線間
の離隔手法を縮小することができる。この結果、ＤＲＡ
Ｍの集積度を向上することができる。

また、前述の入出力信号選択回路■Ｏの具体的な構成に
ついて、第３図（要部平面図）を用いて簡単に説明する
。

入出力信号選択回路ｖＯの入出力選択用ＭＩＳＦＥＴＱ
、は、前記短絡用ＭＩＳＦＥＴＱ、、と実質的に同一構
造で構成されている。入出力選択用ＭＴＳＦＥＴＱ、は
、相補性データ線ＤＬで規定された領域の下部に列方向
に２個配置されている。

前述のように、２組の相補性データ線ＤＬの相補性信号
のパターンはＢ、Ｔ、Ｂ、Ｔで構成し、次段の２組の相
補性データ線ＤＬの相補性信号のパターンは前段のそれ
を反転させたＴ、Ｂ、Ｔ、Ｂで構成されている。

このように、ＤＲＡＭにおいて、相補性データ線ＤＬの
相補性信号のパターンに対して１行方向に配置される次
段の相補性データｉＤＬの相補性信号のパターンを反転
させることにより、２本のデータ線（ｄｌ、ｄ４）と２
個の入出力選択用ＭＩＳＦＥＴＱ、どの２個の接続部分
Ｃｏｎｔ間に、２本のデータ線（ｄ２．ｄ３）を通過さ
せるので、この通過させたデータ線（ｄ２．ｄ３）間に
マスク合せずれ量に相当する離隔寸法が存在しない分、
データ線間の離隔寸法を縮小することができる。この通
過させたデータ線（ｄ２．ｄ３）間は加工寸法のみ存在
する。この結果、ＤＲＡＭの集積度を向上することがで
きる。

なお、本実施例では相補性入出力信号線Ｉ１０の相補性
信号のパターンをＴ、Ｂ、”ｒ、Ｂに構成しているが１
本発明は、相補性入出力信号線Ｉ１０の相補性信号のパ
ターンに関係なく、パターンをＴ、Ｂ、Ｂ、Ｔに構成し
てもよい。

また１本発明は、相補性入出力信号線Ｉ１０が１組又は
４組又は８組設けられる場合においても適用することが
できる。

以上、本発明者によってなされた発明を、前記実施例に
基づき具体的に説明したが１本発明は、前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは勿論である。

例えば１本発明は、Ｄ　ＲＡ　Ｍに限らずスタチック型
ランダムアクセスメモリ（ＳＲＡＭ）に適用することが
できる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。

半導体記憶装置において、相補性データ線の夫々のデー
タ線間の離隔寸法を縮小することができるので、集積度
を向上することができる。

【図面の簡単な説明】

第１図は、本発明の一実施例であるＤＲＡＭの構成を示
す要部等価回路図、 第２図は、前記ＤＲＡＭのセンスアンプ回路及びプリチ
ャージ回路の具体的な構成を示す要部平面図。 第３図は、前記ＤＲＡＭの入出力信号選択回路の具体的
な構成を示す要部平面図である。

Claims (1)

1. 【特許請求の範囲】 １、列方向に延在する相補性データ線の下部に、この相
   補性データ線の夫々のデータ線間を短絡する短絡用ＭＩ
   ＳＦＥＴを有する半導体記憶装置において、前記相補性
   データ線の延在する方向と前記短絡用ＭＩＳＦＥＴのゲ
   ート長方向とを一致させたことを特徴とする半導体記憶
   装置。 ２、前記短絡用ＭＩＳＦＥＴは、相補性データ線の夫々
   のデータ線に、電源電圧と基準電圧との中間の電位をプ
   リチャージするプリチャージ回路を構成することを特徴
   とする特許請求の範囲第１項に記載の半導体記憶装置。 ３、前記半導体記憶装置はダイナミック型ランダムアク
   セスメモリであることを特徴とする特許請求の範囲第１
   項又は第２項に記載の半導体記憶装置。 ４、前記短絡用ＭＩＳＦＥＴは、前記相補性データ線に
   接続されるセンスアンプ回路の２個のｎチャネルＭＩＳ
   ＦＥＴ間に配置されていることを特徴とする特許請求の
   範囲第１項乃至第３項に記載の夫々の半導体記憶装置。 ５、列方向に延在する相補性データ線に入出力選択用Ｍ
   ＩＳＦＥＴを介在させて行方向に延在する相補性入出力
   信号線を接続した半導体記憶装置において、前記相補性
   データ線の相補性信号のパターンに対して、行方向に配
   置される次段の相補性データ線の相補性信号のパターン
   を反転させたことを特徴とする半導体記憶装置。 ６、前記相補性入出力信号線は２組設けられており、前
   記相補性信号のパターンの反転は行方向に配置された２
   組の相補性データ線毎に行われていることを特徴とする
   特許請求の範囲第５項に記載の半導体記憶装置。 ７、前記２組の相補性信号のパターンは順次Ｂ、Ｔ、Ｂ
   、Ｔと構成され、次段の２組の相補性信号のパターンは
   反転されてＴ、Ｂ、Ｔ、Ｂと構成されていることを特徴
   とする特許請求の範囲第６項に記載の半導体記憶装置。 ８、前記半導体記憶装置はダイナミック型ランダムアク
   セスメモリであることを特徴とする特許請求の範囲第５
   項乃至第７項に記載の夫々の半導体記憶装置。