DE10021347A1 - Halbleiterspeicherbauelement sowie Testmodus-Leseverfahren und Testverfahren hierfür - Google Patents

Abstract

Die Erfindung bezieht sich auf ein Halbleiterspeicherbauelement mit einem Speicherzellenfeld, das eine Mehrzahl von Ausgangsdaten bereitstellt, einer Mehrzahl von Ausgangsanschlüssen, die mit dem Speicherzellenfeld verbunden sind, und einem Komparator, der die Mehrzahl von Ausgangsdaten vergleicht und ein Vergleichsergebnissignal bereitstellt, sowie auf ein Testmodusleseverfahren und ein Testverfahren hierfür. DOLLAR A Erfindungsgemäß weist das Halbleiterspeicherbauelement eine Ausgangsanschluss-Bestimmungseinheit auf, die programmierbar jeweils einen aus der Mehrzahl von Ausgangsanschlüssen auswählt und während eines Testmodus das Vergleichsergebnissignal über den ausgewählten Ausgangsanschluss abgibt. DOLLAR A Verwendung zum Beispiel für Rambus-DRAMs.

Description

Die Erfindung bezieht sich auf ein Halbleiterspeicherbauele­ ment nach dem Oberbegriff des Anspruchs 1, auf ein Lesever­ fahren eines Testmodus für ein solches Halbleiterspeicherbau­ element sowie auf ein Testverfahren für ein Speichermodul mit mehreren solchen Halbleiterspeicherbauelementen.

Hochgeschwindigkeits-Halbleiterspeicherbauelemente sind teil­ weise dafür ausgelegt, Eingangs- und Ausgangssignale, wie Da­ ten oder Adressen, über eine busartige Übertragungsleitung zu empfangen oder zu senden. In der busartigen Struktur sind verschiedene Halbleiterspeicherbauelemente gemeinsam mit ei­ nem Bus verbunden, und nur ein Halbleiterspeicherbauelement kann Daten zu einem bestimmten Zeitpunkt auf den Bus laden. Wenn zwei oder mehr Halbleiterspeicherbauelemente gleichzei­ tig versuchen, Daten auf den Bus zu laden, kollidieren die Daten miteinander, was eine Fehlfunktion verursacht.

Ein dynamischer Rambus-Speicher mit wahlfreiem Zugriff (DRAM), der einen Typ von Hochgeschwindigkeits-Halblei­ terspeicherbauelement darstellt, verwendet die vorstehend be­ schriebene busartige Struktur ebenso wie ein vorgeschlagenes spezielles Modul zur Unterstützung der busartigen Struktur.

Fig. 1 zeigt ein Blockschaltbild eines Rambus-DRAM-Spei­ chermoduls mit der busartigen Struktur.

Bezugnehmend auf Fig. 1 beinhaltet ein Speichermodul 200 eine Mehrzahl von Halbleiterspeicherbauelementen 11 bis 1n, die jeweils mehrere Eingangs- und Ausgangsanschlüsse DQ1 bis DQW aufweisen, d. h. von Rambus-DRAMs. Des weiteren sind identi­ sche Eingangs- und Ausgangsanschlüsse der Halbleiterspeicher­ bauelemente 11 bis 1n gemeinsam mit einem entsprechenden Da­ tenbus verbunden. Mit anderen Worten sind erste Eingangs- und Ausgangsanschlüsse DQ1 von jedem der Halbleiterspeicherbau­ elemente 11 bis 1n gemeinsam mit einem Datenbus DB1 verbun­ den, zweite Eingangs- und Ausgangsanschlüsse DQ2 sind gemein­ sam mit einem Datenbus DB2 verbunden und so weiter, bis w-te Eingangs- und Ausgangsanschlüsse DQW der Halbleiterspeicher­ bauelemente 11 bis 1n gemeinsam mit einem w-ten Datenbus DBW verbunden sind. Die Eingangs- und Ausgangsanschlüsse einer Steuereinheit 100, die eine Mastersteuereinheit darstellt, sind mit entsprechenden Datenbussen verbunden.

In dem Speichermodul mit der busartigen Struktur von Fig. 1 können während eines Schreibvorgangs identische Daten gleich­ zeitig in verschiedene Halbleiterspeicherbauelemente ge­ schrieben werden. Wenn jedoch während eines Lesevorgangs Da­ ten gleichzeitig aus zwei oder mehr Halbleiterspeicherbauele­ menten gelesen würden, würden die Daten miteinander auf dem Datenbus kollidieren. Als Ergebnis können Daten zu einem be­ stimmten Zeitpunkt lediglich aus einem Halbleiterspeicherbau­ element gelesen werden.

Fig. 2 zeigt ein Blockschaltbild eines herkömmlichen Aus­ gangsdatenfusionsschaltkreises, der sich in jedem der Halb­ leiterspeicherbauelemente von Fig. 1 befindet. Bezugnehmend auf Fig. 2 werden während eines normalen Modus eine Mehrzahl von Ausgangsdaten DO1 bis DOW aus einem Speicherzellenfeld 21 gleichzeitig über eine Mehrzahl von Ausgangsanschlüssen DQ1 bis DQW abgegeben. Während eines Testmodus verbindet ein Kom­ parator 22 jedoch die Mehrzahl von Ausgangsdaten DO1 bis DOW, die aus dem Speicherzellenfeld 21 ausgelesen werden, und gibt das Resultat an einen einzigen, vorgegebenen Ausgangsan­ schluss, z. B. DQ1, ab.

Somit geben, wenn die Halbleiterspeicherbauelemente, die den Ausgabedatenfusionsschaltkreis von Fig. 2 beinhalten, als die Speichermodule von Fig. 1 verwendet werden, während Lesevor­ gängen eines Testmodus alle Halbleiterspeicherbauelemente ih­ re Daten über einen vorgegebenen Ausgangsanschluss DQ1 an ei­ nen Datenbus, z. B. einen Datenbus DB1, ab. Folglich würden die Daten miteinander auf dem Datenbus DB1 kollidieren, wenn die Daten aus zwei oder mehr Halbleiterspeicherbauelementen gelesen würden.

Als Ergebnis dürfen, wenn die Halbleiterspeicherbauelemente, die den herkömmlichen Ausgabedatenfusionsschaltkreis beinhal­ ten, in dem Speichermodul von Fig. 1 verwendet werden, die Daten zu einem bestimmten Zeitpunkt während des Testens des Speichermoduls lediglich aus einem Halbleiterspeicherbauele­ ment gelesen werden. Mit anderen Worten kann zu einem be­ stimmten Zeitpunkt lediglich ein Halbleiterspeicherbauelement getestet werden, was die Speichermodultestzeit verlängert.

Der Erfindung liegt als technisches Problem die Bereitstel­ lung eines Halbleiterspeicherbauelementes der eingangs ge­ nannten Art, eines Testmodus-Leseverfahrens für ein solches und eines Testverfahrens für ein Speichermodul mit mehreren solchen Halbleiterspeicherbauelementen derart zugrunde, dass Daten im Testmodus während des Testens eines Speichermoduls gleichzeitig von mehreren Halbleiterspeicherbauelementen ge­ lesen werden können und sich dadurch die Prüfdauer reduzieren lässt.

Die Erfindung löst dieses Problem durch die Bereitstellung eines Halbleiterspeicherbauelementes mit den Merkmalen des Anspruchs 1, eines Testmodus-Leseverfahrens mit den Merkmalen des Anspruchs 8 und eines Speichermodul-Testverfahrens mit den Merkmalen des Anspruchs 9.

Charakteristischerweise beinhaltet das Halbleiterspeicherbau­ element eine Ausgangsanschluss-Bestimmungseinheit, die pro­ grammierbar jeweils einen der mehreren Ausgangsanschlüsse auswählt. Während des Testmodus wird nur das Vergleichsergeb­ nissignal, das von einem Komparator, der die mehreren Aus­ gangsdaten vergleicht, erzeugt wird, über den ausgewählten Ausgangsanschluss übertragen. Im normalen Betriebsmodus wer­ den die mehreren Ausgangsdaten über die mehreren Ausgangsan­ schlüsse abgegeben.

Vorteilhafte Weiterbildungen der Erfindung sind in den Unter­ ansprüchen angegeben.

Vorteilhafte, nachfolgend beschriebene Ausführungsformen der Erfindung sowie das zu einem besseren Verständnis der Erfin­ dung oben erläuterte, herkömmliche Ausführungsbeispiel sind in den Zeichnungen dargestellt, in denen zeigen:

Fig. 1 ein Blockschaltbild eines Speichermoduls mit einer Busstruktur vom Rambus-DRAM-Typ,

Fig. 2 ein Blockschaltbild eines herkömmlichen Ausgangsda­ tenfusionsschaltkreises des Halbleiterspeicherbauele­ ments von Fig. 1,

Fig. 3 ein Blockschaltbild eines Halbleiterspeicherbauele­ ments gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung und

Fig. 4 ein Blockschaltbild, das ein Leseverfahren des Halb­ leiterspeicherbauelements von Fig. 3 darstellt, das von dem Speichermodul mit einer busartigen Struktur von Fig. 1 verwendet wird.

Nunmehr wird die vorliegende Erfindung vollständiger unter Bezugnahme auf die begleitenden Zeichnungen beschrieben, in denen eine bevorzugte Ausführungsform der Erfindung beispiel­ haft und nicht beschränkend gezeigt ist. Gleiche Bezugszei­ chen in verschiedenen Zeichnungen repräsentieren hierbei je­ weils funktionell gleiche Elemente.

Das in Fig. 3 gezeigte, erfindungsgemäße Halbleiterspeicher­ bauelement beinhaltet ein Speicherzellenfeld 31, einen Kompa­ rator 32, eine Mehrzahl von Ausgangsanschlüssen DQ1 bis DQW, eine Ausgangsanschluss-Bestimmungseinheit 33 sowie eine Mehr­ zahl von Multiplexern 341 bis 34W.

Während des normalen Betriebsmodus des Halbleiterspeicherbau­ elements wird eine Mehrzahl von Ausgangsdaten DO1 bis DOW, die aus dem Speicherzellenfeld 31 gelesen werden, an die Mehrzahl von Ausgangsanschlüssen DQ1 bis DQW abgegeben. Im Detail ist während des normalen Betriebsmodus ein Teststeuer­ signal TEST deaktiviert, und somit wird die Mehrzahl von Aus­ gangsdaten DO1 bis DOW über die Mehrzahl von Multiplexern 341 bis 34W gleichzeitig an die Mehrzahl von Ausgangsanschlüssen DQ1 bis DQW abgegeben.

Während eines Testmodus wirkt der Komparator 32 jedoch dahin­ gehend, dass die Mehrzahl von Ausgangsdaten DO1 bis DOW, die aus dem Speicherzellenfeld 31 gelesen wird, vereinigt wird und die fusionierten Daten an einen Ausgangsanschluss abgege­ ben werden. Der Komparator 32 vergleicht die Mehrzahl von Ausgangsdaten DO1 bis DOW, um ein Vergleichsergebnis ab­ zugeben. Fig. 3 zeigt, dass die bevorzugte Ausführungsform des Komparators 32 ein Exklusiv-ODER-Gatter beinhaltet, das die Ausgangsdaten DO1 bis DOW vergleicht, wobei die von dem Speicherzellenfeld 31 zu lesenden Ausgangsdaten DO1 bis DOW sämtlich identisch sind. Hierbei wird, wenn das Vergleichser­ gebnis des Komparators 32 auf hohem Logikpegel liegt, be­ stimmt, dass die Ausgangsdaten DO1 bis DOW unterschiedliche Daten aufweisen, und somit wird festgestellt, dass das Halb­ leiterspeicherbauelement fehlerhaft funktioniert hat, und wenn das Vergleichsergebnis des Komparators 32 auf niedrigem Logikpegel liegt, wird festgestellt, dass die Ausgangsdaten DO1 bis DOW identisch sind, und somit wird festgestellt, dass das Halbleiterspeicherbauelement in Ordnung ist.

Insbesondere beinhaltet die Ausgangsanschluss-Bestimmungs­ einheit 33 für ein programmierbares Variieren des Anschlusses zwischen den Ausgangsanschlüssen DQ1 bis DQW, an den das Aus­ gangssignal des Komparators 32 abgegeben wird, ein Register 331, eine Codiereinheit 332 sowie einen Demultiplexer 333. Spezieller speichert das Register 331 eine spezifische Zahl, die von außerhalb des Halbleiterspeicherbauelements eingege­ ben wird, und die Codiereinheit 332 codiert die in dem Regis­ ter 331 gespeicherte Zahl während des Testmodus. Der Demul­ tiplexer 333, der eine Auswahleinheit darstellt, gibt das Ausgangssignal des Komparators 32 in Reaktion auf die Aus­ gangssignale der Codiereinheit 332 an den ausgewählten Aus­ gangsanschluss ab. Mit anderen Worten wird das Ausgangssignal des Komparators 32 während des Testmodus über den Demultiple­ xer 333 und einen der Multiplexer 341 bis 34W lediglich an den ausgewählten Anschluss abgegeben. Die restlichen Ausgänge des Demultiplexers 333 werden schwebend gehalten, so dass selbst wenn die verbliebenen Multiplexer 341 bis 34W akti­ viert sind, diese nur ein floatendes Signal durchlassen.

Als ein Ergebnis ist es in dem erfindungsgemäßen Halbleiter­ speicherbauelement möglich, den Anschluss, an den das Aus­ gangssignal des Komparators 32 abgegeben wird, durch die Aus­ gangsanschluss-Bestimmungseinheit 33 während des Testmodus programmierbar zu variieren. Das bedeutet, dass es möglich ist, unter den Ausgangsanschlüssen DQ1 bis DQW einen beliebi­ gen Ausgangsanschluss zu bestimmen.

Fig. 4 zeigt ein Blockschaltbild, das ein Leseverfahren des Halbleiterspeicherbauelements von Fig. 3 darstellt, das von dem Speichermodul mit einer busartigen Struktur von Fig. 1 verwendet wird. Nunmehr wird unter Bezugnahme auf Fig. 4 ein erfindungsgemäßes Verfahren zum Testen eines Speichermoduls beschrieben.

Spezifische Zahlen, die sich voneinander unterscheiden, wer­ den in das Register 331 von jedem der Halbleiterspeicherbau­ elemente 41 bis 4n eingegeben, und den spezifischen Zahlen entsprechende Ausgangsanschlüsse werden bestimmt, und dann wird der Testmodus des Speichermoduls aktiviert. Zum Beispiel wird die Zahl 1 in das erste Halbleiterspeicherbauelement 41 eingegeben, und so wird der erste Ausgangsanschluss DQ1 als ein Anschluss bestimmt, der ein Ausgangssignal des ersten Komparators überträgt; die Zahl 2 wird in das zweite Halblei­ terspeicherbauelement 42 eingegeben, und so wird der zweite Ausgangsanschluss DQ2 als ein Anschluss bestimmt, der ein Ausgangssignal des zweiten Komparators überträgt, und so wei­ ter für jedes der Speicherbauelemente.

Somit wird während des Lesevorgangs im Testmodus das Aus­ gangssignal des ersten Komparators des ersten Halbleiterspei­ cherbauelements 41 über den ersten Ausgangsanschluss DQ1 an den ersten Datenbus DB1 abgegeben; das Ausgangssignal des zweiten Komparators des zweiten Halbleiterspeicherbauelements 42 wird über den zweiten Ausgangsanschluss DQ2 an den zweiten Datenbus DB2 abgegeben; und so weiter bis das n-te Ausgangs­ signal des n-ten Komparators des n-ten Halbleiterspeicherbau­ elements 4n über den n-ten Ausgangsanschluss DQW an einen n- ten Datenbus DBW abgegeben wird. Somit kann während des Lese­ vorgangs im Testmodus eine Kollision von Daten auf dem Daten­ bus verhindert werden, und Daten können gleichzeitig aus ver­ schiedenen Halbleiterspeicherbauelementen 41 bis 4n gelesen werden.

Wenn die Anzahl n von in dem Speichermodul installierten Halbleiterspeicherbauelementen größer als die Anzahl w von Datenbussen ist, können Daten gleichzeitig aus w zu testenden Halbleiterspeicherbauelementen gelesen werden, und dann kön­ nen weitere W Halbleiterspeicherbauelemente sequentiell ge­ testet werden.

Wie vorstehend beschrieben, kann gemäß dem Halbleiterspei­ cherbauelement der vorliegenden Erfindung ein Anschluss, der die Ausgangsdaten von dem Komparator abgibt, während des Testmodus programmierbar variiert werden. Somit werden, wenn das Halbleiterspeicherbauelement in dem Speichermodul imple­ mentiert ist, die Ausgangsanschlüsse von jedem der Halblei­ terspeicherbauelemente variierend festgelegt, so dass Daten gleichzeitig aus den verschiedenen Halbleiterspeicherbauele­ menten gelesen werden können. Somit kann die Modultestzeit reduziert werden.

Claims (10)

1. Halbleiterspeicherbauelement mit:

• - einem Speicherzellenfeld, das eine Mehrzahl von Aus­ gangsdaten bereitstellt,
• - einer Mehrzahl von Ausgangsanschlüssen, die mit dem Speicherzellenfeld verbunden sind, und
• - einem Komparator, der die Mehrzahl von Ausgangsdaten vergleicht und ein Vergleichsergebnissignal bereit­ stellt,

gekennzeichnet durch

• - eine Ausgangsanschluss-Bestimmungseinheit, die pro­ grammierbar jeweils einen aus der Mehrzahl von Aus­ gangsanschlüssen auswählt und während eines Testmodus das Vergleichsergebnissignal über den ausgewählten Ausgangsanschluss abgibt.

2. Halbleiterspeicherbauelement nach Anspruch 1, weiter da­ durch gekennzeichnet, dass die Mehrzahl von Ausgangsda­ ten während eines normalen Betriebsmodus über die Mehr­ zahl von Ausgangsanschlüssen abgegeben wird.

3. Halbleiterspeicherbauelement nach Anspruch 1 oder 2, weiter dadurch gekennzeichnet, dass der Komparator ein Exklusiv-ODER-Gatter beinhaltet.

4. Halbleiterspeicherbauelement nach einem der Ansprüche 1 bis 3, weiter dadurch gekennzeichnet, dass die Ausgangs­ anschluss-Bestimmungseinheit beinhaltet:

• - ein Register, das eine vorgegebene Zahl speichert, die von außerhalb des Halbleiterspeicherbauelements eingegeben wird, und
• - eine Auswahleinheit, die basierend auf der vorgege­ benen Zahl einen der Mehrzahl von Ausgangsanschlüs­ sen auswählt.

5. Halbleiterspeicherbauelement nach einem der Ansprüche 1 bis 4, weiter dadurch gekennzeichnet, dass die Auswahl­ einheit des weiteren einen Demultiplexer beinhaltet, um das Vergleichsergebnissignal lediglich dem ausgewählten Ausgangsanschluss zuzuführen.

6. Halbleiterspeicherbauelement nach einem der Ansprüche 1 bis 5, das des weiteren eine Mehrzahl von Multiplexern beinhaltet, die jeweils mit einem der Mehrzahl von Aus­ gangsanschlüssen verbunden sind, um das Speicherzellen­ feld während eines normalen Betriebsmodus mit der Mehr­ zahl von Ausgangsanschlüssen zu verbinden und um das Vergleichsergebnissignal während des Testmodus mit dem ausgewählten Ausgangsanschluss zu verbinden.

7. Halbleiterspeicherbauelement nach Anspruch 6, weiter da­ durch gekennzeichnet, dass die Ausgangsanschluss- Bestimmungseinheit und die Mehrzahl von Multiplexern sämtlich durch ein Teststeuersignal gesteuert sind.

8. Leseverfahren eines Testmodus für ein Halbleiterspei­ cherbauelement, das ein Speicherzellenfeld und eine Mehrzahl von Ausgangsanschlüssen beinhaltet, gekennzeichnet durch folgende Schritte:

• - Speichern einer vorgegebenen Zahl, die von außerhalb des Halbleiterspeicherbauelements eingegeben wird,
• - Auswählen von einem der Mehrzahl von Ausgangsanschlüssen entsprechend der vorgegebenen
• - Vergleichen einer Mehrzahl von Ausgangsdaten, die von dem Speicherzellenfeld während des Testmodus ge­ lesen werden, um ein Vergleichsergebnissignal zu er­ zeugen, und
• - Abgeben des Vergleichsergebnissignals an den ausgewählten Ausgangsanschluss.

9. Verfahren zum Testen eines Speichermoduls, das eine Mehrzahl von Halbleiterspeicherbauelementen mit einem Speicherzellenfeld und einer Mehrzahl von Ausgangsan­ schlüssen beinhaltet, wobei die Halbleiterspeicherbau­ elemente gemeinsam mit einer Mehrzahl von Datenbussen verbunden sind, die Ausgangsanschlüssen des Halbleiter­ speicherbauelements zugeordnet sind, gekennzeichnet durch folgende Schritte:

• - Eingeben einer Mehrzahl vorgegebener Zahlen in jedes der Halbleiterspeicherbauelemente, um einen entspre­ chenden Ausgangsanschluss für jedes der Speicherbau­ elemente im Testmodus zu bestimmen, und
• - Lesen von Daten synchron aus jedem der Halbleiter­ speicherbauelemente über Ausgangsanschlüsse entspre­ chend der in jedes Speicherbauelement eingegebenen Zahlen.

10. Testverfahren nach Anspruch 9, weiter dadurch gekenn­ zeichnet, dass sich die vorgegebenen Zahlen sämtlich wechselseitig ausschließen.