TWI287797B

TWI287797B - Memory test circuit and test system

Info

Publication number: TWI287797B
Application number: TW093135796A
Authority: TW
Inventors: Soon-Keun Jeon; Yong-Cheul Kim; Han Kim; Bae-Sun Jun
Original assignee: Samsung Electronics Co Ltd
Priority date: 2003-11-27
Filing date: 2004-11-22
Publication date: 2007-10-01
Also published as: US20050117420A1; TW200519957A; JP2005158252A; KR20050051203A; US7240257B2; JP4939746B2; KR100555532B1

Description

►pif.doc 九、發明說明：【發明所屬之技術領域】本發明是有關於一種記憶體測試電路以及一種測試系統，且特別是有關於一種具有内建式自我測試(BIST)單元，用以測試高度整合記憶體(HIGHLY INTEGRATED MEMORY)之故障的記憶體測試電路以及測試系統。【先前技術】今天，晶片（CHIPs)的設計以及製造都採用深次微米 (DEEP SUB-MICRON)(DSM)技術，而嵌入更多的記憶體’使得記憶體良率嚴重的影響到整個晶片的良率。因此，為了增進晶片的良率，一種可修復的記憶體是必要的。此外，當半導體裝置(SEMICONDUCTOR DEVICE)的整合度增加並且功能變得更複雜時，各種用來有效率地測试此類半導體的方法一直被發展著。特別的是，為了有效率地測試欲入半導體裝置中的記憶體，一種被引用為記憶體内建式自我測試(BIST)的方法，早已被發展出來。藉由利用一種實現s己憶體測試演算法的電路，依此方法來測試嵌入的記憶體。直到最近，導入了内建式冗餘分析（buil_in REDUNDANCY ANALYSIS)(BIRA)技術，此内建式冗餘分析(BIRA)技術不同於内建式自我測試(BIST)之測試記憶體’利用此技術，於利用内建式自我測試(BIST)之測試方法測試嵌入之可修復的記憶體之後，可分析故障並引出用來執行修復之資訊。丨 pif.doc 也就是說，利用内建式自我測試(BIST)，可測試記憶體並儲存故障貧訊；然後根據内建式自我修復(built_in SELF REPAIR)(BISR)，來執行修復並利用一掃目苗鏈阢⑽ CHAIN)輸出結果。立然而，當使用能修復列（R〇w)與行(c〇LUMN)之故障’以便增進良率之内建式自我測試即印來修復高度整合之記憶體時’因為内建式自我測試(BIST)之成本提高，使得内建式自我測試(BIST)之研發更形困難。【發明内容】 ' 本發明的目的就是在提供一種記憶體測試電路，不論何日Wfe體巾發纽障，都會㈣—與時鐘喊(cl〇ck SIGNAL)同步化之故障訊號(FAILURE signal)。本發明的再-目的是提供一種測試系統，不論何時記 fe體中發生轉，都會產生—與時鐘域同步化之故障訊號，並藉由分析此-訊號，進而執行修復此記憶體之故障。依本發明之-目的，提供_種包括一記憶體以及内建式自我測試(BIST)單元之記憶體測試電路，A中，此記情體經由η·位it資料輸出腳位輪出儲存的資料。、此内建式自^ =試(BIST)單元在記憶體中寫測試資料，並藉由比較輸出自記憶體_試資料與期望資料，在記憶體中決定一故 =月包位址。内建式自我測試單元產生k初步故障訊號，其中’此k初步轉訊·扣純示到弟麻崎訊號的k初步故障訊號，輸出k初步故障訊 I28779fepifd〇c 號m個時鐘訊號之週期之久。在一實施例中，當執行測試工作時，此記憶體將η-位元資料輸出腳位分為八組，並使這些組在此記憶體中對應個別的區域，並且當執行修復工作時，在記憶體中符合八組負料輸出腳位的母·~區域中執行修復。在一實施例中，此記憶體為一高容量單埠同步隨機存取記憶體（HIGH CAPACITY SINGLE PORT SYNCHRONOUS RANDOM ACCESS MEMORY) (HCSPSRAM) 〇在一實施例中，内建式自我測試(BIST)單元包括一期望資料產生單元（EXPECTED DATA GENERATION UNIT)、一比較單元(c〇MPARISON UNIT)、一故障訊號產生單元(FAILURE SIGNAL GENERATION UNIT)。期望資料產生單元產生期望資料。比較單元接收第一到第k測試資料，其中，第一到第k測試資料是藉由將記憶體輸出之從最低有效位元(LEAST SIGNIFICANT BIT)到最有效位元(MOST SIGNIFICAN BIT)等η-位元測試資料分為k組而得’並且接收期望資料，然後產生具有故障資訊之第一到第k初步故障訊號。故障訊號產生單元，藉由輸出將每一週期都當作第一到第k/m故障訊號的k/m初步故障訊號，輸出弟一到苐k初步故障訊號m個時鐘訊號之週期之久。在一實施例中，比較單元包括第一到第k比較器 (COMPARATOR)，此比較器比較第一到第k測試資料與期望資料，並個別輸出第一到第k初步故障訊號。 I28779329pif.doc ，記憶體_祕—實_巾，m為2並且故障訊號鐘訊號第—週期中，輸出第—到第k/2初 V故P早·虎自作第一到第k/2故障訊號；並於時鐘訊號第亡週期中’輪出第(k/2+1)iIjs㈡刀步故障訊號當作第」到第k/2故障訊號。在:實施例中，故障訊號產生單元包括第一到第四初 =正反器(PRELIMINARY FLIP-FLOP)、第一到第四 and 單元、以及第—到第四正反器(flip-flop)。第—到第四初步正t器個別儲存與時鐘訊號同步化之第(k/2+l)到第k初步故障訊號。第一到第四AND單元個別執行第一到第k/2 初步故卩早δίΐ號與相關之第一到第四初步正反器之輸出之 jND工作。第一到第四正反器回應時鐘訊號而儲存第一到第四AND單元之輸出，然後個別輸出已儲存之第一到第四AND單元之輸出當作第一到第k/2故障訊號。在體測試電路一實施例中，m為4並且故障訊號產生單兀，於時鐘訊號第一週期中，輸出第一到第k/4初步故障訊號當作第一到第k/4故障訊號；並於時鐘訊號第一週期中，輸出第(k/4+i)到第k/2初步故障訊號當作第一到第k/4故障訊號；並於時鐘訊號第三週期中，輸出第 (k/2+l)到第3k/4初步故障訊號當作第一到第k/4故障訊號；並於時鐘訊號第四週期中，輸出第(3k/4+l)到第k初步故卩早訊號當作第一到第k/4故障訊號。在一實施例中，故障訊號產生單元包括第一與第二初步正反器、第一與第二AND單元、第三與第四初步正反 128779^- 态、f二與第目AND單元、第五與第六初步正反器、第五與第’、AND單元、以及第一與第二正反器。第一與第 -初步正反H儲存與時鐘訊朗步化之第(+⑽第k 初$故障訊號m AND單元個職行雜/2+ι) 到第3k/4初步故障訊號與相關之第一及第二初步正反器 =輸出之AND工作，並輸出結果。第三與第四初步正反器回應二時鐘―訊號而個別儲存第一與第二and單元之輸出。第三與第四AND單元個別執行第(講+1)到第的初步故障訊號與第三及第四初步正反器相關輸出之娜工果：第五與第六初步正反器回應時鐘訊號而抑丨J储存弟二與第四and單元之輸出。第五與第六and 單元個=執行第-到第k/4初步故障訊號與第五及第六初步正反器湖輸丨之AND王作，並輸統果。第一與第二正反器回應時鐘訊號而個別儲存第五與第六AND二元之輸出，然後個別輸出已儲存之第五到第六AND 輸出當作第一到第k/4故障訊號。士在記憶體測試電路一實施例中，當n為16並且k為8 時，第一初步故障訊號表示與記憶體之第一及第二次祖出腳位符合之記憶體區域中故障胞位址上之資訊，】且j 二初步故障訊絲示與滅體之第三及第四資符合之記憶體區域中之故障胞位址上之資立 ^ u 弟二初步故 p 早訊號表示與記憶體之第五及第六資料輪出腳位憶體區域中之故障胞位址上之資訊，並且第四初步二:己號表示與記憶體之第七及第八資料輸出腳位符合^ 石己f思體 11 I28779729pifdoc 訊。第五初步故障訊號表示與 β+ 第，、初步故ρ早訊號表示與記憶 ΐ 針—讀輪出腳位符合之記憶體區域中之 =导胞位址上之貧訊。第七初步故障訊絲示與記憶體之第十三及針四資料輸出腳位符合之記憶體區域中之故障 2址上之資訊，並且第人初步輯訊絲示與記憶體之第十五及第十六_輸出職符合之記㈣胞位址上之資訊。洋 i依本發明的再-目的，提供一種故障分析電路，此故障分析電路包括一記數器（COUNTER)、一緩衝器單元 (BUFFER UNIT)、以及一控制器（c〇NTR〇LLER)。此記數器記算時鐘訊號之時鐘(CL0CK)數目，若啟動了控制訊號 (CONTROL SIGNAL)的話，則輸出到那個時間為止所記算的時鐘訊號之時鐘數目。緩衝器單元接收並儲存表示記憶體中疋否有故J1 早胞的苐一到第q故障訊號，並輸出與時鐘訊號同步化之第一到第q故障訊號。控制器接收輸出自緩衝器單元之第一到第q故障訊號，若認出故障的話，則啟動控制訊號。此故障分析電路利用輸出自計數器之時鐘數目以及第一到第q故障訊號，來分析欲修復之記憶體位址。在一實施例中，記憶體有η-位元資料輸出腳位，並且當執行測試工作時，將此η-位元資料輸出腳位分為八組，使ί寸这些組符合記憶體中之個別區域，並且當執行修復工作時，是在符合此八組資料輸出腳位的記憶體的每一區域 12 12877¾^^ 中執行修復。在-實施例中，此記憶體為一高容量取記憶體(HCSPSRAM)。旱Π γ P現枝存在-實施例中’故障分析電路 _號的，第-到第八初步故障訊號的^二，週期中輪出，並且第一到第乂初= ίίΐΓ個皆表示當記憶體之η·位元資料輸出腳位被刀二/、、且#，相關記憶體區域之故障胞位址上之資訊。絲勺^本Α明之又—目的，提供—種測試系統，此測試系記憶體測試電路以及故障分析電路 =藉由輸出當作第一到第k/m故障訊號的_初^J «^ m個b守鐘訊號週期，輸出具有記憶體故障胞位址資訊，初步轉訊號。輯分析電路_第—到第_故障讯號以j鐘贿之時紐目，分析欲修復之記憶體位址。在—實施例中，記憶體測試電路包括一記憶體以及一内建式自我測試單元，其中，記憶體經由n_位元資料輸出 :位輪出、儲存的資料。此内建式自我測試單元在記憶體中式貧料，並藉由比較自記憶體輸出之測試資料與期 w貢料决疋記憶體中的故障胞位址。此内建式自我測試 =元，^ k初步故障訊號，這裡，k初步故障訊號具有表式貧料是否與期望資料一致之故障資訊，並藉由輸出」，週期都當作第一到第k/m故障訊號的k/m初步故障 Λ號輪出k初步故障訊號m個時鐘週期。在一貫施例中，當執行一測試工作時，記憶體將η-位 13 429pif.doc 元資料輸出腳位分為八組使得這些組對應記憶體中個別區域’並且當執行修復工作時，是在符合資料輸出腳位八組的記憶體的每一區域中執行修復。在一實施例中，此記憶體為一高容量單埠同步取記憶體(HCSPSRAM)。钱存 • 在一實施例中，内建式自我測試單元包括：一期炒資料產生單元，其產賴望雜、—味單元，其接收^ 二到第_試資料，其中，第—到第_試資料是藉由將，憶體輸出之從最低有效位元到最有效位元等n_位元測試 1 =分為k組而得，並且接收期望資料，然後產生具有故 Ϊ資訊之f —到第k初步故障訊號、以及—故障訊號產生，兀，其藉由輸出將每一週期都當作第一到第“爪故障訊號的k/m初步故障訊號，輸出第一到第k初步故障訊號m 個時鐘，號週期。在—實施财，比較單元包括第一到第 k比較器，其比較第—到第k賴資料與期望資料，並個輸出第一到第k初步故障訊號。在一實施例+，m為2 ，且故，訊號產生單元，於時鐘訊號之第一週期中，輸出第-^第k/2初步故障訊號當作第一到第k/2故障訊號；，於日守|里汛唬第二週期中，輸出第(k/2+1)到第k初步故障訊號當作第一到第k/2故障訊號。、在一實施例中，故障訊號產生單元包括··第一到第四，步正反器，其個別儲存與時鐘訊號同步化之第(k/2+l)到 ί上初f故障訊號、第一到第四AND單元，其個別執行第-到第k/2初步故障職與細之第—到第四初步正反 12877¾¾ 9pif.doc 裔輸出之AND工作、以及第—到第四正反器，其回應時 f訊號，存第-到第四AND單元之輸出，織個別輸出已儲存之第-到第四AND單元之輸出當作第—到第k/2 故障訊號。在一實施例m為4並且故障訊號產生單元，於時號—第-週期中，輸出第—到第k/4初步故障訊號當作弟到弟k/4故障訊號；並於時鐘訊號之第二週期中，輸出第到第k；2初步故障訊號當作第—到第講故障喊，亚於時鐘_之第三週射，輪出雜如)到第麗 =故障訊號當作第-到第k/4故障訊號；並於時鐘訊號弟中’輸出第(3k/4+1)到第k初步故障訊號當作弟：到弟k/4故障訊號。在一實施例中，故障訊號產生單與第二初步正反器，其儲存與時鐘訊號同步化之弟(3k/4+l)到第k初步故障訊號『其^別執行第㈣)到第遍初步故障訊物目關= j 一一初步正反器輸出之AND工作，並輸出結果、二步正反器，其，時鐘訊號而個別儲存第-二_ — 早兀之輸出、第三與第四AND單元，J：個別初k/2初步故障訊號與相關之第三與第四、二反=輸出之AND工作，並輸出結果、第五與正反A ’其回應時鐘訊號*個別儲存第三輸出、i五與第六and單元，其個別執行第5 初步故I5早汛號與相關之第五與第六之AND工作，並輪出結果、以及第-與第二正;;輪； 15 I28779729pifdoc 六AND單元之輪出， AND單元之輪出當作回應時鐘訊號而個別儲存第五與第然後個別輸出已儲存之第五與第六第一到第k/4故障訊號。 ^ —在-貫_中’故障分析電路包括一計數器、一緩衝 ^早及—控制益。此計數器計算時鐘訊號之時鐘數 =啟動了控制訊號的話’則輪出到那個時間為止所計鐘數目 '緩衝器單元接收並儲存表示記

;铲訊；2旱胞的第—到第k/m故障訊號，並輸出與緩^^ =化之第一到第k/m故障訊號。控制器接收自 :益早7〇輸出之第一到第k/m故障訊號，若認出故障的 ^則啟動控他號，其中，故障分析電關用自計數器，出之時鐘數目以及第—到第k/m故障訊號，來分析欲修设之記憶體位址。在一實施例中，當作第一到第k/m故障訊號，第一到八初步故障訊號之k/m初步故障訊號都在時鐘訊號的每士 =期中時輸出’並且每—第—到第人初步故障訊號，在

j w體的n_位元資料輸出腳位被分為8組時，都表示故障胞位址上的資訊。易懂為讓本發明之上述和其他目的、特徵和優點能更明顯下文特舉較佳實施例，並配合所附圖式，作詳細說明如下。【實施方式】由參考圖1，記憶體測試電路100包括記憶體110,其經 ~位凡資料輸出腳位（未顯示）輸出儲存的資料 16 if.doc 12877972915 (DATA)、以及喊式自我賴單元(bist)i2〇。 …内建式自躺解元(BISTRO在記赌11G中寫測试貝料(TDATA)，並藉由比較從記憶體11〇輪出之測試資料(TDATA)與期望資料(未顯示)之結果，在記憶決定故障胞位址。

一當執打測試工作時，記憶體將『位元資料輸出腳位(未顯不)分成8組，使得這些組對應記憶體11〇内部個別的區域，並且在修復故障記憶體胞時，在符合8_組資料輸出腳位的個別記憶體區域中執行修復工作。記憶體110為一高容量單埠同步隨機存取記憶體 (HCSPSRAM)。高容量單埠同步隨機存取記憶體包括列冗餘(R〇 W REDUNDANCY)與行冗餘(C0LUMN REDUNDANCY)。若故障位址是發生在一般記憶體中的話，則所有符合此故障位址之資料位元(DATA BIT)都會被修復。

然而’咼容量單埠同步隨機存取記憶體的資料位元被分成8組，並且若發生故障的話，在8組中符合此故障位址的其中一組的資料位元會被修復。例如：若圖1中的記憶體110含有16-位元輸出腳位，則記憶體110被分成8記憶體區域，而每一區域具有2-位元資料輸出腳位。若發生故障的話，則只在符合此故障位址之一組中執行修復工作。圍繞著記憶體110的測試邏輯(TESTLOGIC)130包括一隔離邏輯（ISOLATION LOGIC)以及選擇單元 17 (SELECTION UNIT)140。當記憶體測試電路100不在測試模式而在一般工作模式中時，内建式自我測試-開訊號 (BIST-on SIGNAL) (BISTON)會將内建式自我測試單元關然後，因回應此内建式自我測試模式訊號 (BISTMODE)，選擇單元140選擇資料(DATA)而非測試資料(TDATA)，並將選擇的資料送到記憶體11()。當記憶體測試電路100處於測試模式時，内建式自我測試(BIST)單元120被内建式自我測試-開訊號(bist〇N) φ 打開，並在記憶體110中寫測試資料(TDATA)。然後，藉由比較從記憶體110輸出的測試資料(TDATA)與期望資料 (未顯示），内建式自我測試（BIST)單元120在記憶體110 中決定一故障胞位址。内建式自我測試(BIST)單元120產生k初步故障訊號，其中，此k初步故障訊號具有表示測試資料(tdata) 是否符合期望資料(未顯示)之故障資訊，並藉由輸出將每一週期都當作第一到第k/m故障訊號的k初步故障訊號，輸出k初步故障訊號m個時鐘訊號(BCLK)之週期之久。鲁這裡，k以及m都是自然數(NATURAL NUMBER)。為了方便解釋，假設k為8，m為2，並且記憶體11〇包括 16_位元資料輸出腳位，現在，將敘述圖1中所示之實施例。然而报明顯的，本發明的個別的让與⑺並不局限於8 與2〇内建式自我測試(BIST)單元12〇產生8初步故障訊 18 1287797— 號，其中，此8初步故障訊號具有表示測試資料(TdatA) 是否符合期望資料(未顯示)之故障資訊，並藉由輸出將每一週期都當作第一到第四故障訊號（ERR〇RB1、、 ERR0RB2、ERR0RB3、ERRORB4)的 4 初步故障訊號，輸出8初步故障訊號2個時鐘訊號(BCLK)週期。圖2繪示為圖1中之内建式自我測試(BIST)單元之結構不意圖。參考圖2,内建式自我測試(BIST)單元12〇包括一期望資料產生單元210、一比較單元220、以及一故障訊號產生單元230。期望資料產生單元21〇產生期望資料(EDATA)。期望資料(EDATA)與從記憶體11 〇輸出之測試資料(TDATA)比車乂，用以決定記憶體中是否有故障記憶體胞。期望資料(EDATA)與測試資料(TDATA) 一樣都提供給記憶體 110 〇比較單元220接收第一到第k測試資料，其中，第一到第=測試資料是藉由將記憶體11〇輸出之從最低有效位兀到最有效位το等n-位元測試資料(TDATA)分為k組而得，並且接收期望資料，然後產生具有故障資訊之第一到第k初步故障訊號。也就是說，比較單元220接收第-到第八測試資料， f中，第-到第人職資料是藉由將記賴11G輸出之從取低有效位7L到最有效位元等16_位元測試資料(TDATA) 分為8組而得’並且接收期望資料(edata)，然後產生具 19 ipif.doc 有表示測試資料(TDATA)是否符合期望資料(EDATA)之故障資訊之弟一到弟八初步故障訊號（PRE ERR1、 PRE—ERR2、PRE—ERR3、PRE—ERR4、PRE ERR5、 PRE—ERR6、PRE—ERR7、PREJERR8) 〇圖3繪示為圖2中之比較單元220之結構示意圖。在此範例中’從記憶體110輸出之測試資料(TDATA) 為16位元長度。由於記憶體11〇之資料輸出腳位(未顯示) 被分成8組，比較單元220接收藉由分配16-位元測試資料（TDATA)而得之第一到第八資料（tdata[1:2]、 TDATA[3:4]、TDATA[5:6]、TDATA[7:8]、TDATA[9:10]、 TDATA[11:12]、TDATA[13:14]、TDATA[15:16])。若記憶體110之資料輸出腳位為32位元，則記憶體 110將32位元資料輸出腳位分成8組。測試資料被分成8 組，其每一組皆自4-位元資料輸出腳位輸出。也就是說’第一到第八組測試資料將個別表示為 (TDATA[1:4]、TDATA[5:8]、TDATA[9:12]、 TD AT A[ 13:16] > TD AT A[ 17:20] 、TDATA[21:24]、 TDATA[25:28] ^ TDATA[29:32]) ° 、、圖3之第—測試資料(TDATA[1:2])是從記憶體110被分成8組之貧料輸出腳位中之第一組(未顯示）資料輸出腳位輸出。立因此’如果第一測試資料(TDATA[1:2])故障的話，其含:¾，在記憶體區★或中有故障胞(為了方便解釋起見，假設此為第-記憶體區域)符合記憶體11〇之被分成8組之資料 20 1287797— 輸出腳位中之第一組之資料輸出腳位(未顯示）。第二測試資料(TDATA[3:4])是從記憶體110被分成8 組之資料輸出腳位中之第二組（未顯示）資料輸出腳位輸出。如果第二測試資料(TDATA[3:4])故障的話，其含专為在記憶體區域中有故障胞(為了方便解釋起見，假設此為^ ^一§己憶體區域)符合記憶體11〇之被分成8組之資料輪出腳位中之第一組之資料輸出腳位(未顯示）。此原則同樣的應用在第三測試資料(TDATA[5:6])到第八測試資料(TDATA[15:16])。比較單元220包括第一到第八比較器（c〇Ml、 COM2、COM3、COM4、COM5、COM6、COM7、COM8)，其比較第一到第八測試資料(TDATA[1:2]、TDATA[3:4卜 TDATA[5:6] 、 TDATA[7:8] 、 TDATA[9:10]、 TDATA[11:12]、TDATA[13:14]、TDATA[15:16])與相關之期望資料（EDATA[1:2]、EDATA[3:4]、EDATA[5:6]、 ED AT AP: 8] 、 ED AT A[9:10] 、 ED AT A[ 11:12]、 EDATA[13:14]、EDATA[15:16])，並輸出第一到第八初步故障訊號（PRE—ERR1、PRE—ERR2、PRE—ERR3、 PRE—ERR4、PREJERR5、PRE一ERR6、PREJERR7、 PRE—ERR8) 〇比較單元220之第一比較器（COM1)回應時鐘訊號 (BCLK)而比較第一測試資料〇ΌΑΤΑ[1:2])與期望訊號 (EDATA[1:2])，並輸出第一初步故障訊號(PRE一ERR1)。 21 ’pifdoc 如果第一測試資料（TDATA[1:2])與期望訊號 (£〇八丁八[1:2])相同，則第一初步故障訊號(1^—0[1111)之輸出為”高T’HIGH”)邏輯準位，否則輸出為，，低，，(，，L〇w，，)邏輯準位。第一測試資料(TDATA[ 1:2])與期望訊號(EDATA[ 1:2]) 不同的話，其意思是在記憶體110區域中有一故障符合第一測試資料(TDATA[1:2])。因此，如果第一初步故障訊號 (PRE一ERR1)是處於”低”邏輯準位的話，其代表的意義是在第一區域中有一故障胞。以相同的方法，根據第一到第八初步故障訊號 (PRE—ERR1、PRE—ERR2、PRE—ERR3、PRE—ERR4、 PRE一ERR5、PREJERR6、PRE—ERR7、PRE ERR8)之邏輯準位，可在記憶體110之8區域中找出何處有故障胞。故障訊號產生單元230輸出第一到第八初步故障訊號 (PRE一ERR1、PRE ERR2、PRE—ERR3、PRE一ERR4、 PRE—ERR5、PRE—ERR6、PRE—ERR7、PRE_ERR8)兩個時 ά里虎(BCLK)週期’四訊號的每一週期皆當作第^一到第四故障訊號(ERR0RB卜 ERR0RB2、ERR0RB3、ERR0RB4) 〇也就是說，故障訊號產生單元230於第一週期中輸出第一到第四初步故障訊號（PREJ5RR1、PRE_ERR2、 PRE一ERR3、PRE—ERR4)當作第一到第四故障訊號 (ERR0RB 卜 ERR0RB2、ERR0RB3、ERR0RB4) 〇然後，於第二週期中，故障訊號產生單元230輸出第五到第六初步故障訊號（PRE_ERR5、PRE_ERR6、 22 I28779J— PRE一ERR7、PRE_ERR8)當作第一到第四故障訊號 · (ERRORB1、ERR0RB2、ERRORB3、ERR0RB4) 〇措由輸出達時鐘訊號(BCLK)二週期久之第一到第四故障訊號(ERRORB卜 ERR0RB2、ERR0RB3、ERR0RB4) 邏輯準位之決定，就可決定記憶體110的那個區域發生了故障胞。也可以利用第一到第八初步故障訊號 (PREJERR1、PRE ERR2、PRE ERR3、PRE ERR4、 PRE—ERR5、PRE—ERR6、PRE—ERR7、PRE ERR8)來決定記憶體110的那個區域發生了故障胞。鲁為了利用第一到第八初步故障訊號(PRE_ERR1、 PREJERR2、PRE—ERR3、PRE—ERR4、PRE一ERR5、 PRE—ERR6、PRE—ERR7、PRE—ERR8)，故障分析電路(未顯示）之腳位數目接收此第一到第八初步故障訊號 (PRE—ERR1、PREJERR2、PRE_ERR3、PRE—ERR4、 PRE—ERR5、PRE—ERR6、PRE—ERR7、PRE—ERR8)，並且決定故障胞發生處之區域應為8。對於故障分析電路（未顯示）接收自内建式自我測試 _ (BIST)單元120輸出之第一到第四初步故障訊號 (PRE—ERR1、PRE—ERR2、PREJERR3、PRE_ERR4)，並決定故障胞發生處之區域而言，四腳位已經足夠。因此，藉由將此第一到第八初步故障訊號 (PRE—ERR1、PRE—ERR2、PRE—ERR3、PRE_ERR4、 PREJERR5、PRE—ERR6、PREJERR7、PRE—ERR8)分成時鐘訊號(BCLK)的兩週期，並且輸出第一到第四故障訊號 23 128779“- (ERRORB卜 ERR0RB2、ERR0RB3、ERR0RB4)，就可減少故障分析電路(未顯示)之腳位數目。圖4繪示為圖2中之故障訊號產生單元230之結構示意圖。參考圖4，故障訊號產生單元230包括第一到第四初步正反器(PFF1，PFF2，PFF3，PFF4)、第一到第四 AND 單元410到440、以及第一到第四正反器（FF1，FF2，FF3， FF4) 〇第一到第四初步正反器（PFF1，PFF2，PFF3，PFF4) 個別儲存與時鐘訊號(BCLK)同步化之第五到第八初步故障訊號（PREJERR5、PRE—ERR6、PREJERR7、 PREJERR8)。第一到第四AND單元41〇到440個別執行第一到第四初步故障訊號（PRE ERR1、PRE ERR2、 PRE—ERR3、PRE—ERR4)與第一到第四初步正反器（PFF卜 PFF2，PFF3，PFF4)相關輸出之AND工作。回應時鐘訊號(BCLK)，第一到第四正反器(FF1，FF2， FF3 ’ FF4)個別儲存第一到第四AND單元410到44〇之輸出，然後，輸出當作第一到第四故障訊號(ERR〇RBl、 ERR0RB2、ERRORB3、ERRORB4)。圖4繪示為故障訊號產生單元230有關於將第一到第八初步故障訊號(PRE_ERR1、PREJERR2、PREJERR3、 PRE—ERR4、PRE—ERR5、PRE—ERR6、PREJERR7、 PRE一ERR8)分成時鐘訊號(BCLK)的兩週期，並且輸出當作第一到第四故障訊號(ERRORB1、ERRORB2、ERRORB3、 24 I28779J— ERR0RB4)之結構示意圖。在時鐘訊號的第一週期裡，會將第五到第八初步故障訊號(PRE ERR5、PRE—ERR6、PRE ERR7、PRE—ERR8) 個別儲存於第一到第四初步正反器（PFF1，PFF2，PFF3， PFF4)中，並且個別提供第一到第四初步故障訊號 (PRE ERR1、PRE—ERR2、PRE ERR3、PRE—ERR4)給第一到第四AND單元410到440。在第一到第四初步正反器（PFF1，PFF2，PFF3，PFF4) 中，所有處於”高”邏輯準位之資料，都會在儲存第五到第八初步故障訊號(PRE—ERR5、PRE一ERR6、PREJERR7、 PREJERR8)之前予以儲存。因此，第一到第四AND單元410到440個別執行”高，，邏輯準位之資料與第一到第四初步故障訊號

(PRE—ERIU、PRE—ERR2、PRE—ERR3、PRE—ERR4)之 AND 工作’並將結果儲存於第一到第四初步正反器（PFF1， PFF2，PFF3，PFF4)中。例如，如果第一到第四初步故障訊號(PREjgRRi、 PRE一ERR2、PRE—ERR3、PRE—ERR4)中之第一初步故障訊號(PRE-ERR1)處於，，低，，邏輯準位的話，則第一到第四 AND單元410到440中之第一 AND單元之輸出處於，，低，，邏輯準位，並且第二到第四AND單元420到440之輸出皆處於”高”邏輯準位。也就疋說’只有弟一故障訊號(ERRORJB1)是以一，，低，，邏輯準位輸出，而第二到第四故障訊號(ERR〇RB2、 25

I28779J29pifd0C ERRORB3、ERR0RB4)皆以”高”邏輯準位輸出。由於第一故障訊號(ERRORB1)在時鐘訊號(BLCK)之第一週期中以”低”邏輯準位輸出，所以在記憶體110八區域之第一區域中，可找到一故障胞。在時鐘訊號(BCLK)之第二週期中，會將儲存於第一到弟四初步正反器（PFF1 ’ PFF2 ’ PFF3，PFF4)中之第五到第八初步故障訊號(PRE—ERR5、PRE—ERR6、PRE ERR7、 PRE—ERR8)提供給第一到第四AND單元410到440。此時，第一到第四初步故障訊號（PRE_ERR1、 PRE—ERR2、PRE—ERR3、PRE一ERR4)均處於”高”邏輯準位並且被提供給第一到第四AND單元410到440。也就是說，不論第一到第四初步故障訊號 (PRE—ERR1、PRE—ERR2、PRE—ERR3、PRE—ERR4)在時鐘訊號(BCLK)之第一週期中的準位為何，第一到第四初步故障訊號(PRE—ERIU、PRE 一 ERR2、PRE—ERR3、PRE—ERR4) 的準位在時鐘訊號(BCLK)之第二週期中會轉成，，高”邏輯準位。弟一到第四AND單元410到440針對處於，，高，，邏輯準位之第一到第四初步故障訊號（PrEjrrI、 PRE一ERR2、PRE一ERR3、PRE—ERR4)與第五到第八初步故障訊號(PRE—ERR5、PRE—ERR6、PRE—ERR7、PREJERR8) 執行AND工作，並將結果儲存於第一到第四正反器(ff 1， FF2，FF3，FF4)中。例如：如果位於第五到第八初步故障訊號 26 12877¾¾^^ (PRE ERR5、PRE一ERR6、PRE ERR7、PRE一ERR8)中的第五初步故障訊號(PRE—ERR5)處於，，低，，邏輯準位的話，則位於第一到第四AND單元410到440中的第一 AND單元 410之輸出處於”低”邏輯準位，並且第二到第四and單元 420到440之輸出處於”高，，邏輯準位。也就是說，只有第一故障訊號(ERR0RB1)是以一”低，，邏輯準位輸出，而第二到第四故障訊號(ERR〇RB2、 ERRORB3、ERRORB4)皆以，，高，，邏輯準位輸出。由於第一故障訊號(ERRORB1)在時鐘訊號(B LCK)之第二週期中 _ 以’’低”邏輯準位輸出，所以在記憶體110八區域之第五區域中，可找到一故障胞。如果在s己憶體110之八區域中有憶體胞，則會依序k第一記憶體胞到第η記憶體胞與時鐘訊號(BCLK)同步化的執行測試。因此，如果時鐘訊號(BCLK)的數目是從内建式自我測試單元120開始工作之時開始記算的話，則精確的故障胞位址將會被決定。也就是說，在記憶體110中有故障胞的區域可從第一到第四故障訊號（ERR0RB1、ERR0RB2、ERR〇RB3、 ERRORB4)中找到，並藉由計算時鐘訊號(BCLK)的數目，可找到故障胞的精確位址。圖5繪示為圖丨中之記憶體測試電路工作之時序示意圖。參考圖5，從讀取工作開始之時，時鐘訊號(BCLK)之時鐘數目被分成第一、第二、第三、第四與第五時鐘。此 27 ’pif.doc 第一、第二、第三、第四與第五時鐘相當於一讀取工作 (READ OPERATION)、一讀出工作（READOUT OPERATION)、一比較工作(COMPARE OPERATION)、一包含第一到第四初步故障訊號(PRE_ERR1、PREJERR2、 PREJERR3、PRE一ERR4)之工作、以及一包含第五到第八初步故障訊號(PRE_ERR5、PRE JERR6、PRE_ERR7、 PRE—ERR8)之工作。第一到第四故障訊號(ERR〇RB1、 ERR0RB2、ERR0RB3、ERR0RB4)之輸出工作將敘述如下。如果内建式自我測試模式訊號(BISTMODE)處於”高，，邏輯準位並且内建式自我測試-開訊號(BIST〇N)處於”高，，邏輯準位的話，則内建式自我測試單元12〇之工作將會開始0 假ά又續取儲存於任意記憶體胞位址中之測試資料 (TD AT Α)之讀取工作是在時鐘訊號(B CLK)第一週期中執行。則此讀取之測試資料(TDATA)會在時鐘訊號(BCLK) 之第二週期中輸出。然後’在時鐘訊號(BCLK)第三週期中，執行測試資料 (TDATA)與期望資料(EDATA)之比較工作。在時鐘訊號 (BCLK)第四週期中，輸出第一到第四放障訊號 (ERR0RB1、ERR0RB2、ERR0RB3、ERR0RB4)。此時，輸出第一到第四初步故障訊號(PRE_ERR1、PRE_ERR2、 PRE-ERR3 ' PRE—ERR4)個別當作第一到第四故障訊號 (ERR0RB1、ERR0RB2、ERR0RB3、ERR0RB4) 〇 28 128779Ύ29ρίΓ doc 參考圖5，產生之第二故障訊號(ERR0RB2)是處於” 低”邏輯準位。其意思就是第二初步故障訊號(PRE_ERR2) 是處於”低”邏輯準位，並且，也就是說在記憶體110第二區域(未顯示）中有故障胞。在時鐘訊號(BCLK)第五週期中，輸出了第一到第四故障訊號(ERRORB卜 ERRORB2、ERRORB3、ERRORB4) 〇此時，第五到第八初步故障訊號(PRE JERR5、PRE_ERR6、 PREJERR7、PRE_ERR8)個別輸出當作第一到第四故障訊號(ERRORB 卜 ERRORB2、ERRORB3、ERRORB4) 〇參考圖5,產生之第四故障訊號(ERRORB4)是處於” 低”邏輯準位。其意思就是第八初步故障訊號(PRE_ERR8) 是處於”低”邏輯準位，並且，也就是說在記憶體110第八區域(未顯示）中有故障胞。如此一來，利用第一到第四故障訊號(ERRORB1、 ERRORB2、ERRORB3、ERRORB4)，決定記憶體 11〇中那一區域有故障胞；並且藉由從内建式自我測試單元120 開始工作之時，開始計算時鐘訊號(BCLK)時鐘數目來決定故障胞之精確位置。此依本發明一實施例之記憶體測試電路100,為了減少用來接收以及分析第一到第四故障訊號(ERRORB1、 ERRORB2、ERRORB3、ERRORB4)之故障分析電路(未顯示）之腳位數目，第一到第八初步故障訊號(PRE_ERR1、 PRE一ERR2、PREJERR3、PRE一ERR4、PREJERR5、 PRE—ERR6、PRE一ERR7、PRE—ERR8)的輸出為時鐘訊號 29 (BCLK)的二週期之久，使得每一週期輸出四訊號。為了更進一步減少故障分析電路（未顯示）之腳位數目，第一到第八初步故障訊號(PRE_ERR1、PRE__ERR2、 PRE—ERR3、PRE—ERR4、PRE—ERR5、PRE—ERR6、 PRE一ERR7、PRE一ERR8)的輸出可為每一週期輸出二訊號輸出四週期之久。然後，故障分析電路(未顯示)之腳位數目可減為2。圖6繪示為圖2中之故障訊號產生單元之再一較佳實施例之示意圖。圖6之故障訊號產生單元顯示一 m為4之案例。在時鐘訊號(BCLK)第一週期中，故障訊號產生單元 230輸出第一以及第二初步故障訊號（PRE_ERR1、 PRE_ERR2)當作第一以及第二故障訊號（ERRORB1、 ERRORB2);並且，在時鐘訊號(BCLK)第二週期中，輸出第三以及第四初步故障訊號(PREJERR3、PRE一ERR4)當作第一以及第二故障訊號(ERRORB1、ERRORB2)。在時鐘訊號(BCLK)第三週期中，故障訊號產生單元 230輸出第五以及第六初步故障訊號（pRE_ERR5、 PREJERR6)當作第一以及第二故障訊號（ERRORB1、 ERRORB2);並且，在時鐘訊號(BCLK)第四週期中，輪出第七以及第八初步故障訊號(PRE一ERR7、PRE一ERR8)當作第一以及第二故障訊號(ERRORB1、ERRORB2)。故障訊號產生單元230包括第一與第二初步正反器 (PFF卜PFF2)、第一與第二AND單元610與620、第三與 30 >pif.doc 第四初步正反器（PFF3、PFF4)、第三與第四AND單元630 · 與640、第五與第六初步正反器(pFF5、pFF6)、第五與第六AND單元650與660、以及第一與第二正反器肝卜 FF2) 。。第一與第二初步正反器(PFF1、PFF2)個別儲存與時鐘訊號（BCLK)同步化之第七與第八初步故障訊號 (PRE—ERR7、PRE ERR8)。第一與第二 AND 單元 610 與 620個別執行第五與第六初步故障訊號(PRE_ERR5、 PREJERR6)與相關之第一與第二初步正反器(pFF1、ρρτ2) # 之AND工作，並輸出結果。第二與第四初步正反器（PFF3、PFF4)回應時鐘訊號 (BCLK)而個別儲存第一與第二AND單元6丨〇與62〇之輸出。第三與第四AND單元63〇與64〇個別執行第三與第四初步故障訊號(PRE一ERR3、PREJERR4)與相關之第三與第四初步正反器(PFF3、PFF4)之AND工作，並輸出結果。第五與第六初步正反器（pFF5、pFF6)回應時鐘訊號 (BCLK)而個別儲存第三與第四AND單元630與640之輸 ⑩ 出。第五與第六and單元650與660個別執行第一與第二初步故障訊號(PRE一ERR卜PRE—ERR2)與相關之第五與第六初步正反器(PFF5、PFF6)2AND工作，並輸出結果。第一與第二正反器（FF1、FF2)回應時鐘訊號(BCLK) 而個別儲存第五與第六AND單元65〇與66〇之輸出，然後輸出當作第一與第二故障訊號(ERR0Rm、ERR0RB2)。圖6之故障訊號產生單元23〇將第一到第八初步故障 31 I28779J4 429pif.doc sfl 號(PRE ERR1、PRE—ERR2、PRE ERR3、PRE ERR4、 ★ PRE—ERR5、PRE—ERR6、PRE ERR7、PRE—ERR8)分成四週期，並且母一週期輸出二訊號。除此之外，圖6之故障訊號產生單元230之工作原理相同於圖4之故障訊號產生單元230。因此，無需重複詳細解釋工作。圖7繪示為依本發明再一較佳實施例之故障分析電路示意圖。參考圖7,故障分析電路700包括一計數器71〇、一缓衝器單元720、以及一控制器730。 ❿ 此计數裔710計异時鐘訊號(BCLK)，並且若啟動了控制訊號(CTRLS)的話，則輸出到那個時間為止所計算的時逢里號(BCLK)之時鐘數目（NUMJ3CLK)。緩衝器單元720 接收並儲存表示記憶體11〇中是否有故障胞的第一到第q 故 P早訊號(ERRORB1、ERRORB2、ERRORB3、ERRORB4)，並輸出與時鐘訊號(BCLK)同步化之第一到第q故障訊號 (ERRORB1、ERRORB2、ERRORB3、ERRORB4) 〇控制器730接收從緩衝器單元720輸出之第一到第q _ 故障訊號(ERRORB卜 ERRORB2、ERRORB3、ERRORB4)，並且若認出故障的話，則啟動控制訊號(CTRLS)。利用從計數器710輸出之時鐘數目（NUM—BCLK)以及第一到第q 故障訊號(ERRORB1、ERRORB2、ERRORB3、ERRORB4)，故P早分析電路700分析欲修復之記憶體位址。圖7之故障分析電路700係一接收以及分析從一依本發明較佳實施例之記憶體測試電路100輸出之故障訊號 32 29pif.doc (ERRORB卜 ERR0RB2、ERR0RB3、ERR0RB4)之電路，並藉此而分析一故障胞何處發生故障。為了方便解釋起見，假設此記憶體測試電路100輸出四故障訊號（ERRORB1、ERRORB2、ERRORB3、 ERRORB4) ’並且，故障分析電路700也接收四故障訊號 (ERRORB1、ERRORB2、ERRORB3、ERRORB4) 〇因此，第一到第 q 故障訊號(ERRORB卜 ERRORB2、ERRORB3、 ERRORB4)變成第一到第四故障訊號（ERR0RB1、 ERRORB2、ERR0RB3、ERRORB4) 〇如果啟動了内建式自我測試模式訊號(bistmode)以及内建式自我測試-開訊號(BISTON)的話，則計數器710 接收時鐘訊號(BCLK)並計算時鐘訊號(BCLK)之時鐘數目。計數器710在圖1之内建式自我測試單元120因回應時鐘訊號(BCLK)而工作時開始工作。若第一到第四故障tfl號（ERRORB1、ERRORB2、 ERRORB3、ERRORB4)是從内建式自我測試單元120輸出的話，則緩衝器單元720儲存此第一到第四故障訊號 (ERRORB卜 ERRORB2、ERRORB3、ERRORB4)，並且將之提供給控制器730。若從第一到第四故障訊號 (ERRORB 卜 ERRORB2、ERRORB3、ERRORB4)中認出記憶體胞中之故障的話，則控制器730啟動控制訊號 (CTRLS) 〇控制器730從第一到第四故障訊號(ERRORB1、 ERRORB2、ERRORB3、ERRORB4)中認出一處於，，低，，邏 33 12877¾ 429pif.doc 輯準位之故障訊號，從而啟動一控制訊號((：：7111^)。計數器710因回應控制訊號(CTRLS)之啟動而輸出到那個時間為止所計算得到的時鐘訊號（BCLK)之時鐘數目 (NUM一BCLK) 〇一位設計人員可根據從故障分析電路7〇〇輸出之時鐘數目（NUM—BCLK)以及第一到第四故障訊號(ERR〇RBl、 ERRORB2、ERRORB3、ERRORB4)，而決定記憶體 11〇中有故障胞之區域以及故障胞之精確位址。例如·在母一週期都產生第一到第四故障訊號鲁 (ERRORB 卜 ERRORB2、ERRORB3、ERRORB4)之時鐘‘ 號(BCLK)之二週期之第二週期中，如果產生之第一故障訊號(ERRORB1)處於”低”邏輯準位的話，則可認出在記憶體 110之區域中有一故障胞符合第五初步故障訊號 (PRE—ERR5)，也就是說，在第五區域(未顯示）。因為§己憶體110之八區域(未顯示）中之每一區域皆是從與時鐘訊號(BCLK)同步化之第一位址依序被測試1所以可以從時鐘訊號(BCLK)之時鐘數目中找到故障胞之位址。圖7之故障分析電路700可與圖！之記憶體測試電路 * 100耦合而構成一測試系統。此系統之工作相同於記憶體測試電路100與故障分析電路700工作之合併，因此二^ 如上述依本發明之記憶體測試電路以及測試系統，將此用來測试記憶體並產生故障訊號之内建式自我測試 (BIST)單元配置於一記憶體装置中，並且將此一用來分析 34 I28779J— 攸内建式自我戦(BIST)單元輸丨之故_號之故障分析電路=置於i試I置中。如此—來，設計用於測試工作之體之負擔將可減輕。另外’藉由將訊號分配後輸出故障訊號’此測試裝置之腳位成本可因而降低。雖然本發明已以較佳實施例揭露如上，然其並非用以限ί本發明，任何熟習此技藝者，在不脫離本發明之精神

tn’當可作些許之更動與潤姊，因此本發明之保護粑1S *視_之申請專利範騎界定者為準。【圖式簡單說明】，1 1為依本制—較佳實關之記憶制試電路不思圖。圖2繪示為圖1中之内建式自我測試單元之結構示意圖3綠，為圖2中之比較單元之結構示意圖。 Π示為圖2中之故障訊號產生單元之結構示意圖圖圖、、曰不為圖1中之記憶體測試電路之工作時序示^

施例=?為圖2中之故障訊號產生單元之再-較佳，圖7、、e示為依本發明再一較佳實施例之故障分析示意圖。【主要元件符號說明】 100 ·•記憶體測試電路 110:記憶體 35 1287797— 120 :内建式自我測試 130 :測試邏輯 140 :選擇單元 210 :期望資料產生單元 220 :比較單元 230 :故障訊號產生單元 410、610 ··第一 AND 單元 420、620 :第二 AND 單元 430、630 :第三AND單元 440、640 :第四AND單元 700 :故障分析電路 710 :計數器 720 :緩衝器單元 730 :控制器

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Claims

1287797 爲第93135796中文專利範圍無劃線修正本 15429pifl.doc 十、申請專利範圍落年7月Z日修(更)正替換頁惠日期96年7月2日 1·一種記憶體測試電路，包括·· 存的;=及該記憶體經位元資料輪出腳位輸_ -内建式自我職(BIST)單元，_ 元在該記憶體中寫測試資料，並m +二目我似早輸出之測試資料舆期望資料，而在該“雜胞位址；其中，該内建式自我測試單元產生^刀步故障訊號，該k初步故障訊號具有指示測試資料是否符丄故障資訊’藉由輸出將每-週期都當作第_到第故产訊號的k/m初步故障訊號，輸出第一到第k初步 = m個時鐘訊號週期之久，其中n, k，m均為大於！之正敫數。^ 2. 如申請專利範圍第i項所述之記憶體測試電路正，直 π執作時，該記憶體將該1立元資料輸出腳位刀為八組，並使該些組在該記憶體中對應個別的區域，並且當執，修復工作時，在該記舰巾符合該八”料輸出腳位的母一區域中執行修復。、 3. 如申請專利範圍第i項所述之記憶體測試電路，其中該記憶體為-高容量單埠同步隨體 (HCSPSRAM)。％ ‘ U 篮 4.如申請專利範圍第i項所述之記憶體測試電路，立中該内建式自我測試(BIST)單元包括：八一期望資料產生單元，其產生該期望資料； 37 1287797 15429pifl.doc 一比較單元，其接收第一到第k測試資料，該第_ 到該第k測試資料是藉由將該記憶體輸出之從該最低有效位元到該最有效位元等該η-位元測試資料分為k組而得'，並且接收该期望資料，然後產生具有故障資訊之該第—至該第k初步故障訊號；以及 ^ 一故障訊號產生單元，其藉由輸出將每一週期都當作第一到第k/m故障訊號的k/m初步故障訊號，輸出該第一到該第k初步故障訊號瓜個時鐘訊號週期之久。 5·如申請專利範圍第4項所述之記憶體測試電路，其中，該比較單元包括：、第一到第k比較器，其比較該第一到該第k測試資料與相關之期望資料，並個別輸出該第一到該第k初步故訊號。 6·如申請專利範圍第4項所述之記憶體測試電路，其中，m為2並且該故障訊號產生單元，於該時鐘訊號該第二週期=，輸出該第一到該第k/2初步故障訊號當作該第 •到忒第k/2故障訊號；並於該時鐘訊號該第二週期中，輪出该第(k/2+l)到該第k初步故障訊號當作該第_到該第 k/2故障訊號。 7·如申請專利範圍第6項所述之記憶體測試電路，其中，該故障訊號產生單元包括·· 第一到第四初步正反器，其個別儲存與該時鐘訊號同步化之該第(k/2+l)到該第]^初步故障訊號；第-到第四AND單元，其個別執行該第一到該第k/2 38 1287797 15429pifl.doc 初步故障訊號與相關之該第一到該第四初步正反器之輸出之AND工作；以及第一到第四正反器，其回應該時鐘訊號而儲存該第一到該第四AND單元之輸出，然後個別輸出已儲存之該第一到該第四AND單元之輸出當作該第一到第該k/2故障訊號0 δ·如曱睛專利範圍第4項所述之圮憶體測試電路，其中，m為4並且該故障訊號產生單元，於該時鐘訊號該第一週期中，輸出該第一到該第k/4初步故障訊號當作該第一到該第k/4故障訊號；並於該時鐘訊號該第二週期中，幸刖出该第(k/4+l)到該第k/2初步故障訊號當作該第一到該第k/4故障訊號；於該時鐘訊號該第三週期中，輸出該第 (k/2+l)到該第3k/4初步故障訊號當作該第一到該第k/4故障訊號；並於該時鐘訊號該第四週期中，輸出該第(3k/4+i) 到該第k初步故障訊號當作該第一到該第k/4故障訊號。 9·如申請專職圍第8項所述之記龍賴電路^ 中，該故障訊號產生單元包括·· /、第-與第二初步正反器，其儲存與該時鐘訊號同步化之該= (3k/4+1)到該第k初步故障訊號； 3Ic/4第丰’、第—AND單元’其個別執行該第(k/2+1)到第初步輯訊號與相社第— 之AND工作，並輸出結果； I正反-之輸出 39 I287797pifLd〇c ，三^四AND單元，其個別執行該第_ 弟k/2初步故障訊號與該相關之輸出之AND工作，並輸出結果；—及弟四初步正反為之第五與第六初步正反器，复存該第三與該第四細單元之幹回出應該時鐘訊號而個別儲故障$i=AND單元’其個別執行第一到第⑽初步工作，並輸出結果：以及鄉正反器之輸出之娜弟一與弟二正反器，盆回廡* 士第五盥該第丄AND罝、Z應該吩鐘訊號而個別儲存該之該第Λ 然後個別輸出該已儲存故障訊號/士、肋早7°之輪出當作該第一到該第k/4 10. b申請專利範圍第J 其中，當!1為16並且kg8時，k之扎體似電路，該第一初步故障訊號表示與一料輪出腳位符合之外ρ師▲此體之弟—及乐二資 κ 己脸區域中故障胞位址上之資訊· 该罘—初步故障訊號表 P ，料輪出腳位符合之如㈣「、疏體之弟二及乐四資訊； ϋ °己^體區域中之故障胞位址上之資輪出：：：：故障訊號表示與―記憶體之第五及第六資料輪出:位符合之該記憶體區域中之故障胞位址上之資;抖罘四初步故障訊號表示與— ' 一，輪出!:符:之，憶體區域中ί:障胞:址上料弟初步故Ρ早讯號表示與—記憶體之第九及第十資料 12877¾^ 29pifl.doc 輸出記憶體區域中之故障胞位址上之資訊；資料"喊表示與—記憶體之料—及第十二 =4輸出腳位付合之該記憶體區域中之故障胞位址上之資 δΤΐ » 第七初步故障訊號表示與—記腳位符合之該記憶體區域ΐ之故〜第八初步故障訊號表示與一記憶體之第十五及第十六貧料輸出腳位符合之觀顏區域巾之故障胞位址上之資訊。、 u故:早分析電路，該故障分析電路包括：數②，其記算—時軌號之時鐘數目，若啟動了一控制訊號的話，則輪出至丨丨那侗卩士„达， ^ ^J 號之時鐘數目止所記算的時鐘訊故r於ίΐ:::’其接收並儲存表示一記憶體中是否有早^1q故障訊號，並輸出與該時鐘訊號同步化之该弟一到該第q故障訊號；以及 -控制益，其接收輸出自該緩衝器單元之該第一到該故障訊?，若認輯的話，則啟動該控制訊號， ”中，該轉分析電路輸出自該計數器之該時鐘數目以及該第-_第q故障訊號，來分析欲修復之—記憶體位址，其中q為大於1之正整數。 12.如申請專利範圍第n項所述之故障分析電路，其中’該記憶體有n_位元資料輪出腳位，並且當執行測試 41 12877¾ pifl.doc 工作k m位元資料輸出腳位分為八組，使得_ 符合該記憶體中之個別區域，並且當執行修復工作時1 在符合該八組育料輪出腳位的該記憶體的每一區域中修復。丁 13. 如申請專利範圍第12項所述之故障分析電路，其中，該記憶體為-高容量單琿同步隨機存取 (HCSPSRAM) 〇 14. 如申請專利範圍第12項所述之故障分析電路，其t，當作該第—到該第㈣障訊號的，第一到第八初步故障訊號的第^初步故障訊號於每8/q該時鐘訊號週期輸亚ί該第—到該第八初步故障訊號中的每一個皆表不當該記憶體之η·位元資料輸出腳位被分為八組 ^ 關記憶體區域之一故障胞位址上之資訊。 Μ 15· 種測減系統’該測試系統包括： -賴體測試電路，其藉由輸出當作第—到第k 步故障訊號m個時鐘訊號週期，輸出具有。己fete故I1 早胞位址資訊初步故障訊號，·以及故障分析電路，其利用第—到第k/m 月時鐘訊號之時鐘數目，分析欲修復之記憶體位址 m均為大於1之正整數。 /、Τ ϋ， 16·如申請專利範圍第ί5項所述之彡該記憶體測試電路包括： »系扁，，、t，料·，憶體，其經由η—位元資料輸出腳位輪出儲存的資 42 1287797 15429pifl.doc -内建式自我測試(腦τ)單元，其在該記憶體試資料，並且，藉由比較從該記憶體輪出之該測試資料^ 期望貧料，而在該記憶體中決定一故障胞位址· 一其中該内建式自我測試哪T)單元產生让初步號，該k初步故障訊號具有指示該測試資料是否符 ^ 訊號之故障資訊，並且藉由輸出將每—週期都當作第k/m故障訊號的k/m初步故障訊號，輪出該^一到該^ k初步故障訊號m個時鐘訊號之週期之久。 μ弟 17.如申請專利範圍第16項所述之測試系統，发中當執行-職玉作時，該記憶體將該時元資料輸出腳位为為八組使得該些組對應該記憶體中個別的區域，並且者執订-修復卫作時’是在符合該資料輪出腳位該八組的該記憶體的每一區域中執行修復。 Μ 18·如申請專利範圍第16項所述之測試系統，其中該記憶體為一高容量單琿同步隨機存取音、触 (HCSPSRAM) 〇肢 19·如申請專利範圍第16項所述之測試系統，其中該内建式自我測試(BIST)單元包括：〃一期望資料產生單元，其產生該期望資料；比較单元’其接收第一到第k測試資料，該第一到第k測試資料是藉由將該記憶體輸出之從該最低有效位元到該最有效位元等該}位元測試資料分為k組而得，並 ^接收該期望資料，然後產生具有故障資訊之該第—到該第k初步故障訊號；以及 43 1287797 15429pifl.doc 口入丨干❿狐度王平τυ，丹稽田輸出將每一週期都當μ 第一到第k/m故障訊號的k/m初步故障訊號，輪出該第一到該第k初步故障訊號m個時鐘訊號之週期之久。 20·如申請專利範圍第19項所述之測試系統其中，該比較單元包括： ’、第-到第k比較器’其比較該第一到該第“ 與期望資料’並侧輸㈣第_到該第k初步故障气號。 21.如申請專利範圍第19項所述之測試系统，， =2並且該故障訊號產生單元，於該時鐘訊號該第期中，輸出該第-到該第k/2初步故障訊號當作該第該f k/2故障訊號；並於該時鐘訊號該第二週期中 I:::)到該第k初步故障訊號當作該第-到該第：該故=產申21項所述之賴統，其中，第一到第四初步正反器，其個 η 步化之該第(胸)到該第^步故障亥日德•虎同第一到第四AND單元，uraT；MJ;x广’ 初步故障訊號與相關之該第」到第行該第—到該第k/2 之AND工作；以及⑦到δ亥弟四初步正反器之輸出到該!回應該時鐘訊號而儲存該第一 -到該第四Α·單元⑽===存之該第號。到乐该k/2故障訊 44 23.如申請專利範圍第19項所述之測試系統，其中， m為4並且該故障訊號產生單元，於該時鐘訊號該第一週期中，輸出該第一到該第k/4初步故障訊號當作該第一到該第k/4故障訊號；並於該時鐘訊號該第二週期中，輸出該第(k/4+l)到該第k/2初步故障訊號當作該第一到該第k/4 故障訊號；於該時鐘訊號該第三週期中，輸出該第(k/2+1) 到該第3k/4初步故障訊號當作該第一到該第k/4故障訊號，並於该時鐘訊號該第四週期中，輸出該第（处/4+1)到該第k初步故障訊號當作該第一到該第k/4故障訊號。 24·如申請專利範圍第23項所述之測試系統其中，該故障訊號產生單元包括：」-與第—初步正反H，其儲存與料鐘訊號同步化之該第（3k/4+l)到第k初步故障訊號；第:與第：涵單元，其個^執行該第(刚)到第 3k/4初步故障訊號與相關之第一不之AND工作，並輸出結果；及弟—初步正反益之輸出第三與第四初步正反器，盆存該第-與該第二AND^之輸出4日_訊號而個別儲第三與第四AND單元，立第k/2初步故障訊號與該相關^第亥第(k/4+1)到該輸出之AND工作，並輸出結果；—㈣初步正反器之第五與第六初步正反器，其存該第三與該第四AND單元之輪出日可鐘訊唬而個別儲第五與第六AND單元，j：個則’ /別執行第一到第k/4初步 45 1287797 15429pifl.doc 故陣§fL號與相關之第五及第六初步正反哭工作，並輸出結果；以及輪出之AND 第一與第二正反器，其回應該時鐘訊第五與該第六AND單元之輪出，然後個“二= 之該第五刺第六AND單元之輸出#作 ^已儲= 故障訊號。主“亥罘k/4 25. 如T睛寻婦圍第15項所述之測試系统，該故障分析電路包括：、八中 -記數器，其記算-時鐘訊號之_數目，若 -控制訊號的話，則輸㈣職咖為止所記號之時鐘數目； -·日〇#鍾5孔 -緩衝器單元’其接收並儲存表示—記憶體中是故障胞的第-到第k/m故障訊號，並輸出與該時鐘訊號步化之該第一到該第k/m故障訊號；以及 ^ 一控制盗，其接收輸出自該緩衝器單元之該第一到該第k/m故卩早汛號’若認出一故障的話，則啟動該控制訊號，其Ί故障分析電路_輸出自該計數器之該時鐘數^ 以及該第一到該第k/m故障訊號，來分析欲修復之一記伊體位址。 17〜 ^ 26·如申請專利範圍第25項所述之測試系統，其中，當作第一到第k/m故障訊號，第一到第八初步故障訊號之 k/m初步故ji早訊號都在該時鐘訊號的每㈤週期中時輸出，亚且每一該第一到第八初步故障訊號，在該記憶體的n—位兀貢料輪出腳位被分為8組時，都表示故障胞位址上的資 46 9pifl.doc 12877¾