CN102479557A - 带有冗余位及存储器元件表决电路的存储器阵列 - Google Patents

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Abstract

本发明涉及带有冗余位及存储器元件表决电路的存储器阵列。集成电路可以具有存储器元件的阵列。每一个存储器元件可以具有多个存储器单元。每一个存储器元件可以具有表决电路，其从该存储器元件中的存储器单元接收信号。表决电路可以基于该信号产生输出。由每一个存储器元件的存储器单元所存储的信号可以是冗余的，使得即使在辐照导致一些存储器单元将其状态翻转至错误值的情况下，表决电路也可以产生正确的输出。存储器元件可以基于如下存储器单元，例如静态随机访问存取存储器单元和基于晶闸管的单元。

Description

带有冗余位及存储器元件表决电路的存储器阵列
本申请要求2010年11月19日提交的美国专利申请No.12/950,944的优先权。
技术领域
本发明涉及存储器元件，更具体地说，涉及用于确保存储器元件对软错误翻转事件呈现良好免疫性的电路。
背景技术
集成电路通常包括易失性存储器元件，例如静态随机访问存取存储器(SRAM)元件。存储器元件可以用于在数据处理操作期间临时存储数据。例如，包括处理逻辑的集成电路可以包括SRAM元件的阵列，用于存储处理逻辑使用的数据。存储器元件还可以用于存储器芯片。诸如现场可编程门阵列和其它可编程器件的电路可以包括存储器元件，其存储用于配置可编程逻辑的配置数据。
易失性存储器元件仅在集成电路被供电时保持数据。在断电的情况下，易失性存储器元件中的数据丢失。虽然非易失性存储器元件(例如基于电可擦除可编程序只读存储器技术的存储器元件)不会以此方式丢失数据，但是通常不期望或不可能将非易失性存储器元件制造为给定集成电路的一部分。
易失性存储器元件面临称为软错误翻转的现象。软错误翻转事件由宇宙射线和嵌入集成电路及其封装中的放射性杂质引起。宇宙射线和放射性杂质产生高能原子粒子，例如中子和阿尔法粒子。存储器元件通常包括由硅形成的晶体管。当原子粒子撞击存储器元件中的硅时，产生电子空穴对。电子空穴对生成导电路径，该导电路径会使存储器元件中的已充电节点放电并使存储器元件的状态翻转。例如，如果“1”存储在存储器元件中，则软错误翻转事件会导致“1”变化至“0”。
集成电路中的翻转事件毁损存储在存储器元件中的数据并会对系统性能产生严重影响。在某些系统应用(例如电信设备的远程安装)中，修复损坏的设备是极其困难的。除非可编程逻辑器件和其它集成电路对软错误翻转事件表现出良好的免疫性，否则它们将不适于这些类型的应用。
一种向集成电路提供对软错误翻转事件的容错能力的方法包括周期性地检查存储器阵列中的位的状态。使用纠错码(例如循环冗余校验码)，可以将冗余信息存储在存储器阵列的一段中。错误检查电路可以周期性地读出存储器阵列中的数据和相应的纠错码，从而确定数据中是否存在错误。如果检测出错误，可以采取适当的行动。例如，在一些器件中，将正确的数据的副本重新载入存储器阵列是可能的。
然而，周期性地从存储器阵列中读出数据的过程会不期望地消耗集成电路上的功率。用于支持这些周期性数据检查的电路也必须并入集成电路中，这会增加电路成本和复杂性。而且，存在这样的可能性：即使借助于合适设计的读出电路，读出存储器元件的内容的动作将扰乱元件的状态。
因此，期望能够提供一种存储器电路，其具有对软错误翻转事件的改进的容错能力。
发明内容
集成电路可以具有存储器元件的阵列。每个存储器元件可以具有多个冗余存储器单元。存储器单元可以基于静态随机访问存取存储器电路或基于晶闸管(thyristor)的电路。
每一个存储器元件可以具有表决电路，其从该存储器元件中的存储器单元接收信号。表决电路可以基于该信号产生输出。由每一个存储器元件的存储器单元所存储的信号名义上(nominally)是相同的，使得即使在辐照导致一些存储器单元将其状态翻转至错误值的情况下，表决电路也可以产生正确的输出。
在带有各自具有三个静态随机访问存取存储器单元的存储器元件的集成电路中，表决电路可以纠正单个单元错误。在带有基于三个晶闸管的存储器元件的集成电路中，表决电路可以纠正单个单元错误和双单元错误。
根据附图和接下来的优选实施例的详细说明，本发明进一步的特征、其本质及各种优势将更加显而易见。
附图说明
图1是根据本发明的实施例的带有存储器元件电路的说明性集成电路的图示。
图2是根据本发明的实施例的包括三个冗余存储器单元和表决电路的说明性存储器元件的图示。
图3是根据本发明的实施例的可以用于图2所示类型的存储器元件的说明性静态随机访问存取存储器单元的电路图。
图4是根据本发明的实施例的可以用于图2所示类型的存储器元件的晶闸管存储器单元的电路图。
图5示出根据本发明的实施例的可以用于图4所示类型的晶闸管存储器单元的电路。
图6是根据本发明的实施例的示出p型和n型掺杂半导体区域的图，该半导体区域可以用于基于晶闸管的存储器单元的晶闸管。
图7是根据本发明的实施例的与用于晶闸管存储器单元的晶闸管关联的电流对电压特征的曲线图。
图8是根据本发明的实施例的图解说明图2所示的类型的说明性表决电路行为的表格，该说明性表决电路可以用于包括了图3和图4所示的类型的存储器单元的存储器元件。
图9是根据本发明的实施例的可以用于实现图8的表决行为的说明性表决电路的电路图。
图10是根据本发明的实施例的图解说明图2所示类型的说明性表决电路的行为的表格，该说明性表决电路可以用于包括了图4所示类型的存储器单元的存储器元件，从而纠正单个单元错误和两个单元错误。
图11是根据本发明的实施例的可以用于实现图10的表决行为的说明性表决电路的电路图。
图12是根据本发明的实施例的说明性步骤的流程图，这些步骤涉及操作带有存储器元件的集成电路(例如图1的集成电路)。
具体实施方式
本发明涉及带有存储器元件的集成电路。使用存储器元件的集成电路可以是存储器芯片、带有存储器阵列的数字信号处理电路、微处理器、带有存储器阵列的专用集成电路、可编程集成电路(例如可编程逻辑器件集成电路(例如，现场可编程门阵列)，在其中存储器元件用于存储器配置)或任何其它适合的集成电路。为了清楚，有时将在可编程集成电路的背景下描述存储器元件。然而，这仅仅是说明性的。
在图1中示出了说明性集成电路，例如可编程集成电路。如图1所示，集成电路10可以包括存储器阵列，其具有读写控制电路12和存储器元件16的阵列14。水平信号路径(例如路径18)和垂直信号路径(例如路径20)可以用于控制存储器元件16。在一些配置中，例如，路径18可以包括用于寻址元件16的地址线，路径20可以包括位线。位线可以用于在写操作期间将数据从控制电路12路由(route)至元件16，并且在支持读操作的配置中，位线可以用于将数据从元件16路由至控制电路12。
诸如路径18的路径还可以包括其它信号路径，例如用于分布清除信号(从而例如控制清除晶体管)的路径、用于分布正电源电压Vcc的路径、用于分布地电源电压Vss的路径等。与元件16和控制电路12关联的信号线的类型取决于阵列14中使用的存储器元件16的类型。在一些情形中，存储器元件16可以基于静态随机访问存取存储(SRAM)单元。SRAM单元可以基于由交叉耦合反相器或其它电路形成的双稳态数据存储元件。SRAM单元一般允许数据读写。在其它情形中，存储器元件16可以基于晶闸管单元。可以通过使单元断电(depowering)来清除晶闸管单元。电路12可以包括用于将数据写入晶闸管单元的控制电路，并且电路12可以包括或可以不包括用于从晶闸管单元读取数据的读取电路。
图2是说明性存储器元件的电路图。如图2所示，存储器元件16可以包括多个单独的存储器单元26(例如，三个或更多个单元26)。每个存储器单元26的输出可以耦合到表决电路(例如表决电路28)的相应的输入。在图2的例子中，将来自存储器单元26的信号输出标识为“A”、“B”以及“C”。
表决电路28可以处理来自单元26的信号并可以在路径22上产生相应的输出F。使用电路28的表决逻辑从输入A、B以及C的值确定输出F的值。例如，在多数表决方案中，F将具有与A、B以及C信号中的大多数相同的逻辑状态。
如图1所示，阵列14中的每一个单元16可以具有各自的输出22。在可编程集成电路(例如现场可编程门阵列或其它可编程逻辑器件)中，存储器元件16加载有配置数据并在其输出22上产生相应的静态输出控制信号。将输出22上的控制信号施加到器件10上的可编程逻辑电路，从而定制可编程逻辑电路来实现期望的逻辑功能。例如，可以将每个输出22上的输出信号施加到相应的晶体管(例如图1的说明性传输晶体管24)的栅极G。晶体管24可以是例如构成可编程多路复用器或其它可编程电路的一部分的金属氧化物半导体晶体管(例如，n沟道金属氧化物半导体晶体管或p沟道金属氧化物半导体晶体管)。
在数据加载操作期间，图1的控制电路12可以将数据(例如用于可编程集成电路的配置数据)加载到存储器元件16中。当加载每一个存储器元件时，可以将冗余数据加载到每一个元件的三个存储器单元26的每一个中。例如，第一个存储器元件中的三个存储器单元26可以各自加载有逻辑“1”或可以加载有逻辑“0”。将相同的数据加载到存储器元件中的三个单元的每一个中有助于使存储器元件免受辐射诱导的错误。
在电路10的操作期间，每一个存储器单元26可以产生相应的输出。例如，在图2的三个单元配置中，第一个存储器单元26可以产生输出A，第二个存储器单元26可以产生输出B，第三个存储器单元26可以产生输出C。通过表决电路28可以分析信号A、B以及C，这可以产生相应输出信号F。如果，例如，A、B以及C全部是逻辑1，则表决电路28可以推断出元件16存储的存储比特的正确值是逻辑1并且可以将F赋予相应的值。根据器件10使用的习惯，在输出F上用来代表逻辑1的值可以是高电压(例如，Vcc值为1.0伏特)或低电压(例如，Vss值为0伏特)。
当器件10面临单元26之一中的辐射诱导的比特错误时，表决电路28的操作帮助确保存储器元件输出F的状态不会错误地翻转。例如，表决电路28可以实现多数表决方案，在其中输出F等于比特A、B以及C中的大多数的值。即使单元26之一中的比特值由于辐照而错误地倒转，元件16中的另外两个单元将仍然保持其正确的值。在这类情形中，表决电路28将通过如下过程来响应：将输出F赋予多数单元保持的值。在该情况中，因为两个单元保持正确的值并且一个单元保持错误的值，所以输出F将是正确的(由于三分之二代表大多数)。
多数表决方案可以用于带有存储器元件16的器件中的表决电路28，存储器元件16基于静态随机访问存取存储器单元(SRAM)和/或其它单元，例如晶闸管单元。如果在每一个存储器元件中发生不超过一个比特错误，则多数类型表决电路将确保输出F是正确的。使用多数表决通常不能处理双比特错误(即如下情形：给定的存储器元件16中的三个单元26中的两个错误地翻转)。
然而，在如下情形中可以通过适当配置的表决电路28来处理双比特错误：单元26是基于诸如晶闸管的部件，其响应于辐照而仅表现一种类型的数据翻转。例如，基于晶闸管的单元26响应于辐照而仅可能从0到1而不是从1到0错误翻转。由于这个固有的稳定性，基于晶闸管的存储器单元26可以比基于SRAM的存储器单元26更不易于发生错误。
在图3中示出说明性SRAM类型存储器单元，其可以用于实现图2中的存储器元件16的每一个单元26。如图3所示，可以使用地址线ADD寻址存储器单元26。可以通过控制电路12控制地址线ADD。例如，可以存在与阵列14的每一行关联的地址线ADD。可以使用位线(有时称为数据线)例如位线BL将数据加载到单元26中以及从单元26中读出数据。
通过双稳态数据存储元件(例如由交叉耦合的反相器I1和I2形成的双稳态数据存储器元件)可以将数据存储在数据存储节点ND1和ND2上。反相器I1和I2可以由正电源电压Vcc和地电源供电电压Vss供电。在图3例子中的反相器I1的输入连接至节点ND1并且反相器I1的输出连接至节点ND2。反相器I2的输入连接至节点ND2并且反相器I2的输出连接至节点ND1。因此在节点ND1和ND2上的比特值是互补的。当逻辑1加载到单元26中时，ND2将是高的并且ND1将是低的。当逻辑0存储在单元26中时，ND2将为低的并且ND1将是高的。
可以将节点ND2上的比特值施加到输出线OUT(从而例如提供图2的A、B或C信号中的一个)。如果期望，可以通过使多个单元的每一个的清除控制信号CLR有效来清除多个单元26。在接收高的CLR控制信号的每一个单元中，清除晶体管TC将被开启。当在给定单元中的晶体管TC被开启时，在该单元中的节点ND2和输出OUT将被拉低至地电压Vss(例如，0伏特)。
当期望将逻辑1加载进单元26中时，位线BL可以保持低(例如，在Vss)并且地址信号ADD可以通过使ADD为高而有效。当使ADD为高时，地址晶体管TA将被开启，从而将位线BL上的低信号驱使进入节点ND1。当ND1以此方式被拉低时，节点ND2将变高(即，单元26将存储逻辑1)。当期望将逻辑0加载进单元26中时，位线BL可以保持高值(例如Vcc)。在位线BL为高的情况下，可以使地址信号ADD有效从而开启地址晶体管TA。这将高信号从位线BL驱使至节点ND1。当节点ND1变高时，反相器I1将驱使ND2降低，从而完成将0加载进单元26中的操作。可以通过监视位线BL的状态的同时使ADD有效来执行读操作。
在图4中示出可以用于图2的单元26的基于晶闸管的说明性存储器单元。如图4所示，基于晶闸管的单元26可以使用由晶闸管电路30形成的双稳态数据存储元件来存储数据。单元26可以具有关联的控制线，例如地址线ADD1和ADD2。可以使信号ADD1和ADD2有效，从而从晶闸管电路30读取数据至位线BL上并将数据写入晶闸管电路30。用于控制存储器单元(例如图4的存储器单元26)的控制信号可以通过控制电路12产生，并在垂直控制线(例如图1中的线20)和水平控制线(例如图1中的线18)上输送。
当期望将加载的数据保持在晶闸管电路30上时，可以在正常操作期间将电源电压Vcc保持为高(例如，在1.0伏特或其它合适的电压)。当期望清除晶闸管电路30时，可以使Vcc断电(例如，暂时转变至0伏特的Vss值)。
图5示出晶闸管电路30如何可以包括晶闸管32和晶体管TA。晶体管TA可以经由栅极34接收控制信号。晶闸管32可以由带有控制栅极G(示为晶体管TG的栅极)的p-n-p-n结构形成。如图5所示，晶闸管32等效地包括第一双极晶体管部分TB1、第二双极晶体管部分TB2以及控制晶体管部分TG。栅极G可以由线36上的控制信号控制。
在图6中示出晶闸管34中的掺杂区域的图。如图6所示，晶闸管34可以具有阳极A和阴极C。存储在阴极C上的信号可以代表在基于晶闸管单元26中存储的数据。
当期望将逻辑1写入数据存储节点C时，可以使线36上的信号有效(例如，赋予高)。如图5所示，晶体管TB1可以具有形成晶闸管阴极C的端子。晶体管TB2可以具有形成晶闸管阳极A的端子。阳极A可以由电压Vcc供电。为了给晶闸管32供电并从而允许晶闸管32将数据OUT存储在阴极C上，可以通过将控制信号CL保持为低从而开启晶体管TCC(信号CL和晶体管TCC由多个晶闸管32共享)。当期望使晶闸管32断电(depower)并从而清除其内容时(即，当期望使存储在输出OUT上的比特转变至Vss时)，可以通过使控制端子CL为高来关闭晶体管TCC。当晶体管TCC关闭时，节点A将下降至低电压(例如，Vss)并且晶闸管32的状态将恢复至其初始“未编程”状态(即，在C上的电压将是低的)。可以通过使控制栅极34上的信号为高来感测晶闸管电路30的状态(即，在晶闸管32的阴极C上的电压)。因为这开启了晶体管TA，所以经由位线BL可以感测在节点C上的电压。
图7的I-V特性示出可以如何使用晶闸管32来存储数据。最初，晶闸管32可以处于未供电状态。当电压V1施加在晶闸管32的阳极A上从而给晶闸管32供电时(例如，经由图5的Vcc端子)，晶闸管32将使电流I1通过其阳极和阴极之间，并且在阴极C上呈现出低电压。在该状态中，可以认为晶闸管32正在存储逻辑“0”。可以通过使晶闸管上的电压保持在小于阈值电压V2的某一值来保持晶闸管的状态(即，在阴极C上的“0”，其可以作为输出信号OUT)。
当期望对晶闸管32编程时，可以将正电压脉冲(例如，作为例子约1伏特的脉冲)施加在栅极G上。这使晶闸管过渡到工作在图7的“1”位置处，如线38所示的。在“1”位置处，晶闸管32将使电流I2通过并呈现出更高的电压(指示阴极C上的逻辑“1”)。虽然工作在“0”状态时的晶闸管32的状态会由于辐照错误地翻转至“1”状态，但是对工作在“1”状态时的晶闸管32的辐照不会导致“1”至“0”的翻转。而是，当晶闸管32存储“1”时对晶闸管32的辐照将使晶闸管32的状态不发生改变。因此，晶闸管32的状态面临仅一个方向的状态错误翻转(即，低至高而不是高至低)。相比之下，当被辐射照射时，SRAM单元(例如图3的说明性SRAM单元26)通常面临从低至高和从高至低两个方向的翻转。
图2的表决电路28可以被设计成用于存储器元件16中的冗余存储器单元RM的类型。当存储器元件在辐照情况下面临从低至高和从高至低两种翻转时，可以实现多数表决方案。基于晶闸管的存储器元件也可以使用多数表决(如果期望)。当多数表决逻辑用于表决电路28时，存储器元件16可以幸免于单错误翻转事件(在给定元件中的三个存储器单元M 26之一的错误翻转)。
当存储器元件仅面临单向翻转时，例如由三个晶闸管存储器单元形成的存储器元件，表决电路(如果期望)可以使用如下逻辑：允许单元中的两个从低至高翻转而不会导致存储器元件输出错误翻转。不需要考虑相反的情形(处理存储器单元在高和低之间的翻转)，因为这种类型的翻转事件不会源于对晶闸管单元的辐照。因此，基于三个晶闸管单元的存储器元件16能够处理单个单元翻转和两个单元翻转。
图8是示出当实现适合用于由基于SRAM的存储器单元(或者如果期望，基于晶闸管存储器单元)形成的存储器单元26的多数表决方案时，图2的表决电路28可以如何操作的表格。图8的表格的前三列与图2的三个存储器单元相对应。具体地，产生图2中的输出A的存储器单元与图8的表格的第一列相对应，产生图2中的输出B的存储器单元与图8的表格的第二列相对应，以及产生图2中的输出C的存储器单元与图8的表格的第三列相对应。在操作期间，表决电路28(图2)接收来自存储器单元26的各自的A、B以及C输出作为输入并在输出路径22上产生相应的输出F。图8的表格的第四列示出针对表决电路28的输入处的A、B和C的各种组合产生的F的值。
图8的表决电路的操作可以纠正每个存储器元件的一个存储器单元错误。由表决电路纠正的存储器单元的错误的数量在图8的表格第五列中列出。当全部单元26包括相同的信息时，不存在错误并且输出F将等于每一个单元26的内容。例如，当A、B和C等于“0”时，输出F将为“0”，如图8的表格的第一行所示。当A、B和C单元的内容全部为“1”时，输出F将为“1”，如图8表格的第五行所示。
在一些情形中，辐照可能导致单元翻转。例如，对SRAM单元或晶闸管单元的辐照可能导致“0”翻转至“1”或对包括“1”的SRAM单元的辐照可能导致SRAM单元翻转至“0”。可以由图8的表决电路响应来处理高至低和低至高两种单元翻转。例如，“0”至“1”的错误翻转(如图8的第二、第三以及第四行的条目所示)不会导致输出F错误地改变。只要三个存储器单元26中的两个在其输出上提供零，则存储器单元的最终输出F将保持在“0”上。
可以由图8的表决电路响应来处理高至低和低至高两种单元翻转。例如，“0”至“1”的错误翻转(由图8的第二、第三以及第四行中的条目所示)将不会导致输出F错误地改变。只要三个存储器单元26中的两个在其输出上提供零，则存储器单元的最终输出F将保持在“0”上。“1”至“0”的错误翻转(其可能发生在基于SRAM的单元而不是基于晶闸管的单元中，并且由图8的第六、第七和第八行中的条目示出)也不会导致输出F错误地改变。只要三个存储器单元26中的两个在其输出上正确地提供1，则存储器单元的最终输出F将保持在“1”上。
使用图9所示类型的表决电路(作为例子)可以实现图8的表格的表决操作。如图9所示，可以逻辑信号A、B和C提供到与门42的输入40。每一个与门42可以是例如二输入与门，其在各自的输出路径44上形成一输出，该输出为其两个输入的逻辑与函数。例如，在图9的例子中的最左边的与门42在其输出路径44上形成输出信号，该输出信号等于A与B(即，A·B)。逻辑门46接收线44上的信号作为输入并在输出路径22上产生相应的输出F。门46可以是逻辑门，例如或门。如果期望，可以使用或非门代替或门(即，常规要求如果当全部存储器单元26是零时，F为逻辑1)。
当使用或函数来实现时，门46将产生其输入的逻辑或(+)的输出F。因此，图9的电路的F的值由公式(1)给出。
F＝A·B+A·C+B·C    (1)
如公式1所指示的，每当任意两个输入为高时，输出F将为高，而响应于包含至少两个低值的一组输入，输出F将为低(即，图9的电路实现多数投票，如结合图8所描述的)。如果期望，存储器元件16中可以包括更多个单元(例如，5个)并且可以使用图9所示的类型的五输入表决电路。然而，三单元方案通常更能够有效地使用电路面积(circuit realestate)并有助于减少器件10的复杂性。
如结合图4、5、6以及7所描述的，基于晶闸管的存储器单元通常仅易受低至高辐射诱导错误的影响(当使用了结合图7所描述的类型的逻辑级命名约定)而不易受高至低辐射诱导错误的影响。该特性可以用来允许表决电路28适应单个单元翻转和两个单元翻转两者。
在图10中示出一表格，其示出当实现适合用于由基于晶闸管的存储器单元形成的存储器单元26的表决方案时，表决电路28可以如何操作。如同图8的表格，图10的表格的前三列与图2的三个存储器单元相对应(在这种情况下，为基于晶闸管的单元)。在图2中产生输出A的基于晶闸管的存储器单元与图10的表格的第一列相对应，在图2中产生输出B的基于晶闸管的存储器单元与图10的表格的第二列相对应，在图2中产生输出C的基于晶闸管的存储器单元与图10的表格的第三列相对应。在操作期间，表决电路28(图2)接收来自存储器单元26的各自的A、B及C输出作为输入并根据图10的表格的条目在输出路径22上产生相应的输出F。图10的表格的第四列示出针对表决电路28的输入处的A、B及C的各种组合产生的F的值。第五列示出在A、B和C的值中存在多少错误。
如行RA所示，当A、B及C全部为“1”时，输出F将为“0”。在这个例子中，F的值与存储器单元26的冗余位的值相反。如果期望，F的值可以是不相反的。在行RA代表的情形中，存储在A、B及C单元的每一个中的比特是相等的并且为高。行RB代表存储在A、B及C单元的每一个中的比特是相等的并且为低的情形。行RA和RB的情况与存储器单元26中不包含错误的情形相对应。
由于辐照，包含“0”的单元26可能错误地翻转至“1”状态。在行RC的情况中，三个单元中的一个已经从“0”错误地翻转至“1”，但是，如这些行的相应的F值所示，输出F不变(即，即使存在单个存储器单元错误，F仍等于“1”)。在行RD的情况中，三个单元中的两个已经从“0”错误地翻转至“1”。即使两个单元翻转，输出F再次不变(即，即使存在两个存储器单元错误，F仍等于“1”)。如果存储器元件中的全部三个单元错误地翻转(即，所有三个“0”翻转至“1”)，则F的值(即，存储器元件的输出)将是不正确的。然而，这种三个单元错误发生的可能性是可忽略不计的。
图11中示出说明性电路，其可以用于表决电路28以实现图10的逻辑功能。如图11所示，表决电路28可以具有三个p沟道金属氧化物半导体(PMOS)晶体管52和三个n沟道金属氧化物半导体(NMOS)晶体管54。晶体管52可以被配置为使得它们的源漏端子并联连接在端子48和节点56之间。晶体管54可以被配置为使得它们的源漏端子彼此串联连接在节点56和端子50之间。端子48可以用于向表决电路28提供正电源电压Vcc。端子50可以用于向表决电路28提供地电源电压Vss(例如，0伏特)。
每一个PMOS晶体管52可以具有接收各自存储器单元输出的栅极(即，分别为A、B或C)。每一个NMOS晶体管54可以具有分别接收A、B或C的栅极。可以在节点56上提供输出F。通过图11的电路，节点56上的输出F将根据公式2产生响应于输入A、B及C的信号。
F＝NOT(A·B·C)    (2)
由公式2代表的表决电路操作与图10的表格的条目相对应并适合纠正一个单元和两个单元的错误，如结合各自包括三个基于晶闸管的存储器单元的存储器元件的使用所描述的。
图12中示出说明性步骤，这些步骤涉及使用带有表决电路的存储器元件16来操作图1的电路10。图12的操作中所使用的表决电路可以是例如在存储器元件16中的表决电路28，该存储器元件16带有基于晶闸管的存储器单元26和从单错误和双错误中恢复的能力，如结合图10和图11所描述的(作为例子)。
在步骤58处，可以清除阵列14。例如，可以通过使清除控制信号CL为高来关闭诸如图5的晶体管TCC的晶体管，从而阻挡正电源电压Vcc施加于晶闸管32。通过以此方式从晶闸管32移除Vcc，晶闸管32将被清零并且当再供电时，将工作在图7中所示的“0”状态。
在步骤60处，控制电路12可以在将期望的数据加载进存储器元件16中的控制线上(例如控制线18和20上)发出控制信号。如结合图5和图7所描述的，例如，可以选择性地对栅极G施加脉冲，使存储器单元26从其“0”状态过渡至其“1”状态。在存储器单元栅极G不被施加脉冲的存储器元件中，存储器单元的内容将保持为“0”。
为确保对软错误翻转事件的免疫性，可以以相同的方式处理每个存储器元件中的全部三个单元26。例如，如果期望使给定存储器元件的输出F为“0”，则可以将该存储器元件中的全部三个存储器单元26置于其“1”状态，而如果期望使存储器元件的输出F为“1”，则可以将该存储器元件中的全部三个存储器单元26置于其“0”状态。(在非反相方案中，三个“1”被加载进要产生“1”的元件的单元中并且三个“0”被加载进要产生“0”的元件的单元中)。
在阵列14中的存储器元件已经加载有冗余数据之后，电路10可以用于系统中(步骤62)。在步骤62的操作期间，辐照可以错误地导致电路10中的一些单元26翻转。当使用基于晶闸管的单元时，翻转仅发生在一个方向(例如，从“0”到“1”)，所以可以使用结合图11所述类型的表决电路，该表决电路能够处理单错误和双错误两种情况。在电路10中，表决电路28的输出F可以施加到可编程逻辑电路。例如，每个输出F可以施加到可编程晶体管(例如图1的说明性晶体管24)的对应栅极，从而配置可编程晶体管和包括可编程晶体管的可编程逻辑从而执行期望的逻辑功能。
附加实施例
附加实施例1。一种存储器元件，包括：多个存储器单元，其可操作来存储冗余数据；以及表决电路，其从存储器单元接收信号并产生存储器元件相应的输出。
附加实施例2。如附加实施例1所述的存储器元件，其中所述存储器单元包括晶闸管。
附加实施例3。如附加实施例2所述的存储器元件，其中所述表决电路包括：第一组三个晶体管，其并联耦合在第一端子和输出节点之间；第二组三个晶体管，其串联耦合在输出节点和第二端子之间，其中输出节点可操作来提供存储器元件的输出。
附加实施例4。如附加实施例3所述的存储器元件，其中至少一个存储器单元包括晶闸管，所述晶闸管具有阳极和阴极，所述阳极可操作来接收正电源电压，其中表决电路耦合到所述阴极。
附加实施例5。如附加实施例3所述的存储器元件，其中每一个存储器单元包括各自的晶闸管，所述晶闸管具有阳极和阴极，所述阳极可操作来接收正电源电压，其中所述阴极向表决电路提供信号。
附加实施例6。如附加实施例1所述的存储器元件，其中所述存储器单元包括晶闸管并且其中所述表决电路可操作来在所述存储器单元包含逻辑0时，在输出上产生逻辑1。
附加实施例7。如附加实施例1所述的存储器元件，其中所述表决电路可操作来在以下情形产生相同的输出：当所述多个存储器单元均包含相同的逻辑值时；以及当所述多个存储器单元包含与存储在所述多个存储器单元中的其它值不同的一个值时。
附加实施例8。如附加实施例1所述的存储器元件，其中所述存储器单元包含一个正确的比特和两个错误翻转的比特，并且其中所述表决电路可操作来基于来自所述存储器单元的信号产生输出的正确版本。
附加实施例9。如附加实施例1所述的存储器元件，其中所述存储器单元包括静态随机访问存取存储器单元。
附加实施例10。如附加实施例9所述的存储器元件，其中所述表决电路包括至少三个逻辑门，每一个逻辑门从相应的一对静态随机访问存取存储器单元接收信号。
附加实施例11。一种存储器元件，包括：三个存储器单元，其各自存储相应的数据比特；以及表决电路，其耦合到所述三个存储器单元并可操作来响应于所述三个存储器单元中的数据比特而产生输出。
附加实施例12。如附加实施例11所述的存储器元件，其中每一个存储器单元包括晶闸管。
附加实施例13。如附加实施例12所述的存储器元件，其中所述晶闸管包括阳极和阴极，其中所述阳极接收正电源电压，并且其中所述阴极可操作来向所述表决电路提供所述数据比特。
附加实施例14。如附加实施例13所述的存储器元件，其中所述三个存储器单元的第一个包含正确的比特，并且其中所述三个存储器单元中的第二个和第三个包含错误翻转的比特，并且其中所述表决电路可操作来响应于来自存储器单元的正确的比特和错误翻转的比特而产生输出的正确版本。
附加实施例15。如附加实施例14所述的存储器元件，其中所述表决电路包括至少三个并联的晶体管，每一个晶体管具有耦合到所述存储器单元中相应一个的栅极。
附加的实施例16。如附加实施例15所述的存储器元件，其中所述表决电路包括串联耦合的至少三个晶体管，其中每一个晶体管具有耦合到所述存储器单元中相应一个的栅极。
附加实施例17。一种集成电路，包括：至少一个存储器元件，其具有三个基于晶闸管的存储器单元和表决电路，所述表决电路耦合到所述基于晶闸管的存储器单元，所述表决电路可操作来基于来自所述基于晶闸管的存储器单元的三个相应存储的数据比特产生输出；以及至少一个可编程晶体管，其具有所述存储器元件接收输出的栅极。
附加实施例18。如附加实施例17所述的集成电路，其中所述至少一个存储器元件包括多个存储器元件中的一个，其中多个存储器元件中的每一个具有三个基于晶闸管的存储器单元，所述基于晶闸管的存储器单元可操作来存储三个相应的数据比特，并且多个存储器元件中的每一个具有表决电路，所述表决电路耦合到所述存储器元件的所述三个基于晶闸管的存储器单元，其中每个存储器元件的表决电路可操作来基于所述存储器元件的三个基于晶闸管的存储器单元中所存储的数据比特产生相应的输出，并且其中所述可编程晶体管包括多个可编程晶体管中的一个，每一个可编程晶体管具有耦合到多个存储器元件的相应一个的输出的相应栅极。
附加实施例19。如附加实施例18所述的集成电路，其中每一个基于晶闸管的存储器单元具有带有阳极和阴极的晶闸管，所述阳极可操作来接收正电源电压，并且在所述阴极上存储所述基于晶闸管的存储器单元的数据比特。
附加实施例20。如附加实施例19所述的集成电路，其中所述表决电路各自具有并联耦合的三个晶体管。
上文仅仅是说明本发明的原理，并且本领域技术人员在不偏离本发明的范围和精神的情况下可以作出各种修改。可以单独或以任意结合的方式实现上述实施例。

Claims (20)

1.一种存储器元件，包括：
多个存储器单元，其可操作来存储冗余数据；以及
表决电路，其从所述存储器单元接收信号并产生所述存储器元件的相应输出。
2.如权利要求1所述的存储器元件，其中所述存储器单元包括晶闸管。
3.如权利要求2所述的存储器元件，其中所述表决电路包括：
第一组三个晶体管，其并联耦合在第一端子和输出节点之间；
第二组三个晶体管，其串联耦合在所述输出节点和第二端子之间，其中所述输出节点可操作来提供所述存储器元件的输出。
4.如权利要求3所述的存储器元件，其中至少一个存储器单元包括晶闸管，所述晶闸管具有阳极和阴极，所述阳极可操作来接收正电源电压，其中所述表决电路耦合到所述阴极。
5.如权利要求3所述的存储器元件，其中每一个存储器单元包括各自的晶闸管，所述晶闸管具有阳极和阴极，所述阳极可操作来接收正电源电压，其中所述阴极向所述表决电路提供信号。
6.如权利要求1所述的存储器元件，其中所述存储器单元包括晶闸管，并且其中所述表决电路可操作来在所述存储器单元包含逻辑0时，在所述输出上产生逻辑1。
7.如权利要求1所述的存储器元件，其中所述表决电路可操作来在以下情形产生相同的输出：当所述多个存储器单元均包含相同的逻辑值时；以及当所述多个存储器单元包含与存储在所述多个存储器单元中的其它值不同的一个值时。
8.如权利要求1所述的存储器元件，其中所述存储器单元包含一个正确的比特和两个错误翻转的比特，并且其中所述表决电路可操作来基于来自所述存储器单元的信号产生所述输出的正确版本。
9.如权利要求1所述的存储器元件，其中所述存储器单元包括静态随机访问存取存储器单元。
10.如权利要求9所述的存储器元件，其中所述表决电路包括至少三个逻辑门，每一个逻辑门从相应的一对静态随机访问存取存储器单元接收信号。
11.一种存储器元件，包括：
三个存储器单元，其各自存储相应的数据比特；以及
表决电路，其耦合到所述三个存储器单元并可操作来响应于所述三个存储器单元中的数据比特而产生输出。
12.如权利要求11所述的存储器元件，其中每一个存储器单元包括晶闸管。
13.如权利要求12所述的存储器元件，其中所述晶闸管包括阳极和阴极，其中阳极接收正电源电压，并且其中所述阴极可操作来向所述表决电路提供所述数据比特。
14.如权利要求13所述的存储器元件，其中所述三个存储器单元中的第一个包含正确的比特，并且其中所述三个存储器单元中的第二个和第三个包含错误翻转的比特，并且其中所述表决电路可操作来响应于来自所述存储器单元的正确的比特和错误翻转的比特而产生所述输出的正确版本。
15.如权利要求14所述的存储器元件，其中所述表决电路包括至少三个并联的晶体管，每一个晶体管具有耦合到所述存储器单元中相应一个的栅极。
16.如权利要求15所述的存储器元件，其中所述表决电路包括串联耦合的至少三个晶体管，每一个晶体管具有耦合到所述三个存储器单元中相应一个的栅极。
17.一种集成电路，包括：
至少一个存储器元件，其具有三个基于晶闸管的存储器单元和表决电路，所述表决电路耦合到所述基于晶闸管的存储器单元，并且所述表决电路可操作来基于来自所述基于晶闸管的存储器单元的三个相应存储的数据比特产生输出；以及
至少一个可编程晶体管，其具有从所述存储器元件接收所述输出的栅极。
18.如权利要求17所述的集成电路，其中所述至少一个存储器元件包括多个存储器元件中的一个，所述多个存储器元件中的每一个具有三个基于晶闸管的存储器单元，所述基于晶闸管的存储器单元可操作来存储三个相应的数据比特，并且所述多个存储器元件中的每一个具有表决电路，所述表决电路耦合到所述存储器元件的三个基于晶闸管的存储器单元，其中每个存储器元件的表决电路可操作来基于所述存储器元件的三个基于晶闸管的存储器单元中所存储的数据比特产生相应的输出，并且其中所述可编程晶体管包括多个可编程晶体管中的一个，所述多个可编程晶体管各自具有耦合到所述多个存储器元件中相应一个的输出的栅极。
19.如权利要求18所述的集成电路，其中每一个基于晶闸管的存储器单元具有带有阳极和阴极的晶闸管，所述阳极可操作来接收正电源电压，并且在所述阴极上存储所述基于晶闸管的存储器单元的数据比特。
20.如权利要求19所述的集成电路，其中所述表决电路各自具有并联耦合的三个晶体管。
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