KR20010035646A - 프로그래머블 지연 조절 회로를 구비하는 반도체 메모리 장치 - Google Patents

프로그래머블 지연 조절 회로를 구비하는 반도체 메모리 장치 Download PDF

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KR20010035646A
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남재욱
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윤종용
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Abstract

본 발명은 프로그래머블 지연 조절 회로를 구비하는 반도체 메모리 장치에 관한 것으로서, 내부 신호를 최종으로 래치하는 제1 래치를 구비하는 반도체 메모리 장치에 있어서, 상기 제1 래치에 입력되는 클럭 신호를 각각 소정 시간 지연시키는 다수개의 지연기들, 상기 클럭 신호와 상기 다수개의 지연기들로부터 출력되는 클럭 신호들을 입력하는 멀티플렉서, 상기 멀티플렉서로 하여금 상기 입력되는 클럭 신호들 중 하나를 선택하여 출력하게 하는 지연 제어부, 및 상기 멀티플렉서로부터 출력되는 클럭 신호에 동기되어 상기 제1 래치로부터 출력되는 신호를 상기 반도체 메모리 장치의 외부로 출력하는 제2 래치를 구비함으로써 반도체 메모리 장치에 입출력되는 신호들의 지연 시간을 조절할 수 있다.

Description

프로그래머블 지연 조절 회로를 구비하는 반도체 메모리 장치{Semiconductor memory device having a programmable delay adjustment circuit}
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 프로그래머블 지연 조절 회로를 구비하는 반도체 메모리 장치에 관한 것이다.
종래의 회로 설계에 있어서 반도체 칩(chip) 내부의 신호들에 대한 클럭 신호의 동기는 매우 훌륭하게 디자인되어지고 있다. 그러나 반도체 칩 외부의 다른 회로로 연결되는 신호들에 대해서는 모든 경우를 만족할 수 없는 것이 현실이다. 왜냐하면, 고객이 요구하는 모든 상황에 대해 만족시키는 것 자체가 무리이기 때문이다. 때문에, 종래에는 디자인되어지는 반도체 칩의 매스터 클럭(master clock)에 동기를 맞추어 각종 데이터나 제어 신호를 외부로 출력하고 일반 고객에게 이 정보를 전달하거나나 외부에서 입력되는 신호나 데이터를 반도체 칩 내부에서 매스터 클럭에 동기되게 한번 래치(latch)한 다음에 반도체 칩 내부의 다른 모든 동작이 시작되어지고 있다.
이와 같이 종래에는 반도체 칩에 입출력되는 신호들은 매스터 클럭에 동기되기 때문에 반도체 칩에 입출력되는 신호들의 지연 시간은 일정하게 되어 상기 반도체 칩과 연결되는 회로들은 상기 반도체 칩과 동기되어 동작할 수밖에 없으며 그로 인하여 상기 회로들에 입출력되는 신호들의 지연 시간이 길어지는 경우가 발생할 수가 있다. 상기 지연 시간을 줄이기 위해서는 상기 반도체 칩에 입출력되는 신호들의 지연 시간을 조절할 수 있는 방법이 있어야만 한다.
본 발명이 이루고자하는 기술적 과제는 입출력되는 신호들의 지연 시간을 조절할 수 있는 프로그래머블 지연 조절 회로를 구비하는 반도체 메모리 장치를 제공하는 것이다.
도 1은 본 발명의 바람직한 실시예에 따른 프로그래머블(programmable) 지연 조절 회로를 구비하는 반도체 메모리 장치 및 인터페이스 회로의 개략적인 블록도.
도 2는 상기 도 1에 도시된 프로그래머블 지연 조절 회로의 타이밍도.
상기 기술적 과제를 이루기 위하여 본 발명은,
내부 신호를 최종으로 래치하는 제1 래치를 구비하는 반도체 메모리 장치에 있어서, 상기 제1 래치에 입력되는 클럭 신호를 각각 소정 시간 지연시키는 다수개의 지연기들, 상기 클럭 신호와 상기 다수개의 지연기들로부터 출력되는 클럭 신호들을 입력하는 멀티플렉서, 상기 멀티플렉서로 하여금 상기 입력되는 클럭 신호들 중 하나를 선택하여 출력하게 하는 지연 제어부, 및 상기 멀티플렉서로부터 출력되는 클럭 신호에 동기되어 상기 제1 래치로부터 출력되는 신호를 상기 반도체 메모리 장치의 외부로 출력하는 제2 래치를 구비하는 것을 특징으로 하는 반도체 메모리 장치를 제공한다.
상기 본 발명에 의한 반도체 칩에 입출력되는 신호들의 지연 시간은 조절될 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예의 형태를 보다 상세히 설명하기로 한다.
도 1은 본 발명의 바람직한 실시예에 따른 프로그래머블 지연 조절 회로를 구비하는 반도체 메모리 장치 및 인터페이스 회로의 개략적인 블록도이다. 도 1을 참조하면, 본 발명의 바람직한 반도체 메모리 장치(101)는 제1 및 제2 래치(latch)들(111, 112), 제1 및 제3 지연기들(121∼123), 멀티플렉서(multiplexer)(131), 지연 제어부(141) 및 패드(151)를 구비한다.
제1 래치(111)는 반도체 메모리 장치(101)의 내부 신호들을 동기시키는 매스터 클럭 신호(CLK1)에 동기되어 반도체 메모리 장치(101)의 내부 신호(OUT)를 최종으로 래치한다.
제1 및 제3 지연기들(121∼123)은 각각 입력되는 신호를 소정 시간동안 지연시킨다. 예컨대, 제1 및 제3 지연기들(121∼123)은 입력되는 매스터 클럭 신호(CLK1)를 도 2에 도시된 바와 같이 매스터 클럭 신호(CLK1)의 (1/4)주기만큼씩 지연시킨다. 따라서, 제3 지연기(123)에서 출력되는 매스터 클럭 신호(CLK1)는 제1 지연기(121)에 입력되는 매스터 클럭 신호(CLK1)의 (3/4)만큼 지연된다.
멀티플렉서(131)는 지연 제어부(141)의 출력 신호에 응답하여 매스터 클럭 신호(CLK1) 및 제1 내지 제3 지연기들(121∼123)로부터 출력되는 매스터 클럭 신호(CLK1)들 중 하나를 선택하여 출력한다. 지연 제어부(141)는 사용자가 외부에서 프로그래밍(programming)하여 지연값을 설정할 수 있다.
제2 래치(112)는 멀티플렉서(131)로부터 출력되는 매스터 클럭 신호(CLK1)에 동기되어 제1 래치(111)로부터 전달되는 신호를 래치시킨다. 따라서, 제2 래치(112)로부터 출력되는 신호의 지연 시간은 달라질 수가 있다. 또한, 반도체 메모리 장치(101)의 최종 출력은 제2 래치(112)의 출력 포트(port)로써 적용되어지는 응용(application)에 따라 타이밍을 보상할 수 있게 된다. 만약 이런 보상 회로가 없다면 다음에 연결되어지는 응용 제품(161)의 클럭 신호(CLK2)가 본 발명에서 디자인되는 반도체 메모리 장치(101)의 매스터 클럭 신호(CLK1)에 대비하여 지연되어져 있는 상황을 보상하기 힘들게 된다. 그러나, 본 발명을 이용한다면 지연 제어부(141)의 출력 신호의 지연값을 사용자가 설정함에 따라 반도체 메모리 장치(101)의 최종 출력 신호를 응용 제품(161)의 클럭 신호(CLK2)에 맞추어 출력할 수가 있기 때문에 안정되고 간단한 보드(board) 디자인을 할 수 있게 된다.
제2 래치(112)로부터 출력되는 신호는 패드(pad)(151)를 통하여 응용 제품(161)에 전달된다.
도면과 명세서에서 최적 실시예들이 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따르면, 반도체 메모리 장치(101)의 내부에서 사용되는 매스터 클럭 신호(CLK1)의 지연 시간을 사용자가 원하는 대로 조절할 수가 있으므로 반도체 메모리 장치(101)로부터 출력되는 신호(OUT)를 반도체 메모리 장치(101)와 연결되는 응용 제품(161)의 클럭 신호(CLK2)와 정확하게 동기시킬 수가 있다.

Claims (1)

  1. 내부 신호를 최종으로 래치하는 제1 래치를 구비하는 반도체 메모리 장치에 있어서,
    상기 제1 래치에 입력되는 클럭 신호를 각각 소정 시간 지연시키는 다수개의 지연기들;
    상기 클럭 신호와 상기 다수개의 지연기들로부터 출력되는 클럭 신호들을 입력하는 멀티플렉서;
    상기 멀티플렉서로 하여금 상기 입력되는 클럭 신호들 중 하나를 선택하여 출력하게 하는 지연 제어부; 및
    상기 멀티플렉서로부터 출력되는 클럭 신호에 동기되어 상기 제1 래치로부터 출력되는 신호를 상기 반도체 메모리 장치의 외부로 출력하는 제2 래치를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
KR1019990042335A 1999-10-01 1999-10-01 프로그래머블 지연 조절 회로를 구비하는 반도체 메모리 장치 KR20010035646A (ko)

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* Cited by examiner, † Cited by third party
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