KR20020031495A - 시스템 클럭을 테스트용 기입 데이터로 사용하는 반도체메모리장치 - Google Patents

시스템 클럭을 테스트용 기입 데이터로 사용하는 반도체메모리장치 Download PDF

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Abstract

테스터기의 데이터 입출력핀을 사용하지 않고 시스템 클럭만으로 테스트용 기입 데이터를 발생시킬 수 있는 반도체 메모리 장치가 개시된다.
본 발명의 반도체 메모리 장치는 시스템 클럭을 수신하고 제어신호에 응답하여 지연데이터 신호를 생성하는 클럭 지연부와 시스템 클럭에 의해 인에이블 또는 디스에이블 되고 지연데이터 신호를 수신하여 내부 데이터를 발생하는 적어도 하나의 데이터 수신부를 구비한다. 본 발명의 반도체 메모리 장치에 의해 테스터기의 데이터 입출력핀이 사용되지 않으므로 테스트 비용을 절감할 수 있다.

Description

시스템 클럭을 테스트용 기입 데이터로 사용하는 반도체 메모리 장치{Semiconductor memory device using system clock as writing data for test}
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 시스템 클럭을 기입 데이터로 사용하는 반도체 메모리 장치에 관한 것이다.
일반적으로 반도체 메모리 장치에 대한 기입 동작을 수행하기 위해서는 기입 데이터가 외부에서 직접 입력되는 데이터 입출력패드와 그 패드로부터 연결되는 데이터 수신부 회로가 필요하다. 또한 데이터 수신부 회로가 시스템상에서 동기 되어 구동되기 위한 시스템 클럭 신호가 필요하다. 이때 이러한 구성을 갖는 반도체 메모리 장치에 대한 양산과정에서의 전기적 테스트를 수행한다면, 반드시 반도체 메모리 장치의 데이터 입출력패드의 수에 상응하도록 테스터기의 데이터 입출력핀을 이용하여 테스트용 기입 동작과 독출 동작이 수행되어야 한다.
도 1은 종래의 기입동작시의 데이터 수신부를 나타내는 도면이다.
도 1에 도시된 종래의 데이터 수신부(100)는 시스템 클럭(SCLK)에 의해 인에이블 또는 디스에이블 되고 외부 데이터 신호(EDS)를 수신하여 내부 데이터(DIN)를 발생한다. 데이터 입출력 패드를 통과한 외부 데이터 신호(EDS)를 직접 수신하므로 테스트를 위해서는 데이터 입출력 패드의 수만큼 테스터기의 데이터 입출력 핀이 이용된다.
도 2는 종래의 데이터 수신부의 동작을 나타내는 타이밍도이다.
도 2의 타이밍 도는 도 1의 데이터 수신부를 구비하는 반도체 메모리 장치가 이중 데이터 율 디램(DDR DRAM:Double data rate dynamic random access memory,이하 DDR 디램)인 경우이다. 즉 도 1에는 시스템 클럭(SCLK)의 하강 에지에서 구동되는 데이터 수신부가 생략되었다.
도 1과 도 2를 참조하면, 데이터 입출력 패드로부터 입력되는 외부 데이터 신호(EDS)는 포맷이 10101010인 8비트 신호이고, 데이터 수신부(100)는 시스템 클럭(SCLK)의 상승 에지와 하강 에지에서 구동된다.
그런데 도 1에 도시된 종래의 데이터 수신부(100)는 테스트용 기입 동작을 수행하기 위하여 데이터 입출력 패드를 통한 외부 데이터 신호(EDS)의 입력이 반드시 필요하므로 테스트 장비에서도 데이터 입출력 패드의 수만큼의 데이터 입출력 핀이 필요하게 되고 이는 곧 테스트 비용과 직결되는 문제가 된다. 테스트 비용의 절감을 위하여 테스트 장비의 데이터 입출력 핀의 수의 감소가 필요하다. 이를 위해 데이터 입출력 패드를 병합(Merge)시키는 방법 등 다양한 방법이 사용된다. 그러나 본질적으로 테스트 장비의 데이터 입출력 핀을 반드시 사용하게 되는 문제가 있다.
본 발명이 이루고자하는 기술적 과제는, 테스터기의 데이터 입출력 핀들의 사용 없이 기입 데이터가 입력될 수 있는 반도체 메모리 장치를 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는, 시스템 클럭이나 데이터 입출력패드를 통과한 외부 데이터를 선택적으로 테스트용 기입 데이터로서 사용할 수 있는 반도체 메모리 장치를 제공하는데 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 종래의 기입동작시의 데이터 수신부를 나타내는 도면이다.
도 2는 종래의 데이터 수신부의 동작을 나타내는 타이밍도이다.
도 3은 본 발명의 실시예에 따른 시스템 클럭을 테스트용 기입 데이터로 사용하는 반도체 메모리 장치를 나타내는 도면이다.
도 4는 도 3에 도시된 클럭 지연부를 나타내는 도면이다.
도 5는 도3에 도시된 본 발명의 실시예에 따른 반도체 메모리 장치의 데이터 수신부의 동작을 나타내는 타이밍도이다.
도 6은 본 발명의 실시예에 따른 시스템 클럭이나 데이터 입출력 패드를 통과한 외부 데이터를 선택적으로 테스트용 기입 데이터로서 사용할 수 있는 반도체 메모리 장치를 나타내는 도면이다.
상기 기술적 과제를 달성하기 위한 본 발명에 따르면, 시스템 클럭을 수신하고 제어신호에 응답하여 지연데이터 신호를 생성하는 클럭 지연부와 상기 시스템클럭에 의해 인에이블 또는 디스에이블 되고 상기 지연데이터 신호를 수신하여 내부 데이터를 발생하는 적어도 하나의 데이터 수신부를 구비하는 것을 특징으로 하는 반도체 메모리 장치가 제공된다. 상기 클럭 지연부는 상기 시스템 클럭을 수신하는 적어도 하나의 지연회로와 상기 지연회로가 둘 이상일 경우 상기 지연회로중 하나를 상기 제어신호에 응답하여 선택하고 선택된 지연회로 신호를 상기 지연데이터 신호로서 발생하는 지연회로 선택부를 구비한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명에 따르면, 시스템 클럭을 수신하고 제어신호에 응답하여 지연데이터 신호를 생성하는 클럭 지연부와 상기 제어신호에 응답하여 상기 지연데이터 신호와 데이터 입출력패드를 통한 외부 데이터 신호를 수신하여 선택하고 선택된 신호를 입력 선택신호로서 생성하는 입력 선택부 및 상기 시스템 클럭에 의해 인에이블 또는 디스에이블 되고 상기 입력 선택신호를 수신하여 내부 데이터를 발생하는 적어도 하나의 데이터 수신부를 구비하는 것을 특징으로 하는 반도체 메모리 장치가 제공된다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 3은 본 발명의 실시예에 따른 시스템 클럭을 테스트용 기입 데이터로 사용하는 반도체 메모리 장치를 나타내는 도면이다.
도 3을 참조하면, 본 발명의 실시예에 따른 반도체 메모리 장치는 시스템 클럭(SCLK)을 수신하고 제어신호(SCTRL)에 응답하여 지연데이터 신호(DCLK)를 생성하는 클럭 지연부(350)와 시스템 클럭(SCLK)에 의해 인에이블 또는 디스에이블 되고 지연데이터 신호(DCLK)를 수신하여 내부 데이터(DIN)를 발생하는 적어도 하나의 데이터 수신부(300,310)를 구비한다.
이하 도 3을 참조하여 본 발명의 실시예에 따른 반도체 메모리 장치의 동작이 상세히 설명된다.
시스템 클럭(SCLK)은 클럭 지연부(350)와 적어도 하나의 데이터 수신부(300,310)로 인가된다. 클럭 지연부(350)는 도 4에 도시된 바와 같이 적어도 하나의 지연회로(410,420)와 지연회로 선택부(450)를 구비한다. 클럭 지연부(350)는 후술하는 도 4에서 구체적으로 기술된다. 클럭 지연부(350)로 인가된 시스템 클럭(SCLK)은 지연회로(410,420)와 제어신호(SCTRL)에 의해 제어되는 지연회로 선택부(450)에 의해 지연데이터 신호(DCLK)로 발생된다.
데이터 수신부(300,310)는 시스템 클럭(SCLK)에 의해 인에이블 또는 디스에이블 되며 지연데이터 신호(DCLK)를 수신하여 내부 데이터(DIN)를 발생한다. 도 3에서 데이터 수신부(300,310)는 D-플립플랍으로 도시된다. 즉, 지연데이터 신호(DCLK)는 시스템 클럭(SCLK)의 상승 에지 또는 하강 에지에서 수신되고 시스템 클럭(SCLK)의 다음 에지에서 내부 데이터(DIN)로 발생된다. 데이터 수신부(300,310)는 복수개로 구비될 수 있으며 각 데이터 수신부(300,310)는 클럭지연부(350)에서 발생한 지연데이터 신호(DCLK)를 공통으로 수신한다.
도 4는 도 3에 도시된 클럭 지연부를 나타내는 도면이다.
도 4를 참조하면, 클럭 지연부(400)는 시스템 클럭(SCLK)을 수신하여 지연회로 신호(DS1,DS2)를 발생하는 적어도 하나의 지연회로(410,420) 및 지연회로(410,420)가 둘 이상일 경우 지연회로 신호(DS1,DS2)중 하나를 제어신호(SCTRL)에 응답하여 선택하고 선택된 지연회로 신호(DS1,DS2)를 지연데이터 신호(DCLK)로서 발생하는 지연회로 선택부(450)를 구비한다.
이하 도4를 참조하여 클럭 지연부(400)의 동작이 상세히 설명된다.
클럭 지연부(400) 내부의 적어도 하나의 지연회로(410,420)는 시스템 클럭(SCLK)을 수신하여 지연회로 신호(DS1,DS2)를 발생한다. 도 4에서 예시된 지연회로(410,420)는 버퍼들로만 구성되어 있으나 다양한 데이터 포맷을 얻기 위해서 시스템 클럭(SCLK)을 지연시키는 기능을 할 수 있는 회로로서 구비될 수 있다. 즉, 지연회로(410,420)는 버퍼의 수를 달리하여 여러개로 구성될 수 있으며 주파수 체배기와 같은 회로가 이용될 수 있다.
지연회로 선택부(450)는 지연회로(410,420)가 둘 이상인 경우 지연회로 신호(DS1,DS2)중 하나를 제어신호(SCTRL)에 응답하여 선택하고 선택된 지연회로 신호(DS1,DS2)를 지연데이터 신호(DCLK)로서 발생한다. 지연회로 선택부(450)는 여러개의 지연회로 신호(DS1,DS2)중 하나를 제어신호(SCTRL)에 응답하여 선택하므로 멀티플렉스로 구성될 수 있다. 또한 지연회로 선택부(450)는 여러개의 트랜스퍼게이트를 이용하여 구성될 수 있다. 즉, 지연회로 선택부(450)는 멀티플렉싱의 기능을가지며 그러한 회로의 구성 및 작용은 당업자에게는 자명하므로, 본 명세서에서는 그 자세한 기술은 생략된다.
제어신호(SCTRL)는 지연회로 선택부(450)에 인가되어 시스템 클럭(SCLK)의 기입동작 모드의 선택시 지연회로 신호(DS1,DS2)중 하나가 선택되도록 지연회로 선택부(450)를 제어한다. 반도체 메모리 장치의 기입동작 모드의 선택 방식은 당업자에게는 자명하므로 본 명세서에서 자세한 기술은 생략된다
도 5는 도3에 도시된 본 발명의 실시예에 따른 반도체 메모리 장치의 데이터 수신부의 동작을 나타내는 타이밍도이다. 시스템 클럭(SCLK)이 도 4의 지연회로(410)를 통과하여 포맷이 10101010인 8비트의 지연데이터 신호(DCLK)로서 출력되는 것을 예시하고 있다. 따라서 시스템 클럭(SCLK)이 도 4의 지연회로(420)를 통과하여 선택된다면 포맷이 01010101인 8비트의 지연데이터 신호(DCLK)로서 출력될 것이다. 이와 같은 방식으로 다양한 형태의 지연데이터 신호(DCLK)가 발생될 수 있고 테스터기의 데이터 핀의 사용 없이도 테스트용 기입 동작이 가능하게 된다.
도 6은 본 발명의 실시예에 따른 시스템 클럭이나 데이터 입출력패드를 통과한 외부 데이터를 선택적으로 테스트용 기입 데이터로서 사용할 수 있는 반도체 메모리 장치를 나타내는 도면이다.
도 6을 참조하면, 본 발명의 실시예에 따른 반도체 메모리 장치는 시스템 클럭(SCLK)을 수신하고 제어신호(SCTRL)에 응답하여 지연데이터 신호(DCLK)를 생성하는 클럭 지연부(650)와 제어신호(SCTRL)에 응답하여 지연데이터 신호(DCLK)와 데이터 입출력 패드를 통한 외부 데이터 신호(EDS)를 수신하여 선택하고 선택된 신호를 입력 선택신호(IDS)로서 생성하는 입력 선택부(620) 및 시스템 클럭(SCLK)에 의해 인에이블 또는 디스에이블 되고 입력 선택신호(IDS)를 수신하여 내부 데이터(DIN)를 발생하는 적어도 하나의 데이터 수신부(600,610)를 구비한다.
이하 도 6을 참조하여 본 발명의 실시예에 따른 반도체 메모리 장치의 동작이 상세히 설명된다.
시스템 클럭(SCLK)은 클럭 지연부(650)와 적어도 하나의 데이터 수신부(600,610)로 인가된다. 클럭 지연부(650)는 도 4에서 예시된 구성과 동일한 구성을 갖는다. 따라서 그 구성 및 작용에 대한 상세한 기술은 생략된다. 클럭 지연부(650)로 인가된 시스템 클럭(SCLK)은 내부의 지연회로(미도시)와 제어신호(SCTRL)에 의해 제어되는 지연회로 선택부(미도시)에 의해 지연데이터 신호(DCLK)로 발생된다.
입력 선택부(620)는 지연데이터 신호(DCLK)와 외부데이터 신호(EDS)를 수신하여 입력 선택신호(IDS)를 발생한다. 외부 데이터 신호(EDS)는 테스터기의 데이터 입출력핀으로부터 반도체 메모리 장치의 데이터 입출력 패드를 통하여 전달되는 테스트를 위한 기입 데이터이다. 입력 선택부(620)는 제어신호(SCTRL)에 의해 지연데이터 신호(DCLK)와 외부데이터 신호(EDS)중 하나를 선택한다. 클럭 지연부(650)로 인가되는 제어신호(SCTRL)에 의해 지연회로 선택부(미도시)가 디스에이블 되면 입력 선택부(620)는 외부데이터 신호(EDS)를 선택하게 된다. 제어신호(SCTRL)에 의해 지연회로 선택부(미도시)에서 지연데이터 신호(DCLK)가 발생되면 입력 선택부(620)는 외부데이터 신호(EDS)대신 지연데이터 신호(DCLK)를 선택한다. 제어신호(SCTRL)는 시스템 클럭(SCLK)의 기입동작 모드의 선택에 따라 조절된다. 반도체 메모리 장치의 기입동작 모드의 선택 방식은 당업자에게는 자명하므로 본 명세서에서 자세한 기술은 생략된다.
데이터 수신부(600,610)는 시스템 클럭(SCLK)에 의해 인에이블 또는 디스에이블 되며 입력 선택신호(IDS)를 수신하여 내부 데이터(DIN)를 발생한다. 도 6에서 데이터 수신부(600,610)는 D-플립플랍으로 도시된다. 즉, 입력 선택신호(IDS)를 시스템 클럭(SCLK)의 상승 에지 또는 하강 에지에서 수신하고 시스템 클럭(SCLK)의 다음 에지에서 내부 데이터(DIN)로 발생한다. 데이터 수신부(600,610)는 복수개로 구비될 수 있으며 각 데이터 수신부(600,610)는 입력 선택부(620)에서 발생한 입력 선택신호(IDS)를 공통으로 수신한다.
이상에서 설명한 바와 같이 본 발명에 따른 반도체 메모리 장치에 의해 시스템 클럭이나 데이터 입출력패드를 통과한 외부 데이터를 선택적으로 테스트용 기입 데이터로서 사용할 수 있게 된다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 반도체 메모리 장치는 테스터기의 데이터 입출력 핀들을 사용하지 않고 시스템 클럭 자체만에 의해 테스트용 기입 데이터를 발생하거나 또는 선택적으로, 테스터기의 데이터 입출력핀들을 이용하거나 시스템 클럭 자체만에 의해 테스트용 기입 데이터를 발생하고 반도체 메모리 장치를 테스트 할 수 있어 테스트 비용을 절감할 수 있는 장점이 있다.

Claims (4)

  1. 시스템 클럭을 수신하고 제어신호에 응답하여 지연데이터 신호를 생성하는 클럭 지연부 ; 및
    상기 시스템 클럭에 의해 인에이블 또는 디스에이블 되고 상기 지연데이터 신호를 수신하여 내부 데이터를 발생하는 적어도 하나의 데이터 수신부를 구비하는 것을 특징으로 하는 반도체 메모리 장치
  2. 제 1항에 있어서, 상기 클럭 지연부는
    상기 시스템 클럭을 수신하여 지연회로 신호를 발생하는 적어도 하나의 지연회로 ; 및
    상기 지연회로가 둘 이상일 경우 상기 지연회로 신호중 하나를 상기 제어신호에 응답하여 선택하고 선택된 지연회로 신호를 상기 지연데이터 신호로서 발생하는 지연회로 선택부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 시스템 클럭을 수신하고 제어신호에 응답하여 지연데이터 신호를 생성하는 클럭 지연부 ;
    상기 제어신호에 응답하여 상기 지연데이터 신호와 데이터 입출력패드를 통한 외부 데이터 신호를 수신하여 선택하고 선택된 신호를 입력 선택신호로서 생성하는 입력 선택부 ; 및
    상기 시스템 클럭에 의해 인에이블 또는 디스에이블 되고 상기 입력 선택신호를 수신하여 내부 데이터를 발생하는 적어도 하나의 데이터 수신부를 구비하는 것을 특징으로 하는 반도체 메모리 장치
  4. 제 3항에 있어서, 상기 클럭 지연부는
    상기 시스템 클럭을 수신하여 지연회로 신호를 발생하는 적어도 하나의 지연회로 ; 및
    상기 지연회로가 둘 이상일 경우 상기 지연회로 신호중 하나를 상기 제어신호에 응답하여 선택하고 선택된 지연회로 신호를 상기 지연데이터 신호로서 발생하는 지연회로 선택부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
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