CN1463491A - 半导体集成电路 - Google Patents

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Abstract

在包含用于PLL或DLL的相位比较器电路的半导体集成电路中，通过消除相位比较器电路的死区来提高PLL或DLL的整个闩锁精度并防止电荷泵电路的输出电流偏差。该半导体集成电路包括第一电路，用于接收第一时钟信号和第二时钟信号，当与第二时钟信号的相位相比较第一时钟信号的相位延迟超过预定值时该第一电路用于触发相应于第一时钟信号和第二时钟信号之间的相位差的第一相位差信号，并且当与第二时钟信号的相位相比较第一时钟信号的相位提前超过预定值时该第一电路用于触发相应于第一时钟信号和第二时钟信号之间的相位差的第二相位差信号；第二电路，用于接收第一时钟信号和第二时钟信号，当与第二时钟信号的边缘相比较第一时钟信号的边缘被延迟时该第二电路用于触发第一脉冲信号，并且当与第二时钟信号的边缘相比较第一时钟信号的边缘提前时该第二电路用于触发第二相脉冲信号；第三电路，用于将从第一电路输出的第一相位差信号和从第二电路输出的第一脉冲信号合成；以及第四电路，用于将从第一电路输出的第二相位差信号和从第二电路输出的第二脉冲信号合成。

Description

半导体集成电路
技术领域
本发明涉及一种包含用于检测两个时钟信号之间相位差的相位比较器电路的半导体集成电路，特别地涉及一种包含用于PLL(锁相回路)或DLL(延迟锁定环)的相位比较器电路的半导体集成电路。
背景技术
例如，在用于再生记录数据的再生电路或用于接收传输数据的接收电路中，具有电压控制振荡器和相位比较器电路组合的PLL(锁相回路)或具有电压控制延迟元件和相位比较器电路组合的DLL(延迟锁定环)常用于产生与输入数据同步的时钟信号。
图1示出了采用传统的相位比较器电路的PLL电路的结构。这种PLL电路包括用于比较参考时钟信号REF的相位和时钟信号CLK的相位以便根据相位差输出UP信号或DOWN信号的相位比较器电路1、用于根据从相位比较器电路1输出的UP信号或DOWN信号提供输出电流IPDI的电荷泵电路5、用于将电荷泵电路5输出的电流IPDI转换为控制电压VCTL并具有低导通特性的环路滤波器6、以及在由控制电压VCTL控制的频率下振荡输出时钟信号CLK的VOC(电压控制振荡器)7。
图2示出了图1中的相位比较器电路的结构。如图2所示，相位比较器电路包括两个触发电路11和12以及一个与(AND)电路13。
高电平信号“1”提供到触发器11和12的数据输入端D。触发器11输出一个与提供到时钟输入端CK的参考时钟信号REF的上升缘同步的高电平UP信号，而触发器12输出一个与提供到时钟输入端CK的时钟信号CLK的上升缘同步的高电平DOWN信号。
当UP信号和DOWN信号两者都变成高电平时，AND电路13将高电平信号提供到触发器11和12的清除端CLR。在此方式下，清除触发器11和12并且UP信号和DOWN信号两者都变为低电平。
结果，在此情况下，与参考时钟信号REF比较、时钟信号CLK的相位被延迟，相位比较器电路1就从参考时钟信号REF的上升缘开始到时钟信号CLK的上升缘为止输出高电平UP信号。另一方面，如果时钟信号CLK的相位与参考时钟信号REF的相位比较超前，那么相位比较器电路1就从时钟信号CLK的上升缘开始到参考时钟信号REF的上升缘为止输出高电平DOWN信号。
然而，所采用的制造技术确定了相位比较器电路1输出的UP信号和DOWN信号的最小脉冲宽度，在时钟信号CLK和参考时钟信号REF之间的相位差的绝对值小于最小脉冲宽度的情况下，无论是否输出UP信号或DOWN信号，相位比较器电路1均存在死区(dead zone)。图3示出了在相位比较器电路中死区存在时，两个时钟信号之间的相位差与电荷泵电路的输出电流之间的关系。
为了消除相位比较器电路1的死区，已经考虑提高AND电路13的延迟时间。如果这样做，其结果，时钟信号CLK和参考时钟信号REF之间的相位差变小，并且输出用于UP信号和DOWN信号两者的脉冲，电荷泵电路5能根据这些脉冲的宽度提供输出电流IPDI。然而，关于电荷泵电路5的操作，将出现下列问题。
图4示出了图1中的电荷泵电路的结构。如图4所示，电荷泵电路5包括用于反向UP信号的反向器(inverter)51、用于基于反向的UP信号提供电流的P沟道晶体管Q1、用于基于DOWN信号提供电流的N沟道晶体管Q2、以及恒定电流源52和53。这里，如果当恒定电流源不被提供高于或等于特定电压的电压时，恒定电流源52和53通常就停止工作。如果恒定电流源52和53不作为恒定电流源工作，就不能正确地平衡在晶体管Q1和Q2中的电流。
特别地，晶体管Q1在接近电源电压VDD下工作的情况下，提供到连接晶体管Q1的恒流源52的电源电压VDD变小，因此流过晶体管Q1的电流就会变得比固定值更小。类似地，晶体管Q2在接近电源电压VSS下工作的情况下，提供到连接晶体管Q2的恒流源53的电源电压VSS变小，因此流过晶体管Q2的电流就会变得比固定值更小。在此情况下，如果恒流源52和53不能正常工作，如图5中所示，那么在时钟信号CLK和参考时钟信号REF之间的相位差变为零的位置，电荷泵电路5的输出电流IPDI就不再变为零。
如上所述，在相位比较器电路的特性中存在死区的情况下，或在电荷泵电路的恒流源不能正常工作的情况下，即使在相位比较器电路的特性中不存在死区，也存在问题，例如时钟信号CLK的波动将变大并且相对于参考时钟信号REF的时钟信号CLK的相位的偏差将增大。
发明的描述
考虑到上面描述的情况，本发明的目的是通过防止相位比较器电路的死区以及防止电荷泵电路的输出电流偏差提高用于PLL或DLL的包含相位比较器电路的半导体集成电路中的PLL或DLL的整个闩锁的精度。
为了达到上述目的，本发明的半导体集成电路包括用于接收第一时钟信号和第二时钟信号的第一电路、当与第二时钟信号的相位相比较第一时钟信号的相位延迟超过预定值时该第一电路用于触发相应于第一时钟信号和第二时钟信号之间的相位差的第一相位差信号、并且当与第二时钟信号的相位相比较第一时钟信号的相位提前超过预定值时该第一电路用于触发相应于第一时钟信号和第二时钟信号之间的相位差的第二相位差信号；本发明的半导体集成电路还包括用于接收第一时钟信号和第二时钟信号的第二电路、当与第二时钟信号的边缘相比较第一时钟信号的边缘被延迟时该第二电路用于触发第一脉冲信号、并且当与第二时钟信号的边缘相比较第一时钟信号的边缘提前时该第二电路用于触发第二相脉冲信号；本发明的半导体集成电路还包括用于将从第一电路输出的第一相位差信号和从第二电路输出的第一脉冲信号合成的第三电路，以及用于将从第一电路输出的第二相位差信号和从第二电路输出的第二脉冲信号合成的第四电路。
根据本发明，通过将第一电路和第二电路组合，该第一电路具有在第一时钟信号和第二时钟信号之间的相位差检测相关的死区、该第二电路用于确定第二时钟信号的边缘是否超前或落后于第一时钟信号的边缘，就能够消除相位比较器电路的死区并能够防止电荷泵电路的输出电流偏差。
附图的简要描述
本发明的优点和特征将从下面的详细描述和附图中变得清楚。在这些附图中，相同的参考数字表示相同的结构元件。
图1为采用传统的相位比较器电路的PLL电路结构方框图。
图2为图1中所示的相位比较器电路的电路结构图。
图3显示了相位比较器电路中死区存在时两个时钟信号的相位差和电荷泵电路输出电流之间的关系图。
图4为图1中所示的电荷泵电路的电路图。
图6为根据本发明的第一实施例包含在半导体集成电路中的采用相位比较器电路的PLL电路的方框图。
图7为图6中所示的判优电路的电路图。
图8A和8B为图7中所示的判优电路的输入信号的波形时序图。
图9为采用图7中所示的判优电路时两个时钟信号的相位差和电荷泵电路输出电流之间的关系图。
图10A-10D为图6中所示的相位比较器电路中各个信号的波形时序图。
图11为当采用图6中所示的PLL电路时两个时钟信号的相位差和电荷泵电路输出电流之间的关系图。
图12为根据本发明的第二实施例包含在半导体集成电路中的采用相位比较器电路的DLL电路的方框图。
实施本发明的最佳模式
图6是采用包含在根据本发明的第一实施例的半导体集成电路中的相位比较器电路的PLL电路的方框图。
如图6中所示，该PLL电路包括：相位比较器电路10，用于进行参考时钟信号REF的相位和时钟信号CLK的相位比较，并根据相位差输出UP信号和DOWN信号；电荷泵电路5，用于根据从相位比较器电路10输出的UP信号和DOWN信号提供输出电流IPDI；环路滤波器6，具有低导通特性，用于将从电荷泵电路5提供的输出电流IPDI转换为控制电压VCTL；VCO7(压控振荡器)，用于在由控制电压VCTL控制的频率下振荡输出时钟信号CLK。
这里，相位比较器电路10包括：相位比较器电路1，用于进行参考时钟信号REF的相位与时钟信号CLK的相位的比较以便根据相位差输出相位差信号UP0和DOWN0；判优电路2，当与参考时钟信号REF的上升缘比较时钟信号CLK的上升缘被延迟时，该判优电路2用于输出脉冲信号UP1，并且当与参考时钟信号REF的上升缘比较时钟信号CLK的上升缘被提前时该判优电路2用于输出脉冲信号DOWN1；合成电路(combining circuit)3，用于合成并输出相位差信号UP0和脉冲信号UP1；以及合成电路4，用于合成并输出相位差信号DOWN0和脉冲信号DOWN1。
相位比较器电路1与图2中所示的相位比较器电路一样。如果与参考时钟信号REF的相位比较，时钟信号CLK的相位被延迟，那么相位比较器电路1就从参考时钟信号REF的上升缘开始到时钟信号CLK的上升缘为止输出高电平UP信号。另一方面，如果与参考时钟信号REF的相位比较，时钟信号CLK的相位被提前，那么相位比较器电路1就从时钟信号CLK上升缘开始到参考时钟信号REF的上升缘为止，输出高电平DOWN信号。
在相位比较器电路1中，如果时钟信号CLK和参考时钟信号REF之间的相位差的绝对值小于或等于由制造技术确定的最小脉冲宽度，就不会在输出UP信号或DOWN信号处存在死区(参考图3)。然而，如果时钟信号CLK和参考时钟信号REF之间的相位差为零，由于不会输出UP信号或DOWN信号，所以电荷泵电路5的输出电流IPDI就变为零并且没有偏差产生。电荷泵电路5的结构与图4中所示的结构一样。
图7为图6中所示的判优电路的结构图。如图7中所示，判优电路2包括边缘检测电路8和脉冲产生电路9。边缘检测电路8包括NAND电路81和82、由P沟道晶体管Q3和N沟道晶体管Q4组成的第一反向器和由P沟道晶体管Q5和N沟道晶体管Q6组成的第二反向器。同样，脉冲产生电路9包括反向器91-96和AND电路97和98。
如图8A所示，将给出与时钟信号CLK的上升缘相比参考时钟信号REF的上升缘提前的情况的描述。如果参考时钟信号REF变为高电平，NAND电路81的输出就变为低电平。随后，一旦时钟信号CLK变为接近高电平，第一反向器的输出就变成高电平。相反，NAND电路81的输出就保持高电平。在此方式下，在脉冲产生电路9中，从AND电路97输出具有相应于反向器91至93的延迟时间的脉冲宽度的脉冲信号UP1。
如图8B所示，将给出与参考时钟信号REF的上升缘相比时钟信号CLK的上升缘提前的情况的描述。如果时钟信号CLK变为高电平，NAND电路82的输出就变为低电平。随后，一旦参考时钟信号REF变为接近高电平，第二反向器的输出就变成高电平。相反，NAND电路82的输出就保持高电平。在此方式下，在脉冲产生电路9中，从AND电路98输出具有相应于反向器94至96的延迟时间的脉冲宽度的脉冲信号DOWN1。
图9示出当采用图7中所示的判优电路时两个时钟信号的相位差和电荷泵电路的输出电流之间的关系。图7中所示的判优电路输出具有只响应于参考时钟信号REF和时钟信号CLK的数量级的固定(fixed)脉冲宽度的脉冲信号。因此，如果该脉冲信号输入到电荷泵电路，那么当时钟信号CLK和参考时钟信号REF之间的相位差为负时电荷泵电路就输出正的恒定电流，当相位差为正时电荷泵电路就输出负的恒定电流。
再次参照图6，在相位比较器电路10中，从相位比较器电路1输出的相位差信号UP0和DOWN0分别与从判优电路2输出的脉冲信号UP1和DOWN1通过合成电路3和4合成，以至产生UP和DOWN信号。例如，采用OR电路作为合成电路3和4是可能的。
图10A-10D中示出图6中所示的相位比较器电路10的各个信号的波形。
图10A-10B示出在与时钟信号CLK的相位相比参考时钟信号REF的相位提前的情况下各个信号的波形。在图10A中，相位差的绝对值Δt大并且通过相位差信号UP0确定UP信号为高电平下的周期。在图10B中，位差的绝对值Δt小并且通过脉冲信号UP1确定UP信号为高电平下的周期。
图10C-10D示出在与参考时钟信号REF的相位相比时钟信号CLK的相位提前的情况下各个信号的波形。在图10C中，相位差的绝对值Δt小并且通过脉冲信号DOWN1确定DOWN信号为高电平下的周期。在图10D中，相位差的绝对值Δt大并且通过相位差信号DOWN0确定DOWN信号为高电平下的周期。
通过采用在此方式下产生的UP信号和DOWN信号来驱动电荷泵电路5，两个时钟信号的相位差和电荷泵电路的输出电流之间的关系就变为图3中所示的特性和图9中所示的特性相加的特性。图11示出采用图6中所示的PLL电路的两个时钟信号的相位差和电荷泵电路的输出电流之间的关系。由于判优电路2的特性的缘故，所以在相位比较器电路1的死区之外，电荷泵电路的输出电流随着两个时钟信号之间相位差的变化而变化，而在死区之内，根据相位差是否为正或负来改变电荷泵电路的输出电流的极性。
在本实施例中，通过采用相位比较器电路10来驱动电荷泵电路5，在电荷泵电路5的输出电流变为零处就不存在死区，当时钟信号CLK的相位和参考时钟信号REF的相位一致时在输出电流中就没有偏差产生。因此，通过采用环路滤波器6将从电荷泵电路5提供的输出电流IPDI转换为控制电压VCTL并通过采用该控制电压VCTL来控制VCO7，就能够实现一种PLL，该PLL降低了由于相位比较器电路的死区引起的波动并且还减少了时钟信号CLK和参考时钟信号REF之间的相位偏差。
下面，将描述本发明的第二实施例。
图12是采用包含在根据本发明的第二实施例的半导体集成电路中的相位比较器电路的DLL电路的方框图。在此DLL电路中，图6中所示的VCO7由可变延迟电路20替代。
该可变延迟电路20接收作为输入信号的参考时钟信号REF，通过延迟周期延迟时钟参考信号REF、通过从环路滤波器6输出的控制电压VCTL控制该延迟周期，并输出作为时钟信号CLK的延迟的参考时钟信号REF。可变延迟电路20还可以由具有通过控制电压控制的延迟周期的多个延迟元件组成。在此情况下，就能够从这些延迟元件输出大量的多相时钟信号。例如，多相时钟信号常常用于解码高速连续传输的数据。
在本实施例中，通过采用相位比较器电路10来驱动电荷泵电路5，在电荷泵电路5的输出电流变为零处不存在死区，当时钟信号CLK的相位和参考时钟信号REF的相位一致时在输出电流中就没有偏差产生。因此，通过采用环路滤波器6将从电荷泵电路5提供的输出电流IPDI转换为控制电压VCTL并通过采用该控制电压VCTL来控制可变延迟电路20，就能够实现一种DLL，该DLL降低了由于相位比较器电路的死区引起的波动并且还减少了时钟信号CLK和参考时钟信号REF之间的相位偏差。
如上所述，根据本发明，在包含采用PLL或DLL的相位比较器电路的半导体检测电路中，能够消除比较器电路的死区，还能够防止电荷泵电路输出电流的偏差。在此方式下，就能够降低时钟信号的波动和偏差，并能够提高PLL或DLL的整个闩锁精度。
根据实施例已经描述了本发明，但上面描述的实施例并不限制本发明，在附加的专利权利要求书的范围之内的各种形态和修改是可能的。
工业应用
本发明可以在用于产生与输入数据同步的时钟信号的PLL或DLL中采用。

Claims (3)

1、一种半导体集成电路，包括：
第一电路，用于接收第一时钟信号和第二时钟信号，当与第二时钟信号的相位相比较第一时钟信号的相位延迟超过预定值时该第一电路用于触发相应于第一时钟信号和第二时钟信号之间的相位差的第一相位差信号，并且当与第二时钟信号的相位相比较第一时钟信号的相位提前超过预定值时，该第一电路用于触发相应于第一时钟信号和第二时钟信号之间的相位差的第二相位差信号；
第二电路，用于接收第一时钟信号和第二时钟信号，当与第二时钟信号的边缘相比较第一时钟信号的边缘被延迟时，该第二电路用于触发第一脉冲信号，并且当与第二时钟信号的边缘相比较第一时钟信号的边缘提前时，该第二电路用于触发第二相脉冲信号；
第三电路，用于将从上述第一电路输出的第一相位差信号和从上述第二电路输出的第一脉冲信号合成；以及
第四电路，用于将从上述第一电路输出的第二相位差信号和从上述第二电路输出的第二脉冲信号合成。
2、根据权利要求1的半导体集成电路，其中，所述第二电路在与第二时钟信号的边缘相比第一时钟信号的边缘被延迟的情况下、在固定周期期间触发第一脉冲信号而与第一时钟信号和第二时钟信号之间的相位差无关；并且在与第二时钟信号的边缘相比第一时钟信号的边缘被提前的情况下，所述第二电路在固定周期期间触发第二脉冲信号而与第一时钟信号和第二时钟信号之间的相位差无关。
3、根据权利要求1的半导体集成电路，其中，所述第三电路包括用于将从所述第一电路输出的第一相位差信号和从所述第二电路输出的第一脉冲信号转变为逻辑OR操作的OR电路，并且所述第四电路包括用于将从所述第一电路输出的第二相位差信号和从所述第二电路输出的第二脉冲信号转变为逻辑OR操作的OR电路。
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