JP6479449B2 - クロックデータリカバリ回路、位相同期回路及び半導体装置 - Google Patents

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Description

本発明は、クロックデータリカバリ回路、位相同期回路及びクロックデータリカバリ回路を備えた半導体装置に関する。
現在、高速シリアルデータの通信方式として、データ信号中にクロック信号を重畳させて伝送するエンベデットクロック（embedded clock)方式が採用されている。エンベデットクロック方式を採用した通信システムの受信装置には、受信データ信号におけるデータ遷移の周期性を利用して受信データ信号からクロック信号を再生し、再生クロック信号のタイミングで受信データ信号の取り込みを行うクロックデータリカバリ回路が搭載されている。
クロックデータリカバリ回路は、例えば、受信回路、ラッチ回路、位相比較回路、チャージポンプ、ＬＰＦ（Low Pass Filter）、ＶＣＯ（Voltage Control Oscillator）等から構成されている。ラッチ回路は、複数のＦＦ（Flip Flop）等から構成され、受信回路を介して入力されたシリアルデータを、ＶＣＯが生成する再生クロックのタイミングでラッチして出力する。位相比較回路はラッチ回路の出力信号に基づいて位相比較を行い、チャージポンプは比較結果に応じた電荷量をもつチャージポンプ電圧をＶＣＯに供給する。ＶＣＯは、チャージポンプ電圧に応じて発振周波数を変化させ、再生クロックの位相を補正する。このようなクロックデータリカバリ回路において、クロックとデータとの間のタイミングスキューの制約を避けつつデータの周波数可変範囲を広くとる方法が提案されている（例えば、特許文献１）。
特開２０１２−４４４４６号公報
クロックデータリカバリ回路では、シリアルデータが遷移した時のエッジタイミングを検出し、読み取り及び位相比較を行う。したがって、入力データが遷移しないと、位相比較を行うことができず、同期を維持することができない。そこで、最低でも数ＵＩ（ＵＩ:単位データ周期）に１回はデータが遷移するよう、シリアルデータに規則的にダミービットを挿入する等のパターンマッピングを行っている。この際、データが遷移しない期間を短くしようとすると、ダミービットを挿入する頻度を多くする必要があり、データの転送効率が悪化してしまう。
一方、ダミービットの挿入頻度を少なくしてデータが遷移しない期間を長く設定した場合、データ遷移が多いパターンのシリアルデータが入力された場合と、データ遷移が少ないパターンのシリアルデータが入力された場合とで、データの遷移回数に大きな差異が生じる。このため、チャージポンプがチャージする電荷量の最大値と最小値との差も大きくなる。
チャージポンプがチャージする電荷量が少ない場合、位相比較回路による比較結果に応じてＶＣＯに供給するチャージポンプ電圧を変化させる際、電圧値を素早く変化させることができず、データのパターン変化に対するクロックの追従性が悪化し、データとクロックとの同期が外れやすくなる。一方、チャージする電荷量が多い場合、わずかな位相変化に対しても感度良く反応してしまうため、ＶＣＯの周波数を過剰に変化させ、クロックのジッタを大きくしてしまう。このため、ラッチ回路内のＦＦのセットアップ及びホールドのマージンが減少し、データを取り逃がすリスクが生じる。
このように、従来、データに対するクロックの追従性とクロックのジッタとがトレードオフの関係にあり、データが遷移しない期間を十分に長くできないという問題があった。
そこで、本発明は、クロックのジッタを抑えつつ、データに対するクロックの追従性を向上させることが可能なクロックデータリカバリ回路、位相同期回路及び半導体装置を提供することを目的とする。
本発明に係るクロックデータリカバリ回路は、基準クロック信号に同期した入力データ片の系列からなる入力データ信号を受け、再生クロック信号を生成するクロックデータリカバリ回路であって、前記基準クロック信号の周期の１／２ずつ互いに位相が異なる複数の再生クロック信号を生成する再生クロック生成回路と、前記複数の再生クロック信号のエッジタイミングで前記入力データ信号を順次ラッチし、複数のラッチデータ信号を生成するラッチ回路と、前記複数のラッチデータ信号のうち、第ｎ番目（ｎは自然数）のラッチデータ信号と第（ｎ＋１）番目のラッチデータ信号とが異なる場合に前記基準クロック信号の周期よりも大なるパルス幅を有するアップ信号を生成し、第（ｎ＋１）番目のラッチデータ信号と第（ｎ＋２）番目のラッチデータ信号とが異なる場合に前記基準クロック信号の周期よりも大なるパルス幅を有するダウン信号を生成して、複数のアップ信号と複数のダウン信号とを得る比較回路と、前記複数のアップ信号の論理和からなる第１論理和信号と、前記複数のダウン信号の論理和からなる第２論理和信号とを生成する論理和信号生成回路と、前記第１論理和信号に基づいて電荷をチャージし、前記第２論理和信号に基づいて電荷をディスチャージして、位相制御電圧を生成するチャージポンプと、を含み、前記再生クロック生成回路は、前記位相制御電圧に応じて、前記複数の再生クロック信号の位相を補正し、前記比較回路は、前記第ｎ番目のラッチデータ信号及び第（ｎ＋１）番目のラッチデータ信号の排他的論理和からなる第１排他的論理和信号と、前記複数の再生クロック信号のうちの１との論理積を前記アップ信号として生成し、前記第（ｎ＋１）番目のラッチデータ信号及び第（ｎ＋２）番目のラッチデータ信号の排他的論理和からなる第２排他的論理和信号と、前記複数の再生クロック信号のうちの１との論理積を前記ダウン信号として生成することを特徴とする。
また、本発明に係る位相同期回路は、基準クロック信号に基づいて、前記基準クロック信号の周期の１／２ずつ互いに位相が異なる複数の再生クロック信号を生成する再生クロック生成回路と、前記基準クロック信号に同期したデータ片の系列のうち、第ｎ番目（ｎは自然数）のデータ片と第（ｎ＋１）番目のデータ片とが異なる場合に複数のアップ信号を生成し、第（ｎ＋１）番目のデータ片と第（ｎ＋２）番目のデータ片とが異なる場合に複数のダウン信号を生成し、複数のアップ信号と複数のダウン信号とを得る比較回路と、前記複数のアップ信号の論理和からなる第１論理和信号と、前記複数のダウン信号の論理和からなる第２論理和信号とを生成する論理和信号生成回路と、前記第１論理和信号に基づいて電荷をチャージし、前記第２論理和信号に基づいて電荷をディスチャージして、位相制御電圧を生成するチャージポンプと、を含み、前記再生クロック生成回路は、前記位相制御電圧に応じて、前記複数の再生クロック信号の位相を補正し、前記比較回路は、前記第ｎ番目のデータ片及び第（ｎ＋１）番目のデータ片の排他的論理和からなる第１排他的論理和信号と、前記複数の再生クロック信号のうちの１との論理積を前記アップ信号として生成し、前記第（ｎ＋１）番目のデータ片及び第（ｎ＋２）番目のデータ片の排他的論理和からなる第２排他的論理和信号と、前記複数の再生クロック信号のうちの１との論理積を前記ダウン信号として生成することを特徴とする。
また、本発明に係る半導体装置は、基準クロック信号に同期した入力データ片の系列からなる入力データ信号を受け、再生クロック信号を生成するクロックデータリカバリ回路が形成されている半導体装置であって、前記基準クロック信号の周期の１／２ずつ互いに位相が異なる複数の再生クロック信号を生成する再生クロック生成回路と、前記複数の再生クロック信号のエッジタイミングで前記入力データ信号を順次ラッチし、複数のラッチデータ信号を生成するラッチ回路と、前記複数のラッチデータ信号のうち、第ｎ番目（ｎは自然数）のラッチデータ信号と第（ｎ＋１）番目のラッチデータ信号とが異なる場合に前記基準クロック信号の周期よりも大なるパルス幅を有するアップ信号を生成し、第（ｎ＋１）番目のラッチデータ信号と第（ｎ＋２）番目のラッチデータ信号とが異なる場合に前記基準クロック信号の周期よりも大なるパルス幅を有するダウン信号を生成して、複数のアップ信号と複数のダウン信号とを得る比較回路と、前記複数のアップ信号の論理和からなる第１論理和信号と、前記複数のダウン信号の論理和からなる第２論理和信号とを生成する論理和信号生成回路と、前記第１論理和信号に基づいて電荷をチャージし、前記第２論理和信号に基づいて電荷をディスチャージして、位相制御電圧を生成するチャージポンプと、を含み、前記再生クロック生成回路は、前記位相制御電圧に応じて、前記複数の再生クロック信号の位相を補正し、前記比較回路は、前記第ｎ番目のラッチデータ信号及び第（ｎ＋１）番目のラッチデータ信号の排他的論理和からなる第１排他的論理和信号と、前記複数の再生クロック信号のうちの１との論理積を前記アップ信号として生成し、前記第（ｎ＋１）番目のラッチデータ信号及び第（ｎ＋２）番目のラッチデータ信号の排他的論理和からなる第２排他的論理和信号と、前記複数の再生クロック信号のうちの１との論理積を前記ダウン信号として生成することを特徴とする。
本発明によれば、クロックのジッタを抑えつつ、データに対するクロックの追従性を向上させることが可能となる。
クロックデータリカバリ回路１０の構成を示すブロック図である。 受信データ信号ＤＩＮ及び再生クロック信号ＣＫ１〜ＣＫ１０の関係を模式的に示す図である。 データラッチ回路１２の回路構成を示す図である。 再生クロックよりも受信データＤＩＮの位相が遅れている場合のラッチデータ信号ＤＯＵＴ１〜１０の例を示す図である。 再生クロックよりも受信データＤＩＮの位相が進んでいる場合のラッチデータ信号ＤＯＵＴ１〜１０の例を示す図である。 実施例１の位相比較回路１４の回路構成を示す図である。 クロックよりも受信データＤＩＮの位相が遅れている場合に位相比較回路１４が生成するアップ信号及びダウン信号の例を示す図である。 クロックよりも受信データＤＩＮの位相が進んでいる場合の位相比較回路１４が生成するアップ信号及びダウン信号の例を示す図である。 チャージ比圧縮回路１５の回路構成を示す図である。 チャージポンプ回路１６の回路構成を示す図である。 受信データＤＩＮが１０ＵＩ中１０回遷移するパターンを有する場合に実施例１のクロックデータリカバリ回路１０が行うチャージ動作を示すタイムチャートである。 受信データＤＩＮが１０ＵＩ中１回遷移するパターンを有する場合に実施例１のクロックデータリカバリ回路１０が行うチャージ動作を示すタイムチャートである。 クロックデータリカバリ回路がチャージ比圧縮回路を有しない場合のチャージポンプの回路構成を示す図である。 チャージ比圧縮回路を有しないクロックデータリカバリ回路の動作を示すタイムチャートである。 実施例２の位相比較回路１４の回路構成を示す図である。 受信データＤＩＮが１０ＵＩ中１０回遷移するパターンを有する場合に実施例２のクロックデータリカバリ回路１０が行うチャージ動作を示すタイムチャートである。 受信データＤＩＮが１０ＵＩ中１回遷移するパターンを有する場合に実施例２のクロックデータリカバリ回路１０が行うチャージ動作を示すタイムチャートである。
以下、本発明の実施例を図面を参照しつつ詳細に説明する。図１は、本発明に係るクロックデータリカバリ回路１０の構成を示すブロック図である。
クロックデータリカバリ回路１０は、図示せぬ受信装置に搭載されている半導体ＩＣに形成されている。クロックデータリカバリ回路１０は、受信回路１１、データラッチ回路１２及びＰＬＬ（Phase Locked Loop）回路１３を含む。
受信回路１１は、基準クロック信号に同期した入力データ片の系列を受信して増幅し、受信データ信号ＤＩＮを生成する。受信データ信号ＤＩＮは、図２に示すように、基準クロック信号の周期（以下、単位データ周期ＵＩ）に同期した、基準遷移周期１０ＵＩを有する複数のデータビットからなる信号である。
データラッチ回路１２は、受信データ信号ＤＩＮに対して５ビットのパラレル変換を行う。データラッチ回路１２は、図３に示すように、ＦＦ（Flip Flop）２１〜３０を含む。ＦＦ２１〜３０は、再生クロック信号ＣＫ１〜ＣＫ１０のタイミングで受信データ信号ＤＩＮをラッチし、ラッチデータ信号ＤＯＵＴ１〜１０として夫々出力する。
再生クロック信号ＣＫ１〜ＣＫ１０は、再生クロック生成回路であるＶＣＯ（Voltage Control Oscillator）１８が生成する、クロック周期５ＵＩ、ＤＵＴＹ比５０％の１０相のクロック信号である。再生クロック信号ＣＫ１〜ＣＫ１０は、図２に示すようにそれぞれ０．５ＵＩずつ位相が異なっている。再生クロック信号ＣＫ１〜ＣＫ１０と受信データＤＩＮとの位相の同期が取れている場合、図２に示すように、再生クロック信号ＣＫ１、ＣＫ３、ＣＫ５、ＣＫ７、ＣＫ９は単位データ周期ＵＩの真ん中のタイミングで立ち上がる信号となり、再生クロック信号ＣＫ２、ＣＫ４、ＣＫ６、ＣＫ８、ＣＫ１０は単位データ周期ＵＩのエッジのタイミングで立ち上がる信号となる。
図４は、再生クロック信号の位相が受信データＤＩＮよりも遅れている場合の再生クロック信号ＣＫ１〜ＣＫ１０及びラッチデータ信号ＤＯＵＴ１〜１０の例を示す図である。ラッチデータ信号ＤＯＵＴ１は再生クロック信号ＣＫ１のタイミングでラッチした信号であり、ラッチデータ信号ＤＯＵＴ２は再生クロック信号ＣＫ１から位相が０．５ＵＩ遅延した再生クロック信号ＣＫ２のタイミングでラッチした信号である。また、ラッチタイミングが０．５ＵＩ遅延しているため、一方は単位データ周期ＵＩの真ん中のタイミングでラッチした信号となり、他方はエッジのタイミングでラッチした信号となる。したがって、ラッチデータ信号ＤＯＵＴ１及びＤＯＵＴ２は、位相が０．５ＵＩ異なり且つ信号レベルが反転した関係にある信号となる。これに対し、ラッチデータ信号ＤＯＵＴ３は、ＤＯＵＴ２と位相が０．５ＵＩ異なるものの、信号レベルは反転した関係にない。ラッチデータ信号ＤＯＵＴ３及びＤＯＵＴ４は、位相が０．５ＵＩ異なり且つ信号レベルが反転した関係となる。ラッチデータ信号ＤＯＵＴ４及びＤＯＵＴ５は、位相が０．５ＵＩ異なる信号となる。以降同様に、第（ｎ＋１）番目のラッチデータ信号は、第ｎ番目のラッチデータ信号と位相が０．５ＵＩ異なり且つ信号レベルが反転した信号となり、第（ｎ＋２）番目のラッチデータ信号は、第（ｎ＋１）番目のラッチデータ信号と位相が０．５ＵＩ異なる信号となる。
図５は、再生クロック信号の位相が受信データＤＩＮよりも進んでいる場合のラッチデータ信号ＤＯＵＴ１〜１０の例を示す図である。ラッチデータ信号ＤＯＵＴ１及びＤＯＵＴ２は、位相が０．５ＵＩ異なる信号となる。これに対し、ラッチデータ信号ＤＯＵＴ２及びＤＯＵＴ３は、位相が０．５ＵＩ異なり且つ信号レベルが反転した関係にある信号となる。ラッチデータ信号ＤＯＵＴ３及びＤＯＵＴ４は、位相が０．５ＵＩ異なる信号となる。ラッチデータ信号ＤＯＵＴ４及びＤＯＵＴ５は、位相が０．５ＵＩ異なり且つ信号レベルが反転した関係の信号となる。以下同様に、第（ｎ＋１）番目のラッチデータ信号は、第ｎ番目のラッチデータ信号と位相が０．５ＵＩ異なる信号となり、第（ｎ＋２）番目のラッチデータ信号は、第（ｎ＋１）番目のラッチデータ信号と位相が０．５ＵＩ異なり且つ信号レベルが反転した関係にある信号となる。
ＰＬＬ回路１３は、位相比較回路１４、チャージ比圧縮回路１５、チャージポンプ１６、ＬＰＦ（Low Pass Filter）１７及びＶＣＯ回路１８を含む位相同期回路である。
位相比較回路１４は、図６に示すように、アップ信号生成回路３１ａ〜３１ｅと、ダウン信号生成回路３２ａ〜３２ｅとから構成される。アップ信号生成回路３１ａ〜３１ｅは、ＥＸＯＲ回路４１ａ〜４１ｅ及びＡＮＤ回路５１ａ〜５１ｅを含む。ダウン信号生成回路３２ａ〜３２ｅは、ＥＸＯＲ回路４２ａ〜４２ｅ及びＡＮＤ回路５２ａ〜５２ｅを含む。
ＥＸＯＲ回路４１ａ〜４１ｅ及び４２ａ〜４２ｅは、データラッチ回路１２から出力されたラッチデータ信号ＤＯＵＴ１〜１０のうち隣り合う信号（ＤＯＵＴ１０に対してはＤＯＵＴ１）の排他的論理和である排他的論理和信号ＥＸ１〜ＥＸ１０を生成し、ＡＮＤ回路５１ａ〜５１ｅ及びＡＮＤ回路５２ａ〜５２ｅに供給する。すなわち、アップ信号生成回路３１ａ〜３１ｅのＥＸＯＲ回路４１ａ〜４１ｅは、第ｎ番目のラッチデータ信号と第（ｎ＋１）番目のラッチデータ信号の排他的論理和をＡＮＤ回路５１ａ〜５１ｅに供給する。ダウン信号生成回路３２ａ〜３２ｅのＥＸＯＲ回路４２ａ〜４２ｅは、第（ｎ＋１）番目のラッチデータ信号と第（ｎ＋２）番目のラッチデータ信号の排他的論理和をＡＮＤ回路５２ａ〜５２ｅに供給する。
ＡＮＤ回路５１ａ〜５１ｅは、排他的論理和信号（ＥＸ１、３、５、７、９）と再生クロック信号ＣＫ（４、６、８、１０、２）との論理積をアップ信号ＵＰ１〜５として生成する。すなわち、アップ信号生成回路３１ａ〜３１ｅは、第ｎ番目及び第（ｎ＋１）番目のラッチデータ信号の排他的論理和と第（ｎ＋３）番目の再生クロック信号との論理積をアップ信号ＵＰ１〜５として生成する。
ＡＮＤ回路５２ａ〜５２ｅは、排他的論理和信号（ＥＸ２、４、６、８、１０）と再生クロック信号ＣＫ（５、７、９、１、３）との論理積をダウン信号ＤＮ１〜５として生成する。すなわち、ダウン信号生成回路３２ａ〜３２ｅは、第（ｎ＋１）番目及び第（ｎ＋２）番目のラッチデータ信号の排他的論理和と第（ｎ＋４）番目の再生クロック信号との論理積をダウン信号ＤＮ１〜５として生成する。
したがって、アップ信号ＵＰ１〜５及びダウン信号ＤＮ１〜５は、排他的論理和信号ＥＸ１〜１０の論理レベルが１の場合、再生クロック信号と同じパルス幅（２．５ＵＩ）を有する信号となる。一方、排他的論理和信号ＥＸ１〜１０の論理レベルが０の場合、アップ信号ＵＰ１〜５及びダウン信号ＤＮ１〜５の論理レベルは０となる。
以上の動作により、アップ信号生成回路３１ａ〜３１ｅは、第ｎ番目（ｎは自然数）のラッチデータ信号と第（ｎ＋１）番目のラッチデータ信号とが異なる場合にアップ信号を生成する。ダウン信号生成回路３２ａ〜３２ｅは、第（ｎ＋１）番目のラッチデータ信号と第（ｎ＋２）番目のラッチデータ信号とが異なる場合にダウン信号を生成する。
図７は、クロックよりも受信データＤＩＮの位相が遅れている場合に位相比較回路１４が生成するアップ信号及びダウン信号の例を示す図である。ラッチデータ信号ＤＯＵＴ２は、ＤＯＵＴ１と位相が０．５ＵＩ異なり且つ信号レベルが反転した関係にある信号であるため、排他的論理和信号ＥＸ１は殆どの期間において論理レベル１を有する信号となる。このため、アップ信号生成回路３１ａは、再生クロック信号ＣＫ４と同じパルス幅を有するアップ信号ＵＰ１を生成する。
これに対し、ラッチデータ信号ＤＯＵＴ３は、ＤＯＵＴ２と位相が０．５ＵＩ異なる信号であるため、排他的論理和信号ＥＸ２は殆どの期間において論理レベル０を有する信号となる。このため、ダウン信号生成回路３２ａは、論理レベル０のダウン信号ＤＮを生成する。同様に、アップ信号生成回路３１ｂ〜３１ｅは、パルス幅２．５ＵＩのアップ信号ＵＰ２〜５を生成する。ダウン信号生成回路３２ｂ〜３２ｅは、論理レベル０のダウン信号ＤＮ２〜５を生成する。
図８は、クロックよりも受信データＤＩＮの位相が進んでいる場合に位相比較回路１４が生成するアップ信号及びダウン信号の例を示す図である。ラッチデータ信号ＤＯＵＴ２は、ＤＯＵＴ１と位相が０．５ＵＩ異なる信号であるため、排他的論理和信号ＥＸ１は殆どの期間において論理レベル０を有する信号となる。このため、アップ信号生成回路３１ａは、論理レベル０のアップ信号ＵＰを生成する。
これに対し、ラッチデータ信号ＤＯＵＴ３は、ＤＯＵＴ２と位相が０．５ＵＩ異なり且つ信号レベルが反転した関係にある信号であるため、排他的論理和信号ＥＸ２は殆どの期間において論理レベル１を有する信号となる。このため、ダウン信号生成回路３２ａは、再生クロック信号ＣＫ５と同じパルス幅を有するダウン信号ＤＮ１を生成する。同様に、アップ信号生成回路３１ｂ〜３１ｅは、論路レベル０のアップ信号ＵＰ２〜５を生成する。ダウン信号生成回路３２ｂ〜３２ｅは、パルス幅２．５ＵＩのダウン信号ＤＮ２〜５を生成する。
以上の動作により、位相比較回路１４は、アップ信号ＵＰ１〜５及びダウン信号ＤＮ１〜５を得る。
チャージ比圧縮回路１５は、図９に示すように、ＯＲ回路６１〜６８を含み、入力信号の論理和からなる信号を生成する論理和信号生成回路である。チャージ比圧縮回路１５は、アップ信号ＵＰ１〜ＵＰ５の論理和をアップ論理和信号ＵＰＯＵＴとして出力する。すなわち、アップ論理和信号ＵＰＯＵＴは、アップ信号ＵＰ１〜ＵＰ５のうちいずれか１つが論理レベル１の場合に論理レベル１となり、アップ信号ＵＰ１〜ＵＰ５のいずれもが論理レベル０の場合に論理レベル０となる。
また、チャージ比圧縮回路１５は、ダウン信号ＤＮ１〜ＤＮ５の論理和をダウン論理和信号ＤＮＯＵＴとして出力する。すなわち、ダウン論理和信号ＤＮＯＵＴは、ダウン信号ＤＮ１〜ＤＮ５のうちいずれか１つが論理レベル１の場合に論理レベル１となり、ダウン信号ＤＮ１〜ＤＮ５のいずれもが論理レベル０の場合に論理レベル０となる。
チャージポンプ１６は、図１０に示すように、Ｐチャネル型のＭＯＳ（Metal-Oxide-Semiconductor）トランジスタであるトランジスタ７１及び７２と、Ｎチャネル型のＭＯＳトランジスタであるトランジスタ７３及び７４を含む。トランジスタ７１は、固定バイアスであるＰバイアス電圧の供給を受けてＯＮ状態となる。トランジスタ７４は、固定バイアスであるＮバイアス電圧の供給を受けてＯＮ状態となる。
トランジスタ７２のゲートには、アップ論理和信号ＵＰＯＵＴの逆相の信号であるＸＵＰＯＵＴが供給される。チャージポンプ１６には、図示せぬ定電流源から定電流ＩＣＰが供給される。アップ論理和信号ＵＰＯＵＴが論理レベル１の場合、すなわちその逆相信号ＸＵＰＯＵＴが論理レベル０の場合に、トランジスタ７２がオン状態となり、パルス幅×ＩＣＰの電荷量をラインＬ１にチャージする。
トランジスタ７３のゲートには、ダウン論理和信号ＤＮＯＵＴが供給される。ダウン論理和信号ＤＮＯＵＴが論理レベル１の場合にトランジスタ７３がオン状態となり、パルス幅×ＩＣＰの電荷量をラインＬ１にディスチャージする。
以上の動作により、チャージポンプ１６は、位相比較回路１４における比較結果をチャージポンプ電圧ＣＴＲＬとして出力する。チャージポンプ電圧ＣＴＲＬは、ＶＣＯ回路１８における再生クロック信号ＣＫ１〜ＣＫ１０の位相の補正を制御する位相制御信号である。
ＬＰＦ１７は、チャージポンプ１６から出力されたチャージポンプ電圧ＣＴＲＬをフィルタリングして、ＶＣＯ回路１８に供給する。
ＶＣＯ回路１８は、再生クロック信号ＣＫ１〜ＣＫ１０を生成して、データラッチ回路１２及び位相比較回路１４に供給する再生クロック生成回路である。また、ＶＣＯ回路１８は、チャージポンプ１６からＬＰＦ１７を介して供給されたチャージポンプ電圧ＣＴＲＬに応じて発振周波数を変化させ、再生クロック信号ＣＫ１〜ＣＫ１０の位相を補正する。
次に、クロックデータリカバリ回路１０が行うチャージ動作について、受信データＤＩＮが基準遷移周期１０ＵＩ中に１０回遷移するデータパターンを有する場合と、基準遷移周期１０ＵＩ中に１回だけ遷移するデータパターンを有する場合とに分けて説明する。
［１０回遷移するデータパターンの場合］
位相比較回路１４が出力するアップ信号ＵＰ１〜ＵＰ５は、図１１に示すように、パルス幅が２．５ＵＩで、位相が１ＵＩずつ異なっている。
チャージ比圧縮回路１５は、アップ信号ＵＰ１〜ＵＰ５の論理和をアップ論理和信号ＵＰＯＵＴとして出力する。したがって、アップ論理和信号ＵＰＯＵＴのパルス幅は、１１．５ＵＩとなる。
チャージポンプ１６は、ラインＬ１にアップ論理和信号ＵＰＯＵＴのパルス幅×ＩＣＰ、すなわち１１．５×ＩＣＰの電荷量をチャージする。
［１回だけ遷移するデータパターンの場合］
アップ信号ＵＰ１は、図１２に示すように、パルス幅が２．５ＵＩの１パルスの信号となる。これに対し、アップ信号ＵＰ２〜ＵＰ５は、論理レベル０の信号となる。
チャージ比圧縮回路１５は、アップ信号ＵＰ１〜ＵＰ５の論理和、すなわちパルス幅２．５ＵＩの１パルスの信号をアップ論理和信号ＵＰＯＵＴとして出力する。
チャージポンプ１６は、ラインＬ１にアップ論理和信号ＵＰＯＵＴのパルス幅×ＩＣＰ、すなわち２．５×ＩＣＰの電荷量をチャージする。
以上のように、受信データＤＩＮが、基準遷移周期１０ＵＩ中に１０回遷移するデータパターンを有する場合と、基準遷移周期１０ＵＩ中に１回だけ遷移するデータパターンを有する場合とにおける、チャージポンプ１６がチャージする電荷量の比率は、４．６：１（１１．５：２．５）となる。
これに対し、仮にクロックデータリカバリ回路１０がチャージ比圧縮回路１５を有しない場合、チャージポンプ１６は、図１３に示すようにトランジスタ７２ａ〜７２ｅを備え、夫々アップ信号ＵＰ１〜ＵＰ５の逆位相の信号の供給をゲートに受けて、パルス幅×ＩＣＰの電荷をラインＬ１にチャージする。これにより、図１４に示すように受信データＤＩＮが基準遷移周期１０ＵＩ中に１０回遷移するデータパターンを有する場合、チャージポンプ１６は、１０×２．５ＵＩ×ＩＣＰ、すなわち２５×ＩＣＰの電荷量をチャージする。
一方、受信データＤＩＮが基準遷移周期１０ＵＩ中に１回だけ遷移するデータパターンを有する場合、チャージ比圧縮回路１５を有しないクロックデータリカバリ回路１０におけるチャージポンプ１６は、２．５ＵＩ×ＩＣＰの電荷量をチャージする。したがって、受信データＤＩＮが、基準遷移周期１０ＵＩ中に１０回遷移するデータパターンを有する場合と、基準遷移周期１０ＵＩ中に１回だけ遷移するデータパターンを有する場合における、チャージポンプ１６がチャージする電荷量の比率は、１０：１となる。
以上のように、本発明のクロックデータリカバリ回路１０によれば、チャージ比圧縮回路を有しないクロックデータリカバリ回路と比べて、データ遷移の頻度が最大のデータパターンと頻度が最小のパターンとの間におけるチャージされる電荷量の差異を小さく抑えることができる。
なお、上記動作説明では、クロックデータリカバリ回路１０が行うチャージ動作について説明したが、ディスチャージ動作についても同様である。すなわち、受信データＤＩＮが基準遷移周期１０ＵＩ中に１０回遷移するデータパターンを有する場合、チャージポンプ１６は、ダウン論理和信号ＤＮＯＵＴのパルス幅×ＩＣＰ、すなわち１１．５×ＩＣＰの電荷量をディスチャージする。受信データＤＩＮが基準遷移周期１０ＵＩ中に１回だけ遷移するデータパターンを有する場合、チャージポンプ１６は、ダウン論理和信号ＤＮＯＵＴのパルス幅×ＩＣＰ、すなわち２．５×ＩＣＰの電荷量をディスチャージする。これにより、ディスチャージする電荷量の比率は、４．６：１（１１．５：２．５）となり、チャージ比圧縮回路を有しないクロックデータリカバリ回路と比べて、データ遷移の頻度が最大のデータパターンと頻度が最小のパターンとの間におけるディスチャージされる電荷量の差異を小さく抑えることができる。
実施例２のクロックデータリカバリ回路１０は、位相比較回路１４の構成において、実施例１のクロックデータリカバリ回路１０と異なる。
位相比較回路１４は、図１５に示すように、アップ信号生成回路３３ａ〜３３ｅと、ダウン信号生成回路３４ａ〜３４ｅとから構成される。アップ信号生成回路３３ａ〜３３ｅは、ＥＸＯＲ回路４１ａ〜４１ｅ、ＡＮＤ回路５１ａ〜５１ｅ及びＯＲ回路８１ａ〜８１ｅを含む。ダウン信号生成回路３４ａ〜３４ｅは、ＥＸＯＲ回路４２ａ〜４２ｅ、ＡＮＤ回路５２ａ〜５２ｅ及びＯＲ回路８２ａ〜８２ｅを含む。
ＥＸＯＲ回路４１ａ〜４１ｅ及び４２ａ〜４２ｅは、データラッチ回路１２から出力されたラッチデータ信号ＤＯＵＴ１〜１０のうち隣り合う信号（ＤＯＵＴ１０に対してはＤＯＵＴ１）の排他的論理和である排他的論理和信号ＥＸ１〜ＥＸ１０を生成し、ＡＮＤ回路５１ａ〜５１ｅ及びＡＮＤ回路５２ａ〜５２ｅに供給する。すなわち、アップ信号生成回路３３ａ〜３３ｅのＥＸＯＲ回路４１ａ〜４１ｅは、第ｎ番目のラッチデータ信号と第（ｎ＋１）番目のラッチデータ信号の排他的論理和をＡＮＤ回路５１ａ〜５１ｅに供給する。ダウン信号生成回路３４ａ〜３４ｅのＥＸＯＲ回路４２ａ〜４２ｅは、第（ｎ＋１）番目のラッチデータ信号と第（ｎ＋２）番目のラッチデータ信号の排他的論理和をＡＮＤ回路５２ａ〜５２ｅに供給する。
アップ信号生成回路３３ａ〜３３ｅのＯＲ回路８１ａ〜８１ｅは、互いに１ＵＩ周期が異なる再生クロック信号（ＣＫ３と５、ＣＫ５と７、ＣＫ７と９、ＣＫ９と１、ＣＫ１と３）の論理和をＡＮＤ回路５１ａ〜５１ｅに供給する。ダウン信号生成回路３４ａ〜３４ｅのＯＲ回路８２ａ〜８２ｅは、互いに１ＵＩ周期が異なる再生クロック信号（ＣＫ４と６、ＣＫ６と８、ＣＫ８と１０、ＣＫ１０と２、ＣＫ２と４）の論理和をＡＮＤ回路５２ａ〜５２ｅに供給する。
ＡＮＤ回路５１ａ〜５１ｅは、排他的論理和信号（ＥＸ１、３、５、７、９）とＯＲ回路８１ａ〜８１ｅから供給された論理和信号との論理積をアップ信号ＵＰ１〜５として生成する。すなわち、アップ信号生成回路３３ａ〜３３ｅは、第ｎ番目及び第（ｎ＋１）番目のラッチデータ信号の排他的論理和と第（ｎ＋２）番目及び第（ｎ＋４）番目の再生クロック信号の論理和との論理積をアップ信号ＵＰ１〜５として生成する。
ＡＮＤ回路５２ａ〜５２ｅは、排他的論理和信号（ＥＸ２、４、６、８、１０）とＯＲ回路８２ａ〜８２ｅから供給された論理和信号との論理積をダウン信号ＤＮ１〜５として生成する。すなわち、ダウン信号生成回路３４ａ〜３４ｅは、第（ｎ＋１）番目及び第（ｎ＋２）番目のラッチデータ信号の排他的論理和と第（ｎ＋３）番目及び第（ｎ＋５）番目の再生クロック信号の論理和との論理積をダウン信号ＤＮ１〜５として生成する。
以上の動作により、位相比較回路１４は、アップ信号ＵＰ１〜５及びダウン信号ＤＮ１〜５を生成して、チャージ比圧縮回路１５に供給する。再生クロック信号ＣＫ１〜ＣＫ１０のクロック周期が５ＵＩで且つ０．５ＵＩずつ位相がずれているため、アップ信号ＵＰ１〜５は、図１６に示すように、パルス幅が３．５ＵＩの信号となる。ダウン信号ＤＮ１〜５についても、同様となる。
次に、本実施例のチャージ比圧縮回路１５及びチャージポンプ１６が行うチャージ動作について、受信データＤＩＮが基準遷移周期１０ＵＩ中に１０回遷移するデータパターンを有する場合と、基準遷移周期１０ＵＩ中に１回だけ遷移するデータパターンを有する場合とに分けて説明する。
［１０回遷移するデータパターンの場合］
位相比較回路１４が出力するアップ信号ＵＰ１〜ＵＰ５は、図１６に示すように、パルス幅が３．５ＵＩで、位相が１ＵＩずつ異なっている。
チャージ比圧縮回路１５は、アップ信号ＵＰ１〜ＵＰ５の論理和をアップ論理和信号ＵＰＯＵＴとして出力する。したがって、アップ論理和信号ＵＰＯＵＴのパルス幅は、１２．５ＵＩとなる。
チャージポンプ１６は、ラインＬ１にアップ論理和信号ＵＰＯＵＴのパルス幅×ＩＣＰ、すなわち１２．５×ＩＣＰの電荷量をチャージする。
［１回だけ遷移するデータパターンの場合］
アップ信号ＵＰ１は、図１７に示すように、パルス幅が３．５ＵＩの１パルスの信号となる。これに対し、アップ信号ＵＰ２〜ＵＰ５は、論理レベル０の信号となる。
チャージ比圧縮回路１５は、アップ信号ＵＰ１〜ＵＰ５の論理和、すなわちパルス幅３．５ＵＩの１パルスの信号をアップ論理和信号ＵＰＯＵＴとして出力する。
チャージポンプ１６は、ラインＬ１にアップ論理和信号ＵＰＯＵＴのパルス幅×ＩＣＰ、すなわち３．５×ＩＣＰの電荷量をチャージする。
以上のように、受信データＤＩＮが、基準遷移周期１０ＵＩ中に１０回遷移するデータパターンを有する場合と、基準遷移周期１０ＵＩ中に１回だけ遷移するデータパターンを有する場合とにおける、チャージポンプ１６がチャージする電荷量の比率は、約３．５７：１（１２．５：３．５）となる。
したがって、データ遷移の頻度が最大のデータパターンと頻度が最小のパターンとの間におけるチャージされる電荷量の差異を、実施例１のクロックデータリカバリ回路１０よりもさらに小さく抑えることができる。
なお、クロックデータリカバリ回路１０が行うディスチャージ動作も同様である。すなわち、受信データＤＩＮが基準遷移周期１０ＵＩ中に１０回遷移するデータパターンを有する場合、チャージポンプ１６は、ダウン論理和信号ＤＮＯＵＴのパルス幅×ＩＣＰ、すなわち１２．５×ＩＣＰの電荷量をディスチャージする。受信データＤＩＮが基準遷移周期１０ＵＩ中に１回だけ遷移するデータパターンを有する場合、チャージポンプ１６は、ダウン論理和信号ＤＮＯＵＴのパルス幅×ＩＣＰ、すなわち３．５×ＩＣＰの電荷量をディスチャージする。これにより、ディスチャージする電荷量の比率は、約３．５７：１（１２．５：３．５）となる。
以上のように、本発明に係るクロックデータリカバリ回路１０によれば、受信データＤＩＮがデータ遷移の頻度が最大のデータパターンを有する場合とデータ遷移の頻度が最小のデータパターンを有する場合とにおける、チャージポンプ１６がチャージ又はディスチャージする電荷量の差異を小さく抑えることができる。
したがって、データ遷移の頻度が大きい場合におけるクロックのジッタを抑えつつ、データ遷移の頻度が小さい場合における受信データに対するクロックの追従性を向上させることが可能となる。また、データが遷移しない期間を長く設定して、ダミービットの挿入頻度を少なくすることができるため、データの伝送効率が高いクロックデータリカバリ回路を実現することができる。
なお、上記実施例では、データラッチ回路１２が受信データ信号ＤＩＮに対して５ビットのパラレル変換を行う例について説明した。しかし、パラレル変換のビット数はこれに限られない。例えば、４ビット、６ビット等でパラレル変換を行うものであってもよい。
また、上記実施例１では、位相比較回路１４が図６に示すような構成を有する場合について説明した。しかし、位相比較回路１４の構成はこれに限られない。例えば、ディレイフリップフロップ（D-FF）を使用するいわゆるBang-Bang型の位相比較回路を用いてもよい。
また、上記実施例では、再生クロック信号ＣＫ１〜ＣＫ１０のクロック周期が５ＵＩであり、アップ信号ＵＰ１〜５及びダウン信号ＤＮ１〜５のパルス幅が２．５ＵＩである場合について説明した。しかし、クロック周期やパルス幅はこれに限定されない。本発明は、アップ信号ＵＰ１〜５及びダウン信号ＤＮ１〜５が、１ＵＩよりも大なるパルス幅を有する場合に適用可能である。
すなわち、チャージ比圧縮回路１５は、アップ信号ＵＰ１〜ＵＰ５の論理和であるアップ論理和信号ＵＰＯＵＴのパルス幅が、アップ信号ＵＰ１〜ＵＰ５の各々のパルス幅の合計よりも小さくなるよう、チャージポンプのチャージ量を圧縮するものである。同様に、チャージ比圧縮回路１５は、ダウン信号ＤＮ１〜ＤＮ５の論理和であるダウン論理和信号ＤＮＯＵＴのパルス幅が、ダウン信号ＤＮ１〜ＤＮ５の各々のパルス幅の合計よりも小さくなるよう、チャージポンプのディスチャージ量を圧縮するものである。
要するに、本発明に係るクロックデータリカバリ回路（１０）は、基準クロック信号に同期した入力データ片の系列からなる入力データ信号（ＤＩＮ）を受け、再生クロック信号を生成する。再生クロック生成回路（１８）は、基準クロック信号の周期（ＵＩ）の１／２ずつ互いに位相が異なる複数の再生クロック信号（ＣＫ１〜１０）を生成する。ラッチ回路（１２）は、複数の再生クロック信号のエッジタイミングで入力データ信号を順次ラッチし、複数のラッチデータ信号（ＤＯＵＴ１〜１０）を生成する。比較回路（１４）は、複数のラッチデータ信号のうち、第ｎ番目（ｎは自然数）のラッチデータ信号と第（ｎ＋１）番目のラッチデータ信号とが異なる場合に基準クロック信号の周期（ＵＩ）よりも大なるパルス幅を有するアップ信号（ＵＰ１〜５）を生成し、第（ｎ＋１）番目のラッチデータ信号と第（ｎ＋２）番目のラッチデータ信号とが異なる場合に基準クロック信号の周期よりも大なるパルス幅を有するダウン信号（ＤＮ１〜５）を生成して、複数のアップ信号と複数のダウン信号とを得る。論理和信号生成回路（１５）は、複数のアップ信号の論理和からなる第１論理和信号（ＵＰＯＵＴ）と、複数のダウン信号の論理和からなる第２論理和信号（ＤＮＯＵＴ）とを生成する。チャージポンプ（１６）は、第１論理和信号に基づいて電荷をチャージし、第２論理和信号に基づいて電荷をディスチャージして、位相制御電圧（ＣＴＲＬ）を生成する。再生クロック生成回路は、位相制御電圧に応じて、再生クロック信号の位相を補正する。
１０ クロックデータリカバリ回路
１１ 受信回路
１２ データラッチ回路
１３ ＰＬＬ
１４ 位相比較回路
１５ チャージ比圧縮回路
１６ チャージポンプ
１７ ＬＰＦ
１８ ＶＣＯ
２１〜３０ ＦＦ
３１、３３ アップ信号生成回路
３２、３４ ダウン信号生成回路
４１、４２ ＥＸＯＲ回路
５１、５２ ＡＮＤ回路
６１〜６８ ＯＲ回路
７１〜７４ トランジスタ
８１、８２ ＯＲ回路

Claims (9)

  1. 基準クロック信号に同期した入力データ片の系列からなる入力データ信号を受け、再生クロック信号を生成するクロックデータリカバリ回路であって、
    前記基準クロック信号の周期の１／２ずつ互いに位相が異なる複数の再生クロック信号を生成する再生クロック生成回路と、
    前記複数の再生クロック信号のエッジタイミングで前記入力データ信号を順次ラッチし、複数のラッチデータ信号を生成するラッチ回路と、
    前記複数のラッチデータ信号のうち、第ｎ番目（ｎは自然数）のラッチデータ信号と第（ｎ＋１）番目のラッチデータ信号とが異なる場合に前記基準クロック信号の周期よりも大なるパルス幅を有するアップ信号を生成し、第（ｎ＋１）番目のラッチデータ信号と第（ｎ＋２）番目のラッチデータ信号とが異なる場合に前記基準クロック信号の周期よりも大なるパルス幅を有するダウン信号を生成して、複数のアップ信号と複数のダウン信号とを得る比較回路と、
    前記複数のアップ信号の論理和からなる第１論理和信号と、前記複数のダウン信号の論理和からなる第２論理和信号とを生成する論理和信号生成回路と、
    前記第１論理和信号に基づいて電荷をチャージし、前記第２論理和信号に基づいて電荷をディスチャージして、位相制御電圧を生成するチャージポンプと、
    を含み、
    前記再生クロック生成回路は、前記位相制御電圧に応じて、前記複数の再生クロック信号の位相を補正し、
    前記比較回路は、
    前記第ｎ番目のラッチデータ信号及び第（ｎ＋１）番目のラッチデータ信号の排他的論理和からなる第１排他的論理和信号と、前記複数の再生クロック信号のうちの１との論理積を前記アップ信号として生成し、
    前記第（ｎ＋１）番目のラッチデータ信号及び第（ｎ＋２）番目のラッチデータ信号の排他的論理和からなる第２排他的論理和信号と、前記複数の再生クロック信号のうちの１との論理積を前記ダウン信号として生成することを特徴とするクロックデータリカバリ回路。
  2. 基準クロック信号に同期した入力データ片の系列からなる入力データ信号を受け、再生クロック信号を生成するクロックデータリカバリ回路であって、
    前記基準クロック信号の周期の１／２ずつ互いに位相が異なる複数の再生クロック信号を生成する再生クロック生成回路と、
    前記複数の再生クロック信号のエッジタイミングで前記入力データ信号を順次ラッチし、複数のラッチデータ信号を生成するラッチ回路と、
    前記複数のラッチデータ信号のうち、第ｎ番目（ｎは自然数）のラッチデータ信号と第（ｎ＋１）番目のラッチデータ信号とが異なる場合に前記基準クロック信号の周期よりも大なるパルス幅を有するアップ信号を生成し、第（ｎ＋１）番目のラッチデータ信号と第（ｎ＋２）番目のラッチデータ信号とが異なる場合に前記基準クロック信号の周期よりも大なるパルス幅を有するダウン信号を生成して、複数のアップ信号と複数のダウン信号とを得る比較回路と、
    前記複数のアップ信号の論理和からなる第１論理和信号と、前記複数のダウン信号の論理和からなる第２論理和信号とを生成する論理和信号生成回路と、
    前記第１論理和信号に基づいて電荷をチャージし、前記第２論理和信号に基づいて電荷をディスチャージして、位相制御電圧を生成するチャージポンプと、
    を含み、
    前記再生クロック生成回路は、前記位相制御電圧に応じて、前記複数の再生クロック信号の位相を補正し、
    前記比較回路は、
    前記第ｎ番目のラッチデータ信号及び第（ｎ＋１）番目のラッチデータ信号の排他的論理和からなる第１排他的論理和信号と、前記複数の再生クロック信号のうち前記基準クロック信号の周期以上の位相差を有する２の再生クロック信号の論理和との論理積を前記アップ信号として生成し、
    前記第（ｎ＋１）番目のラッチデータ信号及び第（ｎ＋２）番目のラッチデータ信号の排他的論理和からなる第２排他的論理和信号と、前記複数の再生クロック信号のうちの前記基準クロック信号の周期以上の位相差を有する２の再生クロック信号の論理和との論理積を前記ダウン信号として生成することを特徴とするクロックデータリカバリ回路。
  3. 基準クロック信号に同期した入力データ片の系列を受信して増幅し、前記入力データ信号として前記ラッチ回路に供給する受信回路と、
    前記チャージポンプと前記再生クロック生成回路との間に配され、前記位相制御電圧をフィルタリングして前記再生クロック生成回路に供給するローパスフィルタをさらに含むことを特徴とする請求項１又は２に記載のクロックデータリカバリ回路。
  4. 基準クロック信号に基づいて、前記基準クロック信号の周期の１／２ずつ互いに位相が異なる複数の再生クロック信号を生成する再生クロック生成回路と、 前記基準クロック信号に同期したデータ片の系列のうち、第ｎ番目（ｎは自然数）のデータ片と第（ｎ＋１）番目のデータ片とが異なる場合に複数のアップ信号を生成し、第（ｎ＋１）番目のデータ片と第（ｎ＋２）番目のデータ片とが異なる場合に複数のダウン信号を生成し、複数のアップ信号と複数のダウン信号とを得る比較回路と、
    前記複数のアップ信号の論理和からなる第１論理和信号と、前記複数のダウン信号の論理和からなる第２論理和信号とを生成する論理和信号生成回路と、
    前記第１論理和信号に基づいて電荷をチャージし、前記第２論理和信号に基づいて電荷をディスチャージして、位相制御電圧を生成するチャージポンプと、
    を含み、
    前記再生クロック生成回路は、前記位相制御電圧に応じて、前記複数の再生クロック信号の位相を補正し、
    前記比較回路は、
    前記第ｎ番目のデータ片及び第（ｎ＋１）番目のデータ片の排他的論理和からなる第１排他的論理和信号と、前記複数の再生クロック信号のうちの１との論理積を前記アップ信号として生成し、
    前記第（ｎ＋１）番目のデータ片及び第（ｎ＋２）番目のデータ片の排他的論理和からなる第２排他的論理和信号と、前記複数の再生クロック信号のうちの１との論理積を前記ダウン信号として生成することを特徴とする位相同期回路。
  5. 基準クロック信号に基づいて、前記基準クロック信号の周期の１／２ずつ互いに位相が異なる複数の再生クロック信号を生成する再生クロック生成回路と、 前記基準クロック信号に同期したデータ片の系列のうち、第ｎ番目（ｎは自然数）のデータ片と第（ｎ＋１）番目のデータ片とが異なる場合に複数のアップ信号を生成し、第（ｎ＋１）番目のデータ片と第（ｎ＋２）番目のデータ片とが異なる場合に複数のダウン信号を生成し、複数のアップ信号と複数のダウン信号とを得る比較回路と、
    前記複数のアップ信号の論理和からなる第１論理和信号と、前記複数のダウン信号の論理和からなる第２論理和信号とを生成する論理和信号生成回路と、
    前記第１論理和信号に基づいて電荷をチャージし、前記第２論理和信号に基づいて電荷をディスチャージして、位相制御電圧を生成するチャージポンプと、
    を含み、
    前記再生クロック生成回路は、前記位相制御電圧に応じて、前記複数の再生クロック信号の位相を補正し、
    前記比較回路は、
    前記第ｎ番目のデータ片及び第（ｎ＋１）番目のデータ片の排他的論理和からなる第１排他的論理和信号と、前記複数の再生クロック信号のうち前記基準クロック信号の周期以上の位相差を有する２の再生クロック信号の論理和との論理積を前記アップ信号として生成し、
    前記第（ｎ＋１）番目のデータ片及び第（ｎ＋２）番目のデータ片の排他的論理和からなる第２排他的論理和信号と、前記複数の再生クロック信号のうちの前記基準クロック信号の周期以上の位相差を有する２の再生クロック信号の論理和との論理積を前記ダウン信号として生成することを特徴とする位相同期回路。
  6. 前記チャージポンプと前記再生クロック生成回路との間に配され、前記位相制御電圧をフィルタリングして前記再生クロック生成回路に供給するローパスフィルタをさらに含むことを特徴とする請求項４又は５に記載の位相同期回路。
  7. 基準クロック信号に同期した入力データ片の系列からなる入力データ信号を受け、再生クロック信号を生成するクロックデータリカバリ回路が形成されている半導体装置であって、
    前記基準クロック信号の周期の１／２ずつ互いに位相が異なる複数の再生クロック信号を生成する再生クロック生成回路と、
    前記複数の再生クロック信号のエッジタイミングで前記入力データ信号を順次ラッチし、複数のラッチデータ信号を生成するラッチ回路と、
    前記複数のラッチデータ信号のうち、第ｎ番目（ｎは自然数）のラッチデータ信号と第（ｎ＋１）番目のラッチデータ信号とが異なる場合に前記基準クロック信号の周期よりも大なるパルス幅を有するアップ信号を生成し、第（ｎ＋１）番目のラッチデータ信号と第（ｎ＋２）番目のラッチデータ信号とが異なる場合に前記基準クロック信号の周期よりも大なるパルス幅を有するダウン信号を生成して、複数のアップ信号と複数のダウン信号とを得る比較回路と、
    前記複数のアップ信号の論理和からなる第１論理和信号と、前記複数のダウン信号の論理和からなる第２論理和信号とを生成する論理和信号生成回路と、
    前記第１論理和信号に基づいて電荷をチャージし、前記第２論理和信号に基づいて電荷をディスチャージして、位相制御電圧を生成するチャージポンプと、
    を含み、
    前記再生クロック生成回路は、前記位相制御電圧に応じて、前記複数の再生クロック信号の位相を補正し、
    前記比較回路は、
    前記第ｎ番目のラッチデータ信号及び第（ｎ＋１）番目のラッチデータ信号の排他的論理和からなる第１排他的論理和信号と、前記複数の再生クロック信号のうちの１との論理積を前記アップ信号として生成し、
    前記第（ｎ＋１）番目のラッチデータ信号及び第（ｎ＋２）番目のラッチデータ信号の排他的論理和からなる第２排他的論理和信号と、前記複数の再生クロック信号のうちの１との論理積を前記ダウン信号として生成することを特徴とする半導体装置。
  8. 基準クロック信号に同期した入力データ片の系列からなる入力データ信号を受け、再生クロック信号を生成するクロックデータリカバリ回路が形成されている半導体装置であって、
    前記基準クロック信号の周期の１／２ずつ互いに位相が異なる複数の再生クロック信号を生成する再生クロック生成回路と、
    前記複数の再生クロック信号のエッジタイミングで前記入力データ信号を順次ラッチし、複数のラッチデータ信号を生成するラッチ回路と、
    前記複数のラッチデータ信号のうち、第ｎ番目（ｎは自然数）のラッチデータ信号と第（ｎ＋１）番目のラッチデータ信号とが異なる場合に前記基準クロック信号の周期よりも大なるパルス幅を有するアップ信号を生成し、第（ｎ＋１）番目のラッチデータ信号と第（ｎ＋２）番目のラッチデータ信号とが異なる場合に前記基準クロック信号の周期よりも大なるパルス幅を有するダウン信号を生成して、複数のアップ信号と複数のダウン信号とを得る比較回路と、
    前記複数のアップ信号の論理和からなる第１論理和信号と、前記複数のダウン信号の論理和からなる第２論理和信号とを生成する論理和信号生成回路と、
    前記第１論理和信号に基づいて電荷をチャージし、前記第２論理和信号に基づいて電荷をディスチャージして、位相制御電圧を生成するチャージポンプと、
    を含み、
    前記再生クロック生成回路は、前記位相制御電圧に応じて、前記複数の再生クロック信号の位相を補正し、
    前記比較回路は、
    前記第ｎ番目のラッチデータ信号及び第（ｎ＋１）番目のラッチデータ信号の排他的論理和からなる第１排他的論理和信号と、前記複数の再生クロック信号のうち前記基準クロック信号の周期以上の位相差を有する２の再生クロック信号の論理和との論理積を前記アップ信号として生成し、
    前記第（ｎ＋１）番目のラッチデータ信号及び第（ｎ＋２）番目のラッチデータ信号の排他的論理和からなる第２排他的論理和信号と、前記複数の再生クロック信号のうちの前記基準クロック信号の周期以上の位相差を有する２の再生クロック信号の論理和との論理積を前記ダウン信号として生成することを特徴とする半導体装置。
  9. 基準クロック信号に同期した入力データ片の系列を受信して増幅し、前記入力データ信号として前記ラッチ回路に供給する受信回路と、
    前記チャージポンプと前記再生クロック生成回路との間に配され、前記位相制御電圧をフィルタリングして前記再生クロック生成回路に供給するローパスフィルタをさらに含むことを特徴とする請求項７又は８に記載の半導体装置。
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