JP6479449B2 - クロックデータリカバリ回路、位相同期回路及び半導体装置 - Google Patents

クロックデータリカバリ回路、位相同期回路及び半導体装置 Download PDF

Info

Publication number
JP6479449B2
JP6479449B2 JP2014251484A JP2014251484A JP6479449B2 JP 6479449 B2 JP6479449 B2 JP 6479449B2 JP 2014251484 A JP2014251484 A JP 2014251484A JP 2014251484 A JP2014251484 A JP 2014251484A JP 6479449 B2 JP6479449 B2 JP 6479449B2
Authority
JP
Japan
Prior art keywords
signal
signals
data
clock
circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2014251484A
Other languages
English (en)
Other versions
JP2016116012A (ja
Inventor
国広 原山
国広 原山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Lapis Semiconductor Co Ltd
Original Assignee
Lapis Semiconductor Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Lapis Semiconductor Co Ltd filed Critical Lapis Semiconductor Co Ltd
Priority to JP2014251484A priority Critical patent/JP6479449B2/ja
Priority to US14/963,611 priority patent/US9356610B1/en
Publication of JP2016116012A publication Critical patent/JP2016116012A/ja
Application granted granted Critical
Publication of JP6479449B2 publication Critical patent/JP6479449B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03LAUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00Automatic control of frequency or phase; Synchronisation
    • H03L7/06Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08Details of the phase-locked loop
    • H03L7/0807Details of the phase-locked loop concerning mainly a recovery circuit for the reference signal
    • HELECTRICITY
    • H02GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02MAPPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00Conversion of dc power input into dc power output
    • H02M3/02Conversion of dc power input into dc power output without intermediate conversion into ac
    • H02M3/04Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
    • H02M3/06Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider
    • H02M3/07Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03LAUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00Automatic control of frequency or phase; Synchronisation
    • H03L7/06Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08Details of the phase-locked loop
    • H03L7/085Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/089Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03LAUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00Automatic control of frequency or phase; Synchronisation
    • H03L7/06Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08Details of the phase-locked loop
    • H03L7/085Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/089Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
    • H03L7/0891Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
    • H03L7/0895Details of the current generators
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03LAUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00Automatic control of frequency or phase; Synchronisation
    • H03L7/06Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08Details of the phase-locked loop
    • H03L7/085Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/091Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector using a sampling device
    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04LTRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00Arrangements for synchronising receiver with transmitter
    • H04L7/0016Arrangements for synchronising receiver with transmitter correction of synchronization errors
    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04LTRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00Arrangements for synchronising receiver with transmitter
    • H04L7/02Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04LTRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00Arrangements for synchronising receiver with transmitter
    • H04L7/04Speed or phase control by synchronisation signals

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Power Engineering (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Description

本発明は、クロックデータリカバリ回路、位相同期回路及びクロックデータリカバリ回路を備えた半導体装置に関する。
現在、高速シリアルデータの通信方式として、データ信号中にクロック信号を重畳させて伝送するエンベデットクロック(embedded clock)方式が採用されている。エンベデットクロック方式を採用した通信システムの受信装置には、受信データ信号におけるデータ遷移の周期性を利用して受信データ信号からクロック信号を再生し、再生クロック信号のタイミングで受信データ信号の取り込みを行うクロックデータリカバリ回路が搭載されている。
クロックデータリカバリ回路は、例えば、受信回路、ラッチ回路、位相比較回路、チャージポンプ、LPF(Low Pass Filter)、VCO(Voltage Control Oscillator)等から構成されている。ラッチ回路は、複数のFF(Flip Flop)等から構成され、受信回路を介して入力されたシリアルデータを、VCOが生成する再生クロックのタイミングでラッチして出力する。位相比較回路はラッチ回路の出力信号に基づいて位相比較を行い、チャージポンプは比較結果に応じた電荷量をもつチャージポンプ電圧をVCOに供給する。VCOは、チャージポンプ電圧に応じて発振周波数を変化させ、再生クロックの位相を補正する。このようなクロックデータリカバリ回路において、クロックとデータとの間のタイミングスキューの制約を避けつつデータの周波数可変範囲を広くとる方法が提案されている(例えば、特許文献1)。
特開2012−44446号公報
クロックデータリカバリ回路では、シリアルデータが遷移した時のエッジタイミングを検出し、読み取り及び位相比較を行う。したがって、入力データが遷移しないと、位相比較を行うことができず、同期を維持することができない。そこで、最低でも数UI(UI:単位データ周期)に1回はデータが遷移するよう、シリアルデータに規則的にダミービットを挿入する等のパターンマッピングを行っている。この際、データが遷移しない期間を短くしようとすると、ダミービットを挿入する頻度を多くする必要があり、データの転送効率が悪化してしまう。
一方、ダミービットの挿入頻度を少なくしてデータが遷移しない期間を長く設定した場合、データ遷移が多いパターンのシリアルデータが入力された場合と、データ遷移が少ないパターンのシリアルデータが入力された場合とで、データの遷移回数に大きな差異が生じる。このため、チャージポンプがチャージする電荷量の最大値と最小値との差も大きくなる。
チャージポンプがチャージする電荷量が少ない場合、位相比較回路による比較結果に応じてVCOに供給するチャージポンプ電圧を変化させる際、電圧値を素早く変化させることができず、データのパターン変化に対するクロックの追従性が悪化し、データとクロックとの同期が外れやすくなる。一方、チャージする電荷量が多い場合、わずかな位相変化に対しても感度良く反応してしまうため、VCOの周波数を過剰に変化させ、クロックのジッタを大きくしてしまう。このため、ラッチ回路内のFFのセットアップ及びホールドのマージンが減少し、データを取り逃がすリスクが生じる。
このように、従来、データに対するクロックの追従性とクロックのジッタとがトレードオフの関係にあり、データが遷移しない期間を十分に長くできないという問題があった。
そこで、本発明は、クロックのジッタを抑えつつ、データに対するクロックの追従性を向上させることが可能なクロックデータリカバリ回路、位相同期回路及び半導体装置を提供することを目的とする。
本発明に係るクロックデータリカバリ回路は、基準クロック信号に同期した入力データ片の系列からなる入力データ信号を受け、再生クロック信号を生成するクロックデータリカバリ回路であって、前記基準クロック信号の周期の1/2ずつ互いに位相が異なる複数の再生クロック信号を生成する再生クロック生成回路と、前記複数の再生クロック信号のエッジタイミングで前記入力データ信号を順次ラッチし、複数のラッチデータ信号を生成するラッチ回路と、前記複数のラッチデータ信号のうち、第n番目(nは自然数)のラッチデータ信号と第(n+1)番目のラッチデータ信号とが異なる場合に前記基準クロック信号の周期よりも大なるパルス幅を有するアップ信号を生成し、第(n+1)番目のラッチデータ信号と第(n+2)番目のラッチデータ信号とが異なる場合に前記基準クロック信号の周期よりも大なるパルス幅を有するダウン信号を生成して、複数のアップ信号と複数のダウン信号とを得る比較回路と、前記複数のアップ信号の論理和からなる第1論理和信号と、前記複数のダウン信号の論理和からなる第2論理和信号とを生成する論理和信号生成回路と、前記第1論理和信号に基づいて電荷をチャージし、前記第2論理和信号に基づいて電荷をディスチャージして、位相制御電圧を生成するチャージポンプと、を含み、前記再生クロック生成回路は、前記位相制御電圧に応じて、前記複数の再生クロック信号の位相を補正し、前記比較回路は、前記第n番目のラッチデータ信号及び第(n+1)番目のラッチデータ信号の排他的論理和からなる第1排他的論理和信号と、前記複数の再生クロック信号のうちの1との論理積を前記アップ信号として生成し、前記第(n+1)番目のラッチデータ信号及び第(n+2)番目のラッチデータ信号の排他的論理和からなる第2排他的論理和信号と、前記複数の再生クロック信号のうちの1との論理積を前記ダウン信号として生成することを特徴とする。
また、本発明に係る位相同期回路は、基準クロック信号に基づいて、前記基準クロック信号の周期の1/2ずつ互いに位相が異なる複数の再生クロック信号を生成する再生クロック生成回路と、前記基準クロック信号に同期したデータ片の系列のうち、第n番目(nは自然数)のデータ片と第(n+1)番目のデータ片とが異なる場合に複数のアップ信号を生成し、第(n+1)番目のデータ片と第(n+2)番目のデータ片とが異なる場合に複数のダウン信号を生成し、複数のアップ信号と複数のダウン信号とを得る比較回路と、前記複数のアップ信号の論理和からなる第1論理和信号と、前記複数のダウン信号の論理和からなる第2論理和信号とを生成する論理和信号生成回路と、前記第1論理和信号に基づいて電荷をチャージし、前記第2論理和信号に基づいて電荷をディスチャージして、位相制御電圧を生成するチャージポンプと、を含み、前記再生クロック生成回路は、前記位相制御電圧に応じて、前記複数の再生クロック信号の位相を補正し、前記比較回路は、前記第n番目のデータ片及び第(n+1)番目のデータ片の排他的論理和からなる第1排他的論理和信号と、前記複数の再生クロック信号のうちの1との論理積を前記アップ信号として生成し、前記第(n+1)番目のデータ片及び第(n+2)番目のデータ片の排他的論理和からなる第2排他的論理和信号と、前記複数の再生クロック信号のうちの1との論理積を前記ダウン信号として生成することを特徴とする。
また、本発明に係る半導体装置は、基準クロック信号に同期した入力データ片の系列からなる入力データ信号を受け、再生クロック信号を生成するクロックデータリカバリ回路が形成されている半導体装置であって、前記基準クロック信号の周期の1/2ずつ互いに位相が異なる複数の再生クロック信号を生成する再生クロック生成回路と、前記複数の再生クロック信号のエッジタイミングで前記入力データ信号を順次ラッチし、複数のラッチデータ信号を生成するラッチ回路と、前記複数のラッチデータ信号のうち、第n番目(nは自然数)のラッチデータ信号と第(n+1)番目のラッチデータ信号とが異なる場合に前記基準クロック信号の周期よりも大なるパルス幅を有するアップ信号を生成し、第(n+1)番目のラッチデータ信号と第(n+2)番目のラッチデータ信号とが異なる場合に前記基準クロック信号の周期よりも大なるパルス幅を有するダウン信号を生成して、複数のアップ信号と複数のダウン信号とを得る比較回路と、前記複数のアップ信号の論理和からなる第1論理和信号と、前記複数のダウン信号の論理和からなる第2論理和信号とを生成する論理和信号生成回路と、前記第1論理和信号に基づいて電荷をチャージし、前記第2論理和信号に基づいて電荷をディスチャージして、位相制御電圧を生成するチャージポンプと、を含み、前記再生クロック生成回路は、前記位相制御電圧に応じて、前記複数の再生クロック信号の位相を補正し、前記比較回路は、前記第n番目のラッチデータ信号及び第(n+1)番目のラッチデータ信号の排他的論理和からなる第1排他的論理和信号と、前記複数の再生クロック信号のうちの1との論理積を前記アップ信号として生成し、前記第(n+1)番目のラッチデータ信号及び第(n+2)番目のラッチデータ信号の排他的論理和からなる第2排他的論理和信号と、前記複数の再生クロック信号のうちの1との論理積を前記ダウン信号として生成することを特徴とする。
本発明によれば、クロックのジッタを抑えつつ、データに対するクロックの追従性を向上させることが可能となる。
クロックデータリカバリ回路10の構成を示すブロック図である。 受信データ信号DIN及び再生クロック信号CK1〜CK10の関係を模式的に示す図である。 データラッチ回路12の回路構成を示す図である。 再生クロックよりも受信データDINの位相が遅れている場合のラッチデータ信号DOUT1〜10の例を示す図である。 再生クロックよりも受信データDINの位相が進んでいる場合のラッチデータ信号DOUT1〜10の例を示す図である。 実施例1の位相比較回路14の回路構成を示す図である。 クロックよりも受信データDINの位相が遅れている場合に位相比較回路14が生成するアップ信号及びダウン信号の例を示す図である。 クロックよりも受信データDINの位相が進んでいる場合の位相比較回路14が生成するアップ信号及びダウン信号の例を示す図である。 チャージ比圧縮回路15の回路構成を示す図である。 チャージポンプ回路16の回路構成を示す図である。 受信データDINが10UI中10回遷移するパターンを有する場合に実施例1のクロックデータリカバリ回路10が行うチャージ動作を示すタイムチャートである。 受信データDINが10UI中1回遷移するパターンを有する場合に実施例1のクロックデータリカバリ回路10が行うチャージ動作を示すタイムチャートである。 クロックデータリカバリ回路がチャージ比圧縮回路を有しない場合のチャージポンプの回路構成を示す図である。 チャージ比圧縮回路を有しないクロックデータリカバリ回路の動作を示すタイムチャートである。 実施例2の位相比較回路14の回路構成を示す図である。 受信データDINが10UI中10回遷移するパターンを有する場合に実施例2のクロックデータリカバリ回路10が行うチャージ動作を示すタイムチャートである。 受信データDINが10UI中1回遷移するパターンを有する場合に実施例2のクロックデータリカバリ回路10が行うチャージ動作を示すタイムチャートである。
以下、本発明の実施例を図面を参照しつつ詳細に説明する。図1は、本発明に係るクロックデータリカバリ回路10の構成を示すブロック図である。
クロックデータリカバリ回路10は、図示せぬ受信装置に搭載されている半導体ICに形成されている。クロックデータリカバリ回路10は、受信回路11、データラッチ回路12及びPLL(Phase Locked Loop)回路13を含む。
受信回路11は、基準クロック信号に同期した入力データ片の系列を受信して増幅し、受信データ信号DINを生成する。受信データ信号DINは、図2に示すように、基準クロック信号の周期(以下、単位データ周期UI)に同期した、基準遷移周期10UIを有する複数のデータビットからなる信号である。
データラッチ回路12は、受信データ信号DINに対して5ビットのパラレル変換を行う。データラッチ回路12は、図3に示すように、FF(Flip Flop)21〜30を含む。FF21〜30は、再生クロック信号CK1〜CK10のタイミングで受信データ信号DINをラッチし、ラッチデータ信号DOUT1〜10として夫々出力する。
再生クロック信号CK1〜CK10は、再生クロック生成回路であるVCO(Voltage Control Oscillator)18が生成する、クロック周期5UI、DUTY比50%の10相のクロック信号である。再生クロック信号CK1〜CK10は、図2に示すようにそれぞれ0.5UIずつ位相が異なっている。再生クロック信号CK1〜CK10と受信データDINとの位相の同期が取れている場合、図2に示すように、再生クロック信号CK1、CK3、CK5、CK7、CK9は単位データ周期UIの真ん中のタイミングで立ち上がる信号となり、再生クロック信号CK2、CK4、CK6、CK8、CK10は単位データ周期UIのエッジのタイミングで立ち上がる信号となる。
図4は、再生クロック信号の位相が受信データDINよりも遅れている場合の再生クロック信号CK1〜CK10及びラッチデータ信号DOUT1〜10の例を示す図である。ラッチデータ信号DOUT1は再生クロック信号CK1のタイミングでラッチした信号であり、ラッチデータ信号DOUT2は再生クロック信号CK1から位相が0.5UI遅延した再生クロック信号CK2のタイミングでラッチした信号である。また、ラッチタイミングが0.5UI遅延しているため、一方は単位データ周期UIの真ん中のタイミングでラッチした信号となり、他方はエッジのタイミングでラッチした信号となる。したがって、ラッチデータ信号DOUT1及びDOUT2は、位相が0.5UI異なり且つ信号レベルが反転した関係にある信号となる。これに対し、ラッチデータ信号DOUT3は、DOUT2と位相が0.5UI異なるものの、信号レベルは反転した関係にない。ラッチデータ信号DOUT3及びDOUT4は、位相が0.5UI異なり且つ信号レベルが反転した関係となる。ラッチデータ信号DOUT4及びDOUT5は、位相が0.5UI異なる信号となる。以降同様に、第(n+1)番目のラッチデータ信号は、第n番目のラッチデータ信号と位相が0.5UI異なり且つ信号レベルが反転した信号となり、第(n+2)番目のラッチデータ信号は、第(n+1)番目のラッチデータ信号と位相が0.5UI異なる信号となる。
図5は、再生クロック信号の位相が受信データDINよりも進んでいる場合のラッチデータ信号DOUT1〜10の例を示す図である。ラッチデータ信号DOUT1及びDOUT2は、位相が0.5UI異なる信号となる。これに対し、ラッチデータ信号DOUT2及びDOUT3は、位相が0.5UI異なり且つ信号レベルが反転した関係にある信号となる。ラッチデータ信号DOUT3及びDOUT4は、位相が0.5UI異なる信号となる。ラッチデータ信号DOUT4及びDOUT5は、位相が0.5UI異なり且つ信号レベルが反転した関係の信号となる。以下同様に、第(n+1)番目のラッチデータ信号は、第n番目のラッチデータ信号と位相が0.5UI異なる信号となり、第(n+2)番目のラッチデータ信号は、第(n+1)番目のラッチデータ信号と位相が0.5UI異なり且つ信号レベルが反転した関係にある信号となる。
PLL回路13は、位相比較回路14、チャージ比圧縮回路15、チャージポンプ16、LPF(Low Pass Filter)17及びVCO回路18を含む位相同期回路である。
位相比較回路14は、図6に示すように、アップ信号生成回路31a〜31eと、ダウン信号生成回路32a〜32eとから構成される。アップ信号生成回路31a〜31eは、EXOR回路41a〜41e及びAND回路51a〜51eを含む。ダウン信号生成回路32a〜32eは、EXOR回路42a〜42e及びAND回路52a〜52eを含む。
EXOR回路41a〜41e及び42a〜42eは、データラッチ回路12から出力されたラッチデータ信号DOUT1〜10のうち隣り合う信号(DOUT10に対してはDOUT1)の排他的論理和である排他的論理和信号EX1〜EX10を生成し、AND回路51a〜51e及びAND回路52a〜52eに供給する。すなわち、アップ信号生成回路31a〜31eのEXOR回路41a〜41eは、第n番目のラッチデータ信号と第(n+1)番目のラッチデータ信号の排他的論理和をAND回路51a〜51eに供給する。ダウン信号生成回路32a〜32eのEXOR回路42a〜42eは、第(n+1)番目のラッチデータ信号と第(n+2)番目のラッチデータ信号の排他的論理和をAND回路52a〜52eに供給する。
AND回路51a〜51eは、排他的論理和信号(EX1、3、5、7、9)と再生クロック信号CK(4、6、8、10、2)との論理積をアップ信号UP1〜5として生成する。すなわち、アップ信号生成回路31a〜31eは、第n番目及び第(n+1)番目のラッチデータ信号の排他的論理和と第(n+3)番目の再生クロック信号との論理積をアップ信号UP1〜5として生成する。
AND回路52a〜52eは、排他的論理和信号(EX2、4、6、8、10)と再生クロック信号CK(5、7、9、1、3)との論理積をダウン信号DN1〜5として生成する。すなわち、ダウン信号生成回路32a〜32eは、第(n+1)番目及び第(n+2)番目のラッチデータ信号の排他的論理和と第(n+4)番目の再生クロック信号との論理積をダウン信号DN1〜5として生成する。
したがって、アップ信号UP1〜5及びダウン信号DN1〜5は、排他的論理和信号EX1〜10の論理レベルが1の場合、再生クロック信号と同じパルス幅(2.5UI)を有する信号となる。一方、排他的論理和信号EX1〜10の論理レベルが0の場合、アップ信号UP1〜5及びダウン信号DN1〜5の論理レベルは0となる。
以上の動作により、アップ信号生成回路31a〜31eは、第n番目(nは自然数)のラッチデータ信号と第(n+1)番目のラッチデータ信号とが異なる場合にアップ信号を生成する。ダウン信号生成回路32a〜32eは、第(n+1)番目のラッチデータ信号と第(n+2)番目のラッチデータ信号とが異なる場合にダウン信号を生成する。
図7は、クロックよりも受信データDINの位相が遅れている場合に位相比較回路14が生成するアップ信号及びダウン信号の例を示す図である。ラッチデータ信号DOUT2は、DOUT1と位相が0.5UI異なり且つ信号レベルが反転した関係にある信号であるため、排他的論理和信号EX1は殆どの期間において論理レベル1を有する信号となる。このため、アップ信号生成回路31aは、再生クロック信号CK4と同じパルス幅を有するアップ信号UP1を生成する。
これに対し、ラッチデータ信号DOUT3は、DOUT2と位相が0.5UI異なる信号であるため、排他的論理和信号EX2は殆どの期間において論理レベル0を有する信号となる。このため、ダウン信号生成回路32aは、論理レベル0のダウン信号DNを生成する。同様に、アップ信号生成回路31b〜31eは、パルス幅2.5UIのアップ信号UP2〜5を生成する。ダウン信号生成回路32b〜32eは、論理レベル0のダウン信号DN2〜5を生成する。
図8は、クロックよりも受信データDINの位相が進んでいる場合に位相比較回路14が生成するアップ信号及びダウン信号の例を示す図である。ラッチデータ信号DOUT2は、DOUT1と位相が0.5UI異なる信号であるため、排他的論理和信号EX1は殆どの期間において論理レベル0を有する信号となる。このため、アップ信号生成回路31aは、論理レベル0のアップ信号UPを生成する。
これに対し、ラッチデータ信号DOUT3は、DOUT2と位相が0.5UI異なり且つ信号レベルが反転した関係にある信号であるため、排他的論理和信号EX2は殆どの期間において論理レベル1を有する信号となる。このため、ダウン信号生成回路32aは、再生クロック信号CK5と同じパルス幅を有するダウン信号DN1を生成する。同様に、アップ信号生成回路31b〜31eは、論路レベル0のアップ信号UP2〜5を生成する。ダウン信号生成回路32b〜32eは、パルス幅2.5UIのダウン信号DN2〜5を生成する。
以上の動作により、位相比較回路14は、アップ信号UP1〜5及びダウン信号DN1〜5を得る。
チャージ比圧縮回路15は、図9に示すように、OR回路61〜68を含み、入力信号の論理和からなる信号を生成する論理和信号生成回路である。チャージ比圧縮回路15は、アップ信号UP1〜UP5の論理和をアップ論理和信号UPOUTとして出力する。すなわち、アップ論理和信号UPOUTは、アップ信号UP1〜UP5のうちいずれか1つが論理レベル1の場合に論理レベル1となり、アップ信号UP1〜UP5のいずれもが論理レベル0の場合に論理レベル0となる。
また、チャージ比圧縮回路15は、ダウン信号DN1〜DN5の論理和をダウン論理和信号DNOUTとして出力する。すなわち、ダウン論理和信号DNOUTは、ダウン信号DN1〜DN5のうちいずれか1つが論理レベル1の場合に論理レベル1となり、ダウン信号DN1〜DN5のいずれもが論理レベル0の場合に論理レベル0となる。
チャージポンプ16は、図10に示すように、Pチャネル型のMOS(Metal-Oxide-Semiconductor)トランジスタであるトランジスタ71及び72と、Nチャネル型のMOSトランジスタであるトランジスタ73及び74を含む。トランジスタ71は、固定バイアスであるPバイアス電圧の供給を受けてON状態となる。トランジスタ74は、固定バイアスであるNバイアス電圧の供給を受けてON状態となる。
トランジスタ72のゲートには、アップ論理和信号UPOUTの逆相の信号であるXUPOUTが供給される。チャージポンプ16には、図示せぬ定電流源から定電流ICPが供給される。アップ論理和信号UPOUTが論理レベル1の場合、すなわちその逆相信号XUPOUTが論理レベル0の場合に、トランジスタ72がオン状態となり、パルス幅×ICPの電荷量をラインL1にチャージする。
トランジスタ73のゲートには、ダウン論理和信号DNOUTが供給される。ダウン論理和信号DNOUTが論理レベル1の場合にトランジスタ73がオン状態となり、パルス幅×ICPの電荷量をラインL1にディスチャージする。
以上の動作により、チャージポンプ16は、位相比較回路14における比較結果をチャージポンプ電圧CTRLとして出力する。チャージポンプ電圧CTRLは、VCO回路18における再生クロック信号CK1〜CK10の位相の補正を制御する位相制御信号である。
LPF17は、チャージポンプ16から出力されたチャージポンプ電圧CTRLをフィルタリングして、VCO回路18に供給する。
VCO回路18は、再生クロック信号CK1〜CK10を生成して、データラッチ回路12及び位相比較回路14に供給する再生クロック生成回路である。また、VCO回路18は、チャージポンプ16からLPF17を介して供給されたチャージポンプ電圧CTRLに応じて発振周波数を変化させ、再生クロック信号CK1〜CK10の位相を補正する。
次に、クロックデータリカバリ回路10が行うチャージ動作について、受信データDINが基準遷移周期10UI中に10回遷移するデータパターンを有する場合と、基準遷移周期10UI中に1回だけ遷移するデータパターンを有する場合とに分けて説明する。
[10回遷移するデータパターンの場合]
位相比較回路14が出力するアップ信号UP1〜UP5は、図11に示すように、パルス幅が2.5UIで、位相が1UIずつ異なっている。
チャージ比圧縮回路15は、アップ信号UP1〜UP5の論理和をアップ論理和信号UPOUTとして出力する。したがって、アップ論理和信号UPOUTのパルス幅は、11.5UIとなる。
チャージポンプ16は、ラインL1にアップ論理和信号UPOUTのパルス幅×ICP、すなわち11.5×ICPの電荷量をチャージする。
[1回だけ遷移するデータパターンの場合]
アップ信号UP1は、図12に示すように、パルス幅が2.5UIの1パルスの信号となる。これに対し、アップ信号UP2〜UP5は、論理レベル0の信号となる。
チャージ比圧縮回路15は、アップ信号UP1〜UP5の論理和、すなわちパルス幅2.5UIの1パルスの信号をアップ論理和信号UPOUTとして出力する。
チャージポンプ16は、ラインL1にアップ論理和信号UPOUTのパルス幅×ICP、すなわち2.5×ICPの電荷量をチャージする。
以上のように、受信データDINが、基準遷移周期10UI中に10回遷移するデータパターンを有する場合と、基準遷移周期10UI中に1回だけ遷移するデータパターンを有する場合とにおける、チャージポンプ16がチャージする電荷量の比率は、4.6:1(11.5:2.5)となる。
これに対し、仮にクロックデータリカバリ回路10がチャージ比圧縮回路15を有しない場合、チャージポンプ16は、図13に示すようにトランジスタ72a〜72eを備え、夫々アップ信号UP1〜UP5の逆位相の信号の供給をゲートに受けて、パルス幅×ICPの電荷をラインL1にチャージする。これにより、図14に示すように受信データDINが基準遷移周期10UI中に10回遷移するデータパターンを有する場合、チャージポンプ16は、10×2.5UI×ICP、すなわち25×ICPの電荷量をチャージする。
一方、受信データDINが基準遷移周期10UI中に1回だけ遷移するデータパターンを有する場合、チャージ比圧縮回路15を有しないクロックデータリカバリ回路10におけるチャージポンプ16は、2.5UI×ICPの電荷量をチャージする。したがって、受信データDINが、基準遷移周期10UI中に10回遷移するデータパターンを有する場合と、基準遷移周期10UI中に1回だけ遷移するデータパターンを有する場合における、チャージポンプ16がチャージする電荷量の比率は、10:1となる。
以上のように、本発明のクロックデータリカバリ回路10によれば、チャージ比圧縮回路を有しないクロックデータリカバリ回路と比べて、データ遷移の頻度が最大のデータパターンと頻度が最小のパターンとの間におけるチャージされる電荷量の差異を小さく抑えることができる。
なお、上記動作説明では、クロックデータリカバリ回路10が行うチャージ動作について説明したが、ディスチャージ動作についても同様である。すなわち、受信データDINが基準遷移周期10UI中に10回遷移するデータパターンを有する場合、チャージポンプ16は、ダウン論理和信号DNOUTのパルス幅×ICP、すなわち11.5×ICPの電荷量をディスチャージする。受信データDINが基準遷移周期10UI中に1回だけ遷移するデータパターンを有する場合、チャージポンプ16は、ダウン論理和信号DNOUTのパルス幅×ICP、すなわち2.5×ICPの電荷量をディスチャージする。これにより、ディスチャージする電荷量の比率は、4.6:1(11.5:2.5)となり、チャージ比圧縮回路を有しないクロックデータリカバリ回路と比べて、データ遷移の頻度が最大のデータパターンと頻度が最小のパターンとの間におけるディスチャージされる電荷量の差異を小さく抑えることができる。
実施例2のクロックデータリカバリ回路10は、位相比較回路14の構成において、実施例1のクロックデータリカバリ回路10と異なる。
位相比較回路14は、図15に示すように、アップ信号生成回路33a〜33eと、ダウン信号生成回路34a〜34eとから構成される。アップ信号生成回路33a〜33eは、EXOR回路41a〜41e、AND回路51a〜51e及びOR回路81a〜81eを含む。ダウン信号生成回路34a〜34eは、EXOR回路42a〜42e、AND回路52a〜52e及びOR回路82a〜82eを含む。
EXOR回路41a〜41e及び42a〜42eは、データラッチ回路12から出力されたラッチデータ信号DOUT1〜10のうち隣り合う信号(DOUT10に対してはDOUT1)の排他的論理和である排他的論理和信号EX1〜EX10を生成し、AND回路51a〜51e及びAND回路52a〜52eに供給する。すなわち、アップ信号生成回路33a〜33eのEXOR回路41a〜41eは、第n番目のラッチデータ信号と第(n+1)番目のラッチデータ信号の排他的論理和をAND回路51a〜51eに供給する。ダウン信号生成回路34a〜34eのEXOR回路42a〜42eは、第(n+1)番目のラッチデータ信号と第(n+2)番目のラッチデータ信号の排他的論理和をAND回路52a〜52eに供給する。
アップ信号生成回路33a〜33eのOR回路81a〜81eは、互いに1UI周期が異なる再生クロック信号(CK3と5、CK5と7、CK7と9、CK9と1、CK1と3)の論理和をAND回路51a〜51eに供給する。ダウン信号生成回路34a〜34eのOR回路82a〜82eは、互いに1UI周期が異なる再生クロック信号(CK4と6、CK6と8、CK8と10、CK10と2、CK2と4)の論理和をAND回路52a〜52eに供給する。
AND回路51a〜51eは、排他的論理和信号(EX1、3、5、7、9)とOR回路81a〜81eから供給された論理和信号との論理積をアップ信号UP1〜5として生成する。すなわち、アップ信号生成回路33a〜33eは、第n番目及び第(n+1)番目のラッチデータ信号の排他的論理和と第(n+2)番目及び第(n+4)番目の再生クロック信号の論理和との論理積をアップ信号UP1〜5として生成する。
AND回路52a〜52eは、排他的論理和信号(EX2、4、6、8、10)とOR回路82a〜82eから供給された論理和信号との論理積をダウン信号DN1〜5として生成する。すなわち、ダウン信号生成回路34a〜34eは、第(n+1)番目及び第(n+2)番目のラッチデータ信号の排他的論理和と第(n+3)番目及び第(n+5)番目の再生クロック信号の論理和との論理積をダウン信号DN1〜5として生成する。
以上の動作により、位相比較回路14は、アップ信号UP1〜5及びダウン信号DN1〜5を生成して、チャージ比圧縮回路15に供給する。再生クロック信号CK1〜CK10のクロック周期が5UIで且つ0.5UIずつ位相がずれているため、アップ信号UP1〜5は、図16に示すように、パルス幅が3.5UIの信号となる。ダウン信号DN1〜5についても、同様となる。
次に、本実施例のチャージ比圧縮回路15及びチャージポンプ16が行うチャージ動作について、受信データDINが基準遷移周期10UI中に10回遷移するデータパターンを有する場合と、基準遷移周期10UI中に1回だけ遷移するデータパターンを有する場合とに分けて説明する。
[10回遷移するデータパターンの場合]
位相比較回路14が出力するアップ信号UP1〜UP5は、図16に示すように、パルス幅が3.5UIで、位相が1UIずつ異なっている。
チャージ比圧縮回路15は、アップ信号UP1〜UP5の論理和をアップ論理和信号UPOUTとして出力する。したがって、アップ論理和信号UPOUTのパルス幅は、12.5UIとなる。
チャージポンプ16は、ラインL1にアップ論理和信号UPOUTのパルス幅×ICP、すなわち12.5×ICPの電荷量をチャージする。
[1回だけ遷移するデータパターンの場合]
アップ信号UP1は、図17に示すように、パルス幅が3.5UIの1パルスの信号となる。これに対し、アップ信号UP2〜UP5は、論理レベル0の信号となる。
チャージ比圧縮回路15は、アップ信号UP1〜UP5の論理和、すなわちパルス幅3.5UIの1パルスの信号をアップ論理和信号UPOUTとして出力する。
チャージポンプ16は、ラインL1にアップ論理和信号UPOUTのパルス幅×ICP、すなわち3.5×ICPの電荷量をチャージする。
以上のように、受信データDINが、基準遷移周期10UI中に10回遷移するデータパターンを有する場合と、基準遷移周期10UI中に1回だけ遷移するデータパターンを有する場合とにおける、チャージポンプ16がチャージする電荷量の比率は、約3.57:1(12.5:3.5)となる。
したがって、データ遷移の頻度が最大のデータパターンと頻度が最小のパターンとの間におけるチャージされる電荷量の差異を、実施例1のクロックデータリカバリ回路10よりもさらに小さく抑えることができる。
なお、クロックデータリカバリ回路10が行うディスチャージ動作も同様である。すなわち、受信データDINが基準遷移周期10UI中に10回遷移するデータパターンを有する場合、チャージポンプ16は、ダウン論理和信号DNOUTのパルス幅×ICP、すなわち12.5×ICPの電荷量をディスチャージする。受信データDINが基準遷移周期10UI中に1回だけ遷移するデータパターンを有する場合、チャージポンプ16は、ダウン論理和信号DNOUTのパルス幅×ICP、すなわち3.5×ICPの電荷量をディスチャージする。これにより、ディスチャージする電荷量の比率は、約3.57:1(12.5:3.5)となる。
以上のように、本発明に係るクロックデータリカバリ回路10によれば、受信データDINがデータ遷移の頻度が最大のデータパターンを有する場合とデータ遷移の頻度が最小のデータパターンを有する場合とにおける、チャージポンプ16がチャージ又はディスチャージする電荷量の差異を小さく抑えることができる。
したがって、データ遷移の頻度が大きい場合におけるクロックのジッタを抑えつつ、データ遷移の頻度が小さい場合における受信データに対するクロックの追従性を向上させることが可能となる。また、データが遷移しない期間を長く設定して、ダミービットの挿入頻度を少なくすることができるため、データの伝送効率が高いクロックデータリカバリ回路を実現することができる。
なお、上記実施例では、データラッチ回路12が受信データ信号DINに対して5ビットのパラレル変換を行う例について説明した。しかし、パラレル変換のビット数はこれに限られない。例えば、4ビット、6ビット等でパラレル変換を行うものであってもよい。
また、上記実施例1では、位相比較回路14が図6に示すような構成を有する場合について説明した。しかし、位相比較回路14の構成はこれに限られない。例えば、ディレイフリップフロップ(D-FF)を使用するいわゆるBang-Bang型の位相比較回路を用いてもよい。
また、上記実施例では、再生クロック信号CK1〜CK10のクロック周期が5UIであり、アップ信号UP1〜5及びダウン信号DN1〜5のパルス幅が2.5UIである場合について説明した。しかし、クロック周期やパルス幅はこれに限定されない。本発明は、アップ信号UP1〜5及びダウン信号DN1〜5が、1UIよりも大なるパルス幅を有する場合に適用可能である。
すなわち、チャージ比圧縮回路15は、アップ信号UP1〜UP5の論理和であるアップ論理和信号UPOUTのパルス幅が、アップ信号UP1〜UP5の各々のパルス幅の合計よりも小さくなるよう、チャージポンプのチャージ量を圧縮するものである。同様に、チャージ比圧縮回路15は、ダウン信号DN1〜DN5の論理和であるダウン論理和信号DNOUTのパルス幅が、ダウン信号DN1〜DN5の各々のパルス幅の合計よりも小さくなるよう、チャージポンプのディスチャージ量を圧縮するものである。
要するに、本発明に係るクロックデータリカバリ回路(10)は、基準クロック信号に同期した入力データ片の系列からなる入力データ信号(DIN)を受け、再生クロック信号を生成する。再生クロック生成回路(18)は、基準クロック信号の周期(UI)の1/2ずつ互いに位相が異なる複数の再生クロック信号(CK1〜10)を生成する。ラッチ回路(12)は、複数の再生クロック信号のエッジタイミングで入力データ信号を順次ラッチし、複数のラッチデータ信号(DOUT1〜10)を生成する。比較回路(14)は、複数のラッチデータ信号のうち、第n番目(nは自然数)のラッチデータ信号と第(n+1)番目のラッチデータ信号とが異なる場合に基準クロック信号の周期(UI)よりも大なるパルス幅を有するアップ信号(UP1〜5)を生成し、第(n+1)番目のラッチデータ信号と第(n+2)番目のラッチデータ信号とが異なる場合に基準クロック信号の周期よりも大なるパルス幅を有するダウン信号(DN1〜5)を生成して、複数のアップ信号と複数のダウン信号とを得る。論理和信号生成回路(15)は、複数のアップ信号の論理和からなる第1論理和信号(UPOUT)と、複数のダウン信号の論理和からなる第2論理和信号(DNOUT)とを生成する。チャージポンプ(16)は、第1論理和信号に基づいて電荷をチャージし、第2論理和信号に基づいて電荷をディスチャージして、位相制御電圧(CTRL)を生成する。再生クロック生成回路は、位相制御電圧に応じて、再生クロック信号の位相を補正する。
10 クロックデータリカバリ回路
11 受信回路
12 データラッチ回路
13 PLL
14 位相比較回路
15 チャージ比圧縮回路
16 チャージポンプ
17 LPF
18 VCO
21〜30 FF
31、33 アップ信号生成回路
32、34 ダウン信号生成回路
41、42 EXOR回路
51、52 AND回路
61〜68 OR回路
71〜74 トランジスタ
81、82 OR回路

Claims (9)

  1. 基準クロック信号に同期した入力データ片の系列からなる入力データ信号を受け、再生クロック信号を生成するクロックデータリカバリ回路であって、
    前記基準クロック信号の周期の1/2ずつ互いに位相が異なる複数の再生クロック信号を生成する再生クロック生成回路と、
    前記複数の再生クロック信号のエッジタイミングで前記入力データ信号を順次ラッチし、複数のラッチデータ信号を生成するラッチ回路と、
    前記複数のラッチデータ信号のうち、第n番目(nは自然数)のラッチデータ信号と第(n+1)番目のラッチデータ信号とが異なる場合に前記基準クロック信号の周期よりも大なるパルス幅を有するアップ信号を生成し、第(n+1)番目のラッチデータ信号と第(n+2)番目のラッチデータ信号とが異なる場合に前記基準クロック信号の周期よりも大なるパルス幅を有するダウン信号を生成して、複数のアップ信号と複数のダウン信号とを得る比較回路と、
    前記複数のアップ信号の論理和からなる第1論理和信号と、前記複数のダウン信号の論理和からなる第2論理和信号とを生成する論理和信号生成回路と、
    前記第1論理和信号に基づいて電荷をチャージし、前記第2論理和信号に基づいて電荷をディスチャージして、位相制御電圧を生成するチャージポンプと、
    を含み、
    前記再生クロック生成回路は、前記位相制御電圧に応じて、前記複数の再生クロック信号の位相を補正し、
    前記比較回路は、
    前記第n番目のラッチデータ信号及び第(n+1)番目のラッチデータ信号の排他的論理和からなる第1排他的論理和信号と、前記複数の再生クロック信号のうちの1との論理積を前記アップ信号として生成し、
    前記第(n+1)番目のラッチデータ信号及び第(n+2)番目のラッチデータ信号の排他的論理和からなる第2排他的論理和信号と、前記複数の再生クロック信号のうちの1との論理積を前記ダウン信号として生成することを特徴とするクロックデータリカバリ回路。
  2. 基準クロック信号に同期した入力データ片の系列からなる入力データ信号を受け、再生クロック信号を生成するクロックデータリカバリ回路であって、
    前記基準クロック信号の周期の1/2ずつ互いに位相が異なる複数の再生クロック信号を生成する再生クロック生成回路と、
    前記複数の再生クロック信号のエッジタイミングで前記入力データ信号を順次ラッチし、複数のラッチデータ信号を生成するラッチ回路と、
    前記複数のラッチデータ信号のうち、第n番目(nは自然数)のラッチデータ信号と第(n+1)番目のラッチデータ信号とが異なる場合に前記基準クロック信号の周期よりも大なるパルス幅を有するアップ信号を生成し、第(n+1)番目のラッチデータ信号と第(n+2)番目のラッチデータ信号とが異なる場合に前記基準クロック信号の周期よりも大なるパルス幅を有するダウン信号を生成して、複数のアップ信号と複数のダウン信号とを得る比較回路と、
    前記複数のアップ信号の論理和からなる第1論理和信号と、前記複数のダウン信号の論理和からなる第2論理和信号とを生成する論理和信号生成回路と、
    前記第1論理和信号に基づいて電荷をチャージし、前記第2論理和信号に基づいて電荷をディスチャージして、位相制御電圧を生成するチャージポンプと、
    を含み、
    前記再生クロック生成回路は、前記位相制御電圧に応じて、前記複数の再生クロック信号の位相を補正し、
    記比較回路は、
    前記第n番目のラッチデータ信号及び第(n+1)番目のラッチデータ信号の排他的論理和からなる第1排他的論理和信号と、前記複数の再生クロック信号のうち前記基準クロック信号の周期以上の位相差を有する2の再生クロック信号の論理和との論理積を前記アップ信号として生成し、
    前記第(n+1)番目のラッチデータ信号及び第(n+2)番目のラッチデータ信号の排他的論理和からなる第2排他的論理和信号と、前記複数の再生クロック信号のうちの前記基準クロック信号の周期以上の位相差を有する2の再生クロック信号の論理和との論理積を前記ダウン信号として生成することを特徴とするクロックデータリカバリ回路。
  3. 基準クロック信号に同期した入力データ片の系列を受信して増幅し、前記入力データ信号として前記ラッチ回路に供給する受信回路と、
    前記チャージポンプと前記再生クロック生成回路との間に配され、前記位相制御電圧をフィルタリングして前記再生クロック生成回路に供給するローパスフィルタをさらに含むことを特徴とする請求項1又は2に記載のクロックデータリカバリ回路。
  4. 基準クロック信号に基づいて、前記基準クロック信号の周期の1/2ずつ互いに位相が異なる複数の再生クロック信号を生成する再生クロック生成回路と、 前記基準クロック信号に同期したデータ片の系列のうち、第n番目(nは自然数)のデータ片と第(n+1)番目のデータ片とが異なる場合に複数のアップ信号を生成し、第(n+1)番目のデータ片と第(n+2)番目のデータ片とが異なる場合に複数のダウン信号を生成し、複数のアップ信号と複数のダウン信号とを得る比較回路と、
    前記複数のアップ信号の論理和からなる第1論理和信号と、前記複数のダウン信号の論理和からなる第2論理和信号とを生成する論理和信号生成回路と、
    前記第1論理和信号に基づいて電荷をチャージし、前記第2論理和信号に基づいて電荷をディスチャージして、位相制御電圧を生成するチャージポンプと、
    を含み、
    前記再生クロック生成回路は、前記位相制御電圧に応じて、前記複数の再生クロック信号の位相を補正し、
    前記比較回路は、
    前記第n番目のデータ片及び第(n+1)番目のデータ片の排他的論理和からなる第1排他的論理和信号と、前記複数の再生クロック信号のうちの1との論理積を前記アップ信号として生成し、
    前記第(n+1)番目のデータ片及び第(n+2)番目のデータ片の排他的論理和からなる第2排他的論理和信号と、前記複数の再生クロック信号のうちの1との論理積を前記ダウン信号として生成することを特徴とする位相同期回路。
  5. 基準クロック信号に基づいて、前記基準クロック信号の周期の1/2ずつ互いに位相が異なる複数の再生クロック信号を生成する再生クロック生成回路と、 前記基準クロック信号に同期したデータ片の系列のうち、第n番目(nは自然数)のデータ片と第(n+1)番目のデータ片とが異なる場合に複数のアップ信号を生成し、第(n+1)番目のデータ片と第(n+2)番目のデータ片とが異なる場合に複数のダウン信号を生成し、複数のアップ信号と複数のダウン信号とを得る比較回路と、
    前記複数のアップ信号の論理和からなる第1論理和信号と、前記複数のダウン信号の論理和からなる第2論理和信号とを生成する論理和信号生成回路と、
    前記第1論理和信号に基づいて電荷をチャージし、前記第2論理和信号に基づいて電荷をディスチャージして、位相制御電圧を生成するチャージポンプと、
    を含み、
    前記再生クロック生成回路は、前記位相制御電圧に応じて、前記複数の再生クロック信号の位相を補正し、
    前記比較回路は、
    前記第n番目のデータ片及び第(n+1)番目のデータ片の排他的論理和からなる第1排他的論理和信号と、前記複数の再生クロック信号のうち前記基準クロック信号の周期以上の位相差を有する2の再生クロック信号の論理和との論理積を前記アップ信号として生成し、
    前記第(n+1)番目のデータ片及び第(n+2)番目のデータ片の排他的論理和からなる第2排他的論理和信号と、前記複数の再生クロック信号のうちの前記基準クロック信号の周期以上の位相差を有する2の再生クロック信号の論理和との論理積を前記ダウン信号として生成することを特徴とする位相同期回路。
  6. 前記チャージポンプと前記再生クロック生成回路との間に配され、前記位相制御電圧をフィルタリングして前記再生クロック生成回路に供給するローパスフィルタをさらに含むことを特徴とする請求項4又は5に記載の位相同期回路。
  7. 基準クロック信号に同期した入力データ片の系列からなる入力データ信号を受け、再生クロック信号を生成するクロックデータリカバリ回路が形成されている半導体装置であって、
    前記基準クロック信号の周期の1/2ずつ互いに位相が異なる複数の再生クロック信号を生成する再生クロック生成回路と、
    前記複数の再生クロック信号のエッジタイミングで前記入力データ信号を順次ラッチし、複数のラッチデータ信号を生成するラッチ回路と、
    前記複数のラッチデータ信号のうち、第n番目(nは自然数)のラッチデータ信号と第(n+1)番目のラッチデータ信号とが異なる場合に前記基準クロック信号の周期よりも大なるパルス幅を有するアップ信号を生成し、第(n+1)番目のラッチデータ信号と第(n+2)番目のラッチデータ信号とが異なる場合に前記基準クロック信号の周期よりも大なるパルス幅を有するダウン信号を生成して、複数のアップ信号と複数のダウン信号とを得る比較回路と、
    前記複数のアップ信号の論理和からなる第1論理和信号と、前記複数のダウン信号の論理和からなる第2論理和信号とを生成する論理和信号生成回路と、
    前記第1論理和信号に基づいて電荷をチャージし、前記第2論理和信号に基づいて電荷をディスチャージして、位相制御電圧を生成するチャージポンプと、
    を含み、
    前記再生クロック生成回路は、前記位相制御電圧に応じて、前記複数の再生クロック信号の位相を補正し、
    前記比較回路は、
    前記第n番目のラッチデータ信号及び第(n+1)番目のラッチデータ信号の排他的論理和からなる第1排他的論理和信号と、前記複数の再生クロック信号のうちの1との論理積を前記アップ信号として生成し、
    前記第(n+1)番目のラッチデータ信号及び第(n+2)番目のラッチデータ信号の排他的論理和からなる第2排他的論理和信号と、前記複数の再生クロック信号のうちの1との論理積を前記ダウン信号として生成することを特徴とする半導体装置。
  8. 基準クロック信号に同期した入力データ片の系列からなる入力データ信号を受け、再生クロック信号を生成するクロックデータリカバリ回路が形成されている半導体装置であって、
    前記基準クロック信号の周期の1/2ずつ互いに位相が異なる複数の再生クロック信号を生成する再生クロック生成回路と、
    前記複数の再生クロック信号のエッジタイミングで前記入力データ信号を順次ラッチし、複数のラッチデータ信号を生成するラッチ回路と、
    前記複数のラッチデータ信号のうち、第n番目(nは自然数)のラッチデータ信号と第(n+1)番目のラッチデータ信号とが異なる場合に前記基準クロック信号の周期よりも大なるパルス幅を有するアップ信号を生成し、第(n+1)番目のラッチデータ信号と第(n+2)番目のラッチデータ信号とが異なる場合に前記基準クロック信号の周期よりも大なるパルス幅を有するダウン信号を生成して、複数のアップ信号と複数のダウン信号とを得る比較回路と、
    前記複数のアップ信号の論理和からなる第1論理和信号と、前記複数のダウン信号の論理和からなる第2論理和信号とを生成する論理和信号生成回路と、
    前記第1論理和信号に基づいて電荷をチャージし、前記第2論理和信号に基づいて電荷をディスチャージして、位相制御電圧を生成するチャージポンプと、
    を含み、
    前記再生クロック生成回路は、前記位相制御電圧に応じて、前記複数の再生クロック信号の位相を補正し、
    前記比較回路は、
    前記第n番目のラッチデータ信号及び第(n+1)番目のラッチデータ信号の排他的論理和からなる第1排他的論理和信号と、前記複数の再生クロック信号のうち前記基準クロック信号の周期以上の位相差を有する2の再生クロック信号の論理和との論理積を前記アップ信号として生成し、
    前記第(n+1)番目のラッチデータ信号及び第(n+2)番目のラッチデータ信号の排他的論理和からなる第2排他的論理和信号と、前記複数の再生クロック信号のうちの前記基準クロック信号の周期以上の位相差を有する2の再生クロック信号の論理和との論理積を前記ダウン信号として生成することを特徴とする半導体装置。
  9. 基準クロック信号に同期した入力データ片の系列を受信して増幅し、前記入力データ信号として前記ラッチ回路に供給する受信回路と、
    前記チャージポンプと前記再生クロック生成回路との間に配され、前記位相制御電圧をフィルタリングして前記再生クロック生成回路に供給するローパスフィルタをさらに含むことを特徴とする請求項7又は8に記載の半導体装置。
JP2014251484A 2014-12-12 2014-12-12 クロックデータリカバリ回路、位相同期回路及び半導体装置 Active JP6479449B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2014251484A JP6479449B2 (ja) 2014-12-12 2014-12-12 クロックデータリカバリ回路、位相同期回路及び半導体装置
US14/963,611 US9356610B1 (en) 2014-12-12 2015-12-09 Clock data recovery circuit and semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2014251484A JP6479449B2 (ja) 2014-12-12 2014-12-12 クロックデータリカバリ回路、位相同期回路及び半導体装置

Publications (2)

Publication Number Publication Date
JP2016116012A JP2016116012A (ja) 2016-06-23
JP6479449B2 true JP6479449B2 (ja) 2019-03-06

Family

ID=56027959

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2014251484A Active JP6479449B2 (ja) 2014-12-12 2014-12-12 クロックデータリカバリ回路、位相同期回路及び半導体装置

Country Status (2)

Country Link
US (1) US9356610B1 (ja)
JP (1) JP6479449B2 (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106059723B (zh) * 2016-08-03 2023-04-07 索尔思光电(成都)有限公司 信号产生装置和方法、误码测试仪和方法
JP6809932B2 (ja) * 2017-02-23 2021-01-06 ラピスセミコンダクタ株式会社 半導体装置及びデータ同期方法
FR3094593B1 (fr) * 2019-03-29 2021-02-19 Teledyne E2V Semiconductors Sas Procédé de synchronisation de données numériques envoyées en série

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3239543B2 (ja) * 1993-07-16 2001-12-17 ソニー株式会社 位相比較回路
US6249159B1 (en) * 1999-12-30 2001-06-19 Intel Corporation Frequency control circuit having increased control bandwidth at lower device operating speed
US7532038B2 (en) * 2005-07-01 2009-05-12 Via Technologies, Inc. Phase detecting circuit having adjustable gain curve and method thereof
JP5365323B2 (ja) * 2009-04-20 2013-12-11 ソニー株式会社 クロックデータリカバリ回路および逓倍クロック生成回路
JP2011120106A (ja) * 2009-12-04 2011-06-16 Rohm Co Ltd クロックデータリカバリ回路
JP5374356B2 (ja) * 2009-12-28 2013-12-25 ラピスセミコンダクタ株式会社 駆動回路及び表示装置
JP2012044446A (ja) 2010-08-19 2012-03-01 Renesas Electronics Corp クロックデータリカバリ回路
JP5711949B2 (ja) * 2010-12-03 2015-05-07 ローム株式会社 シリアルデータの受信回路、受信方法およびそれらを用いたシリアルデータの伝送システム、伝送方法
US8798223B2 (en) * 2010-12-23 2014-08-05 Ashish K. Choudhury Clock and data recovery unit without an external reference clock
US10051406B2 (en) * 2012-02-15 2018-08-14 Maxlinear, Inc. Method and system for broadband near-field communication (BNC) utilizing full spectrum capture (FSC) supporting concurrent charging and communication
JP6121135B2 (ja) * 2012-10-31 2017-04-26 ラピスセミコンダクタ株式会社 同期化回路及びこれを含むクロックデータリカバリ回路
JP6462207B2 (ja) * 2013-11-21 2019-01-30 ラピスセミコンダクタ株式会社 表示デバイスの駆動装置
JP6206212B2 (ja) * 2014-01-23 2017-10-04 富士通株式会社 タイミング信号発生回路
US9172526B1 (en) * 2014-07-24 2015-10-27 Avago Technologies General Ip (Singapore) Pte. Ltd. IQ-skew adaptation for a symmetric eye in a SerDes receiver

Also Published As

Publication number Publication date
JP2016116012A (ja) 2016-06-23
US20160173107A1 (en) 2016-06-16
US9356610B1 (en) 2016-05-31

Similar Documents

Publication Publication Date Title
US11374558B2 (en) Measurement and correction of multiphase clock duty cycle and skew
US7302026B2 (en) Clock recovery circuit and electronic device using a clock recovery circuit
KR100717103B1 (ko) 전압제어 발진기의 발진 주파수를 자동 튜닝할 수 있는위상동기루프 회로, 및 지연라인의 지연시간을 자동 튜닝할수 있는 지연동기루프 회로
JP5463246B2 (ja) 位相同期回路、cdr回路及び受信回路
KR20140012312A (ko) 지연 고정 루프 회로 및 그의 구동 방법
JP2011120106A (ja) クロックデータリカバリ回路
US7372340B2 (en) Precision frequency and phase synthesis with fewer voltage-controlled oscillator stages
Lee et al. A 2.5-10-Gb/s CMOS transceiver with alternating edge-sampling phase detection for loop characteristic stabilization
US10951389B2 (en) Phase detector, phase synchronization circuit, and method of controlling phase synchronization circuit
JP6479449B2 (ja) クロックデータリカバリ回路、位相同期回路及び半導体装置
Hossain et al. A fast-lock, jitter filtering all-digital DLL based burst-mode memory interface
Cheng et al. A difference detector PFD for low jitter PLL
EP3440776B1 (en) Method and circuits for phase-locked loops
KR100878030B1 (ko) 지연 고정 루프 기반의 주파수 체배 기능을 갖는 클럭발생기
JP2006203814A (ja) ロック検出回路およびこれを用いたpll回路
US20070086555A1 (en) DLL circuit having two input standard clocks, clock signal generation circuit having the DLL circuit and clock signal generation method
JP2011166232A (ja) 位相検出回路およびpll回路
JP2004356701A (ja) ハーフレートcdr回路
CN104253610A (zh) 一种延迟锁相环防止错锁的电路及方法
TWI434514B (zh) 時間放大電路及應用該時間放大電路之鎖相迴路
JP6512835B2 (ja) Dll回路及びディスプレイドライバ
US8823429B1 (en) Data transition density normalization for half rate CDRs with bang-bang phase detectors
JP2006287484A (ja) クロック・データリカバリ回路
JP2016116126A (ja) クロックデータリカバリ回路、タイミングコントローラ、電子機器、クロックデータリカバリ方法
JP2006287420A (ja) クロック・データリカバリ回路

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20170928

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20180720

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20180731

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20180928

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20190108

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20190206

R150 Certificate of patent or registration of utility model

Ref document number: 6479449

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150