KR20210093362A - 멀티 뱅크 리프레시 타이밍을 위한 장치 및 방법 - Google Patents

멀티 뱅크 리프레시 타이밍을 위한 장치 및 방법 Download PDF

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KR20210093362A
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제이슨 엠. 존슨
크리스토퍼 쥐. 위두윌트
다니엘 에스. 밀러
요시노리 에스. 후지와라
Original Assignee
마이크론 테크놀로지, 인크.
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Abstract

본 개시의 실시 예는 메모리 디바이스에서 리프레시 동작을 타이밍하기 위한 장치 및 방법에 관한 것이다. 장치는 하나 이상의 리프레시 타이머 회로들에 주기적 신호를 제공하는 발진기를 포함할 수 있다. 각 리프레시 타이머 회로는 메모리 디바이스의 각 메모리 뱅크와 관련된다. 리프레시 타이머는 카운터 블록과 제어 로직 블록을 포함할 수 있다. 제어 로직 블록은 카운터 블록에 주기적 신호를 게이팅할 수 있다. 카운터 블록은 로우 활성 신호 시간 및 로우 프리차지 시간을 카운팅 할 수 있다. 카운터 신호는 리프레시 동작의 펌프들의 수를 출력하기 위해 제어 로직 블록에 의해 사용될 수 있다.

Description

멀티 뱅크 리프레시 타이밍을 위한 장치 및 방법
본 개시는 일반적으로 반도체 디바이스에 관한 것이고, 보다 구체적으로 반도체 메모리 디바이스에 관한 것이다. 특히, 본 개시는 동적 랜덤 액세스 메모리(DRAM)와 같은 휘발성 메모리에 관한 것이다. DRAM은 고 대역폭 메모리(HBM)에 포함될 수 있다. HBM은 각 다이(die)에 하나 이상의 메모리 뱅크들이 있는 다이 스택을 포함할 수 있다.
휘발성 메모리는 데이터를 보존하기 위해 메모리의 데이터를 주기적으로 리프레시해야 한다. 기존 DRAM 및 HBM에서 메모리 뱅크들의 수가 증가함에 따라, 메모리 리프레시 주기 타이밍이 더 어려워지고 및/또는 더 많은 메모리 구성 요소들을 포함해야 할 수 있다.
본 명세서에 설명된 장치 및 방법은 리프레시 타이밍 구성 요소 전용 다이 영역을 감소시키고, 생산 시간을 감소시키고, 및/또는 테스트 시간을 감소시킬 수 있다.
본 명세서에 개시된 적어도 하나의 예시에 따르면 장치는 메모리 뱅크, 주기적 신호를 출력하도록 구성된 발진기 회로, 상기 주기적 신호를 수신하고 상기 메모리 뱅크에 리프레시 신호를 제공하도록 구성된 리프레시 타이머 회로를 포함하고, 상기 리프레시 타이머 회로는 리프레시 커맨드에 응답하여, 카운터 회로를 작동시키고-여기서, 상기 카운터 회로는 상기 주기적 신호에 기초하여 카운트를 출력함-, 상기 리프레시 커맨드에 응답하여, 상기 리프레시 신호를 활성 상태로 설정하고, 상기 카운터 회로가 로우 활성 신호 시간과 동일한 카운트를 출력하는 것에 응답하여, 상기 리프레시 신호를 비활성 상태로 설정하고, 상기 카운터 회로가 로우 프리차지 시간과 동일한 카운트를 출력하는 것에 응답하여, 펌프 카운터를 증가시키고, 그리고 충족되지 않은 상기 펌프 카운터를 기초로 한 펌프 카운트에 응답하여, 상기 리프레시 신호를 활성 상태로 설정하고 상기 카운터 회로를 리셋하도록 더 구성된다.
본 명세서에 개시된 적어도 하나의 예시에 따르면 장치는, 주기적 신호 및 리프레시 커맨드를 수신하도록 구성된 리프레시 활성화 제어 회로, 상기 리프레시 활성화 제어 회로로부터 상기 주기적 신호를 수신하고 상기 주기적 신호에 기초하여 카운트를 출력하도록 구성된 카운터 회로, 상기 카운트를 제1 값과 비교하고 상기 카운트가 상기 제1 값과 같을 때 제1 만족 신호(met signal)를 출력하도록 구성된 제1 비교 회로, 상기 카운트를 제2 값과 비교하고 상기 카운트가 상기 제2 값과 같을 때 제2 만족 신호를 출력하도록 구성된 제2 비교 회로, 상기 제1 만족 신호 및 상기 제2 만족 신호를 수신하고 상기 제1 만족 신호 및 상기 제2 만족 신호 중 적어도 하나에 응답하여 상기 카운터 회로를 리셋하도록 구성된 선택 회로, 및 리프레시 신호를 출력하도록 구성된 출력 제어 회로를 포함하고, 상기 출력 제어 회로는 상기 리프레시 커맨드에 응답하여 상기 리프레시 신호를 활성 상태로 전환하고 상기 제1 만족 신호에 응답하여 상기 리프레시 신호를 비활성화 상태로 전환한다.
본 명세서에 개시된 적어도 하나의 예시에 따르면 장치는, 코어 다이로서, 제1 메모리 뱅크, 제2 메모리 뱅크, 상기 제1 메모리 뱅크와 관련된 제1 리프레시 타이머 회로, 상기 제2 메모리 뱅크와 관련된 제2 리프레시 타이머 회로-여기서 상기 제1 리프레시 타이머 회로 및 제2 리프레시 타이머 회로 각각은 제어 블록 및 카운터 블록을 포함하고, 상기 카운터 블록은 주기적 신호에 기초하여 카운트를 생성하고 상기 카운트가 제1 값에 도달하는 것에 응답하여 제1 신호를 제공하며 상기 카운트가 제2 값에 도달하는 것에 응답하여 제2 신호를 제공하도록 구성되고 상기 제어 블록은 상기 카운터 블록에 상기 주기적 신호를 제공하고 리프레시 커맨드에 응답하여 활성 리프레시 신호를 제공하며 상기 제1 신호 및 상기 제2 신호에 응답하여 리프레시 동작의 펌프 수를 제공하도록 구성 됨-, 및 상기 주기적 신호를 상기 제1 리프레시 타이머 회로 및 상기 제2 리프레시 타이머 회로에 제공하도록 구성된 발진기 회로를 포함하는, 상기 코어 다이를 포함한다.
도 1은 본 개시의 일 실시 예에 따른 반도체 디바이스의 블록도이다.
도 2는 리프레시 사이클의 타이밍 다이어그램이다.
도 3은 본 개시의 일 실시 예에 따른 고 대역폭 메모리(HBM)를 포함하는 반도체 디바이스의 전체 구성을 보여주는 블록도이다.
도 4는 본 개시의 실시 예에 따른 HBM의 일부의 블록도이다.
도 5는 본 개시의 실시 예에 따른 HBM의 일부의 개략도이다.
도 6은 본 개시의 실시 예에 따른 리프레시 타이머 회로의 블록도이다.
도 7은 본 개시의 실시 예에 따른 리프레시 타이머 회로의 동작 흐름도이다.
도 8은 본 개시의 실시 예에 따른 리프레시 동작의 타이밍도이다.
특정 실시 예에 대한 다음의 설명은 본질적으로 단지 예시 일 뿐이며, 본 발명의 범위 또는 그 적용 또는 사용을 제한하려는 의도는 없다. 본 시스템 및 방법의 실시 예에 대한 다음의 상세한 설명에서, 본 명세서의 일부를 형성하고 설명된 시스템 및 방법이 실행될 수 있는 특정 실시 예를 예시로 도시한 첨부 도면을 참조한다. 이들 실시 예들은 당업자가 본원의 개시된 시스템 및 방법을 실행할 수 있도록 충분히 상세하게 설명되고, 다른 실시 예들이 이용될 수 있고 본 개시의 사상 및 범위를 벗어나지 않고 구조적 및 논리적 변경이 이루어질 수 있다는 것을 이해해야 한다. 더욱이, 명확성을 위해, 특정 특징에 대한 상세한 설명은 본 개시의 실시 예의 설명을 모호하게 하지 않도록 당업자에게 명백할 때 논의되지 않을 것이다. 따라서 다음의 상세한 설명은 제한적인 의미로 받아 들여서는 안되며, 본 개시의 범위는 첨부된 청구 범위에 의해서만 정의된다.
메모리 디바이스의 타이밍 사양이 지속적으로 강화되고 메모리 디바이스에 포함된 메모리 뱅크들의 수가 증가함에 따라 메모리에서 리프레시 동작을 적절하게 타이밍하는 것이 더 어려워 질 수 있다. 더욱이, 다이 영역을 소비하는 추가적인 타이밍 구성 요소들이 필요할 수 있으며, 추가 구성 요소의 타이밍을 트리밍하면 메모리 디바이스 제조의 생산 및 테스트 단계가 늘어날 수 있다.
도 1은 본 개시의 적어도 하나의 실시 예에 따른 반도체 디바이스(100)의 전체 구성을 도시하는 블록도이다. 반도체 디바이스(100)는 단일 반도체 칩에 집적된 DRAM 디바이스와 같은 반도체 메모리 디바이스일 수 있다.
반도체 디바이스(100)는 메모리 어레이(118)를 포함한다. 메모리 어레이(118)는 복수의 메모리 뱅크들을 포함하는 것으로 도시된다. 도 1의 실시 예에서, 메모리 어레이(118)는 8 개의 메모리 뱅크들 뱅크0-뱅크7을 포함하는 것으로 도시된다. 다른 실시 예들에서 더 많거나 더 적은 뱅크들이 메모리 어레이(118)에 포함될 수 있다. 각 메모리 뱅크는 복수의 워드 라인들 WL, 복수의 비트 라인들 BL 및 /BL, 및 복수의 워드 라인들 WL과 복수의 비트 라인들 BL 및 /BL의 교차점들에 배치된 복수의 메모리 셀들 MC을 포함한다. 워드 라인 WL의 선택은 로우(row) 디코더(108)에 의해 수행되고 비트 라인 BL 및 /BL의 선택은 컬럼(column) 디코더(110)에 의해 수행된다. 선택된 워드 라인 WL은 워드 라인 드라이버 WD에 의해 원하는 전하로 구동될 수 있다. 도 1의 실시 예에서, 로우 디코더(108)는 각각의 메모리 뱅크에 대한 각각의 로우 디코더를 포함하고 컬럼 디코더(110)는 각각의 메모리 뱅크에 대한 각각의 컬럼 디코더를 포함한다. 비트 라인들 BL 및 /BL은 각각의 감지 증폭기 SAMP에 연결된다.
비트 라인 BL 또는 /BL으로부터의 판독 데이터는 감지 증폭기 SAMP에 의해 증폭되고, 상보적 로컬 데이터 라인들 LIOT/B을 통해 서브 증폭기 전송 게이트(120)에 제공된다. 서브 증폭기 전송 게이트(120)는 적절한 LIOT/B와 적절한 공유 메인 데이터 라인들 MIO 사이에 도전성 경로를 형성하기 위한 스위치 역할을 할 수 있다. 판독 데이터는 서브 증폭기 전송 게이트(120)에 의해 판독 증폭기(126)로 제공되는 도전성 경로를 통해 로컬 데이터 라인들 LIOT/B으로부터 메인 데이터 라인들 MIO으로 전달될 수 있으며, 판독 증폭기는 데이터를 IO 회로(122)에 제공한다. IO 회로(122)로부터 수신된 기록 데이터는 기록 증폭기(126)로부터 출력되고 상보적 메인 데이터 라인들 MIO, 서브 증폭기 전송 게이트(120) 및 상보적 로컬 데이터 라인들 LIOT/B을 통해 감지 증폭기 SAMP에 제공되고, 비트 라인 BL 또는 /BL에 연결된 메모리 셀 MC에 기록된다.
반도체 디바이스(100)는 커맨드 및 어드레스, 및 CS 신호를 수신하기 위해 커맨드 및 어드레스 버스에 결합된 커맨드 및 어드레스 C/A 단자들, 클럭들 CK 및 /CK을 수신하기 위한 클럭 단자들, 데이터를 제공하기 위한 데이터 단자들 DQ, 및 전원 공급 전위들 VDD1, VDD2, VSS, VDDQ 및 VSSQ를 수신하기 위한 전원 공급 단자들을 포함하는 복수의 외부 단자들을 채용한다.
클럭 단자들에는 입력 회로(112)에 제공되는 외부 클럭들 CK 및 /CK이 공급된다. 외부 클럭들은 상보적일 수 있다. 입력 회로(112)는 CK 및 /CK 클럭들에 기초하여 내부 클럭(ICLK)을 생성한다. ICLK 클럭은 커맨드 디코더(106) 및 내부 클럭 생성기(114)에 제공된다. 내부 클럭 생성기(114)는 ICLK 클럭에 기초하여 다양한 내부 클럭들 LCLK를 제공한다. LCLK 클럭들은 다양한 내부 회로들의 타이밍 동작에 사용될 수 있다. 내부 데이터 클럭들 LCLK은 입력/출력 회로(122)에 제공되어 입력/출력 회로(122)에 포함된 회로의 동작의 시간을 측정하고, 예를 들어, 데이터 수신기에 제공되어 기록 데이터의 수신 시간을 측정한다.
C/A 단자들에는 메모리 어드레스들이 제공될 수 있다. C/A 단자들에 공급되는 메모리 어드레스들은 커맨드/어드레스 입력 회로(102)를 통해 어드레스 디코더(104)에 제공된다. 어드레스 디코더(104)는 어드레스를 수신하고 디코딩된 로우 어드레스 XADD를 로우 디코더(108)에 공급하고 디코딩된 컬럼 어드레스 YADD를 컬럼 디코더(110)에 공급한다. 어드레스 디코더(104)는 또한 디코딩된 뱅크 어드레스 BADD를 제공할 수 있으며, 이는 디코딩된 로우 어드레스 XADD 및 컬럼 어드레스 YADD를 포함하는 메모리 어레이(118)의 뱅크를 나타낼 수 있다. C/A 단자들에는 커맨드가 제공될 수 있다. 커맨드의 예로는 다양한 동작들의 타이밍을 제어하는 타이밍 커맨드, 판독 동작을 수행하기 위한 판독 커맨드 및 기록 동작을 수행하기 위한 기록 커맨드와 같은 메모리 액세스를 위한 액세스 커맨드, 뿐만 아니라 다른 커맨드 및 동작들을 포함한다. 액세스 커맨드는 액세스될 메모리 셀(들)을 나타내기 위해 하나 이상의 로우 어드레스 XADD, 컬럼 어드레스 YADD 및 뱅크 어드레스 BADD와 연관될 수 있다.
커맨드는 커맨드/어드레스 입력 회로(102)를 통해 커맨드 디코더(106)에 내부 커맨드 신호로서 제공될 수 있다. 커맨드 디코더(106)는 동작을 수행하기 위한 다양한 내부 신호 및 커맨드를 생성하기 위해 내부 커맨드 신호를 디코딩하는 회로를 포함한다. 예를 들어, 커맨드 디코더(106)는 워드 라인 WL을 선택하기 위한 로우 커맨드 신호와 비트 라인 BL을 선택하기 위한 컬럼 커맨드 신호를 제공할 수 있다.
디바이스(100)는 판독 커맨드인 액세스 커맨드를 수신할 수 있다. 판독 커맨드가 수신되고 뱅크 어드레스, 행 어드레스 및 열 어드레스가 판독 커맨드와 함께 적시에 제공되면, 판독 데이터는 로우 어드레스 및 컬럼 어드레스에 대응하는 메모리 어레이(118)의 메모리 셀 MC로부터 판독된다. 판독 커맨드는 커맨드 디코더(106)(예를 들어, 커맨드 제어기)에 의해 수신되고, 이는 메모리 어레이(118)로부터의 판독 데이터가 판독 증폭기(126)에 제공되도록 내부 커맨드를 제공한다. 판독 데이터는 입/출력 회로(122)를 통해 데이터 단자 DQ로부터 외부로 출력된다.
디바이스(100)는 기록 커맨드인 액세스 커맨드를 수신할 수 있다. 기록 커맨드가 수신되고 뱅크 어드레스, 로우 어드레스 및 컬럼 어드레스가 기록 커맨드와 함께 적시에 제공되면, 데이터 단자 DQ에 공급된 기록 데이터는 로우 어드레스 및 컬럼 어드레스에 대응하는 메모리 어레이(118)의 메모리 셀에 기록된다. 기록 커맨드는 커맨드 디코더(106)에 의해 수신되고, 이는 입/출력 회로(122)의 데이터 수신기에 의해 기록 데이터가 수신되도록 내부 커맨드를 제공한다. 입/출력 회로(122)의 데이터 수신기에 의한 기록 데이터의 수신 타이밍을 위해 기록 클럭이 외부 클럭 단자에 제공될 수도 있다. 기록 데이터는 입/출력 회로(122)를 통해 기록 증폭기(126)에 공급되고, 기록 증폭기(126)에 의해 메모리 어레이(118)에 공급되어 메모리 셀 MC에 기록된다.
디바이스(100)는 또한 리프레시 동작을 수행하도록 하는 커맨드를 수신할 수 있다. 리프레시 신호는 커맨드 디코더(106)가 자동 리프레시 및/또는 다른 리프레시 커맨드를 나타내는 신호를 수신할 때 활성화되는 펄스 신호일 수 있다. 일부 실시 예들에서, 리프레시 커맨드는 메모리 디바이스(100)에 외부적으로 발행될 수 있다. 일부 실시 예들에서, 리프레시 커맨드는 디바이스(100)의 구성 요소에 의해 주기적으로 생성될 수 있다. 리프레시 신호는 리프레시 타이머 회로 RTC(116)에 제공된다. 리프레시 타이머 회로(116)는 또한 발진기 회로 OSC(128)(예를 들어, 발진기)로부터 주기적 신호 OscIn을 수신할 수 있다. 일부 실시 예들에서, 주기적 신호는 10 나노초 이하의 사이클 시간을 가질 수 있다.
일부 실시 예들에서, 발진기 회로(128)는 내부 클럭 생성기(114)와 분리된 회로이다. 일부 실시 예에서, 발진기 회로(128)는 선택적으로 내부 클럭 생성기(114)로부터 LCLK 신호를 수신할 수 있다. 일부 실시 예에서, 디바이스(100)는 각 메모리 뱅크에 대한 리프레시 타이머 회로(116) 및 디바이스(100)의 모든 메모리 뱅크들에 대한 하나의 발진기 회로(128)를 포함할 수 있다. 리프레시 타이머 회로(들)(116)에 제공되는 리프레시 커맨드는 디바이스(100)로 하여금 모든 메모리 뱅크들에 대해 리프레시 동작(예를 들어, 모든 뱅크 리프레시 동작)을 수행하게 하거나 하나 이상의 메모리 뱅크들(그러나 모두보다 적음)에 대해 리프레시 동작을 수행하게 할 수 있다(예를 들어, 뱅크 리프레시 동작 당). 일부 실시 예들에서, 뱅크 리프레시 동작 당 리프레시된 메모리 뱅크(들)는 어드레스 디코더(104)로부터 리프레시 타이머 회로(들)(116)에 제공되는 뱅크 어드레스 BADD에 의해 식별되고, 뱅크 어드레스 BADD와 연관된 이들 리프레시 타이머 회로들(116)만이 리프레시 커맨드의 수신에 응답한다. 일부 실시 예들에서, 뱅크 어드레스 BADD는 커맨드 디코더(106)에 제공될 수 있고, 이는 그 다음 REF/REF-sub를 적절한 리프레시 타이머 회로(들)(116)에 제공한다.
리프레시 타이머 회로(116)는 리프레시 동작을 수행하기 위해 다양한 내부 제어 신호를 제공 및 수신한다. 예를 들어, 제어 신호 ROutput은 리프레시 타이머 회로(116)에 의해 로우 디코더(108)에 제공되고 제어 신호 REF/REF-sb는 커맨드 디코더(106)로부터 리프레시 타이머 회로(116)에 의해 수신될 수 있다.
리프레시 동작은 리프레시 사이클 시간 동안 수행된다. 커맨드 디코더(106) 및 리프레시 타이머 회로(116)는 리프레시 사이클 시간 내에 리프레시 동작을 수행하는 타이밍을 갖는 REF/REF-sb 및 ROutput 신호를 각각 제공한다. 예를 들어, 커맨드 디코더(106) 및 리프레시 타이머 회로(116)는 리프레시 사이클 시간 내에 다수의 연속 리프레시 활성화들을 갖도록 제어 신호를 제공한다. 일부 실시 예들에서, 리프레시 활성화들의 각각은 상이한 그룹의 메모리 셀들(예를 들어, 상이한 로우의 메모리 셀들)을 리프레시 하는데 사용될 수 있다. 커맨드 디코더(106) 및 리프레시 타이머 회로(116)는 타이밍 마진(timing margin)이 작을 수 있지만 리프레시 사이클 시간 동안 다중 활성화들을 수행하기에 충분한 타이밍 제어를 갖는 제어 신호를 제공한다. 본 개시의 일 실시 예에서, 커맨드 디코더(106) 및 리프레시 타이머 회로(116)는 리프레시 사이클 시간 내에 두 개의 연속 리프레시 활성화들(예를 들어, 이중 펌프 리프레시)를 포함하도록 REF/REF-sb 및 ROutput 신호를 제공한다. 모든 뱅크 리프레시 동작들 및/또는 뱅크 당 리프레시 동작은 리프레시 사이클 동안 다수의 리프레시 활성화들을 가질 수 있다. 리프레시 타이머 회로(116)는 발진기 회로(128)로부터의 주기적 신호를 사용하여 하나 이상의 메모리 뱅크들에 제공되는 리프레시 신호의 시간을 측정하기 위해 특정 시간 값들로 카운트 할 수 있다. 일부 실시 예에서, tRAS 및 tRP가 사용될 수 있다.
디바이스(100)의 전원 공급 단자에는 전원 공급 전위들 VDD1, VDD2 및 VSS가 공급된다. 전원 공급 전위들 VDD1, VDD2, VSS는 내부 전압 생성기 회로(124)에 공급된다. 내부 전압 생성기 회로(124)는 전원 공급 장치 단자에 공급되는 전원 공급 전위들 VDD1, VDD2 및 VSS를 기초로 다양한 내부 전위들 VPP, VOD, VARY, VPERI 등을 생성한다. 다양한 내부 전위들 및 전원 공급 전위들이 디바이스(100)의 다른 회로들에 사용될 수 있지만, 내부 전위 VPP는 주로 로우 디코더(108)에서 사용되며, 내부 전위들 VOD 및 VARY는 주로 메모리 어레이(118)에 포함된 감지 증폭기 SAMP에서 사용되며, 내부 전위 VPERI는 많은 주변 회로 블록들에서 사용된다.
전원 공급 장치 단자들에는 전원 공급 전위들 VDDQ 및 VSSQ도 제공된다. 전원 공급 전위들 VDDQ 및 VSSQ는 입/출력 회로(122)에 공급된다. 전원 공급 단자들에 공급되는 전원 공급 전위들 VDDQ 및 VSSQ는 본 발명의 일 실시 예에서 전원 공급 단자에 공급되는 전원 공급 전위들 VDD 및 VSS와 동일한 전위일 수 있다. 전원 공급 단자들에 공급되는 전원 공급 전위들 VDDQ 및 VSSQ는 본 발명의 다른 실시 예에서 전원 공급 단자들에 공급되는 전원 공급 전위들 VDD 및 VSS과 다른 전위일 수 있다. 전원 공급 단자에 공급되는 전원 공급 전위들 VDDQ 및 VSSQ는 입/출력 회로(122)에 사용되어 입/출력 회로(122)에 의해 생성된 전원 공급 노이즈가 다른 회로 블록들로 전파되지 않는다.
도 2는 메모리의 리프레시 동작의 타이밍도(200)이다. 본 개시의 일부 실시 예들에서, 리프레시 동작은 도 1의 반도체 디바이스(100)에 의해 수행될 수 있다.
메모리의 단일 뱅크에 대한 리프레시 동작에 할당된 시간을 tRFCsb라고 할 수 있다. 리프레시 동작 동안, 메모리 뱅크의 다중 리프레시들이 tRFCsb 내에서 발생할 수 있다. 이러한 다중 리프레시들을 "펌프들"이라고 할 수 있다. 예를 들어, 도 2에 도시된 바와 같이 두 개의 펌프들, 펌프0 및 펌프1이 리프레시 동작 중에 수행된다. 두 개의 펌프들이 도시되어 있지만, 더 많거나 더 적은 펌프들이 수행될 수 있다(예를 들어, 1, 3, 4, 8 펌프들 등). 펌프들의 수에 관계없이, 모든 펌프들은 tRFCsb 내에서 완료된다. 리프레시 동작에서 각 펌프의 시간 길이는 메모리의 로우 활성 시간(tRAS)과 동일하거나 실질적으로 유사할 수 있다. 리프레시 동작에서 각 펌프 사이의 시간 길이는 로우 프리차지 시간(tRP)과 같거나 실질적으로 유사할 수 있다.
메모리 디바이스마다 리프레시 타이밍에 대한 사양이 다르다. 예를 들어, 고 대역폭 메모리(HBM)는 단일 뱅크 리프레시에 대해 200ns를 제공할 수 있다. 상당한 수의 메모리 뱅크들(예를 들어, 25)가 단일 뱅크 리프레시 기간 동안 독립적으로 리프레시 될 수 있다. 일부 HBM 시스템에서는, 리프레시 동작에는 적어도 세 개의 펌프들이 필요하다. 특정 DDR 메모리 디바이스들의 사양은 비슷할 수 있다.
도 3은 본 개시의 적어도 하나의 실시 예에 따른 고 대역폭 메모리(HBM)를 포함하는 반도체 디바이스(300)의 전체 구성을 도시하는 블록도이다. 디바이스(300)는 다중 다이들, 다이0-N을 포함할 수 있다. 디바이스(300)는 임의의 수의 다이들을 포함할 수 있다. 예를 들어, 다이의 수는 4 일 수 있다. 다른 예에서, 다이의 수는 8 일 수 있다. 본 개시의 일부 실시 예에서, 디바이스(300)의 적어도 하나의 다이는 도 1의 반도체 디바이스(100)를 포함한다.
각 다이는 하나 이상의 메모리 뱅크들, 뱅크0-N을 포함할 수 있다. 각 다이는 임의의 수의 메모리 뱅크들을 포함할 수 있다. 예를 들어, 다이는 16 개 뱅크들, 32 개 뱅크들, 64 개 뱅크들, 128 개 뱅크들 또는 256 개 뱅크들을 포함할 수 있다. 메모리 뱅크들을 포함하는 다이는 때때로 코어 다이(305) 또는 집합적으로 스택으로 지칭될 수 있다. 일부 실시 예들에서, 디바이스(300)는 제어기 다이(310)를 더 포함 할 수 있고, 이는 때로는 로직 다이 또는 인터페이스 다이라고도 지칭된다. 제어기 다이(310)는 메모리 동작을 수행하기 위해 코어 다이(305)에 커맨드(예를 들어, 메모리 액세스 커맨드) 및 신호(예를 들어, 클럭 신호)를 제공하는 하나 이상의 제어 회로들을 포함할 수 있다. 일부 실시 예에서, 제어기 다이(310)는 코어 다이(305) 및 디바이스(300)에 포함된 하나 이상의 구성 요소들에 대한 액세스를 제공할 수 있다. 예를 들어, 제어기 다이(305)는 그래픽 처리 유닛(미도시)에 연결될 수 있다. 도전성 경로(315)는 다이를 서로 및/또는 제어기 다이(310)에 결합할 수 있다. 일부 실시 예들에서, 도전성 경로(315)는 실리콘 관통 비아(TSV)를 포함할 수 있다. 일부 실시 예들에서, 도전성 경로(315)는 솔더 볼(solder ball)들을 포함할 수 있다. 하나 이상의 도전성 경로들(315)은 다이0-N에 대한 데이터 입력 및 출력을 위한 하나 이상의 채널들을 제공할 수 있다. 일부 실시 예들에서, 각 다이, 다이0-N에는 두 개의 채널들이 제공될 수 있다. 일부 실시 예에서, 각 다이, 다이0-N에는 네 개의 채널들이 제공될 수 있다.
일부 실시 예들에서, 코어 다이(305)의 각각의 다이, 다이0-N은 디바이스(100)에 도시되고 설명된 바와 같이 구성 요소들의 일부 또는 전부를 포함할 수 있다(예를 들어, 로우 및 컬럼 디코더, 커맨드 디코더, IO 회로 등). 즉, 일부 실시 예들에서, 각각의 다이는 DDR 메모리의 DRAM 다이와 유사할 수 있다. 각각의 다이, 다이0-N이 메모리를 동작시키기 위한 다수의 구성 요소들을 포함하는 일부 실시 예에서, 제어기 다이(310)는 디바이스(300)로부터 생략될 수 있다. 일부 실시 예들에서, 디바이스(100)에 설명된 하나 이상의 구성 요소들이 제어기 다이(310)에 포함될 수 있다(예를 들어, 커맨드 디코더, 내부 클럭 생성기, 커맨드 어드레스 입력 회로 등). 이것은 코어 다이(305)의 다이, 다이0-N 상의 다이 레이아웃 영역을 절약할 수 있다.
도 4는 본 개시의 실시 예에 따른 HBM(400)의 일부의 블록도이다. HBM(400)에 포함된 두 개의 다이, 다이0 및 다이1의 일부가 도시된다. 다이, 다이0 및 다이1은 스택에 포함된 다이일 수 있다. HBM(400)은 일부 실시 예들에서 도 3의 디바이스(300)와 같은 HBM을 포함하는 디바이스에 포함될 수 있다. 다이(예를 들어, 다이0 및 다이1)가 서로 나란히 예시되어 있지만, 다이는 도 3에 도시된 바와 같이 HBM에서 수직으로 적층될 수 있음이 이해된다. 도 4를 참조하면, 각각의 다이, 다이0 및 다이1은 메모리 뱅크들, 뱅크0-N을 포함한다. 각각의 리프레시 타이머 회로(405)는 메모리 뱅크들, 뱅크0-N의 각각에 연결될 수 있다. 각각의 리프레시 타이머 회로(405)는 커맨드 디코더(410)로부터의 리프레시 커맨드 및 발진기 회로(415)로부터의 주기적 신호를 수신할 수 있다. 일부 실시 예에서, 리프레시 타이머 회로(405), 커맨드 디코더(410) 및/또는 발진기 회로(415)는 도 1을 참조하여 이전에 설명된 바와 같이 리프레시 타이머 회로(116), 커맨드 디코더(106) 및/또는 발진기 회로(128)로서 동작한다.
커맨드 디코더(410) 및 발진기 회로(415)에 대해 점선으로 도시된 바와 같이 다수의 실시 예들이 도 4에 도시되어 있다. 일부 실시 예들에서, 다이0 및 다이1 각각은 발진기 회로(415)를 포함한다. 다른 실시 예들에서, 다이0 및 다이1은 별도의 다이(425)에 위치한 단일 발진기 회로(415)로부터 주기적 신호를 수신할 수 있다. 이들 실시 예들에서, 다이(425)는 다이0 및 다이1과 유사한 메모리 뱅크들을 포함하는 다이일 수 있거나 HBM(400)의 제어기 다이일 수 있다. 일부 실시 예들에서, 다이0 및 다이1 각각은 커맨드 디코더(410)를 포함한다. 일부 실시 예들에서, 다이0 및 다이1은 개별 다이(425) 상의 단일 커맨드 디코더(410)로부터 커맨드를 수신할 수 있다. 일부 실시 예들에서, HBM(400)은 다수의 발진기 회로들(415) 및 단일 커맨드 디코더(410)를 포함할 수 있다. 일부 실시 예들에서, 디바이스는 다수의 커맨드 디코더(410) 및 단일 발진기 회로(415)를 포함할 수 있다.
도 5는 본 개시의 실시 예에 따른 HBM(500)의 일부의 개략도이다. HBM(500)은 코어 다이 스택(505)을 포함할 수 있다. 도 5에서는 단일 레벨로 도시되지만, 코어 다이 스택(505)은 수직으로 적층된 다중 다이를 포함할 수 있으며, 코어 다이 스택(505)의 각 다이는 하나 이상의 메모리 뱅크들(510)을 포함한다. 코어 다이 스택(505)은 다수의 메모리 뱅크들(510)을 포함할 수 있다. 도 5에 도시된 예에서, 코어 다이 스택(505)은 128 개의 메모리 뱅크들(510)을 포함한다. 예를 들어, 코어 다이 스택(505)의 각 다이는 16 개의 메모리 뱅크들을 포함할 수 있다(예를 들어, 8 개의 다이). 다른 예에서, 코어 다이 스택(505)의 각 다이는 32 개의 메모리 뱅크들을 포함할 수 있다(예를 들어, 4 개의 다이). 코어 다이 스택(505)에 포함된 32 개의 메모리 뱅크들(510)을 갖는 다이의 예시적인 묘사는 점선 박스(506)로 도시된다. 이 예에서, 코어 다이 스택(505)은, 각각 32 개의 메모리 뱅크들(510)을 갖는, 4 개의 코어 다이를 포함할 수 있다. 4 개의 코어 다이는 수직으로 적층될 수 있다.
로우 디코더(XDEC)(515) 및 컬럼 디코더(YDEC)(520)는 각 메모리 뱅크(510)에 대해 제공될 수 있다. 도 5에 도시된 예에서, 메모리 뱅크들(510)은 디지털 감지 증폭기(DSA)(522)를 공유할 수 있지만, 다른 예에서, 각각의 메모리 뱅크(510)는 자신의 디지털 감지 증폭기(522)를 가질 수 있다. 일부 실시 예들에서, 메모리 뱅크(510)는 판독/기록 증폭기 및 오류 정정 코드 회로(미도시)와 같은 다른 구성 요소들을 공유할 수 있다. 리프레시 타이머 회로(525)는 각각의 메모리 뱅크(510)와 관련된다. 일부 실시 예들에서, 리프레시 타이머 회로(525)는 로우 디코더(515)에 인접하게 위치될 수 있다. 다른 실시 예들에서, 리프레시 타이머 회로(525)는 코어 다이 스택(505)의 다른 곳에 위치할 수 있다. 일부 실시 예들에서(도 5에 도시되지 않음), 리프레시 타이머 회로(525)는 다수의 메모리 뱅크들(510)과 연관될 수 있다.
코어 다이 스택(505)은 하나 이상의 발진기 회로들(530)을 포함할 수 있다. 도 5에 도시된 예에서, 코어 다이 스택(505)은 네 개의 발진기 회로들을 포함한다. 발진기 회로들(530)은 도전성 경로들(535)을 통해 다수의 리프레시 타이머 회로들(525)에 주기적 신호를 제공할 수 있다. 일부 실시 예들에서, 도전성 경로들(535)은 코어 다이 스택(505)의 단일 다이 내에 포함된 도전성 트레이스들을 포함할 수 있다. 다른 실시 예들에서, 도전성 경로들(535)은 코어 다이 스택(505)에서 둘 이상의 다이 사이에서 연장될 수 있다. 일부 실시 예에서, 도전성 경로들(535)은 하나 이상의 TSV들을 포함할 수 있다. 도 5에 도시된 예에서, 각각의 발진기 회로(530)는 32 개의 리프레시 타이머 회로들(525)에 주기적 신호를 제공한다. 발진기 회로들(530)는 도 5에 도시된 바와 같이 코어 다이 스택(505)의 스파인(spine)을 따라 포함될 수 있다. 다른 실시 예들에서, 발진기 회로(530)는 코어 다이 스택(505)의 다른 영역에 포함될 수 있다. 발진기 회로들(530)은 일부 실시 예에서 서로 독립적으로 동작할 수 있지만, 발진기 회로(530)를 트리밍할 수 있도록 하나 이상의 퓨즈를 포함할 수 있어서 발진기 회로(530)가 동일한 사이클 시간을 갖고 및/또는 동기화된다.
도 6은 본 개시의 일 실시 예에 따른 리프레시 타이머 회로(600)의 블록도이다. 리프레시 타이머 회로(600)는 카운터 블록(605) 및 제어 로직 블록(610)을 포함할 수 있다. 제어 로직 블록은 발진기 회로(예를 들어, 발진기 회로(128, 415 또는 530))로부터 주기적 신호(OscIn)를 수신하는 리프레시 활성화 제어 회로(615)를 포함할 수 있다. 리프레시 활성화 제어 회로(615)는 리프레시 커맨드 신호(REF/REFsb)를 더 수신할 수 있다. 리프레시 커맨드 신호는 리프레시 동작이 수행되도록 커맨드 디코더(예를 들어, 커맨드 디코더(106))에 의해 제공될 수 있다. 리프레시 활성화 제어 회로(615)는 리프레시 활성화기 회로(618)를 포함할 수 있으며, 이는 리프레시 커맨드를 수신하면 tRAS/tRP 선택 회로(635)에 활성 제어 신호를 제공할 수 있다. 활성 제어 신호에 응답하여, tRAS/tRP 선택 회로(635)는 활성 제어 신호를 리프레시 출력 제어 회로(RefOut)(640)에 제공할 수 있으며, 이는 RefOut 제어 회로(640)가 메모리 뱅크에 제공된 리프레시 신호(ROutput)를 활성 상태(예를 들어, 로직 하이)로 전환하게 할 수 있다.
일부 실시 예들에서, 리프레시 커맨드는 리프레시 동작 동안 수행될 다수의 펌프들을 포함할 수 있다. 일부 실시 예들에서, 펌프들의 수는 설정된 수(예를 들어, 3)일 수 있다. 리프레시 활성화 제어 회로(615)는 리프레시 펌프 제어 회로(617)를 포함할 수 있다. 리프레시 펌프 제어 회로(617)는 리프레시 타이머 회로(600)에 의해 완료된 펌프의 수를 카운트하고 이를 리프레시 동작을 위해 수행될 펌프의 수와 비교할 수 있다. 일부 실시 예들에서, 리프레시 펌프 제어 회로(617)는 카운터 회로 및 비교기 회로를 포함할 수 있다.
리프레시 활성화 제어 회로(615)는 카운터 블록(605)에 포함된 tRAS/tRP 카운터 회로(620)에 주기적 신호(GatedOsc)를 제공할 수 있는 게이팅 회로(gating circuit)(616)를 포함할 수 있다. GatedOsc의 수신은 tRAS/tRP 카운터 회로(620)를 활성화 할 수 있다. 일부 실시 예에서, GatedOsc는 발진기 회로에 의해 제공되는 OscIn에 기반할 수 있다. 예를 들어, 게이팅 회로(616)는 OscIn을 게이팅할 수 있고, 즉, 활성 OscIn을 활성 GatedOsc로서 tRAS/tRP 카운터에 제공하거나 또는 리프레시 커맨드 신호가 수신될 때까지 활성 OscIn이 tRAS/tRP 카운터 회로(620)에 제공되는 것을 방지한다. 주기적 신호를 게이팅하면 일부 어플리케이션들에서 리프레시 동작들 사이에 리프레시 타이머 회로(600)에 의한 전류 소모를 줄일 수 있다. 또한 일부 실시 예들에서 카운터 인에이블 신호에 대한 필요성을 제거할 수 있다.
tRAS/tRP 카운터 회로(620)(예를 들어, "카운터")는 활성 GatedOsc에 응답하여 카운팅을 시작한다. 일부 실시 예들에서, 카운터(620)는 4 비트 카운터일 수 있다. 그러나, 카운터(620)는 임의의 수의 비트일 수 있다. 예를 들어, 카운터(620)는 tRAS+tRP를 GatedOsc의 주파수로 나눈 것과 동일한 값으로 카운트하기에 충분한 비트 수를 카운트할 수 있다. 카운터(620)의 카운트 출력(CountOut)은 두 개의 비교 회로에 제공될 수 있다: tRAS 비교 회로(625) 및 tRP 비교 회로(630). tRAS 비교 회로(625)는 카운터(620)의 출력을 로우 활성 시간(tRAS)과 동일한 값과 비교할 수 있다. 카운터(620)의 출력이 tRAS와 같으면, tRAS 비교 회로(625)는 tRAS에 해당하는 시간이 경과했음을 나타내는 활성 신호(tRAS Met)를 출력한다. tRP 비교 회로(630)는 카운터(620)의 출력을 로우 프리차지 시간(tRP)과 동일한 값 또는 다른 실시 예들에서 tRAS+tRP와 동일한 값과 비교할 수 있다. 카운터(620)의 출력이 tRP(또는 실시 예에 따라 tRAS+tRP)와 같을 때, tRP 비교 회로(630)는 tRP 또는 tRAS+tRP에 상응하는 시간이 충족되었음을 나타내는 활성 신호(tRP Met)를 출력한다. 일부 실시 예들에서, tRAS Met 및 tRP Met 신호들은 액티브 하이 신호들일 수 있다. 예를 들어, 비교 회로들(625, 630)의 출력은 각각 tRAS 및 tRP가 경과하면 로직 하이 상태로 전환될 수 있다. 일부 실시 예에서, tRAS Met 및 tRP Met는 펄스 신호일 수 있으며, 즉, 신호들은 제한된 수의 클럭 사이클들(예를 들어, 1 사이클, 2 사이클) 동안만 활성화된다(예를 들어, 로직 하이).
tRAS Met 및 tRP Met 신호들은 tRAS/tRP 선택 회로(635)(예를 들어, "선택 회로")에 제공될 수 있다. 선택 회로(635)는 카운터(620)를 리셋하기 위해 활성 리셋 신호(CntRst)를 제공할 수 있다. 카운터(620)의 출력이 tRP와 같을 때 tRP 비교 회로(630)가 tRP Met를 출력하도록 구성되면, 선택 회로(635)는 tRAS Met의 수신 후 그리고 다시 tRP Met의 수신 후에 활성 CntRst를 전송할 수 있다. 카운터(620)의 출력이 tRAS+tRP와 같을 때 tRP 비교 회로(630)가 tRP Met를 출력하도록 구성되면, 선택 회로(635)는 tRAS Met 및 tRP Met 모두가 수신된 후에만 활성 CntRst를 전송할 수 있다.
전술한 바와 같이, 제어 로직 블록(610)은 리프레시 출력 제어 회로(RefOut)(640)를 포함할 수 있다. RefOut 제어 회로(640)는 메모리 뱅크 또는 다수의 메모리 뱅크들에 리프레시 신호(ROutput)를 제공할 수 있다. 리프레시 커맨드를 수신한 후, RefOut 제어 회로(640)는 ROutput을 활성 상태(예를 들어, 로직 하이, 액티브 하이)로 전환할 수 있다. 일부 실시 예들에서, RefOut 제어 회로(640)는 선택 회로(635)로부터의 활성 제어 신호에 응답하여 ROutput을 활성 상태로 전환한다. 선택 회로(635)로부터의 활성 제어 신호는 전술한 바와 같이 리프레시 활성화 제어 회로(615)의 리프레시 활성화기 회로(618)로부터의 활성 제어 신호에 응답하여 제공될 수 있다.
일부 실시 예들에서, RefOut 제어 회로(640)는 선택 회로(635)로부터의 제어 신호뿐만 아니라 신호들 tRAS Met 및 tRP Met를 수신한다. 선택 회로(635)로부터의 제어 신호는 tRAS Met 및 tRP Met 중 어느 것이 RefOut 제어 회로(640)가 ROutput의 상태를 전환하게 하는지를 지시할 수 있다. 먼저, 선택 회로(635)로부터의 제어 신호는 tRAS Met 신호를 선택할 것이다. 활성 tRAS Met 신호가 tRAS 비교 회로(625)에 의해 제공될 때, RefOut 제어 회로(640)는 응답으로 ROutput을 로직 로우(예를 들어, 비활성 로우)로 전환할 수 있다. 활성 tRAS Met 신호가 제공된 후, 선택 회로(635)는 RefOut 제어 회로(640)가 tRP Met 신호에 응답하게 한다. 활성 tRP Met 신호가 tRP 비교 회로(630)에 의해 제공될 때, RefOut 제어 회로(640)는 일부 실시 예에서 응답으로 ROutput을 로직 하이(high)로 전환할 수 있다.
일부 실시 예들에서, 활성 tRAS Met 신호 수신에 응답하여, RefOut 제어 회로(640)는 리프레시 활성화 제어 회로(615)의 리프레시 펌프 제어 회로(617)에 활성 신호(PumpCntInc)를 제공할 수 있다. 활성 PumpCntInc는 리프레시 동작의 펌프가 완료되었다는 것과 리프레시 펌프 제어 회로(617)에 포함된 펌프 카운터의 증분을 나타낸다. 리프레시 펌프 제어 회로(617)가 리프레시 동작을 위한 요청된 또는 펌프들의 수가 충족되었다고 결정하면, 리프레시 펌프 제어 회로(617)는 게이팅 회로(616)에 활성 제어 신호를 제공할 수 있다. 이에 응답하여, 게이팅 제어 회로(616)는 OscIn 신호를 게이팅할 수 있고, 따라서 카운터(620)를 비활성화 할 수 있다. 카운터(620)는 카운트가 tRP 또는 tRP+tRAS에 도달하기 전에 비활성화 될 수 있다. 카운터(620)를 비활성화하면 tRP 비교 회로(630)가 활성 tRP Met를 제공하는 것을 방지할 수 있으며 따라서 리프레시 활성화 제어 회로(615)에 의해 후속 리프레시 커맨드가 수신 될 때까지 RefOut 제어 회로(640)가 로직 하이 리프레시 신호를 제공하는 것을 방지한다. 일부 실시 예들에서, 리프레시 활성화 제어 회로(615)의 리프레시 활성화기 회로(618)는 활성 제어 신호를 선택 회로(635)에 제공할 수 있으며, 이는 RefOut 제어 회로(640)에 활성 제어 신호를 제공할 수 있다. 선택 회로(635)로부터 RefOut 제어 회로(640) 로의 활성 제어 신호는 후속 리프레시 커맨드가 수신될 때까지 RefOut 제어 회로(640)가 리프레시 신호 ROutput를 로직 하이 상태로 전환하는 것을 방지할 수 있다. 일부 실시 예들에서, 주기적 신호를 게이팅하면 카운터(620)가 리셋될 수 있다. 일부 실시 예에서, 리프레시 활성화 제어 회로(615) 또는 선택 회로(635)는 리프레시 동작의 종료 시에 카운터(620)에 리셋 신호를 전송할 수 있다.
다른 실시 예들에서, 활성 tRP Met 신호 수신에 응답하여, RefOut 제어 회로(640)는 활성 PumpCntInc를 리프레시 펌프 제어 회로(617)에 제공할 수 있지만 ROutput 신호를 로직 하이 상태로 전환하지 않을 수 있다. 리프레시 펌프 제어 회로(617)가 리프레시 동작을 위한 요청된 또는 펌프 수가 충족되었다고 결정하면, 리프레시 펌프 제어 회로(617)는 활성 제어 신호를 게이팅 회로(616)에 제공할 수 있다. 이에 응답하여, 게이팅 제어 회로(616)는 OscIn 신호를 게이팅하여, 카운터(620)를 비활성화 할 수 있다. ROutput은 후속 리프레시 커맨드가 수신될 때까지 로우(low)로 유지될 수 있다.
펌프들의 수가 충족되지 않은 경우, 리프레시 펌프 제어 회로(617)는 리프레시 활성화기 회로(618)에 활성 신호를 전송할 수 있다. 이에 응답하여, 리프레시 활성화기 회로(618)는 제어 신호를 선택 회로(635)에 전송할 수 있다. 선택 회로(635)는 리프레시 활성화기 회로(618)로부터의 활성 제어 신호에 응답하여 활성 제어 신호를 RefOut 제어 회로(640)에 제공할 수 있다. 선택 회로(635)로부터의 활성 제어 신호는 RefOut 제어 회로(640)가 리프레시 신호 ROutput을 로직 하이로 다시 전환하게 할 수 있으며, 따라서 리프레시 동작의 후속 펌프를 시작한다.
일부 실시 예들에서, 리프레시 활성화 제어 회로(615)는 리프레시 커맨드의 수신 후에 활성 GatedOsc가 제공될 때 지연을 추가할 수 있다. 활성 GatedOsc를 제공하기 위해 대기하면 일부 어플리케이션에서 리프레시 신호가 안정화 될 수 있다. 일부 실시 예들에서, 리프레시 활성화 제어 회로(615)는 최대 2 사이클의 지연을 추가하는 데 사용될 수 있는 2 사이클 동기화 회로를 포함할 수 있다. 예를 들어 리프레시 커맨드가 수신되면, 리프레시 활성화 제어 회로(615)는 주기적 신호를 카운터(620)에 전달하기 전에 사이클들 사이에 커맨드가 수신된 경우 한 사이클과 임의의 부분 사이클을 기다릴 수 있다.
리프레시 커맨드는 한 번에 하나 이상의 메모리 뱅크들이 리프레시 될 수 있음을 나타낼 수 있다. 여러 메모리 뱅크들을 한 번에 리프레시 해야 하는 경우, 일부 어플리케이션에서 모든 메모리 뱅크들을 동시에 리프레시 하기에는 메모리에서 너무 많은 전류가 소모될 수 있다. 일부 실시 예들에서, 커맨드 디코더는 리프레시 동작을 스태거링(staggering)하기 위해 리프레시 될 각 메모리 뱅크의 리프레시 타이머 회로들에 리프레시 커맨드를 제공하는 것을 지연시킬 수 있다. 개별 뱅크들의 리프레시 동작들을 스태거링하면 전류 소모를 줄일 수 있다. 일부 실시 예들에서, 리프레시 활성화 제어 회로(615)는 커맨드 디코더보다는 뱅크 스태거를 제어할 수 있다. 여러 메모리 뱅크들의 리프레시 타이머 회로들에 의해 리프레시 커맨드가 수신되면(예를 들어, 멀티 뱅크 리프레시 커맨드), 리프레시 커맨드는 다수의 메모리 뱅크들이 리프레시 될 것임을 리프레시 타이머 회로에 표시할 수 있다. 각각의 리프레시 활성화 제어 회로(615)는 멀티 뱅크 리프레시 커맨드가 수신될 때 적용될 수 있는 스태거 지연(stagger delay)을 포함할 수 있다. 일부 실시 예들에서, 리프레시 활성화기(618)는 지연을 포함한다. 리프레시 활성화기(618)에 의해 제공되는 지연은 리프레시 활성화기 회로(618)가 활성 제어 신호를 선택 회로(635)에 제공하는 것을 지연시킬 수 있고 게이팅 회로(616)가 카운터(620)에 주기적 신호를 제공하는 것을 지연시킬 수 있다. 리프레시 타이머 회로들(600)의 일부 또는 전부는 시간이 지남에 따라 메모리 뱅크들에 걸쳐 리프레시 동작들을 스태거링하기 위해 상이한 지연들을 포함할 수 있다.
일부 실시 예들에서, RefOut 제어 회로(640)는 신호들 tRAS Met 및 tRP Met를 수신하지 않을 수 있다. 오히려, 선택 회로(635)는 tRAS Met 및 tRP Met 신호들이 수신되었을 때를 나타내는 제어 신호를 제공할 수 있다. 전술한 바와 유사하게, RefOut 제어 회로(640)는 선택 회로(635)가 tRAS Met가 수신되었음을 나타낼 때 로우 로직 리프레시 신호 및 PumpCntInc를 리프레시 활성화 제어 회로(615)에 제공할 수 있다. RefOut 제어 회로(640)는 선택 회로(635)가 tRP Met가 수신되었음을 나타낼 때 하이 로직 리프레시 신호를 제공할 수 있다.
일부 실시 예들에서, tRAS 비교 회로(625) 및 tRP 비교 회로(630)는 각각 퓨즈들 tmfzTrimTras 및 tmfzTrimTrp를 포함할 수 있다. 퓨즈들은 tRAS 및 tRP의 값을 미세 조정하기 위해 생산 및/또는 테스트 중에 사용될 수 있다. 일부 실시 예들에서, RefOut 제어 회로(640)는 퓨즈 tmfzTrasVsTrp를 포함할 수 있다. 이는 tRAS와 tRP 사이에 추가 지연을 제공함으로써 지연을 조정할 수 있다. 일부 실시 예들에서, 지연의 조정은 다른 것을 희생시키면서 tRAS 또는 tRP를 선호하므로, 리프레시 신호의 전체 기간은 변경되지 않는다. 또한, 일부 실시 예들에서, tRAS 비교 회로(625) 및 tRP 비교 회로(630)는 카운터(620)의 출력을 각각 tRAS 및 tRP 이외의 값들과 비교하도록 구성될 수 있다. 예를 들어, 일부 어플리케이션 및/또는 메모리 유형들에서, 다른 리프레시 타이밍 프로토콜이 사용될 수 있다.
도 7은 본 개시의 실시 예에 따른 리프레시 타이머 회로의 동작 흐름도(700)이다. 리프레시 타이머 회로(600)와 같은 리프레시 타이머 회로는 일부 실시 예들에서 흐름도(700)에 도시된 방식으로 동작할 수 있다. 앞서 언급된 바와 같이, 리프레시 타이머 회로로부터의 리프레시 신호는 리프레시 커맨드를 수신하기 전에 초기에 비활성화(예를 들어, 로직 로우)된다. 블록(705)에서, 리프레시 커맨드는 리프레시 타이머 회로에 의해 수신될 수 있다. 리프레시 커맨드는 일부 실시 예들에서 커맨드 디코더로부터 수신되었을 수 있다. 리프레시 커맨드를 수신하는 것에 응답하여, 리프레시 타이머 회로는 블록(715)에서 활성 리프레시 신호(예를 들어, 로직 하이)를 출력할 수 있다. 또한 리프레시 커맨드에 응답하여, 리프레시 타이머 회로는 블록(710)에서 카운터를 활성화 할 수 있다. 일부 실시 예들에서, 카운터는 발진기 회로로부터 카운터로 주기적 신호를 전달함으로써 활성화 될 수 있다.
리프레시 타이머 회로는 제1 값, 예를 들어, 블록(720)에 도시된 바와 같이 값은 로우 활성 신호 시간(tRAS)에 해당하는 값에 도달 할 때까지 카운팅할 수 있다. 시간 tRAS 경과에 응답하여, 리프레시 타이머 회로는 블록(725)에서 비활성 리프레시 신호를 출력할 수 있다. tRAS가 경과 한 후, 리프레시 타이머 회로는 제2 값, 예를 들어, 블록(730)에 도시된 바와 같이 값은 로우 프리차지 시간(tRP)에 해당하는 값에 도달할 때까지 카운팅할 수 있다. 일부 실시 예들에서, tRAS 및 tRP가 경과했다는 결정은 비교기 회로에 의해 수행될 수 있다.
일부 실시 예들에서, tRP 경과에 응답하여, 리프레시 타이머 회로는 블록(735)에서 펌프 카운트가 충족되었는지 여부를 결정할 수 있다. 즉, 펌프 카운터의 값은 리프레시 동작에 포함된 펌프의 수와 비교될 수 있다. 일부 실시 예들에서, 펌프 카운트는 메모리의 모든 리프레시 동작에 대해 동일할 수 있다. 일부 실시 예들에서, 리프레시 커맨드는 리프레시 동작 동안 수행될 다수의 펌프들을 포함할 수 있고, 펌프들의 수는 리프레시 커맨드들 사이에서 달라질 수 있다. 일부 실시 예들에서, 펌프 카운트는 리프레시 활성화 제어 회로에 의해 결정될 수 있다. 펌프 카운트가 충족되면, 리프레시 타이머 회로는 블록(740)에서 리프레시 신호 출력을 비활성 상태로 유지할 수 있다. 리프레시 타이머 회로는 펌프 카운트가 충족될 때 블록(745)에서 카운터를 추가로 비활성화 할 수 있다. 펌프 카운트가 충족되지 않으면, 리프레시 타이머 회로가 블록(750)에서 활성 리프레시 신호를 출력한다. 리프레시 타이머 회로는 블록(720)으로 돌아가서 다른 리프레시 펌프에 대해 tRAS로 카운팅할 수 있다.
다른 실시 예에서, tRAS 경과에 응답하여, 리프레시 타이머 회로는 블록(735)에서 펌프 카운트가 충족되었는지 여부를 결정할 수 있다. 펌프 카운트가 충족되면, 리프레시 타이머 회로는 블록(740)에 도시된 바와 같이 리프레시 신호 출력을 비활성 상태로 유지할 수 있다. 리프레시 타이머 회로는 펌프 카운트가 충족 될 때 블록(745)에서 카운터를 추가로 비활성화 할 수 있다. 펌프 카운트가 충족되지 않으면, 리프레시 타이머 회로는 블록(730)에서 tRP로 카운트된 후 블록(750)에서 활성 리프레시 신호를 출력하고 블록(720)으로 돌아가 다른 리프레시 펌프를 위해 tRAS로 카운트한다.
일부 실시 예들에서, 리프레시 타이머 회로는 tRAS 및 tRP로 카운트하는 데 사용되는 카운터를 리셋 할 수 있다. 일부 실시 예들에서, 리프레시 타이머 회로는 블록들(720, 730 및 745) 후에 리셋 될 수 있다. 일부 실시 예들에서, 카운터는 블록들(730 및 745) 후에 리셋 될 수 있다.
흐름도(700)의 블록들은 명확성을 위해 순차적으로 넘버링되어 있지만, 일부 블록들은 동시에 수행될 수 있음을 이해해야 한다. 예를 들어, 블록들(710 및 715)은 동시에 수행될 수 있다. 다른 예에서, 블록들(740 및 745)은 동시에 수행될 수 있다. 추가적으로, 일부 실시 예들에서, 블록들은 흐름도(700)를 참조하여 이전에 설명된 것과 다른 순서로 수행될 수 있다.
도 8은 본 개시의 실시 예에 따른 메모리 뱅크(B0)에 대한 리프레시 동작의 타이밍도(800)이다. 타이밍도(800)에 도시된 리프레시 동작은 본 개시의 일 실시 예에 따른 발진기 및 리프레시 타이머 회로를 포함하는 메모리에 의해 수행될 수 있다. 타이밍 다이어그램(800)은 일부 실시 예들에서 동작 흐름도(700)에 설명된 동작들을 반영할 수 있다. 타이밍도(800)에 도시된 리프레시 동작은 예시적인 목적일 뿐이며 본 개시의 원리를 제한하는 것으로 해석되어서는 안 된다. 타이밍 다이어그램의 세부 사항은 주어진 메모리의 사양에 따라 다를 수 있다(예를 들어, 필요한 진동 주파수, 상승 또는 하강 클럭 에지 동기화, 리프레시 동작 당 펌프 수, 동기화 사이클 지연). 예를 들어, 도 8에 도시된 바와 같이, tRAS는 47ns이고 tRP는 8ns이다. 그러나 tRAS와 tRP는 메모리에 따라 다를 수 있다. tRAS 및 tRP의 값들은 적용할 수 있는 메모리 유형 및/또는 표준(예를 들어, JEDEC)에 따라 달라질 수 있다.
여러 신호들의 타이밍들이 도 8에 도시된다. CLK는 발진기 회로(예를 들어, 발진기 회로(128))로부터의 주기적 신호일 수 있다. AREF-sb는 리프레시 커맨드 신호일 수 있다. 리프레시 커맨드 신호는 커맨드 디코더(예를 들어, 커맨드 디코더(106))로부터 수신될 수 있다. CLK는 타이밍 다이어그램(800)에서 10ns 이후에 시작하는 것으로 도시되지만, CLK는 0ns부터 연속될 수 있다. 출력은 리프레시 타이머 회로(예를 들어, 리프레시 타이머 회로(600))에 의한 출력 리프레시 신호일 수 있다. 카운터는 tRAS/tRP 카운터 회로(예를 들어, 카운터 회로(620))의 출력일 수 있다. tRAS Met는 tRAS 비교 회로(예를 들어, 비교 회로(625))의 출력일 수 있다. tRP Met는 tRP 비교 회로(예를 들어, 비교 회로(630))의 출력일 수 있다. CntRst는 tRAS/tRP 선택 회로(예를 들어, 선택 회로(635))에 의해 제공되는 카운터 리셋 신호일 수 있다. PumpCnt는 리프레시 활성화 제어 회로(예를 들어, 리프레시 활성화 제어 회로(615))에 포함된 펌프 카운터의 값일 수 있다. PumpCnt는 RefOut 제어 회로(예를 들어, RefOut 제어 회로(640))로부터 PumpCntInc 신호(미도시)를 수신할 때 증분될 수 있다.
시간 T0에서 AREF-sb는 상태를 변경하여 높은 펄스를 생성하여, 리프레시 커맨드를 수신하였음을 나타낸다. 리프레시 커맨드에 응답하여, 시간 T1에서 다음 상승 클럭 에지 상에서, 리프레시 신호 출력이 하이(high)가 되고 카운터(Counter)는 적어도 부분적으로 CLK에 기반한 카운트 값을 표시하기 시작한다. 시간 T2에서, 카운터(Counter)가 tRAS와 동일한 값을 나타내는 것에 응답하여 tRAS Met는 tRAS가 경과했음을 나타내는 펄스 하이 신호를 생성하도록 상태를 변경한다. tRAS Met 신호에 응답하여, CntRst는 상태를 변경하여 시간 T3에서 카운터(Counter)를 리셋하기 위해 펄스 하이 신호를 생성한다. tRAS Met 신호에 응답하여, 리프레시 신호 Output가 시간 T4에 로우(low)가 된다. 시간 T5에서, 카운터(Counter) 신호가 tRP 값을 나타낼 때, tRP Met는 상태를 변경하여 펄스 하이 신호를 생성한다. tRP Met 신호에 응답하여, 시간 T6에서, CntRst는 상태를 변경하여 카운터(Counter)를 리셋하기 위해 펄스 하이 신호를 생성한다. 또한 tRP Met 신호에 응답하여, 시간 T7에서, PumpCnt가 증가한다. 타이밍 다이어그램(800)에 도시된 예에서, 하나 이상의 펌프들이 필요하므로, tRP Met 신호에 응답하여, 리프레시 신호 Output이 시간 T8에서 하이로 돌아간다. 펌프 카운트가 충족 되었다면, 리프레시 신호 Output가 로우(low)로 유지되었을 것이며, 카운터(Counter)와 PumpCnt는 0으로 리턴되었을 것이며, tRAS Met, tRP Met 및 CntRst는 로우로 유지되었을 것이다. 신호들은 후속 리프레시 커맨드가 수신될 때까지 이러한 상태로 유지된다. 도 8은 단일 뱅크에 대한 타이밍 신호를 나타내지만, 메모리 뱅크(B0)를 포함하는 메모리는 추가 메모리 뱅크들을 포함할 수 있음을 이해해야 한다. 추가 메모리 뱅크들은 일부 실시 예들에서 메모리 뱅크(B0)와 유사한 타이밍 다이어그램을 가질 수 있다.
본원에 설명된 장치 및 방법은 리프레시 타이밍 구성 요소들에 대한 전용 다이 영역을 감소시키고, 생산 시간을 감소시키고, 및/또는 테스트 시간을 감소시킬 수 있다. 예를 들어, 128-뱅크 HBM의 각 메모리 뱅크에 포함된 기존 타이밍 어레이는 1,024 개의 테스트모드/퓨즈 비트가 필요할 수 있으며 트리밍하는 데 30 분 이상이 소요될 수 있다. 본 개시의 원리에 따라 구현된 발진기 회로 및 리프레시 타이머 회로는 약 16-32 개의 테스트모드/퓨즈들을 필요로 할 수 있고 일부 실시 예들에서 대략 1 분 이내에 트리밍될 수 있다. 일부 어플리케이션에서, 퓨즈의 감소는 메모리의 리프레시 타이밍 구성 요소 전용 다이 영역의 감소에 기여할 수 있다.
물론 본원에 설명된 예시들, 실시 예들 또는 프로세스들 중 어느 하나는 하나 이상의 다른 예시들, 실시 예들 및/또는 프로세스들과 결합될 수 있고 또는 본 시스템, 디바이스 및 방법에 따라 별도의 디바이스들 또는 디바이스 부분들 사이에서 분리 및/또는 수행될 수 있다는 것이 이해될 수 있다.
마지막으로, 상기 논의는 단지 본 시스템을 예시하기 위한 것이며 첨부된 청구 범위를 임의의 특정 실시 예 또는 실시 예 그룹으로 제한하는 것으로 해석되어서는 안 된다. 따라서, 본 시스템은 예시적인 실시 예를 참조하여 특히 상세하게 설명되었지만, 또한, 본 시스템의 더 넓고 의도된 사상 및 범위로부터 벗어나지 않고 다음의 청구 범위에 기재된 바와 같이 당업자에 의해 다수의 수정들 및 대안적인 실시 예들이 고려될 수 있음을 이해해야 한다. 따라서, 명세서 및 도면은 예시적인 방식으로 간주되어야 하며 첨부된 청구 범위의 범위를 제한하려는 의도가 아니다.

Claims (21)

  1. 장치에 있어서,
    메모리 뱅크(memory bank);
    주기적 신호(periodic signal)를 출력하도록 구성된 발진기 회로(oscillator circuit);
    상기 주기적 신호를 수신하고 상기 메모리 뱅크에 리프레시 신호(refresh signal)를 제공하도록 구성된 리프레시 타이머 회로를 포함하고, 상기 리프레시 타이머 회로는:
    리프레시 커맨드에 응답하여, 카운터 회로를 작동시키고-여기서, 상기 카운터 회로는 상기 주기적 신호에 기초하여 카운트(count)를 출력 함-;
    상기 리프레시 커맨드에 응답하여, 상기 리프레시 신호를 활성 상태로 설정하고;
    상기 카운터 회로가 로우(row) 활성 신호 시간과 동일한 카운트를 출력하는 것에 응답하여, 상기 리프레시 신호를 비활성 상태로 설정하고;
    상기 카운터 회로가 로우 프리차지(row precharge) 시간과 동일한 카운트를 출력하는 것에 응답하여, 펌프 카운터(pump counter)를 증가시키고; 그리고
    충족되지 않은 상기 펌프 카운터를 기초로 한 펌프 카운트에 응답하여, 상기 리프레시 신호를 활성 상태로 설정하고 상기 카운터 회로를 리셋(reset)하도록 더 구성되는, 장치.
  2. 제1항에 있어서, 제2 메모리 뱅크를 더 포함하고, 상기 제2 메모리 뱅크는 제2 리프레시 타이머 회로로부터 제2 리프레시 신호를 수신하고, 상기 제2 리프레시 타이머 회로는 상기 발진기 회로로부터 상기 주기적 신호를 수신하도록 구성되는, 장치.
  3. 제2항에 있어서, 커맨드 디코더(command decoder)를 더 포함하고, 상기 커맨드 디코더는 상기 리프레시 타이머 회로 및 상기 제2 리프레시 타이머 회로에 리프레시 커맨드들을 제공하도록 구성되는, 장치.
  4. 제3항에 있어서, 상기 리프레시 타이머 회로 및 상기 제2 리프레시 타이머 회로는 동시 리프레시 커맨드들이 수신될 때 상기 메모리 뱅크 및 상기 제2 메모리 뱅크의 리프레시 동작들을 스태거링하도록 구성되는, 장치.
  5. 제3항에 있어서, 상기 리프레시 타이머 회로 및 상기 제2 리프레시 타이머는 고 대역폭 메모리의 코어 다이(core die)에 위치되고, 상기 커맨드 디코더는 상기 고 대역 메모리의 제어기 다이에 위치되는, 장치.
  6. 제1항에 있어서, 상기 발진기 회로는 상기 주기적 신호를 복수의 리프레시 타이머 회로들에 제공하도록 구성되는, 장치.
  7. 제1항에 있어서, 제2 메모리 뱅크를 더 포함하고, 상기 제2 메모리 뱅크는 상기 리프레시 타이머 회로로부터 상기 리프레시 신호를 수신하는, 장치.
  8. 장치에 있어서,
    주기적 신호 및 리프레시 커맨드를 수신하도록 구성된 리프레시 활성화 제어 회로;
    상기 리프레시 활성화 제어 회로로부터 상기 주기적 신호를 수신하고 상기 주기적 신호에 기초하여 카운트를 출력하도록 구성된 카운터 회로;
    상기 카운트를 제1 값과 비교하고 상기 카운트가 상기 제1 값과 같을 때 제1 만족 신호(met signal)를 출력하도록 구성된 제1 비교 회로;
    상기 카운트를 제2 값과 비교하고 상기 카운트가 상기 제2 값과 같을 때 제2 만족 신호를 출력하도록 구성된 제2 비교 회로;
    상기 제1 만족 신호 및 상기 제2 만족 신호를 수신하고 상기 제1 만족 신호 및 상기 제2 만족 신호 중 적어도 하나에 응답하여 상기 카운터 회로를 리셋하도록 구성된 선택 회로; 및
    리프레시 신호를 출력하도록 구성된 출력 제어 회로를 포함하고, 상기 출력 제어 회로는 상기 리프레시 커맨드에 응답하여 상기 리프레시 신호를 활성 상태로 전환하고 상기 제1 만족 신호에 응답하여 상기 리프레시 신호를 비활성화 상태로 전환하는, 장치.
  9. 제8항에 있어서, 상기 리프레시 활성화 제어 회로는 리프레시 동작에서 펌프 수를 카운팅하도록 더 구성되고 상기 출력 제어 회로는 상기 제1 만족 신호에 응답하여 펌프 카운트 증가 신호를 상기 리프레시 활성화 제어 회로에 제공하도록 더 구성되는, 장치.
  10. 제9항에 있어서, 상기 리프레시 동작의 상기 펌프 수가 요구되는 펌프 수와 같을 때, 상기 리프레시 활성화 제어 회로는 상기 카운터 회로에 대한 상기 주기적 신호를 차단하고 상기 출력 제어 회로에 제어 신호를 제공하여 후속 리프레시 커맨드가 수신될 때까지 상기 리프레시 신호를 비활성 상태로 유지하도록 구성되는, 장치.
  11. 제10항에 있어서, 상기 요구되는 펌프 수는 모든 리프레시 동작에 대해 동일한, 장치.
  12. 제10항에 있어서, 상기 요구되는 펌프 수는 리프레시 커맨드에 표시되는, 장치.
  13. 제8항에 있어서, 상기 출력 제어 회로는 상기 제2 만족 신호에 응답하여 상기 리프레시 신호를 상기 활성 상태로 전환하도록 더 구성되는, 장치.
  14. 제13항에 있어서, 상기 선택 회로는 상기 출력 제어 회로에 제어 신호를 제공하도록 더 구성되고, 상기 제어 신호는 상기 출력 제어 회로가 상기 제1 만족 신호 또는 상기 제2 만족 신호에 응답하여 상기 리프레시 신호의 상태를 변경하는지 여부를 지시하는, 장치.
  15. 제8항에 있어서, 상기 제1 비교 회로는 상기 제1 값을 미세 조정하도록 구성된 제1 퓨즈를 포함하는, 장치.
  16. 제8항에 있어서, 상기 출력 제어 회로는 상기 제1 값과 상기 제2 값 사이의 값을 조정하도록 구성된 퓨즈를 포함하는, 장치.
  17. 장치에 있어서,
    코어 다이로서,
    제1 메모리 뱅크;
    제2 메모리 뱅크;
    상기 제1 메모리 뱅크와 관련된 제1 리프레시 타이머 회로;
    상기 제2 메모리 뱅크와 관련된 제2 리프레시 타이머 회로-여기서 상기 제1 리프레시 타이머 회로 및 제2 리프레시 타이머 회로 각각은 제어 블록 및 카운터 블록을 포함하고,
    상기 카운터 블록은:
    주기적 신호에 기초하여 카운트를 생성하고;
    상기 카운트가 제1 값에 도달하는 것에 응답하여 제1 신호를 제공하고; 그리고
    상기 카운트가 제2 값에 도달하는 것에 응답하여 제2 신호를 제공하도록 구성되고;
    상기 제어 블록은:
    상기 카운터 블록에 상기 주기적 신호를 제공하고;
    리프레시 커맨드에 응답하여 활성 리프레시 신호를 제공하고; 그리고
    상기 제1 신호 및 상기 제2 신호에 응답하여 리프레시 동작의 펌프 수를 제공하도록 구성 됨-; 및
    상기 주기적 신호를 상기 제1 리프레시 타이머 회로 및 상기 제2 리프레시 타이머 회로에 제공하도록 구성된 발진기 회로를 포함하는, 상기 코어 다이를 포함하는, 장치.
  18. 제17항에 있어서, 상기 제1 값은 로우(row) 활성 신호 시간인, 장치.
  19. 제17항에 있어서, 상기 제2 값은 로우 프리차지 시간이고, 상기 제어 블록은 상기 제1 신호 이후에 그리고 다시 상기 제2 신호 이후에 상기 카운터 블록의 상기 카운트를 리셋하도록 구성되는, 장치.
  20. 제17항에 있어서, 상기 제2 값은 로우 활성 신호 시간에 로우 프리차지 시간을 더한 값이고, 상기 제어 블록은 상기 제2 신호 이후에 상기 카운터 블록의 상기 카운트를 리셋하도록 구성되는, 장치.
  21. 제17항에 있어서, 상기 제어 블록은 상기 리프레시 커맨드가 수신될 때까지 상기 카운터 블록으로부터의 상기 주기적 신호를 차단하도록 구성되는, 장치.
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