JP2003289103A - 半導体装置と半導体実装装置 - Google Patents

半導体装置と半導体実装装置

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Yoshiyuki Shimizu
禎之 清水
Masaki Tsukide
正樹 築出
Takafumi Takatsuka
挙文 高塚
Hirotoshi Sato
広利 佐藤
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Abstract

(57)【要約】 【課題】 同一のパッケージに複数の半導体チップを搭
載する場合で、それらのチップの出力回路の電源を共用
とした場合、チップ自身の電源をＯＦＦにしても、その
出力回路に、他のチップからの貫通電流が流れることが
ある。 【解決手段】 個々の半導体チップの内部回路用電源を
ＯＦＦした時、その半導体チップの出力回路を構成して
いるトランジスタをＯＦＦにしてハイインピーダンスに
するための回路を付加した。その回路としては、インバ
ータ等の単純なデバイスのみで実現できる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、複数の半導体チ
ップが同一パッケージ内に搭載されるデバイスに関する
ものであり、特に電源をＯＦＦ時にしたチップの出力回
路で貫通電流を流さないようにした半導体集積回路に関
するものである。
【０００２】
【従来の技術】内部用の電源と出力用の電源を持つデバ
イスの場合、チップを使用しない時は、内部用の電源と
出力用の電源の双方をＯＦＦしており、片方のみをＯＦ
Ｆすることはない。しかし、図１に示すように、複数
(図１では２個)の半導体チップＡ、Ｂが同一パッケージ
内に搭載されるデバイスで、各チップに個別の内部用電
源ＶＤＤ１、ＶＤＤ２を持ち、出力用の電源ＶＤＤＱ１
は両チップで共用する場合、不必要とする一方のチップ
の内部用電源をＯＦＦしても、出力用の電源は他のチッ
プと共有しているので、出力用電源ＶＤＤＱ１はＯＮの
ままになっている。
【０００３】
【発明が解決しようとする課題】この場合、出力回路に
は電源が印加されたままなので、その出力回路には、Ｏ
Ｎ状態となっている他のチップの出力電流が貫通電流と
して流れ、誤動作の原因となった。
【０００４】この発明は、上記のような課題を解消する
ためになされたもので、電源をＯＦＦしたチップの出力
回路で貫通電流が流れないようにすることを目的とす
る。
【０００５】
【課題を解決するための手段】請求項１の発明である半
導体装置は、第１の電源が供給される内部回路と、前記
第１の電源と独立した第２の電源が供給され、前記内部
回路の出力信号に応じてデータを外部へ出力する出力ト
ランジスタを含み、前記第１の電源の供給が停止し、か
つ、第２の電源が供給されるとき、前記出力トランジス
タをＯＦＦ状態とする出力回路とを備えることを特徴と
する。
【０００６】請求項２の発明は、上記出力回路が、上記
出力トランジスタを構成するトランジスタがＰ型ＭＯＳ
トランジスタの場合、上記第２の電源と同電位が前記Ｐ
型ＭＯＳトランジスタのゲート電極に与えられ、上記出
力トランジスタを構成するトランジスタがＮ型トランジ
スタの場合、接地電位が上記Ｎ型ＭＯＳトランジスタの
ゲート電極に与えられる。
【０００７】請求項３の発明の発明である半導体実装装
置は、第１の電源が供給される内部回路と、前記第１の
電源と独立した第２の電源が供給され、前記内部回路の
出力信号に応じてデータを外部へ出力する出力トランジ
スタを含み、前記第１の電源の供給が停止し、かつ、第
２の電源が供給されるとき、前記出力トランジスタをＯ
ＦＦ状態とする出力回路とを備える第１と第２の半導体
装置が実装され、前記第１の半導体装置の第１の電源が
第１の外部電源から供給され、前記第２の半導体装置の
第１の電源が第２の外部電源から供給され、前記第１お
よび第２の半導体装置の第２の電源が第３の外部電源か
ら供給されることを特徴とする。
【０００８】請求項４の発明は、第１と第２の金導体装
置が、同一パッケージ内に実装され、前記第１と第２の
半導体装置に第２の電源を供給するパッケージのピンが
共通である。
【０００９】
【発明の実施の形態】実施形態１ 図２にこの発明が適用されるパッケージＰ１の外観を示
し、内部に２つの半導体チップＡ、Ｂが搭載されてい
る。内部構成は図１と同じである。又、図３にチップＡ
の回路構成を示し、ロジックデバイスであるインバータ
INV11などが追加されている。チップＢについてもこれ
と同一の回路構成を持つ。
【００１０】例えばチップＡはフラッシュメモリで、チ
ップＢは、疑似ＳＲＡＭ(ＤＲＡＭ構成をなすが内部で
リフレッシュを行うためＳＲＡＭとして用いることが可
能なもの)であり、消費電流の削減のため、不要なチッ
プをＯＦＦにすることが多用される。
【００１１】このパッケージＰ１には、チップＡの内部
用電源ＶＤＤ１に接続するためのピンP_VDD1と、チップ
Ｂの内部用電源ＶＤＤ２に接続するためのピンP_VDD2
、および両チップＡ、Ｂで共用の出力用(入出力用)電
源ＶＤＤＱ１に接続するための共用のピンP_VDDQ1、お
よび、両チップＡ、Ｂで共用のデータ入出力ピンP_DQ1
を備える。
【００１２】尚、各チップＡ、Ｂの出力回路にそれぞれ
専用の電源ピン(図１のようにP_VDDQ1およびP_VDDQ2)を
備え、パッケージ外部で両ピンを相互接続してもよい。
また、データ入出力ピンはチップ毎に個別に備えてもよ
い。更に前記データ入出力ピンは、専用のデータ出力ピ
ンであってもよい。
【００１３】図３の回路構成において、内部回路１は内
部用電源ＶＤＤ１より給電され、出力回路を構成するト
ランジスタＱ１１、Ｑ１２、Ｑ１３およびインバータIN
V11は出力用電源ＶＤＤＱ１より給電され、チップＢの
出力回路もこの出力用電源ＶＤＤＱ１より給電される。
【００１４】この出力回路部の動作を以下に説明する。
チップＡを休止させるために、チップＡ用の内部電源Ｖ
ＤＤ１のみをＯＦＦした場合、所定の時間後には、チッ
プＡの内部回路１のノードは、電荷が抜け、すべてＧＮ
Ｄ電位となり、図示したノード N11、N12、N14もＧＮＤ
電位となり、トランジスタＱ１２はＯＦＦとなる。イン
バータ INV11は給電されているため、このインバータ I
NV11より“Ｈ”(つまり電源ＶＤＤＱ１と同電位)が出力
される。その“Ｈ”がトランジスタＱ１１のゲートに供
給されるためトランジスタＱ１１もＯＦＦとなる。
【００１５】トランジスタＱ１１がＮチャンネルであれ
ば、内部回路１の電源ＯＦＦ時に、インバータ INV11よ
り“Ｌ”(つまりＧＮＤ電位)が出力されるようにする。
【００１６】より正確に言えば、上記トランジスタＱ１
１がＰチャンネルの場合、(出力用電源電圧−前記トラ
ンジスタのゲート電位)を、そのトランジスタＱ１１の
閾値以上にし、また、上記トランジスタＱ１１がＮチャ
ンネルの場合、そのトランジスタＱ１１のゲート電位
を、そのトランジスタＱ１１の閾値以下にする。
【００１７】このように、内部回路１の電源ＶＤＤ１を
ＯＦＦにすると、出力部のトランジスタＱ１１、Ｑ１２
が共にＯＦＦになり、ハイインピーダンス状態となるの
で、出力用電源ＶＤＤＱ１がＯＮ状態であっても、他方
のチップＢの出力部に流れる電圧がこのチップＡの出力
部に貫通電流として流れることはない。
【００１８】当然、電源ＶＤＤ１のＯＦＦ時、ノード N
11 がトランジスタ Ｑ１３の閾値以下、ノード N14 が
トランジスタ Ｑ１２の閾値以下、ノード N13 がトラン
ジスタ Ｑ１１ の閾値以上であれば、トランジスタＱ１
１、Ｑ１２、Ｑ１３をＯＦＦにできる。
【００１９】実施形態２ ３つのチップＡ、Ｂ、Ｃを搭載するパッケージＰ２の外
観を図４に示し、その内部構成を図５に示す。P_VDD1、
P_VDD2、P_VDD3は、それぞれチップＡ、Ｂ、Ｃ用の内部
電源のためのピンであり、そして、PVDDQ1は、例えばチ
ップＡの出力用電源のためのピンであり、PVDDQ2は、例
えばチップＢおよびＣで共用の出力用電源のためのピン
である。尚、３つのチップＡ、Ｂ、Ｃの出力回路を一つ
の出力用電源で共有することもできる。
【００２０】このように３個、もしくはより多くのチッ
プを搭載した場合でも、内部回路の電源をＯＦＦにした
チップの出力部のトランジスタをＯＦＦにできるため、
その出力部に貫通電流が流れることはない。
【００２１】従来においては、パッケージから各チップ
ごとに出力回路用の電源ピンを取り出していた。このた
めチップごとに出力回路の電源を切ることも可能であ
り、そうすることで、出力回路での貫通電流の問題が解
消できる。しかし各チップ毎に出力回路用の電源ピンが
必要となる。本発明の出力回路を用いることで、例え複
数のチップで出力回路の電源ピンを共通としても、出力
回路での貫通電流の問題が生じない。これによりピン数
を削減できる。
【００２２】
【発明の効果】請求項１の半導体装置の発明は、第１の
電源が供給される内部回路と、別の第２の電源が供給さ
れ、前記内部回路の出力信号に応じてデータを外部へ出
力する出力トランジスタを含み、前記第１の電源の供給
が停止して第２の電源が供給されるとき、前記出力トラ
ンジスタをＯＦＦ状態とする出力回路とを備えたので、
第１の電源の供給が停止して第２の電源が供給されると
き、出力トランジスタに貫通電流が流れることを防止で
きる。
【００２３】請求項２の発明は、上記出力回路が、上記
出力トランジスタを構成するトランジスタがＰ型ＭＯＳ
トランジスタの場合、上記第２の電源と同電位を前記Ｐ
型ＭＯＳトランジスタのゲート電極に与え、上記出力ト
ランジスタを構成するトランジスタがＮ型トランジスタ
の場合、接地電位を上記Ｎ型ＭＯＳトランジスタのゲー
ト電極に与えており、この構成により、安定して出力ト
ランジスタをＯＦＦ状態にでき、貫通電流をなくすこと
ができる。
【００２４】請求項３の半導体実装の発明は、第１の電
源が供給される内部回路と、別の第２の電源が供給さ
れ、前記内部回路の出力信号に応じてデータを外部へ出
力する出力トランジスタを含み、前記第１の電源の供給
が停止して第２の電源が供給されるとき、前記出力トラ
ンジスタをＯＦＦ状態とする出力回路とを備える第１と
第２の半導体装置を実装し、前記第１の半導体装置の第
１の電源を第１の外部電源から供給し、前記第２の半導
体装置の第１の電源を第２の外部電源から供給し、前記
第１および第２の半導体装置の第２の電源を第３の外部
電源から供給するようにしたので、第１もしくは第２の
半導体装置の第１の電源が供給停止となっても、出力ト
ランジスタに貫通電流が流れることはない。
【００２５】請求項４の発明は、第１と第２の金導体装
置を、同一パッケージ内に実装し、前記第１と第２の半
導体装置に第２の電源を供給するパッケージのピンを共
通としており、このようにピンを共通にしても、出力ト
ランジスタに貫通電流が流れることはない。
【図面の簡単な説明】
【図１】 半導体集積回路のパッケージ内部の構成を示
した図
【図２】 本発明の第１の実施形態になる半導体集積回
路のパッケージ外観図
【図３】 図２の半導体集積回路のパッケージ内部の構
成を示した図
【図４】 本発明の第２の実施形態になる半導体集積回
路のパッケージ外観図
【図５】 図４の半導体集積回路のパッケージ内部の構
成を示した図
【符号の説明】
１ 内部回路、Ｑ トランジスタ、INV11 インバー
タ、Ａ、Ｂ 半導体チップ、ＶＤＤＱ１ 出力用電源、
ＶＤＤ１、ＶＤＤ２ 内部回路用電源、Ｐ パッケージ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０３Ｋ 19/0175 (72)発明者 高塚 挙文 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 佐藤 広利 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5F038 DF17 EZ20 5F064 BB07 BB28 CC12 DD32 DD34 FF07 5J055 AX27 BX16 CX00 DX13 DX14 DX22 DX72 EZ07 GX01 5J056 AA04 BB19 CC00 DD13 DD28 EE11

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 第１の電源が供給される内部回路と、 前記第１の電源と独立した第２の電源が供給され、前記
    内部回路の出力信号に応じてデータを外部へ出力する出
    力トランジスタを含み、前記第１の電源の供給が停止
    し、かつ、第２の電源が供給されるとき、前記出力トラ
    ンジスタをＯＦＦ状態とする出力回路とを備えることを
    特徴とする半導体装置。
  2. 【請求項２】 上記出力回路は、上記出力トランジスタ
    を構成するトランジスタがＰ型ＭＯＳトランジスタの場
    合、上記第２の電源と同電位が前記Ｐ型ＭＯＳトランジ
    スタのゲート電極に与えられ、上記出力トランジスタを
    構成するトランジスタがＮ型トランジスタの場合、接地
    電位が上記Ｎ型ＭＯＳトランジスタのゲート電極に与え
    られる請求項１記載の半導体装置。
  3. 【請求項３】 第１の電源が供給される内部回路と、前
    記第１の電源と独立した第２の電源が供給され、前記内
    部回路の出力信号に応じてデータを外部へ出力する出力
    トランジスタを含み、前記第１の電源の供給が停止し、
    かつ、第２の電源が供給されるとき、前記出力トランジ
    スタをＯＦＦ状態とする出力回路とを備える第１と第２
    の半導体装置が実装され、 前記第１の半導体装置の第１の電源が第１の外部電源か
    ら供給され、 前記第２の半導体装置の第１の電源が第２の外部電源か
    ら供給され、 前記第１および第２の半導体装置の第２の電源が第３の
    外部電源から供給されることを特徴とする半導体実装装
    置。
  4. 【請求項４】 第１と第２の金導体装置は、同一パッケ
    ージ内に実装され、 前記第１と第２の半導体装置に第２の電源を供給するパ
    ッケージのピンが共通である請求項３記載の半導体実装
    装置。
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