JPH09259080A - 半導体装置 - Google Patents
半導体装置Info
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- JPH09259080A JPH09259080A JP8062900A JP6290096A JPH09259080A JP H09259080 A JPH09259080 A JP H09259080A JP 8062900 A JP8062900 A JP 8062900A JP 6290096 A JP6290096 A JP 6290096A JP H09259080 A JPH09259080 A JP H09259080A
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- semiconductor device
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Abstract
(57)【要約】
【課題】最適なレイテンシーの設定を容易に、かつ簡易
な構成で実現し得るレイテンシー設定手段を備えた半導
体装置を提供する。 【解決手段】受信側の半導体装置からのデータの転送要
求に基づいて、送信側の半導体装置から該当するデータ
がバスを介してバスクロックに基づいて受信側の半導体
装置に転送される。半導体装置には、データの転送要求
から該当する有効データが受信側の半導体装置に転送さ
れるまでの転送時間に基づく転送基準値φを出力する基
準値設定回路１と、転送基準値φに対応したバスクロッ
ク数を算出してレイテンシーＲとして出力するカウンタ
回路４とが備えられる。
な構成で実現し得るレイテンシー設定手段を備えた半導
体装置を提供する。 【解決手段】受信側の半導体装置からのデータの転送要
求に基づいて、送信側の半導体装置から該当するデータ
がバスを介してバスクロックに基づいて受信側の半導体
装置に転送される。半導体装置には、データの転送要求
から該当する有効データが受信側の半導体装置に転送さ
れるまでの転送時間に基づく転送基準値φを出力する基
準値設定回路１と、転送基準値φに対応したバスクロッ
ク数を算出してレイテンシーＲとして出力するカウンタ
回路４とが備えられる。
Description
【０００１】
【発明の属する技術分野】この発明は、バスクロック信
号に基づいて出力信号をバスに出力するパイプライン動
作を行う半導体装置に関するものである。
号に基づいて出力信号をバスに出力するパイプライン動
作を行う半導体装置に関するものである。
【０００２】半導体装置の一種類として、送信側及び受
信側の半導体装置間でバスを介してデータを転送するた
めに、所定のクロック信号に基づいてバスを介して信号
を転送するパイプライン動作を行うことにより、信号の
転送速度を向上させるようにしたものがある。このよう
な半導体装置では、信号を確実に転送しながら、転送速
度をさらに向上させることが必要となっている。
信側の半導体装置間でバスを介してデータを転送するた
めに、所定のクロック信号に基づいてバスを介して信号
を転送するパイプライン動作を行うことにより、信号の
転送速度を向上させるようにしたものがある。このよう
な半導体装置では、信号を確実に転送しながら、転送速
度をさらに向上させることが必要となっている。
【０００３】
【従来の技術】例えば、超小型演算装置（ＭＰＵ）とＳ
ＤＲＡＭとの間でバスを介したパイプライン動作でデー
タの転送を行う場合には、転送動作の基準クロックであ
るバスクロックに基づいてデータが順次転送される。
ＤＲＡＭとの間でバスを介したパイプライン動作でデー
タの転送を行う場合には、転送動作の基準クロックであ
るバスクロックに基づいてデータが順次転送される。
【０００４】そして、データの転送要求から該当するデ
ータの転送までに所定のバスクロック数（以下レイテン
シーという）を経た後にデータの転送が開始される。こ
のレイテンシーは、データを受信する装置が応答可能な
レイテンシー以上に設定する必要がある。
ータの転送までに所定のバスクロック数（以下レイテン
シーという）を経た後にデータの転送が開始される。こ
のレイテンシーは、データを受信する装置が応答可能な
レイテンシー以上に設定する必要がある。
【０００５】レイテンシーが小さすぎる場合には、誤デ
ータが転送されるおそれがあり、レイテンシーが必要以
上に大きい場合には、転送速度が低下する。このような
レイテンシーは、ＭＰＵ及びＳＤＲＡＭとバスとを含む
システムを設計する場合に、ＭＰＵ及びＳＤＲＡＭの規
格と、供給されるバスクロックの周波数とに基づいて、
最適なレイテンシーが設定される。
ータが転送されるおそれがあり、レイテンシーが必要以
上に大きい場合には、転送速度が低下する。このような
レイテンシーは、ＭＰＵ及びＳＤＲＡＭとバスとを含む
システムを設計する場合に、ＭＰＵ及びＳＤＲＡＭの規
格と、供給されるバスクロックの周波数とに基づいて、
最適なレイテンシーが設定される。
【０００６】
【発明が解決しようとする課題】ＭＰＵ及びＳＤＲＡＭ
等から構成されるシステムの性能を最大限に発揮させる
ためには、レイテンシーを最適に設定する必要がある。
等から構成されるシステムの性能を最大限に発揮させる
ためには、レイテンシーを最適に設定する必要がある。
【０００７】ところが、レイテンシーを設定したバスク
ロックとは異なる周波数のバスクロックでシステムを駆
動する必要が生じたり、また同一のシステムでも使用状
態に応じてバスクロックの周波数を変更して使用するこ
ともある。
ロックとは異なる周波数のバスクロックでシステムを駆
動する必要が生じたり、また同一のシステムでも使用状
態に応じてバスクロックの周波数を変更して使用するこ
ともある。
【０００８】このような場合には、システムの設計時に
設定されたレイテンシーでは、最適なレイテンシーとは
ならず、システムの性能を最大限に発揮させることがで
きないばかりか、正確な転送を行うことができないこと
もある。
設定されたレイテンシーでは、最適なレイテンシーとは
ならず、システムの性能を最大限に発揮させることがで
きないばかりか、正確な転送を行うことができないこと
もある。
【０００９】そこで、使用時において、バスクロックの
周波数に応じてレイテンシーの再設定を可能とするよう
なレイテンシー設定手段をシステムに備える必要がある
が、このような設定手段をシステムに備えると、そのシ
ステムが複雑化するという問題点がある。
周波数に応じてレイテンシーの再設定を可能とするよう
なレイテンシー設定手段をシステムに備える必要がある
が、このような設定手段をシステムに備えると、そのシ
ステムが複雑化するという問題点がある。
【００１０】また、バスクロックの周波数の変化に応じ
て、レイテンシー設定手段で最適なレイテンシーの再設
定を行うことは、極めて煩雑であった。この発明の目的
は、最適なレイテンシーの設定を容易に、かつ簡易な構
成で実現し得るレイテンシー設定手段を備えた半導体装
置を提供することにある。
て、レイテンシー設定手段で最適なレイテンシーの再設
定を行うことは、極めて煩雑であった。この発明の目的
は、最適なレイテンシーの設定を容易に、かつ簡易な構
成で実現し得るレイテンシー設定手段を備えた半導体装
置を提供することにある。
【００１１】
【課題を解決するための手段】図１は請求項１の原理説
明図である。すなわち、受信側の半導体装置からのデー
タの転送要求に基づいて、送信側の半導体装置から該当
するデータがバスを介してバスクロックに基づいて前記
受信側の半導体装置に転送される。前記半導体装置に
は、データの転送要求から該当する有効データが前記受
信側の半導体装置に転送されるまでの転送時間に基づく
転送基準値φを出力する基準値設定回路１と、前記転送
基準値φに対応したバスクロック数を算出してレイテン
シーＲとして出力するカウンタ回路４とが備えられる。
明図である。すなわち、受信側の半導体装置からのデー
タの転送要求に基づいて、送信側の半導体装置から該当
するデータがバスを介してバスクロックに基づいて前記
受信側の半導体装置に転送される。前記半導体装置に
は、データの転送要求から該当する有効データが前記受
信側の半導体装置に転送されるまでの転送時間に基づく
転送基準値φを出力する基準値設定回路１と、前記転送
基準値φに対応したバスクロック数を算出してレイテン
シーＲとして出力するカウンタ回路４とが備えられる。
【００１２】請求項２では、前記基準値設定回路は、前
記転送時間に基づくパルス幅のパルス信号を出力するパ
ルス発生器で構成され、前記カウンタ回路は、前記パル
ス信号の入力に基づいてバスクロックのクロック数をカ
ウントするカウンタと、前記カウンタから出力されるカ
ウント値を前記パルス信号の終端に基づいてラッチして
出力するレジスタとから構成される。
記転送時間に基づくパルス幅のパルス信号を出力するパ
ルス発生器で構成され、前記カウンタ回路は、前記パル
ス信号の入力に基づいてバスクロックのクロック数をカ
ウントするカウンタと、前記カウンタから出力されるカ
ウント値を前記パルス信号の終端に基づいてラッチして
出力するレジスタとから構成される。
【００１３】請求項３では、前記基準値設定回路は、前
記バスクロックが入力されるチャージポンプと、前記チ
ャージポンプの出力電圧が前記転送時間に基づく電圧値
を越えたとき、判定信号を出力する比較器とから構成さ
れ、前記カウンタ回路は、前記バスクロックの入力に基
づいて該バスクロックのクロック数をカウントするカウ
ンタと、前記比較器の判定信号に基づいて、前記カウン
タから出力されるカウント値をラッチして出力するレジ
スタとから構成される。
記バスクロックが入力されるチャージポンプと、前記チ
ャージポンプの出力電圧が前記転送時間に基づく電圧値
を越えたとき、判定信号を出力する比較器とから構成さ
れ、前記カウンタ回路は、前記バスクロックの入力に基
づいて該バスクロックのクロック数をカウントするカウ
ンタと、前記比較器の判定信号に基づいて、前記カウン
タから出力されるカウント値をラッチして出力するレジ
スタとから構成される。
【００１４】請求項４では、前記基準値設定回路は、前
記バスクロックの周波数の変化に基づいて動作する。請
求項５では、前記基準値設定回路は、電源の投入に基づ
いて動作する。
記バスクロックの周波数の変化に基づいて動作する。請
求項５では、前記基準値設定回路は、電源の投入に基づ
いて動作する。
【００１５】請求項６では、前記パルス発生器は、温度
補償機能を備えた定電圧回路の出力信号を電源として動
作する。 （作用）請求項１では、転送基準値に対応したバスクロ
ック数がレイテンシーとして出力されるため、バスクロ
ックの周波数が変化すれば、レイテンシーが自動的に変
化する。
補償機能を備えた定電圧回路の出力信号を電源として動
作する。 （作用）請求項１では、転送基準値に対応したバスクロ
ック数がレイテンシーとして出力されるため、バスクロ
ックの周波数が変化すれば、レイテンシーが自動的に変
化する。
【００１６】請求項２では、転送時間に基づくパルス幅
のパルス信号に基づいてバスクロックのクロック数がカ
ウントされ、そのカウント値に基づいてレイテンシーが
設定される。
のパルス信号に基づいてバスクロックのクロック数がカ
ウントされ、そのカウント値に基づいてレイテンシーが
設定される。
【００１７】請求項３では、バスクロックの入力に基づ
いて、カウンタでバスクロック数がカウントされるとと
もに、チャージポンプの出力電圧が上昇し、その出力電
圧が、転送時間に基づく所定電圧に達したとき、比較器
から出力される出力信号に基づいてカウンタのカウント
値がレイテンシーとして設定される。
いて、カウンタでバスクロック数がカウントされるとと
もに、チャージポンプの出力電圧が上昇し、その出力電
圧が、転送時間に基づく所定電圧に達したとき、比較器
から出力される出力信号に基づいてカウンタのカウント
値がレイテンシーとして設定される。
【００１８】請求項４では、バスクロックの周波数が変
化したとき、基準値設定回路から転送基準値が出力され
る。請求項５では、電源が投入されると、基準値設定回
路から転送基準値が出力される。
化したとき、基準値設定回路から転送基準値が出力され
る。請求項５では、電源が投入されると、基準値設定回
路から転送基準値が出力される。
【００１９】請求項６では、前記パルス発生器では、温
度補償された定電圧電源で安定したパルス幅の出力信号
が生成される。
度補償された定電圧電源で安定したパルス幅の出力信号
が生成される。
【００２０】
【発明の実施の形態】図２は、この発明を具体化したレ
イテンシー設定回路を示す。転送動作の基準クロックで
あるバスクロックＢＣは、パルス発生器１及びカウンタ
２に入力される。
イテンシー設定回路を示す。転送動作の基準クロックで
あるバスクロックＢＣは、パルス発生器１及びカウンタ
２に入力される。
【００２１】基準値設定回路を構成する前記パルス発生
器１は、例えば電源の投入時に、前記バスクロックＢＣ
の立ち上がりに基づいて、データを送受信する半導体装
置の最小転送周期に等しいパルス信号φ0 を、カウンタ
回路を構成する前記カウンタ２及びレジスタ３に出力す
る。
器１は、例えば電源の投入時に、前記バスクロックＢＣ
の立ち上がりに基づいて、データを送受信する半導体装
置の最小転送周期に等しいパルス信号φ0 を、カウンタ
回路を構成する前記カウンタ２及びレジスタ３に出力す
る。
【００２２】前記カウンタ２は、前記パルス信号φ0 が
立ち上がってから立ち下がるまでの間、前記バスクロッ
クＢＣをカウントし、そのカウント値Ｎをレジスタ３に
出力する。
立ち上がってから立ち下がるまでの間、前記バスクロッ
クＢＣをカウントし、そのカウント値Ｎをレジスタ３に
出力する。
【００２３】前記レジスタ３は、前記パルス信号φ0 の
立ち下がりに基づいて、前記カウンタ２から出力される
カウント値Ｎを格納して、レイテンシーＲとして前記半
導体装置に出力する。
立ち下がりに基づいて、前記カウンタ２から出力される
カウント値Ｎを格納して、レイテンシーＲとして前記半
導体装置に出力する。
【００２４】前記パルス発生器１の具体的構成を図４に
示す。定電圧回路５は、電源Ｖccの供給に基づいて定電
圧の出力信号ＶPUL を生成して出力するものであり、電
源ＶccがＰチャネルＭＯＳトランジスタＴr1，Ｔr2のソ
ースに供給される。
示す。定電圧回路５は、電源Ｖccの供給に基づいて定電
圧の出力信号ＶPUL を生成して出力するものであり、電
源ＶccがＰチャネルＭＯＳトランジスタＴr1，Ｔr2のソ
ースに供給される。
【００２５】前記トランジスタＴr1，Ｔr2のゲートは、
互いに接続されるとともに、同トランジスタＴr1のドレ
インに接続される。前記トランジスタＴr2のドレイン
は、ＮチャネルＭＯＳトランジスタＴr3，Ｔr4のゲート
及び同トランジスタＴr4のドレインに接続され、前記ト
ランジスタＴr3のドレインは、前記トランジスタＴr1の
ドレインに接続される。
互いに接続されるとともに、同トランジスタＴr1のドレ
インに接続される。前記トランジスタＴr2のドレイン
は、ＮチャネルＭＯＳトランジスタＴr3，Ｔr4のゲート
及び同トランジスタＴr4のドレインに接続され、前記ト
ランジスタＴr3のドレインは、前記トランジスタＴr1の
ドレインに接続される。
【００２６】前記トランジスタＴr3のソースは、抵抗Ｒ
１を介してＰＮＰトランジスタＴr5のエミッタに接続さ
れる。前記トランジスタＴr4のソースは、抵抗Ｒ２を介
してＰＮＰトランジスタＴr6のエミッタに接続される。
１を介してＰＮＰトランジスタＴr5のエミッタに接続さ
れる。前記トランジスタＴr4のソースは、抵抗Ｒ２を介
してＰＮＰトランジスタＴr6のエミッタに接続される。
【００２７】前記トランジスタＴr5，Ｔr6のベース及び
コレクタは、グランドＧＮＤに接続される。このように
構成された定電圧源は、トランジスタＴr1〜Ｔr4による
カレントミラー回路により、トランジスタＴr1，Ｔr3，
Ｔr5と、同Ｔr2，Ｔr4，Ｔr6に同一値の定電流が流れる
ように動作し、抵抗Ｒ１，Ｒ２により、各トランジスタ
Ｔr1〜Ｔr6の温度特性が補償される。
コレクタは、グランドＧＮＤに接続される。このように
構成された定電圧源は、トランジスタＴr1〜Ｔr4による
カレントミラー回路により、トランジスタＴr1，Ｔr3，
Ｔr5と、同Ｔr2，Ｔr4，Ｔr6に同一値の定電流が流れる
ように動作し、抵抗Ｒ１，Ｒ２により、各トランジスタ
Ｔr1〜Ｔr6の温度特性が補償される。
【００２８】従って、定電圧回路５の出力信号ＶPUL
は、電源Ｖccの供給に基づいて、温度補償された定電圧
として出力される。前記定電圧回路５の出力信号ＶPUL
は、インバータ回路６ａ〜６ｆ及びＮＡＮＤ回路７に電
源として供給され、同インバータ回路６ａ〜６ｆ及びＮ
ＡＮＤ回路７は、前記出力信号ＶPUL を高電位側電源と
し、グランドＧＮＤを低電位側電源として動作する。
は、電源Ｖccの供給に基づいて、温度補償された定電圧
として出力される。前記定電圧回路５の出力信号ＶPUL
は、インバータ回路６ａ〜６ｆ及びＮＡＮＤ回路７に電
源として供給され、同インバータ回路６ａ〜６ｆ及びＮ
ＡＮＤ回路７は、前記出力信号ＶPUL を高電位側電源と
し、グランドＧＮＤを低電位側電源として動作する。
【００２９】前記インバータ回路６ａ〜６ｅは直列に接
続され、初段のインバータ回路６ａの入力端子及び前記
ＮＡＮＤ回路７の一方の入力端子であるノードＮ１に
は、前記バスクロックＢＣが転送ゲートとして動作する
ＮチャネルＭＯＳトランジスタＴr7を介して入力され
る。
続され、初段のインバータ回路６ａの入力端子及び前記
ＮＡＮＤ回路７の一方の入力端子であるノードＮ１に
は、前記バスクロックＢＣが転送ゲートとして動作する
ＮチャネルＭＯＳトランジスタＴr7を介して入力され
る。
【００３０】前記ＮＡＮＤ回路７の他方の入力端子に
は、前記インバータ回路６ｅの出力信号が入力され、そ
のＮＡＮＤ回路７の出力信号がインバータ回路６ｆを介
して前記パルス信号φ0 として出力される。
は、前記インバータ回路６ｅの出力信号が入力され、そ
のＮＡＮＤ回路７の出力信号がインバータ回路６ｆを介
して前記パルス信号φ0 として出力される。
【００３１】前記パルス信号φ0 は、ＮＯＲ回路８ａに
入力され、そのＮＯＲ回路８ａの出力信号φCLはＮチャ
ネルＭＯＳトランジスタＴr8のゲートに入力される。前
記トランジスタＴr8のドレインは、前記インバータ回路
６ａの入力端子に入力され、ソースはグランドＧＮＤに
接続される。
入力され、そのＮＯＲ回路８ａの出力信号φCLはＮチャ
ネルＭＯＳトランジスタＴr8のゲートに入力される。前
記トランジスタＴr8のドレインは、前記インバータ回路
６ａの入力端子に入力され、ソースはグランドＧＮＤに
接続される。
【００３２】前記バスクロックＢＣは、４段のインバー
タ回路６ｇを介してＮＯＲ回路８ｂに入力され、そのＮ
ＯＲ回路８ｂの出力信号φTRは、前記トランジスタＴr7
のゲート、前記ＮＯＲ回路８ａ及びＮＯＲ回路８ｃに入
力される。
タ回路６ｇを介してＮＯＲ回路８ｂに入力され、そのＮ
ＯＲ回路８ｂの出力信号φTRは、前記トランジスタＴr7
のゲート、前記ＮＯＲ回路８ａ及びＮＯＲ回路８ｃに入
力される。
【００３３】前記ＮＯＲ回路８ｃには、このパルス発生
器１が起動されるときＨレベルとなるスタータ信号φST
がインバータ回路６ｈを介して入力され、そのＮＯＲ回
路８ｃの出力信号は、前記ＮＯＲ回路８ｂに入力され
る。
器１が起動されるときＨレベルとなるスタータ信号φST
がインバータ回路６ｈを介して入力され、そのＮＯＲ回
路８ｃの出力信号は、前記ＮＯＲ回路８ｂに入力され
る。
【００３４】このように構成されたパルス発生器１の動
作を図５に従って説明する。スタータ信号φSTがＬレベ
ルで、バスクロックＢＣがＬレベルに固定されている
と、ＮＯＲ回路８ｂの出力信号φTRはＨレベルとなり、
ＮＯＲ回路８ａの出力信号φCLはＬレベルとなる。
作を図５に従って説明する。スタータ信号φSTがＬレベ
ルで、バスクロックＢＣがＬレベルに固定されている
と、ＮＯＲ回路８ｂの出力信号φTRはＨレベルとなり、
ＮＯＲ回路８ａの出力信号φCLはＬレベルとなる。
【００３５】すると、トランジスタＴr7はオンされると
ともに、トランジスタＴr8はオフされる。ノードＮ１は
Ｌレベルとなるため、ＮＡＮＤ回路７の出力信号はＨレ
ベルとなり、パルス信号φ0 はＬレベルとなる。
ともに、トランジスタＴr8はオフされる。ノードＮ１は
Ｌレベルとなるため、ＮＡＮＤ回路７の出力信号はＨレ
ベルとなり、パルス信号φ0 はＬレベルとなる。
【００３６】この状態から、スタータ信号φSTがＨレベ
ルに立ち上がり、次いでバスクロックＢＣがＨレベルに
立ち上がると、ノードＮ１がＨレベルとなり、ＮＡＮＤ
回路７の出力信号がＬレベルとなって、パルス信号φ0
がＨレベルに立ち上がる。
ルに立ち上がり、次いでバスクロックＢＣがＨレベルに
立ち上がると、ノードＮ１がＨレベルとなり、ＮＡＮＤ
回路７の出力信号がＬレベルとなって、パルス信号φ0
がＨレベルに立ち上がる。
【００３７】また、バスクロックＢＣの立ち上がりから
インバータ回路６ｇの動作遅延時間後に、ＮＯＲ回路８
ｂの出力信号φTRはＬレベルとなり、トランジスタＴr7
はオフされる。このとき、トランジスタＴr8はＨレベル
のパルス信号φ0 によりオフ状態に維持される。
インバータ回路６ｇの動作遅延時間後に、ＮＯＲ回路８
ｂの出力信号φTRはＬレベルとなり、トランジスタＴr7
はオフされる。このとき、トランジスタＴr8はＨレベル
のパルス信号φ0 によりオフ状態に維持される。
【００３８】次いで、インバータ回路６ａ〜６ｅの動作
遅延時間ｔD 後にＮＡＮＤ回路７の出力信号はＨレベル
となり、パルス信号φ0 はＬレベルとなる。すると、Ｎ
ＯＲ回路８ａの入力信号はともにＬレベルとなるため、
出力信号φCLはＨレベルとなり、トランジスタＴr8がオ
ンされてノードＮ１はＬレベルにリセットされる。
遅延時間ｔD 後にＮＡＮＤ回路７の出力信号はＨレベル
となり、パルス信号φ0 はＬレベルとなる。すると、Ｎ
ＯＲ回路８ａの入力信号はともにＬレベルとなるため、
出力信号φCLはＨレベルとなり、トランジスタＴr8がオ
ンされてノードＮ１はＬレベルにリセットされる。
【００３９】従って、上記のように構成されたパルス発
生器１では、スタータ信号φSTがＨレベルとなった状態
で、バスクロックＢＣがＨレベルに立ち上がると、イン
バータ回路６ａ〜６ｅの動作遅延時間ｔD に相当するパ
ルス幅でＨレベルとなるパルス信号φ0 が生成される。
生器１では、スタータ信号φSTがＨレベルとなった状態
で、バスクロックＢＣがＨレベルに立ち上がると、イン
バータ回路６ａ〜６ｅの動作遅延時間ｔD に相当するパ
ルス幅でＨレベルとなるパルス信号φ0 が生成される。
【００４０】そして、定電圧回路５の出力信号がインバ
ータ回路６ａ〜６ｆ及びＮＡＮＤ回路７に電源として供
給されるので、電源電圧及び周囲温度の変動に関わら
ず、安定したパルス幅のパルス信号φ0 を生成すること
ができる。
ータ回路６ａ〜６ｆ及びＮＡＮＤ回路７に電源として供
給されるので、電源電圧及び周囲温度の変動に関わら
ず、安定したパルス幅のパルス信号φ0 を生成すること
ができる。
【００４１】このように構成されたレイテンシー設定回
路では、図３に示すように、バスクロック信号ＢＣが入
力されると、カウンタ２ではパルス発生器１から出力さ
れるパルス信号φ0 の立ち上がりに基づいてバスクロッ
ク信号ＢＣがカウントされ、そのカウント値Ｎがレジス
タ３に出力される。
路では、図３に示すように、バスクロック信号ＢＣが入
力されると、カウンタ２ではパルス発生器１から出力さ
れるパルス信号φ0 の立ち上がりに基づいてバスクロッ
ク信号ＢＣがカウントされ、そのカウント値Ｎがレジス
タ３に出力される。
【００４２】そして、パルス信号φ0 が立ち下がると
き、カウント値Ｎが「３」であれば、そのカウント値が
レジスタ３に格納されて、レイテンシーＲとして出力さ
れる。すると、このバスクロックＢＣの周波数に対する
前記半導体装置のレイテンシーＲは「３」となり、この
レイテンシーＲはパルス信号φ0 のパルス幅に対応する
バスクロックＢＣのパルス数となるため、最適なレイテ
ンシーとなる。
き、カウント値Ｎが「３」であれば、そのカウント値が
レジスタ３に格納されて、レイテンシーＲとして出力さ
れる。すると、このバスクロックＢＣの周波数に対する
前記半導体装置のレイテンシーＲは「３」となり、この
レイテンシーＲはパルス信号φ0 のパルス幅に対応する
バスクロックＢＣのパルス数となるため、最適なレイテ
ンシーとなる。
【００４３】上記のように構成されたレイテンシー設定
回路では、次に示す作用効果を得ることができる。 （イ）バスクロックＢＣの周波数に応じたレイテンシー
Ｒを極めて容易に設定して出力することができる。 （ロ）一定のパルス幅のパルス信号φ0 を出力するパル
ス発生器１と、カウンタ２と、レジスタ３とから、簡易
なレイテンシー設定回路を構成することができる。 （ハ）バスクロックＢＣの周波数を変更しても、常に最
適なレイテンシーＲを設定して出力することができる。 （ニ）パルス発生器１からパルス信号φ0 を常時出力す
るように構成すれば、常時最適なレイテンシーＲを設定
して出力することができる。 （ホ）バスクロックＢＣの周波数を変更したときに、パ
ルス発生器１からパルス信号φ0 を出力するように構成
すれば、変更したバスクロックＢＣの周波数に対し、最
適なレイテンシーＲを設定して出力することができる。 （ヘ）パルス発生器１は、温度補償機能を備えた定電圧
回路５により電源Ｖcc及び周囲温度の変化に関わらず、
安定したパルス幅のパルス信号φ0 を生成することがで
きる。
回路では、次に示す作用効果を得ることができる。 （イ）バスクロックＢＣの周波数に応じたレイテンシー
Ｒを極めて容易に設定して出力することができる。 （ロ）一定のパルス幅のパルス信号φ0 を出力するパル
ス発生器１と、カウンタ２と、レジスタ３とから、簡易
なレイテンシー設定回路を構成することができる。 （ハ）バスクロックＢＣの周波数を変更しても、常に最
適なレイテンシーＲを設定して出力することができる。 （ニ）パルス発生器１からパルス信号φ0 を常時出力す
るように構成すれば、常時最適なレイテンシーＲを設定
して出力することができる。 （ホ）バスクロックＢＣの周波数を変更したときに、パ
ルス発生器１からパルス信号φ0 を出力するように構成
すれば、変更したバスクロックＢＣの周波数に対し、最
適なレイテンシーＲを設定して出力することができる。 （ヘ）パルス発生器１は、温度補償機能を備えた定電圧
回路５により電源Ｖcc及び周囲温度の変化に関わらず、
安定したパルス幅のパルス信号φ0 を生成することがで
きる。
【００４４】また、前記実施の形態ではパルス信号φ0
のパルス幅を、データを送受信する半導体装置の最小転
送周期に等しいパルス幅としたが、最小転送周期に比例
したパルス幅としてもよい。
のパルス幅を、データを送受信する半導体装置の最小転
送周期に等しいパルス幅としたが、最小転送周期に比例
したパルス幅としてもよい。
【００４５】この場合には、カウンタ２のカウント値に
前記比例係数の逆数を乗算した値をレイテンシーとする
必要がある。なお、前記パルス発生器１をチャージポン
プと比較器に置換し、そのチャージポンプにバスクロッ
クＢＣを入力し、そのチャージポンプの出力電圧がレイ
テンシーを設定するための所定のレベルに達したとき比
較器から出力される信号に基づいて、前記カウンタ２の
カウント値Ｎをレジスタ３に格納して、レイテンシーＲ
を設定するようにしてもよい。
前記比例係数の逆数を乗算した値をレイテンシーとする
必要がある。なお、前記パルス発生器１をチャージポン
プと比較器に置換し、そのチャージポンプにバスクロッ
クＢＣを入力し、そのチャージポンプの出力電圧がレイ
テンシーを設定するための所定のレベルに達したとき比
較器から出力される信号に基づいて、前記カウンタ２の
カウント値Ｎをレジスタ３に格納して、レイテンシーＲ
を設定するようにしてもよい。
【００４６】このようにすれば、バスクロックＢＣの周
波数に応じた最適なレイテンシーＲを設定して出力する
ことができる。
波数に応じた最適なレイテンシーＲを設定して出力する
ことができる。
【００４７】
【発明の効果】以上詳述したように、この発明は最適な
レイテンシーの設定を容易に、かつ簡易な構成で実現し
得るレイテンシー設定手段を備えた半導体装置を提供す
ることができる。
レイテンシーの設定を容易に、かつ簡易な構成で実現し
得るレイテンシー設定手段を備えた半導体装置を提供す
ることができる。
【図１】 本発明の原理説明図である。
【図２】 一実施の形態を示すブロック図である。
【図３】 一実施の形態の動作を示すタイミング波形図
である。
である。
【図４】 パルス発生器を示す回路図である。
【図５】 パルス発生器の動作を示すタイミング波形図
である。
である。
１ 基準値設定回路 ４ カウンタ回路 φ 転送基準値 Ｒ レイテンシー
Claims (6)
- 【請求項１】 受信側の半導体装置からのデータの転送
要求に基づいて、送信側の半導体装置から該当するデー
タをバスを介してバスクロックに基づいて前記受信側の
半導体装置に転送する半導体装置であって、 データの転送要求から該当する有効データが前記受信側
の半導体装置に転送されるまでの転送時間に基づく転送
基準値を出力する基準値設定回路と、 前記転送基準値に対応したバスクロック数を算出してレ
イテンシーとして出力するカウンタ回路とを備えたこと
を特徴とする半導体装置。 - 【請求項２】 前記基準値設定回路は、 前記転送時間に基づくパルス幅のパルス信号を出力する
パルス発生器で構成し、 前記カウンタ回路は、 前記パルス信号の入力に基づいてバスクロックのクロッ
ク数をカウントするカウンタと、 前記カウンタから出力されるカウント値を前記パルス信
号の終端に基づいてラッチして出力するレジスタとから
構成したことを特徴とする請求項１記載の半導体装置。 - 【請求項３】 前記基準値設定回路は、 前記バスクロックが入力されるチャージポンプと、 前記チャージポンプの出力電圧が前記転送時間に基づく
電圧値を越えたとき、判定信号を出力する比較器とから
構成し、 前記カウンタ回路は、 前記バスクロックの入力に基づいて該バスクロックのク
ロック数をカウントするカウンタと、 前記比較器の判定信号に基づいて、前記カウンタから出
力されるカウント値をラッチして出力するレジスタとか
ら構成したことを特徴とする請求項１記載の半導体装
置。 - 【請求項４】 前記基準値設定回路は、前記バスクロッ
クの周波数の変化に基づいて動作することを特徴とする
請求項２乃至３のいずれかに記載の半導体装置。 - 【請求項５】 前記基準値設定回路は、電源の投入に基
づいて動作することを特徴とする請求項２乃至３のいず
れかに記載の半導体装置。 - 【請求項６】 前記パルス発生器は、温度補償機能を備
えた定電圧回路の出力信号を電源として動作することを
特徴とする請求項２に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8062900A JPH09259080A (ja) | 1996-03-19 | 1996-03-19 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8062900A JPH09259080A (ja) | 1996-03-19 | 1996-03-19 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09259080A true JPH09259080A (ja) | 1997-10-03 |
Family
ID=13213598
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8062900A Pending JPH09259080A (ja) | 1996-03-19 | 1996-03-19 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09259080A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005222581A (ja) * | 2004-02-03 | 2005-08-18 | Renesas Technology Corp | 半導体記憶装置 |
| JP2006190441A (ja) * | 2004-12-30 | 2006-07-20 | Hynix Semiconductor Inc | 同期式半導体装置用のレイテンシ制御装置及びレイテンシ制御方法 |
| US7802039B2 (en) | 2007-07-17 | 2010-09-21 | Nec Electronics Corporation | Memory controller, bus system, integrated circuit, and control method of integrated circuit including controlling flow of data to and from memory |
-
1996
- 1996-03-19 JP JP8062900A patent/JPH09259080A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005222581A (ja) * | 2004-02-03 | 2005-08-18 | Renesas Technology Corp | 半導体記憶装置 |
| US7983103B2 (en) | 2004-02-03 | 2011-07-19 | Renesas Electronics Corporation | Semiconductor memory device suitable for mounting on portable terminal |
| KR101120838B1 (ko) * | 2004-02-03 | 2012-06-27 | 르네사스 일렉트로닉스 가부시키가이샤 | 휴대 단말기에 탑재하기 적합한 반도체 기억 장치 |
| JP2006190441A (ja) * | 2004-12-30 | 2006-07-20 | Hynix Semiconductor Inc | 同期式半導体装置用のレイテンシ制御装置及びレイテンシ制御方法 |
| US8988126B2 (en) | 2004-12-30 | 2015-03-24 | Hynix Semiconductor, Inc. | Apparatus and method for latency control in high frequency synchronous semiconductor device |
| US7802039B2 (en) | 2007-07-17 | 2010-09-21 | Nec Electronics Corporation | Memory controller, bus system, integrated circuit, and control method of integrated circuit including controlling flow of data to and from memory |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A871 | Explanation of circumstances concerning accelerated examination |
Free format text: JAPANESE INTERMEDIATE CODE: A871 Effective date: 20040531 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040813 |
|
| A975 | Report on accelerated examination |
Free format text: JAPANESE INTERMEDIATE CODE: A971005 Effective date: 20040813 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040824 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050125 |